JP2001332093A

JP2001332093A - 不揮発性半導体メモリ

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Publication number: JP2001332093A
Application number: JP2000150256A
Authority: JP
Inventors: Kazue Kanda; 和重神田; Koji Hosono; 浩司細野; Tamio Ikehashi; 民雄池橋; Hiroshi Nakamura; 寛中村; Kenichi Imamiya; 賢一今宮
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-05-22
Filing date: 2000-05-22
Publication date: 2001-11-30
Anticipated expiration: 2020-05-22
Also published as: KR20010107607A; US20020003722A1; US6522583B2; KR100423690B1; JP3810985B2

Abstract

(57)【要約】【課題】リークによる書き込み禁止電位の低下を防止
する。【解決手段】ドレイン側セレクトゲート線ＳＧＤが、
ＶＤＤを十分に転送できるＶＳＧ１（＞ＶＤＤ）に設定
される（時刻ｔ１）。この時、選択ブロック内の全ワー
ド線がＶｒｅａｄであるため、セルユニット内の全メモ
リセルのチャネルにＶＤＤが転送される。この後、ドレ
イン側セレクトゲート線ＳＧＤが、ＶＳＧ２に設定さ
れ、書き込み電位Ｖｐｇｍが選択ワード線に印加される
（時刻ｔ２〜ｔ３）。ＶＳＧ２は、十分に小さいため、
ドレイン側セレクトゲートトランジスタは、全てオフ状
態であり、全セルユニット内のメモリセルのチャネルが
ブーストされる。この後、ドレイン側セレクトゲート線
ＳＧＤが、ＶＳＧ３に設定され、選択メモリセルのチャ
ネルのみに０Ｖが転送される（時刻ｔ４）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体メ
モリの書き込み動作に関するもので、特に、ＮＡＮＤ型
フラッシュメモリに代表されるような、メモリセルとセ
レクトゲートトランジスタとから構成されるセルユニッ
トを有する不揮発性半導体メモリに適用されるものであ
る。

【０００２】

【従来の技術】図１５は、従来のＮＡＮＤ型フラッシュ
メモリの主要部を示している。メモリセルアレイ１１
は、アレイ状に配置された複数のセルユニットを有す
る。各セルユニットは、周知のように、直列接続された
複数のメモリセルからなるＮＡＮＤ列と、その両端に１
つずつ接続される２つのセレクトゲートトランジスタと
から構成される。

【０００３】メモリセルアレイ１１上には、ロウ方向に
延びるワード線ＷＬ及びカラム方向に延びるビット線Ｂ
Ｌが配置される。ワード線ＷＬは、ロウデコーダ１２に
接続され、ビット線ＢＬには、書き込みデータや読み出
しデータを一時記憶するためのラッチ機能を有するセン
スアンプ１５が接続される。センスアンプは、カラムゲ
ート（カラム選択スイッチ）１３を経由して、Ｉ／Ｏバ
ッファ１４に接続される。

【０００４】カラムゲート１３は、カラムデコーダ１６
の出力信号により制御される。昇圧回路１９は、書き込
み、消去、読み出しの各モードに必要な電圧を生成す
る。例えば、昇圧回路１９は、書き込み時における書き
込み電圧Ｖｐｇｍを生成し、この書き込み電圧Ｖｐｇｍ
をロウデコーダ１２に与える。

【０００５】ロウデコーダ１２には、ロウアドレス信号
が入力され、カラムデコーダ１６には、カラムアドレス
信号が入力される。制御回路２１は、動作モードに応じ
て、ロウデコーダ１２、カラムゲート１３及びカラムデ
コーダ１６の動作、例えば、書き込み時に、ワード線
（コントロールゲート線）ＷＬやセレクトゲート線に与
える電位の切り替えタイミングを制御する。

【０００６】図１６は、図１５のメモリセルアレイ１１
の回路構成の一例を示している。本例では、セルユニッ
トは、直列接続される４つのメモリセルからなるＮＡＮ
Ｄ列と、その両端に１つずつ接続される２つのセレクト
ゲートトランジスタとから構成される。

【０００７】セルユニットのドレイン側の一端は、１本
のビット線ＢＬｊ（ｊ＝０，１，・・・）に接続され
る。各ビット線ＢＬｊは、高耐圧ＭＯＳトランジスタを
経由して、ラッチ機能を有するセンスアンプＳ／Ａに接
続される。なお、高耐圧ＭＯＳトランジスタのゲートに
は、制御信号ＢＬＴＲが入力される。セルユニットのソ
ース側の一端は、全てのセルユニットに共通のソース線
に接続される。

【０００８】１本のワード線（コントロールゲート線）
ＷＬｉ（ｉ＝０，１，２，３）に接続されるメモリセル
のグループは、通常、１ページと呼ばれる。１ページ
は、例えば、データ書き込みや、メモリセルからセンス
アンプへのデータ読み出しなどにおいて、同時に書き込
み／読み出しを行うメモリセルの単位となる。なお、チ
ップ外へデータを読み出す際には、センスアンプ内の１
ページ分のデータを、１ビット又は複数ビットずつ、シ
リアルにチップ外へ出力する。

【０００９】２本のセレクトゲート線の間に挟まれた複
数本（本例では、４本）のワード線ＷＬ０，ＷＬ１，Ｗ
Ｌ２，ＷＬ３に接続されるメモリセルのグループは、通
常、１ブロックと呼ばれる。１ブロックは、例えば、デ
ータ消去において、同時に消去が実行されるメモリセル
の単位となる。なお、ブロック単位の消去をブロック消
去といい、全てのブロックを対象とする消去をチップ消
去という。

【００１０】次に、ＮＡＮＤ型フラッシュメモリの基本
動作、即ち、消去、書き込み、読み出しの各動作につい
て、簡単に説明する。

【００１１】表１は、消去時の電位関係、表２は、書き
込み時及び読み出し時の電位関係を示している。

【表１】

【００１２】

【表２】

【００１３】消去時においては、ウェルは、消去電位Ｖ
ｅｒａ（例えば、約２０Ｖ）に設定され、選択されたブ
ロック（消去の対象となるブロック）内の全てのワード
線は、０Ｖに設定され、非選択のブロック（消去の対象
とならないブロック）内の全てのワード線は、フローテ
ィング状態に設定される。

【００１４】また、ドレイン側セレクトゲート線ＳＧＤ
及びソース側セレクトゲート線ＳＧＳについても、フロ
ーティング状態とされる。

【００１５】書き込み時においては、選択されたビット
線（書き込みの対象となるメモリセルが接続されるビッ
ト線）は、０Ｖに設定され、非選択のビット線（書き込
み禁止セルが接続されるビット線）は、例えば、電源電
位ＶＤＤに設定される。また、選択されたワード線（コ
ントロールゲート線）は、書き込み電位Ｖｐｇｍ（例え
ば、約１６Ｖ）に設定され、非選択のワード線は、中間
電位Ｖｐａｓｓ（例えば、約８Ｖ）に設定される。

【００１６】また、選択されたブロックにおいては、ド
レイン側セレクトゲート線ＳＧＤは、電源電位ＶＤＤに
設定され、ソース側セレクトゲート線ＳＧＳは、０Ｖに
設定される。非選択のブロックにおいては、ドレイン側
セレクトゲート線ＳＧＤ及びソース側セレクトゲート線
ＳＧＳは、共に、０Ｖに設定される。

【００１７】なお、プログラム電位Ｖｐｇｍは、書き込
み回数に応じて、所定量ｄＶだけステップアップさせる
ようにしてもよい。

【００１８】読み出し時においては、ビット線は、例え
ば、ビット線クランプレベルまでプリチャージされる。
この後、選択されたワード線（コントロールゲート線）
は、０Ｖに設定され、非選択のワード線は、読み出し電
位Ｖｒｅａｄ（例えば、約３．５Ｖ）に設定される。

【００１９】ここで、２値メモリの場合、“１”−セル
の閾値は、負（０Ｖ未満）であり、“０”−セルの閾値
は、正（０を超え、Ｖｒｅａｄ未満）であるため、非選
択のワード線に接続されるメモリセルは、全て、オン状
態となる。従って、選択されたワード線に接続されるメ
モリセルのオン／オフにより、ビット線の電位が決定さ
れる。このビット線の電位変化は、ラッチ機能を有する
センスアンプにより検出される。

【００２０】また、選択されたブロックにおいては、ド
レイン側セレクトゲート線ＳＧＤ及びソース側セレクト
ゲート線ＳＧＳは、共に、Ｖｒｅａｄに設定される。非
選択のブロックにおいては、ドレイン側セレクトゲート
線ＳＧＤ及びソース側セレクトゲート線ＳＧＳは、共
に、０Ｖに設定される。

【００２１】次に、図１５及び図１６に示すＮＡＮＤ型
フラッシュメモリの書き込み動作の詳細について説明す
る。ここで、前提条件として、図１６のワード線ＷＬ２
が選択され、かつ、ワード線ＷＬ２に接続されるメモリ
セルのうち、破線で囲んだメモリセルＡが選択セル
（“０”−書き込みの対象となるセル）であり、その他
のメモリセルは、非選択セル（“１”−書き込みの対象
となるセル、即ち、書き込み禁止セル）であるものとす
る。

【００２２】図１７は、従来の書き込み方式の第１例、
即ち、セルフブースト書き込み方式の信号波形を示して
いる。

【００２３】まず、１ページ分の書き込みデータがチッ
プ外部からセンスアンプＳ／Ａに入力される（データロ
ード）。ここでは、メモリセルＡに対してのみ、“０”
−書き込み（閾値を上昇させる書き込み）を行うことを
前提とするため、選択ビット線ＢＬ２に接続されるセン
スアンプＳ／Ａには、データ“０”が入力され、その他
のビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続され
るセンスアンプＳ／Ａには、データ“１”が入力され
る。

【００２４】ＮＡＮＤ型フラッシュメモリでは、各セン
スアンプＳ／Ａは、書き込みデータを一時記憶するラッ
チ機能（ラッチ回路）を有しているため、選択ビット線
ＢＬ２に接続されるセンスアンプＳ／Ａには、データ
“０”がラッチされ、その他のビット線ＢＬ０，ＢＬ
１，ＢＬ３，ＢＬ４に接続されるセンスアンプＳ／Ａに
は、データ“１”がラッチされる。

【００２５】なお、図１７の信号波形図において、ＢＬ
“０”は、“０”−書き込みの対象となるメモリセルＡ
が接続されるビット線ＢＬ２を示し、ＢＬ“１”は、
“１”−書き込みの対象となるセル（書き込み禁止セ
ル）が接続されるビット線ＢＬ０，ＢＬ１，ＢＬ３，Ｂ
Ｌ４を示している。

【００２６】書き込み動作時、まず、制御信号ＢＬＴＲ
が“Ｈ”レベル（電源電位ＶＤＤを十分に転送できる電
位）となり、センスアンプＳ／Ａ内のデータは、ビット
線ＢＬｊ（ｊ＝０，１，・・・）に転送される。即ち、
センスアンプＳ／Ａ内のデータが“０”のビット線ＢＬ
２は、“０”（“Ｌ”レベル＝０Ｖ）となり、センスア
ンプＳ／Ａ内のデータが“１”のビット線ＢＬ０，ＢＬ
１，ＢＬ３，ＢＬ４は、“１”（“Ｈ”レベル＝ＶＤ
Ｄ）となる。

【００２７】また、選択ブロック内のドレイン側セレク
トゲート線ＳＧＤが電源電位ＶＤＤに設定されると、選
択ブロック内のドレイン側セレクトゲートトランジスタ
がオン状態となる。その結果、ビット線のデータ（電
位）は、選択ブロック内のセルユニット内のメモリセル
に転送される。

【００２８】例えば、選択ビット線ＢＬ２は、“０”と
なっているため、選択ビット線ＢＬ２に接続されるセル
ユニット内のメモリセルには、“０”（０Ｖ）が転送さ
れる。また、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，
ＢＬ４は、“１”となっているため、非選択ビット線Ｂ
Ｌ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセルユニッ
ト内のメモリセルには、“１”（ＶＤＤ−Ｖｔｈ）が転
送される。

【００２９】但し、Ｖｔｈは、ドレイン側セレクトゲー
トトランジスタの閾値である。

【００３０】ここで、選択ブロック内のセルユニットの
全てのメモリセルが消去状態（“１”状態）にある場合
には、これらメモリセルは、ノーマリオンの状態にある
ため、選択ビット線ＢＬ２に接続されるセルユニット内
の全てのメモリセルのチャネルは、“０”（０Ｖ）に充
電される。また、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ
３，ＢＬ４に接続されるセルユニット内の全てのメモリ
セルのチャネルは、“１”（ＶＤＤ−Ｖｔｈ）に充電さ
れる。

【００３１】もし、選択ブロック内のセルユニットのメ
モリセルの中に“０”−書き込み状態（“０”状態）の
メモリセルが存在する場合には、現段階では全てのワー
ド線の電位は０Ｖであるため、そのメモリセルは、オフ
状態となる。このため、そのメモリセルよりもドレイン
側に存在するメモリセルのチャネルが、０Ｖ（“０”−
書き込み）又はＶＤＤ−Ｖｔｈ（“１”−書き込み）に
充電される。

【００３２】この後、選択ブロック内においては、選択
ワード線ＷＬ２に書き込み電位Ｖｐｇｍが与えられ、非
選択ワード線ＷＬ０，ＷＬ１，ＷＬ３に中間電位Ｖｐａ
ｓｓ（０＜Ｖｐａｓｓ＜Ｖｐｇｍ）が与えられる。

【００３３】選択ビット線ＢＬ２に接続されるセルユニ
ット内のメモリセルのチャネルは、“０”（０Ｖ）であ
るため、選択メモリセルＡのコントロールゲート電極と
チャネルの間には、書き込みに充分な電界がかかる。

【００３４】一方、非選択ビット線ＢＬ０，ＢＬ１，Ｂ
Ｌ３，ＢＬ４に接続されるセルユニット内のメモリセル
のチャネルは、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐ
ａｓｓがワード線に与えられると、容量カップリングに
より、上昇する。このため、コントロールゲート電極と
チャネルの間には、書き込みに充分な電界がかからな
い。

【００３５】なお、非選択ビット線ＢＬ０，ＢＬ１，Ｂ
Ｌ３，ＢＬ４に接続されるセルユニット内のメモリセル
のチャネル電位は、主としてメモリセルのカップリング
比αと中間電位Ｖｐａｓｓにより決まる書き込み禁止電
位まで上昇する。

【００３６】これにより、選択ワード線ＷＬ２に接続さ
れる１ページ分のメモリセルのうち、選択メモリセルＡ
に対しては、“０”−書き込み（閾値を上昇させる書き
込み）が実行され、その他の非選択メモリセルに対して
は、“１”−書き込み（“１”状態を維持する書き込
み）が実行される。

【００３７】しかし、上述のセルフブースト書き込み方
式では、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ
４から選択ブロック内のセルユニットに、書き込み禁止
レベルの電位ＶＤＤ（“１”）を転送する際に、ドレイ
ン側セレクトゲートトランジスタにおいていわゆる閾値
落ちが発生する。即ち、メモリセルのチャネルには、電
源電位ＶＤＤよりもセレクトゲートトランジスタの閾値
Ｖｔｈだけ低い電位ＶＤＤ−Ｖｔｈが転送される。

【００３８】そして、このＶＤＤ−Ｖｔｈが、チャネル
電位を上昇させる際の初期電位となるため、初期電位が
Ｖｔｈ分だけ低くなることは、チャネルブースト後の最
終的なチャネル電位も、Ｖｔｈ分だけ低くなることを意
味している。つまり、書き込み禁止セルのチャネル電位
が十分に上昇せずに、誤書き込み（“０”−書き込み）
が発生し易くなる。

【００３９】ところで、このような誤書き込みを防止
し、フラッシュメモリの信頼性を向上させることを目的
として開発された書き込み方式が知られている。

【００４０】そのうちの一つは、セレクトゲートトラン
ジスタブースト方式と呼ばれる書き込み方式であり、例
えば、特開平１０−２２３８６６号公報、特開平１１−
１８５４８８号公報に開示されている。また、他の一つ
は、ソースプログラム方式と呼ばれる書き込み方式であ
り、特開平１０−２７５４８１号公報に開示されてい
る。

【００４１】図１８は、従来の書き込み方式の第２例、
即ち、セレクトゲートトランジスタブースト方式の信号
波形を示している。

【００４２】この書き込み方式の特徴は、書き込み禁止
レベルの電位ＶＤＤ（“１”）をセルユニットに転送す
るときの閾値落ちを防止するために、ＶＤＤ転送時にお
けるドレイン側セレクトゲートトランジスタのゲート電
位を電源電位ＶＤＤよりも高い電位ＶＳＧに設定した点
にある。

【００４３】ドレイン側セレクトゲートトランジスタの
ゲート電位を電源電位ＶＤＤよりも高い電位ＶＳＧに設
定すれば、チャネルブースト前のメモリセルのチャネル
の初期電位は、少なくともＶＤＤ−Ｖｔｈよりは高くな
る。また、ＶＳＧを、ＶＤＤ＋Ｖｔｈ以上に設定すれ
ば、電源電位ＶＤＤをそのままセルユニットに転送する
ことができる。

【００４４】このように、セレクトゲートトランジスタ
ブースト方式によれば、チャネルブースト前のチャネル
の初期電位を十分に高く設定できるため、チャネルブー
スト時には、書き込み禁止セルのチャネル電位を十分に
上昇させることができる。従って、誤書き込み（“０”
−書き込み）の発生を抑制でき、高信頼性のフラッシュ
メモリを提供することができる。

【００４５】なお、図１８の信号波形において、ＶＤＤ
転送時に、選択ブロック内の全てのワード線の電位を予
めＶｒｅａｄ（“０”セル及び“１”セルが共にオンに
なる電位。例えば、約３．５Ｖ。）に設定しているの
は、選択ブロック内の全てのメモリセルをオン状態にし
ておくことで、これらメモリセルのチャネルに初期電位
を伝達させ、チャネルブースト後の書き込み禁止セルの
チャネルを十分に高い電位にするためである。

【００４６】図１９は、従来の書き込み方式の第３例、
即ち、ソースプログラム方式の信号波形を示している。

【００４７】この書き込み方式は、ソース線の容量がビ
ット線の容量よりも小さく、ＶＤＤより高い電圧を充電
できる点に着目し、ソース側セレクトゲートトランジス
タ、即ち、ソース線からセルユニットに、チャネルブー
スト前の初期電位を転送するようにした点に特徴を有す
る。

【００４８】まず、ソース線電位ＣＥＬＳＲＣ及びソー
ス側セレクトゲート線ＳＧＳの電位を、それぞれＶｒｅ
ａｄ（約３．５Ｖ）に設定する。これにより、電位Ｖｒ
ｅａｄは、ソース線からソース側セレクトゲートトラン
ジスタを経由して、セルユニットに、転送される。その
結果、選択ブロック内の全てのセルユニットのメモリセ
ルのチャネルがＶｒｅａｄ−Ｖｔｈに充電される。但
し、Ｖｔｈは、ソース側セレクトゲートトランジスタの
閾値である。

【００４９】この後、選択ブロック内のワード線うち、
選択されたワード線に書き込み電位Ｖｐｇｍが与えら
れ、非選択のワード線に中間電位Ｖｐａｓｓが与えられ
る。その結果、選択ブロック内の全てのセルユニットの
メモリセルのチャネルは、書き込み禁止電位に上昇す
る。

【００５０】また、このチャネルブースト後、ドレイン
側セレクトゲートトランジスタ、即ち、ビット線から書
き込みデータをセルユニットへ転送する。即ち、ドレイ
ン側セレクトゲート線ＳＧＤの電位を電源電位ＶＤＤに
設定する。

【００５１】ここで、書き込みデータが“０”のとき
は、ビット線の電位（０Ｖ）が、ドレイン側セレクトゲ
ートトランジスタを経由して、セルユニットに転送され
る。従って、この場合、セルユニット内のメモリセルの
チャネル電位は、書き込み禁止電位から０Ｖに低下す
る。

【００５２】また、書き込みデータが“１”のときは、
ビット線の電位は、電源電位ＶＤＤであり、ドレイン側
セレクトゲートトランジスタは、カットオフ状態とな
る。従って、この場合、セルユニット内のメモリセルの
チャネル電位は、書き込み禁止電位を維持する。

【００５３】これにより、書き込みデータが“０”のと
きは、メモリセルのコントロールゲート電極とチャネル
の間に書き込みに充分な電界がかかり、“０”−書き込
みが行われる。また、書き込みデータが“１”のとき
は、メモリセルのコントロールゲート電極とチャネルの
間に書き込みに充分な電界がかからないため、“１”−
書き込みが行われる。

【００５４】このように、ソースプログラム方式によれ
ば、チャネルブースト前の初期電位をソース線からセル
ユニットに転送している。従って、チャネルブースト前
のチャネルの初期電位を十分に高く設定できるため、チ
ャネルブースト時には、書き込み禁止セルのチャネル電
位を十分に上昇させることができる。従って、誤書き込
み（“０”−書き込み）の発生を抑制でき、高信頼性の
フラッシュメモリを提供することができる。

【００５５】

【発明が解決しようとする課題】図１７のセルフブース
ト書き込み方式及び図１８のセレクトゲートトランジス
タブースト方式においては、書き込みデータ（０Ｖ又は
ＶＤＤ）をセルユニットに転送するために、ドレイン側
セレクトゲート線ＳＧＤの電位をＶＤＤ又はそれ以上の
電位ＶＳＧに設定していた。また、図１９のソースプロ
グラム方式においては、書き込み電位Ｖｐｇｍを選択ワ
ード線に与えた後に、０Ｖをビット線からセルユニット
に転送できるように、ドレイン側セレクトゲート線ＳＧ
Ｄの電位を０Ｖよりも大きい値（例えば、ＶＤＤ）に設
定していた。

【００５６】しかし、近年では、メモリセルの微細化が
進行し、また、ワード線及びセレクトゲート線のピッチ
も非常に狭くなってきている。ワード線（セレクトゲー
ト線も含む）のピッチが狭くなると、例えば、セレクト
ゲートトランジスタのチャネル長が短くなり、カットオ
フ時のリーク電流が増大する。

【００５７】同時に、互いに隣接するワード線（セレク
トゲート線も含む）同士の容量カップリングも増大し、
この影響により、書き込み電位Ｖｐｇｍの供給時に、例
えば、セレクトゲートトランジスタのゲート電位が上昇
し、セレクトゲートトランジスタがカットオフ状態から
オン状態となる場合がある。

【００５８】このような状態になると、例えば、予め充
電しておいたセルユニット内のメモリセルのチャネルの
初期電位（書き込み禁止電位）が、書き込み電位Ｖｐｇ
ｍの供給時に、ビット線に抜けてしまい、結果として、
チャネルブースト後に十分な書き込み禁止電位を得るこ
とができなくなる。このため、誤書き込み（“０”−書
き込み）が発生し易くなり、フラッシュメモリの信頼性
を低下させる。

【００５９】本発明は、上記欠点を解決するためになさ
れたもので、その目的は、初期電位をセルユニットに与
えてから、ワード線に書き込み電位Ｖｐｇｍ及び中間電
位Ｖｐａｓｓを与えてチャネルブーストを終了するまで
の期間、ドレイン側／ソース側セレクトゲートトランジ
スタを十分にカットオフ状態にしておけるような電位
を、これらセレクトゲートトランジスタのゲート電極に
与え、チャネルブースト時にリーク電流の発生による書
き込み禁止電位の低下が起こらないようにすることにあ
る。

【００６０】

【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発性半導体メモリは、少なくとも１つ
のメモリセルと、前記少なくとも１つのメモリセルとビ
ット線の間に接続されるセレクトゲートトランジスタと
を備え、書き込み動作が連続する第１、第２及び第３の
期間からなり、各期間における前記セレクトゲートトラ
ンジスタのゲート電位をそれぞれ第１、第２及び第３の
電位とした場合に、第１の電位＞第３の電位＞第２の電
位なる関係が成立している。

【００６１】

【発明の実施の形態】以下、図面を参照しながら、本発
明の不揮発性半導体メモリについて詳細に説明する。

【００６２】［第１実施の形態］図１は、本発明に関わ
る書き込み方式が適用されるＮＡＮＤ型フラッシュメモ
リの主要部を示している。メモリセルアレイ１１は、ア
レイ状に配置された複数のセルユニットを有する。各セ
ルユニットは、周知のように、直列接続された複数のメ
モリセルからなるＮＡＮＤ列と、その両端に１つずつ接
続される２つのセレクトゲートトランジスタとから構成
される。

【００６３】メモリセルアレイ１１上には、ロウ方向に
延びるワード線ＷＬ及びカラム方向に延びるビット線Ｂ
Ｌが配置される。ワード線ＷＬは、ロウデコーダ１２に
接続され、ビット線ＢＬには、書き込みデータや読み出
しデータを一時記憶するためのラッチ機能を有するセン
スアンプ１５が接続される。センスアンプは、カラムゲ
ート（カラム選択スイッチ）１３を経由して、Ｉ／Ｏバ
ッファ１４に接続される。

【００６４】カラムゲート１３は、カラムデコーダ１６
の出力信号により制御される。昇圧回路１９は、書き込
み、消去、読み出しの各モードに必要な電圧を生成す
る。例えば、昇圧回路１９は、書き込み時における書き
込み電圧Ｖｐｇｍを生成し、この書き込み電圧Ｖｐｇｍ
をロウデコーダ１２に与える。

【００６５】ロウデコーダ１２には、ロウアドレス信号
が入力され、カラムデコーダ１６には、カラムアドレス
信号が入力される。制御回路２１は、動作モードに応じ
て、ロウデコーダ１２、カラムゲート１３及びカラムデ
コーダ１６の動作、例えば、書き込み時に、ワード線
（コントロールゲート線）ＷＬやセレクトゲート線に与
える電位の切り替えタイミングを制御する。

【００６６】図２は、図１のメモリセルアレイ１１の回
路構成の一例を示している。本例では、セルユニット
は、直列接続される４つのメモリセルからなるＮＡＮＤ
列と、その両端に１つずつ接続される２つのセレクトゲ
ートトランジスタとから構成される。

【００６７】セルユニットのドレイン側の一端は、１本
のビット線ＢＬｊ（ｊ＝０，１，・・・）に接続され
る。各ビット線ＢＬｊは、高耐圧ＭＯＳトランジスタを
経由して、ラッチ機能を有するセンスアンプＳ／Ａに接
続される。なお、高耐圧ＭＯＳトランジスタのゲートに
は、制御信号ＢＬＴＲが入力される。セルユニットのソ
ース側の一端は、全てのセルユニットに共通のソース線
に接続される。

【００６８】１本のワード線（コントロールゲート線）
ＷＬｉ（ｉ＝０，１，２，３）に接続されるメモリセル
のグループは、通常、１ページと呼ばれる。１ページ
は、例えば、データ書き込みや、メモリセルからセンス
アンプへのデータ読み出しなどにおいて、同時に書き込
み／読み出しを行うメモリセルの単位となる。なお、チ
ップ外へデータを読み出す際には、センスアンプ内の１
ページ分のデータを、１ビット又は複数ビットずつ、シ
リアルにチップ外へ出力する。

【００６９】２本のセレクトゲート線の間に挟まれた複
数本（本例では、４本）のワード線ＷＬ０，ＷＬ１，Ｗ
Ｌ２，ＷＬ３に接続されるメモリセルのグループは、通
常、１ブロックと呼ばれる。１ブロックは、例えば、デ
ータ消去において、同時に消去が実行されるメモリセル
の単位となる。なお、ブロック単位の消去をブロック消
去といい、全てのブロックを対象とする消去をチップ消
去という。

【００７０】次に、本発明に関わる書き込み方式を上述
のＮＡＮＤ型フラッシュメモリに適用した場合の例につ
いて説明する。

【００７１】なお、前提条件として、図２のワード線Ｗ
Ｌ２が選択され、かつ、ワード線ＷＬ２に接続されるメ
モリセルのうち、破線で囲んだメモリセルＡが選択セル
（“０”−書き込みの対象となるセル）であり、その他
のメモリセルは、非選択セル（“１”−書き込みの対象
となるセル、即ち、書き込み禁止セル）であるものとす
る。

【００７２】図３は、本発明の第１実施の形態に関わる
書き込み方式の信号波形を示している。

【００７３】まず、１ページ分の書き込みデータがチッ
プ外部からセンスアンプＳ／Ａに入力される（データロ
ード）。ここでは、メモリセルＡに対してのみ、“０”
−書き込み（閾値を上昇させる書き込み）を行うことを
前提とするため、選択ビット線ＢＬ２に接続されるセン
スアンプＳ／Ａには、データ“０”が入力され、その他
のビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続され
るセンスアンプＳ／Ａには、データ“１”が入力され
る。

【００７４】ＮＡＮＤ型フラッシュメモリでは、各セン
スアンプＳ／Ａは、書き込みデータを一時記憶するラッ
チ機能（ラッチ回路）を有しているため、選択ビット線
ＢＬ２に接続されるセンスアンプＳ／Ａには、データ
“０”がラッチされ、その他のビット線ＢＬ０，ＢＬ
１，ＢＬ３，ＢＬ４に接続されるセンスアンプＳ／Ａに
は、データ“１”がラッチされる。

【００７５】なお、図３の信号波形図において、ＢＬ
“０”は、“０”−書き込みの対象となるメモリセルＡ
が接続されるビット線ＢＬ２を示し、ＢＬ“１”は、
“１”−書き込みの対象となるセル（書き込み禁止セ
ル）が接続されるビット線ＢＬ０，ＢＬ１，ＢＬ３，Ｂ
Ｌ４を示している。

【００７６】書き込み動作時、まず、制御信号ＢＬＴＲ
が“Ｈ”レベル（電源電位ＶＤＤを十分に転送できる電
位）となり、センスアンプＳ／Ａ内のデータは、ビット
線ＢＬｊ（ｊ＝０，１，・・・）に転送される。即ち、
センスアンプＳ／Ａ内のデータが“０”のビット線ＢＬ
２は、“０”（“Ｌ”レベル＝０Ｖ）となり、センスア
ンプＳ／Ａ内のデータが“１”のビット線ＢＬ０，ＢＬ
１，ＢＬ３，ＢＬ４は、“１”（“Ｈ”レベル＝ＶＤ
Ｄ）となる。

【００７７】ここで、本発明に関わる書き込み方式で
は、ビット線のデータ（センスアンプＳ／Ａのデータ）
をセルユニットに転送する際に、ドレイン側セレクトゲ
ート線ＳＧＤには、非選択ビット線ＢＬ０，ＢＬ１，Ｂ
Ｌ３，ＢＬ４のデータ“１”（＝ＶＤＤ）、即ち、書き
込み禁止電位（初期電位）を十分に転送、例えば、閾値
落ちなしに、そのまま転送できるような電位ＶＳＧ１
（＞電源電位ＶＤＤ）が与えられる（時刻ｔ１）。

【００７８】また、この時、本発明に関わる書き込み方
式では、ビット線のデータ“１”（＝ＶＤＤ）又は
“０”（＝０Ｖ）を、セルユニット内のメモリセルの状
態（データパターン）によらず、常に、そのセルユニッ
ト内の全てのメモリセルのチャネルに転送するために、
選択ブロック内の全てのワード線には、セルユニット内
の全てのメモリセルがオン状態となるような電位Ｖｒｅ
ａｄ（例えば、約３．５Ｖ）を与える。

【００７９】その結果、例えば、選択ビット線ＢＬ２
は、“０”となっているため、選択ビット線ＢＬ２に接
続されるセルユニット内の全てのメモリセルのチャネル
には、“０”（０Ｖ）が転送される。また、非選択ビッ
ト線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４は、“１”となっ
ているため、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，
ＢＬ４に接続されるセルユニット内の全てのメモリセル
のチャネルには、“１”（例えば、ＶＤＤ）が転送され
る。

【００８０】この後、書き込み電位Ｖｐｇｍ及び中間電
位Ｖｐａｓｓが与えられる前に、ドレイン側セレクトゲ
ート線ＳＧＤの電位を、ＶＳＧ１からＶＳＧ２に低下さ
せる（時刻ｔ２）。ここで、ＶＳＧ２は、非選択ビット
線に接続されるセルユニット内のドレイン側セレクトゲ
ートトランジスタが常にカットオフ状態となり、そのセ
ルユニット内のメモリセルのチャネルに充電された電荷
がリークせず、チャネル電位（書き込み禁止電位）が低
下しないような値（例えば、０Ｖ）に設定される。

【００８１】この後、選択ブロック内においては、選択
ワード線ＷＬ２に書き込み電位Ｖｐｇｍが与えられ、非
選択ワード線ＷＬ０，ＷＬ１，ＷＬ３に中間電位Ｖｐａ
ｓｓ（０＜Ｖｐａｓｓ＜Ｖｐｇｍ）が与えられる（時刻
ｔ３）。

【００８２】この時、ドレイン側セレクトゲート線ＳＧ
Ｄの電位は、十分に低い値ＶＳＧ２に設定されているた
め、例えば、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａ
ｓｓがワード線に与えられたときに、容量カップリング
により、ドレイン側セレクトゲート線ＳＧＤの電位が上
昇しても、ドレイン側セレクトゲートトランジスタがオ
ン状態となることはない。

【００８３】これにより、書き込み電位Ｖｐｇｍ及び中
間電位Ｖｐａｓｓの供給時におけるチャネル電位のリー
クを防止でき、チャネルブースト後には、十分に高い書
き込み禁止電位を得ることが可能になる。

【００８４】ここで、本発明の書き込み方式では、書き
込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓの供給時に
は、ドレイン側セレクトゲート線ＳＧＤの電位は、十分
に低い値ＶＳＧ２に設定され、ドレイン側セレクトゲー
トトランジスタは、カットオフ状態となっている。

【００８５】従って、選択ブロック内の全てのセルユニ
ット内のメモリセルのチャネルがブーストされる。即
ち、選択ビット線ＢＬ２に接続されるセルユニット内の
メモリセルのチャネルは、０Ｖから、カップリング比α
などにより決まる所定電位まで上昇し、非選択ビット線
ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセルユニ
ット内のメモリセルのチャネルは、ＶＤＤから、カップ
リング比αなどにより決まる所定電位（書き込み禁止電
位）まで十分に上昇する。

【００８６】そこで、この後、ドレイン側セレクトゲー
ト線ＳＧＤの電位を、ＶＳＧ２からＶＳＧ３に上昇させ
る（時刻ｔ４）。

【００８７】ＶＳＧ３は、選択ビット線ＢＬ２に接続さ
れるセルユニットについては、ドレイン側セレクトゲー
トトランジスタがオン状態となり、選択ビット線ＢＬ２
のデータ“０”（＝０Ｖ）をそのセルユニット内の全て
のメモリセルのチャネルに転送でき、かつ、非選択ビッ
ト線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセル
ユニットについては、ドレイン側セレクトゲートトラン
ジスタがカットオフ状態のままであり、そのセルユニッ
ト内のメモリセルのチャネル電位（書き込み禁止電位）
を維持できるような値に設定される。

【００８８】なお、ＶＳＧ３は、ＶＳＧ１＞ＶＳＧ３＞
ＶＳＧ２なる大小関係を満たすように設定される。

【００８９】その結果、選択ビット線ＢＬ２に接続され
るセルユニット内のメモリセルのチャネルは、“０”
（０Ｖ）であるため、選択メモリセルＡのコントロール
ゲート電極とチャネルの間には、書き込みに充分な電界
がかかる。一方、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ
３，ＢＬ４に接続されるセルユニット内のメモリセルの
チャネルは、十分に大きな書き込み禁止電位を維持して
いるため、書き込み禁止セルのコントロールゲート電極
とチャネルの間には、書き込みに充分な電界がかからな
い。

【００９０】これにより、選択ワード線ＷＬ２に接続さ
れる１ページ分のメモリセルのうち、選択メモリセルＡ
に対しては、“０”−書き込み（閾値を上昇させる書き
込み）が実行され、その他の非選択メモリセルに対して
は、“１”−書き込み（“１”状態を維持する書き込
み）が実行される。

【００９１】この後、選択ワード線ＷＬ２の電位Ｖｐｇ
ｍ及び非選択ワード線ＷＬ０，ＷＬ１，ＷＬ３の電位Ｖ
ｐａｓｓを、それぞれ０Ｖに低下させ（時刻ｔ５）、さ
らに、ドレイン側セレクトゲート線ＳＧＤの電位ＶＳＧ
３を０Ｖに低下させると（時刻ｔ６）、書き込み動作が
終了する。

【００９２】なお、例えば、ＶＳＧ１は、ＶＤＤ＋Ｖｔ
ｈ以上の電位、ＶＳＧ２は、０Ｖ、ＶＳＧ３は、ＶＤＤ
に設定される。但し、ＶＤＤは、内部電源電位であり、
メモリセルのチャネルに転送する書き込み禁止電位（初
期電位）である。また、Ｖｔｈは、ドレイン側セレクト
ゲートトランジスタの閾値である。

【００９３】以上、本発明の第１実施の形態に関わる書
き込み方式を詳細に説明したが、その特徴を簡単にまと
めると、以下のようになる。

【００９４】ステップ１（時刻ｔ１）ドレイン側セレクトゲート線ＳＧＤをＶＳＧ１に設定
し、非選択ビット線のデータ“１”（＝ＶＤＤ）をセル
ユニット内のメモリセルに十分に（例えば、閾値落ちな
く、ＶＤＤのまま）転送する。なお、選択ビット線のデ
ータ“０”（＝０Ｖ）は、そのままセルユニット内のメ
モリセルに転送される。

【００９５】選択ブロック内の全てのワード線の電位を
Ｖｒｅａｄに設定し、選択ブロック内のセルユニット内
の全てのメモリセルを、その状態（データパターン）に
よらず、オン状態にし、セルユニット内の全てのメモリ
セルのチャネルにビット線のデータ“０”又は“１”を
転送する。

【００９６】ステップ２（時刻ｔ２）ドレイン側セレクトゲート線ＳＧＤをＶＳＧ１からＶＳ
Ｇ２に低下させ、選択ブロック内の全てのセルユニット
内のドレイン側セレクトゲートトランジスタをカットオ
フ状態にする。

【００９７】ステップ３（時刻ｔ３）書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓをワード
線に与え、容量カップリングにより、選択ブロック内の
全てのセルユニット内のメモリセルのチャネル電位をブ
ーストさせる。なお、非選択ビット線に接続されるセル
ユニット内のメモリセルのチャネルは、十分に高い書き
込み禁止電位になる。

【００９８】ステップ４（時刻ｔ４）ドレイン側セレクトゲート線ＳＧＤをＶＳＧ２からＶＳ
Ｇ３に上昇させ、選択ビット線に接続されるセルユニッ
ト内のドレイン側セレクトゲートトランジスタをオン状
態にし、選択ビット線に接続されるセルユニット内のメ
モリセルのチャネル電位を０Ｖにする。これにより、選
択ワード線と選択ビット線の間に接続される選択メモリ
セルについてのみ、“０”−書き込みが実行される。

【００９９】この時、非選択ビット線に接続されるセル
ユニット内のドレイン側セレクトゲートトランジスタに
ついては、カットオフ状態のままとし、非選択ビット線
に接続されるセルユニット内のメモリセルのチャネルに
ついては、書き込み禁止電位を維持させる。

【０１００】このように、本発明に関わる書き込み方式
では、書き込み動作時に、ドレイン側セレクトゲート線
ＳＧＤに、３種類の電位ＶＳＧ１，ＶＳＧ２，ＶＳＧ３
を所定のタイミングで与えるようにしている。

【０１０１】そして、ＶＳＧ１の値は、非選択ビット線
の電位ＶＤＤを十分にセルユニットに転送すること（大
きな初期電位を充電すること）を目的に決められ、ＶＳ
Ｇ２の値は、書き込み電位Ｖｐｇｍの印加時に容量カッ
プリングによりＶＳＧ２が上昇しても、ドレイン側セレ
クトゲートトランジスタをオンさせないこと（リーク防
止）を目的に決められ、ＶＳＧ３の値は、選択ビット線
に接続されるセルユニット内のメモリセルのチャネルに
は０Ｖを転送し、非選択ビット線に接続されるセルユニ
ット内のメモリセルのチャネルは、ブースト後の十分に
大きなチャネル電位（書き込み禁止電位）を維持するこ
とを目的に決められる。

【０１０２】そして、これらの目的を同時に実現するた
めには、ＶＳＧ１＞ＶＳＧ３＞ＶＳＧ２なる大小関係を
満たすようにすればよい。

【０１０３】このように、本発明に関わる書き込み方式
によれば、ビット線の書き込みデータをセルユニットに
転送する際に、ドレイン側セレクトゲートトランジスタ
のゲート電位をＶＳＧ１に設定することで、チャネルブ
ースト前に十分に高い初期電位を得ることができ、ま
た、チャネルブースト時（書き込み電位Ｖｐｇｍの印加
時）に、ドレイン側セレクトゲートトランジスタのゲー
ト電位をＶＳＧ２に設定することで、チャネルブースト
時のリークを防止できる。

【０１０４】従って、非選択メモリセル（書き込み禁止
セル）のチャネルについては、チャネルブーストにより
十分に高い書き込み禁止電位を得ることができ、結果と
して、誤書き込みの防止及び信頼性の向上を達成するこ
とができる。

【０１０５】なお、ドレイン側セレクトゲートトランジ
スタのゲート電位をＶＳＧ２からＶＳＧ３に設定するこ
とで、非選択メモリセルのチャネル電位（書き込み禁止
電位）を維持しつつ、選択メモリセルのチャネルには、
データ“０”（＝０Ｖ）を転送できるため、選択メモリ
セルについては、通常どおり、“０”−書き込みが実行
される。

【０１０６】［第２実施の形態］図４は、本発明に関わ
る書き込み方式が適用される３Ｔｒ−ＮＡＮＤにおける
メモリセルアレイの回路構成例を示している。本例で
は、３２キロバイトのメモリ容量を有する３Ｔｒ−ＮＡ
ＮＤについて説明する。

【０１０７】３Ｔｒ−ＮＡＮＤにおいては、メモリセル
アレイ内のセルユニットは、それぞれ３つのトランジス
タ、即ち、１つのメモリセルＭ２と、これを挟み込む２
つのセレクトトランジスタＭ１，Ｍ３とから構成され
る。

【０１０８】メモリセルＭ２は、例えば、フローティン
グゲート電極とコントロールゲート電極を有するスタッ
クゲート構造を有する。セレクトトランジスタＭ１，Ｍ
３は、例えば、スタックゲート構造に類似した構造を有
するが、下層のゲートを実際のゲート電極として用いる
ことにより、通常のＭＯＳトランジスタとして機能す
る。

【０１０９】セルユニットの一端は、ビット線ＢＬ０，
ＢＬ１，・・・に接続され、その他端は、セルソース線
に接続される。ビット線ＢＬ１，ＢＬ２，・・・は、高
耐圧ＭＯＳトランジスタを経由して、センスアンプＳ／
Ａに接続される。センスアンプＳ／Ａは、ビット線ＢＬ
１，ＢＬ２，・・・に対応して設けられ、ラッチ回路
（ページラッチ）ＬＡＴＣＨを有している。センスアン
プＳ／Ａは、プログラム時に、プログラムデータを一時
記憶する機能を有する。

【０１１０】このように、３Ｔｒ−ＮＡＮＤは、ＮＡＮ
Ｄ型フラッシュメモリにおけるセルユニット内のメモリ
セル数を１つにしたものと考えることができる。

【０１１１】そして、３Ｔｒ−ＮＡＮＤは、高速データ
リードが可能、データイレーズの単位が小さい、低消費
電力、セルの大きさが比較的に小さい、などの特徴を有
している。また、セルユニット内に１つのメモリセルの
みが存在するため、リードディスターブ（ read distur
b ）を回避、即ち、非選択セルのワード線に読み出し電
位Ｖｒｅａｄを与える必要がないため、この読み出し電
位Ｖｒｅａｄによるストレスを回避することができる。
また、プログラム時において第１の実施の形態にもあっ
たように、中間電位Ｖｐａｓｓを印加する必要がないた
め、書き込み禁止セルに発生する中間電圧Ｖｐａｓｓの
ストレスがなく、高い信頼性が期待できる。

【０１１２】次に、本発明に関わる書き込み方式を上述
の３Ｔｒ−ＮＡＮＤに適用した場合の例について説明す
る。

【０１１３】なお、前提条件として、選択ワード線ＷＬ
に接続されるメモリセルのうち、破線で囲んだメモリセ
ルＡが選択セル（“０”−書き込みの対象となるセル）
であり、その他のメモリセルは、非選択セル（“１”−
書き込みの対象となるセル、即ち、書き込み禁止セル）
であるものとする。

【０１１４】図５は、本発明の第２実施の形態に関わる
書き込み方式の信号波形を示している。

【０１１５】まず、１ページ分の書き込みデータがチッ
プ外部からセンスアンプＳ／Ａに入力される（データロ
ード）。ここでは、メモリセルＡに対してのみ、“０”
−書き込み（閾値を上昇させる書き込み）を行うことを
前提とするため、選択ビット線ＢＬ２に接続されるセン
スアンプＳ／Ａには、データ“０”が入力され、その他
のビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続され
るセンスアンプＳ／Ａには、データ“１”が入力され
る。

【０１１６】３Ｔｒ−ＮＡＮＤでは、各センスアンプＳ
／Ａは、書き込みデータを一時記憶するラッチ機能（ラ
ッチ回路）を有しているため、選択ビット線ＢＬ２に接
続されるセンスアンプＳ／Ａには、データ“０”がラッ
チされ、その他のビット線ＢＬ０，ＢＬ１，ＢＬ３，Ｂ
Ｌ４に接続されるセンスアンプＳ／Ａには、データ
“１”がラッチされる。

【０１１７】なお、図５の信号波形図において、ＢＬ
“０”は、“０”−書き込みの対象となるメモリセルＡ
が接続されるビット線ＢＬ２を示し、ＢＬ“１”は、
“１”−書き込みの対象となるセル（書き込み禁止セ
ル）が接続されるビット線ＢＬ０，ＢＬ１，ＢＬ３，Ｂ
Ｌ４を示している。

【０１１８】書き込み動作時、まず、制御信号ＢＬＴＲ
が“Ｈ”レベル（電源電位ＶＤＤを十分に転送できる電
位）となり、センスアンプＳ／Ａ内のデータは、ビット
線ＢＬｊ（ｊ＝０，１，・・・）に転送される。即ち、
センスアンプＳ／Ａ内のデータが“０”のビット線ＢＬ
２は、“０”（“Ｌ”レベル＝０Ｖ）となり、センスア
ンプＳ／Ａ内のデータが“１”のビット線ＢＬ０，ＢＬ
１，ＢＬ３，ＢＬ４は、“１”（“Ｈ”レベル＝ＶＤ
Ｄ）となる。

【０１１９】ここで、本発明に関わる書き込み方式で
は、ビット線のデータ（センスアンプＳ／Ａのデータ）
をセルユニットに転送する際に、ドレイン側セレクトゲ
ート線ＳＧＤには、非選択ビット線ＢＬ０，ＢＬ１，Ｂ
Ｌ３，ＢＬ４のデータ“１”（＝ＶＤＤ）、即ち、書き
込み禁止電位（初期電位）を十分に転送、例えば、閾値
落ちなしに、そのまま転送できるような電位ＶＳＧ１
（＞電源電位ＶＤＤ）が与えられる（時刻ｔ１）。

【０１２０】また、この電位ＶＳＧ１は、センスアンプ
Ｓ／Ａのデータをビット線に出力する前、例えば、ブロ
ックアドレスにより選択ブロックが決定された時点から
与えられている。その理由については、後述する。

【０１２１】なお、選択ビット線ＢＬ２は、“０”とな
っているため、選択ビット線ＢＬ２に接続されるセルユ
ニット内のメモリセルのチャネルには、“０”（０Ｖ）
が転送される。また、非選択ビット線ＢＬ０，ＢＬ１，
ＢＬ３，ＢＬ４は、“１”となっているため、非選択ビ
ット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセ
ルユニット内のメモリセルのチャネルには、“１”（例
えば、ＶＤＤ）が転送される。

【０１２２】この後、書き込み電位Ｖｐｇｍが与えられ
る前に、ドレイン側セレクトゲート線ＳＧＤの電位を、
ＶＳＧ１からＶＳＧ２に低下させる（時刻ｔ２）。

【０１２３】ここで、ＶＳＧ２は、非選択ビット線に接
続されるセルユニット内のドレイン側セレクトゲートト
ランジスタがカットオフ状態となり、そのセルユニット
内のメモリセルのチャネルに充電された電荷がリークせ
ず、チャネル電位（書き込み禁止電位）が低下しないよ
うな値（例えば、０Ｖ）に設定される。

【０１２４】この後、選択ブロック内においては、選択
ワード線ＷＬに書き込み電位Ｖｐｇｍが与えられる（時
刻ｔ３）。

【０１２５】この時、ドレイン側セレクトゲート線ＳＧ
Ｄの電位は、十分に低い値ＶＳＧ２に設定されているた
め、例えば、書き込み電圧Ｖｐｇｍがワード線に与えら
れたときに、容量カップリングにより、ドレイン側セレ
クトゲート線ＳＧＤの電位が上昇しても、ドレイン側セ
レクトゲートトランジスタがオン状態となることはな
い。これにより、書き込み電位Ｖｐｇｍの供給時におけ
るチャネル電位のリークを防止でき、チャネルブースト
後には、十分に高い書き込み禁止電位を得ることが可能
になる。

【０１２６】ここで、本発明の書き込み方式では、書き
込み電位Ｖｐｇｍの供給時には、ドレイン側セレクトゲ
ート線ＳＧＤの電位は、十分に低い値ＶＳＧ２に設定さ
れ、ドレイン側セレクトゲートトランジスタは、カット
オフ状態となっている。

【０１２７】従って、選択ブロック内の全てのセルユニ
ット内のメモリセルのチャネルがブーストされる。即
ち、選択ビット線ＢＬ２に接続されるセルユニット内の
メモリセルのチャネルは、０Ｖから、カップリング比α
などにより決まる所定電位まで上昇し、非選択ビット線
ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセルユニ
ット内のメモリセルのチャネルは、ＶＤＤから、カップ
リング比αなどにより決まる所定電位（書き込み禁止電
位）まで十分に上昇する。

【０１２８】そこで、この後、ドレイン側セレクトゲー
ト線ＳＧＤの電位を、ＶＳＧ２からＶＳＧ３に上昇させ
る（時刻ｔ４）。

【０１２９】ＶＳＧ３は、選択ビット線ＢＬ２に接続さ
れるセルユニットについては、ドレイン側セレクトゲー
トトランジスタがオン状態となり、選択ビット線ＢＬ２
のデータ“０”（＝０Ｖ）をそのセルユニット内のメモ
リセルのチャネルに転送でき、かつ、非選択ビット線Ｂ
Ｌ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセルユニッ
トについては、ドレイン側セレクトゲートトランジスタ
がカットオフ状態のままであり、そのセルユニット内の
メモリセルのチャネル電位（書き込み禁止電位）を維持
できるような値に設定される。

【０１３０】なお、ＶＳＧ３は、ＶＳＧ１＞ＶＳＧ３＞
ＶＳＧ２なる大小関係を満たすように設定される。

【０１３１】その結果、選択ビット線ＢＬ２に接続され
るセルユニット内のメモリセルのチャネルは、“０”
（０Ｖ）であるため、選択メモリセルＡのコントロール
ゲート電極とチャネルの間には、書き込みに充分な電界
がかかる。一方、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ
３，ＢＬ４に接続されるセルユニット内のメモリセルの
チャネルは、十分に大きな書き込み禁止電位を維持して
いるため、書き込み禁止セルのコントロールゲート電極
とチャネルの間には、書き込みに充分な電界がかからな
い。

【０１３２】これにより、選択ワード線ＷＬに接続され
る１ページ分のメモリセルのうち、選択メモリセルＡに
対しては、“０”−書き込み（閾値を上昇させる書き込
み）が実行され、その他の非選択メモリセルに対して
は、“１”−書き込み（“１”状態を維持する書き込
み）が実行される。

【０１３３】この後、選択ワード線ＷＬの電位Ｖｐｇｍ
を０Ｖに低下させ（時刻ｔ５）、さらに、ドレイン側セ
レクトゲート線ＳＧＤの電位をＶＳＧ３からＶＳＧ１に
すると（時刻ｔ６）、書き込み動作が終了する。

【０１３４】なお、上述の書き込み動作では、その前後
においてドレイン側セレクトゲート線ＳＧＤの電位がＶ
ＳＧ１に設定される。

【０１３５】この理由は、３Ｔｒ−ＮＡＮＤが、例え
ば、ＪＡＶＡ（登録商標）カード用のコアメモリとして
使用されることにある。即ち、そのコアメモリとしての
仕様では、例えば、２００ｎｓの高速アクセス（ＮＡＮ
Ｄ型フラッシュメモリのアクセスタイムは、５μｓ程
度）が要求される。

【０１３６】しかし、データリード時に、ドレイン側セ
レクトゲート線ＳＧＤの電位を、例えば、０ＶからＶＳ
Ｇ１に上昇させると、その電位の立ち上りのためのマー
ジンを確保しなければならないため、アクセスタイムが
遅くなる。データリード時のアクセスタイムをできるだ
け速くするためには、予め、ドレイン側セレクトゲート
線ＳＧＤの電位をＶＳＧ１に設定しておけばよい。

【０１３７】そこで、３Ｔｒ−ＮＡＮＤでは、ブロック
アドレスの確定時からドレイン側セレクトゲート線ＳＧ
ＤにＶＳＧ１を与えるようなロジック（又はシーケン
ス）とした。

【０１３８】これに伴い、データプログラム時において
も、ブロックアドレスの確定時からドレイン側セレクト
ゲート線ＳＧＤにＶＳＧ１を与えるようにしている。

【０１３９】また、例えば、ＶＳＧ１は、ＶＤＤ＋Ｖｔ
ｈ以上の電位、ＶＳＧ２は、０Ｖ、ＶＳＧ３は、ＶＤＤ
に設定される。但し、ＶＤＤは、内部電源電位であり、
メモリセルのチャネルに転送する書き込み禁止電位（初
期電位）である。また、Ｖｔｈは、ドレイン側セレクト
ゲートトランジスタの閾値である。

【０１４０】以上、本発明の第２実施の形態に関わる書
き込み方式を詳細に説明したが、その特徴を簡単にまと
めると、以下のようになる。

【０１４１】ステップ１（時刻ｔ１）予め、ドレイン側セレクトゲート線ＳＧＤは、ＶＳＧ１
に設定され、非選択ビット線のデータ“１”（＝ＶＤ
Ｄ）は、セルユニット内のメモリセルに十分に（例え
ば、閾値落ちなく、ＶＤＤのまま）転送される。選択ビ
ット線のデータ“０”（＝０Ｖ）も、そのままセルユニ
ット内のメモリセルに転送される。

【０１４２】ステップ２（時刻ｔ２）ドレイン側セレクトゲート線ＳＧＤをＶＳＧ１からＶＳ
Ｇ２に低下させ、選択ブロック内の全てのセルユニット
内のドレイン側セレクトゲートトランジスタをカットオ
フ状態にする。

【０１４３】ステップ３（時刻ｔ３）書き込み電位Ｖｐｇｍをワード線に与え、容量カップリ
ングにより、選択ブロック内の全てのセルユニット内の
メモリセルのチャネル電位をブーストさせる。なお、非
選択ビット線に接続されるセルユニット内のメモリセル
のチャネルは、十分に高い書き込み禁止電位になる。

【０１４４】ステップ４（時刻ｔ４）ドレイン側セレクトゲート線ＳＧＤをＶＳＧ２からＶＳ
Ｇ３に上昇させ、選択ビット線に接続されるセルユニッ
ト内のドレイン側セレクトゲートトランジスタをオン状
態にし、選択ビット線に接続されるセルユニット内のメ
モリセルのチャネル電位を０Ｖにする。これにより、選
択ワード線と選択ビット線の間に接続される選択メモリ
セルについてのみ、“０”−書き込みが実行される。

【０１４５】この時、非選択ビット線に接続されるセル
ユニット内のドレイン側セレクトゲートトランジスタに
ついては、カットオフ状態のままとし、非選択ビット線
に接続されるセルユニット内のメモリセルのチャネルに
ついては、書き込み禁止電位を維持させる。

【０１４６】このように、本発明に関わる書き込み方式
では、書き込み動作時に、ドレイン側セレクトゲート線
ＳＧＤに、３種類の電位ＶＳＧ１，ＶＳＧ２，ＶＳＧ３
を所定のタイミングで与えるようにしている。

【０１４７】そして、ＶＳＧ１の値は、非選択ビット線
の電位ＶＤＤを十分にセルユニットに転送すること（大
きな初期電位を充電すること）を目的に決められ、ＶＳ
Ｇ２の値は、書き込み電位Ｖｐｇｍの印加時に容量カッ
プリングによりＶＳＧ２が上昇しても、ドレイン側セレ
クトゲートトランジスタをオンさせないこと（リーク防
止）を目的に決められ、ＶＳＧ３の値は、選択ビット線
に接続されるセルユニット内のメモリセルのチャネルに
は０Ｖを転送し、非選択ビット線に接続されるセルユニ
ット内のメモリセルのチャネルは、ブースト後の十分に
大きなチャネル電位（書き込み禁止電位）を維持するこ
とを目的に決められる。

【０１４８】そして、これらの目的を同時に実現するた
めには、ＶＳＧ１＞ＶＳＧ３＞ＶＳＧ２なる大小関係を
満たすようにすればよい。

【０１４９】このように、本発明に関わる書き込み方式
によれば、ビット線の書き込みデータをセルユニットに
転送する際に、ドレイン側セレクトゲートトランジスタ
のゲート電位をＶＳＧ１に設定することで、チャネルブ
ースト前に十分に高い初期電位を得ることができ、ま
た、チャネルブースト時（書き込み電位Ｖｐｇｍの印加
時）に、ドレイン側セレクトゲートトランジスタのゲー
ト電位をＶＳＧ２に設定することで、チャネルブースト
時のリークを防止できる。

【０１５０】従って、非選択メモリセル（書き込み禁止
セル）のチャネルについては、チャネルブーストにより
十分に高い書き込み禁止電位を得ることができ、結果と
して、誤書き込みの防止及び信頼性の向上を達成するこ
とができる。

【０１５１】なお、ドレイン側セレクトゲートトランジ
スタのゲート電位をＶＳＧ２からＶＳＧ３に設定するこ
とで、非選択メモリセルのチャネル電位（書き込み禁止
電位）を維持しつつ、選択メモリセルのチャネルには、
データ“０”（＝０Ｖ）を転送できるため、選択メモリ
セルについては、通常どおり、“０”−書き込みが実行
される。

【０１５２】また、本発明に関わる書き込み方式では、
選択ブロック内のドレイン側セレクトゲート線ＳＧＤ
は、例えば、ブロックアドレスが確定した時点で、ＶＳ
Ｇ１に設定されるため、データリード時やデータプログ
ラム時において、アクセスタイムを高速にすることがで
きる。

【０１５３】［第３実施の形態］本実施の形態に関わる
書き込み方式は、ソースプログラム方式（図１９）の改
良例である。

【０１５４】以下、図１及び図２に示すＮＡＮＤ型フラ
ッシュメモリを例にして、本実施の形態に関わる書き込
み方式について説明する。

【０１５５】前提条件としては、図２のワード線ＷＬ２
が選択され、ワード線ＷＬ２に接続されるメモリセルの
うち、破線で囲んだメモリセルＡが選択セル（“０”−
書き込みの対象となるセル）であり、その他のメモリセ
ルは、非選択セル（“１”−書き込みの対象となるセ
ル、即ち、書き込み禁止セル）であるものとする。

【０１５６】図６は、本発明の第３実施の形態に関わる
書き込み方式の信号波形を示している。

【０１５７】まず、１ページ分の書き込みデータがチッ
プ外部からセンスアンプＳ／Ａに入力される（データロ
ード）。

【０１５８】ここでは、メモリセルＡに対してのみ、
“０”−書き込み（閾値を上昇させる書き込み）を行う
ことを前提とするため、選択ビット線ＢＬ２に接続され
るセンスアンプＳ／Ａには、データ“０”が入力され、
その他のビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接
続されるセンスアンプＳ／Ａには、データ“１”が入力
される。

【０１５９】各センスアンプＳ／Ａは、書き込みデータ
を一時記憶するラッチ機能（ラッチ回路）を有している
ため、選択ビット線ＢＬ２に接続されるセンスアンプＳ
／Ａには、データ“０”がラッチされ、その他のビット
線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセンス
アンプＳ／Ａには、データ“１”がラッチされる。

【０１６０】なお、図６の信号波形図において、ＢＬ
“０”は、“０”−書き込みの対象となるメモリセルＡ
が接続されるビット線ＢＬ２を示し、ＢＬ“１”は、
“１”−書き込みの対象となるセル（書き込み禁止セ
ル）が接続されるビット線ＢＬ０，ＢＬ１，ＢＬ３，Ｂ
Ｌ４を示している。

【０１６１】書き込み動作時、まず、ソース線電位ＣＥ
ＬＳＲＣがＶＳＧ４に設定され、ソース側セレクトゲー
ト線ＳＧＳがＶＳＧ１に設定される。ＶＳＧ４は、例え
ば、内部電源電位ＶＤＤ又はそれ以上の電位であり、Ｖ
ＳＧ１は、例えば、内部電源電位ＶＤＤにソース側セレ
クトゲートトランジスタの閾値Ｖｔｈを足した値以上の
電位に設定される。これにより、ＶＳＧ４は、ソース線
からソース側セレクトゲートトランジスタを経由して、
セルユニットに転送される。

【０１６２】また、ブロックアドレスにより選択された
選択ブロック内では、全てのワード線（選択／非選択ワ
ード線）の電位がＶｒｅａｄに設定される。Ｖｒｅａｄ
（例えば、約３．５Ｖ）は、データパターン、即ち、メ
モリセルの状態（“０”又は“１”）によらず、全ての
メモリセルをオン状態にする電位である。

【０１６３】従って、選択ブロック内の全てのセルユニ
ット内のメモリセルのチャネルは、ＶＳＧ４に充電され
る（時刻ｔ１）。

【０１６４】この時、同時に、制御信号ＢＬＴＲが
“Ｈ”レベル（電源電位ＶＤＤを十分に転送できる電
位）となり、センスアンプＳ／Ａ内のデータは、ビット
線ＢＬｊ（ｊ＝０，１，・・・）に転送される。即ち、
センスアンプＳ／Ａ内のデータが“０”のビット線ＢＬ
２は、“０”（“Ｌ”レベル＝０Ｖ）となり、センスア
ンプＳ／Ａ内のデータが“１”のビット線ＢＬ０，ＢＬ
１，ＢＬ３，ＢＬ４は、“１”（“Ｈ”レベル＝ＶＤ
Ｄ）となる。

【０１６５】但し、ビット線の電位は、セルユニットに
伝達されることはない。なぜなら、ドレイン側セレクト
ゲート線ＳＧＤの電位は、０Ｖに設定されているため、
ドレイン側セレクトゲートトランジスタは、常に、オフ
状態を維持しているからである。

【０１６６】この後、書き込み電位Ｖｐｇｍ及び中間電
位Ｖｐａｓｓが与えられる前に、ソース側セレクトゲー
ト線ＳＧＳの電位を、ＶＳＧ１からＶＳＧ２に低下させ
る。ＶＳＧ２は、例えば、ＶＳＳ（＝０Ｖ）に設定され
る（時刻ｔ２）。

【０１６７】ここで、ＶＳＧ２は、非選択ビット線に接
続されるセルユニット内のソース側セレクトゲートトラ
ンジスタが常にカットオフ状態となり、そのセルユニッ
ト内のメモリセルのチャネルに充電された電荷がリーク
せず、チャネル電位（書き込み禁止電位）が低下しない
ような値（例えば、０Ｖ）に設定される。

【０１６８】この後、選択ブロック内においては、選択
ワード線ＷＬ２に書き込み電位Ｖｐｇｍが与えられ、非
選択ワード線ＷＬ０，ＷＬ１，ＷＬ３に中間電位Ｖｐａ
ｓｓ（０＜Ｖｐａｓｓ＜Ｖｐｇｍ）が与えられる（時刻
ｔ３）。

【０１６９】この時、ソース側セレクトゲート線ＳＧＳ
の電位は、十分に低い値ＶＳＧ２に設定されているた
め、例えば、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａ
ｓｓがワード線に与えられたときに、容量カップリング
により、ソース側セレクトゲート線ＳＧＳの電位が上昇
しても、ソース側セレクトゲートトランジスタがオン状
態となることはない。

【０１７０】これにより、書き込み電位Ｖｐｇｍ及び中
間電位Ｖｐａｓｓの供給時におけるチャネル電位のリー
クを防止でき、チャネルブースト後には、十分に高い書
き込み禁止電位を得ることが可能になる。

【０１７１】ここで、本発明の書き込み方式では、書き
込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓの供給時に
は、ソース側セレクトゲート線ＳＧＳの電位は、十分に
低い値ＶＳＧ２に設定され、ソース側セレクトゲートト
ランジスタは、カットオフ状態となっている。また、ド
レイン側セレクトゲート線ＳＧＤの電位は、０Ｖに設定
されているため、ドレイン側セレクトゲートトランジス
タも、カットオフ状態となっている。

【０１７２】従って、書き込み電位Ｖｐｇｍ及び中間電
位Ｖｐａｓｓの供給時、即ち、チャネルブースト時に
は、選択ブロック内の全てのセルユニット内のメモリセ
ルのチャネルがブーストされる。

【０１７３】具体的には、選択ビット線ＢＬ２に接続さ
れるセルユニット内のメモリセルのチャネル及び非選択
ビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続される
セルユニット内のメモリセルのチャネルは、共に、ＶＳ
Ｇ４（初期電位）から、カップリング比αなどにより決
まる所定電位（書き込み禁止電位）まで、十分に上昇す
る。

【０１７４】この後、ドレイン側セレクトゲート線ＳＧ
Ｄの電位を、ＶＳＳ（＝０Ｖ）からＶＳＧ３に上昇させ
る（時刻ｔ４）。

【０１７５】ＶＳＧ３は、選択ビット線ＢＬ２に接続さ
れるセルユニットについては、ドレイン側セレクトゲー
トトランジスタがオン状態となり、選択ビット線ＢＬ２
のデータ“０”（＝０Ｖ）をそのセルユニット内の全て
のメモリセルのチャネルに転送でき、かつ、非選択ビッ
ト線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセル
ユニットについては、ドレイン側セレクトゲートトラン
ジスタがカットオフ状態のままであり、そのセルユニッ
ト内のメモリセルのチャネル電位（書き込み禁止電位）
を維持できるような値に設定される。

【０１７６】なお、ＶＳＧ３は、ＶＳＧ１＞ＶＳＧ３＞
ＶＳＧ２なる大小関係を満たすように設定される。

【０１７７】その結果、選択ビット線ＢＬ２に接続され
るセルユニット内のメモリセルのチャネルは、“０”
（０Ｖ）であるため、選択メモリセルＡのコントロール
ゲート電極とチャネルの間には、書き込みに充分な電界
がかかる。一方、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ
３，ＢＬ４に接続されるセルユニット内のメモリセルの
チャネルは、十分に大きな書き込み禁止電位を維持して
いるため、書き込み禁止セルのコントロールゲート電極
とチャネルの間には、書き込みに充分な電界がかからな
い。

【０１７８】これにより、選択ワード線ＷＬ２に接続さ
れる１ページ分のメモリセルのうち、選択メモリセルＡ
に対しては、“０”−書き込み（閾値を上昇させる書き
込み）が実行され、その他の非選択メモリセルに対して
は、“１”−書き込み（“１”状態を維持する書き込
み）が実行される。

【０１７９】この後、選択ワード線ＷＬ２の電位Ｖｐｇ
ｍ及び非選択ワード線ＷＬ０，ＷＬ１，ＷＬ３の電位Ｖ
ｐａｓｓを、それぞれ０Ｖに低下させ（時刻ｔ５）、さ
らに、ドレイン側セレクトゲート線ＳＧＤの電位ＶＳＧ
３を０Ｖに低下させると（時刻ｔ６）、書き込み動作が
終了する。

【０１８０】なお、例えば、ＶＳＧ１は、ＶＤＤ＋Ｖｔ
ｈ以上の電位、ＶＳＧ２は、０Ｖ、ＶＳＧ３及びＶＳＧ
４は、ＶＤＤより高い電圧（例えばＶｒｅａｄ）に設定
される。但し、ＶＤＤは、内部電源電位であり、メモリ
セルのチャネルに転送する書き込み禁止電位（初期電
位）である。また、Ｖｔｈは、ソース側セレクトゲート
トランジスタの閾値である。

【０１８１】以上、本発明の第３実施の形態に関わる書
き込み方式を詳細に説明したが、その特徴を簡単にまと
めると、以下のようになる。

【０１８２】ステップ１（時刻ｔ１）ソース側セレクトゲート線ＳＧＳをＶＳＧ１に設定し、
ソース線ＣＥＬＳＲＣをＶＳＧ４に設定し、ソース線Ｃ
ＥＬＳＲＣの電位ＶＳＧ４を選択ブロック内のセルユニ
ット内の全てのメモリセルに転送する。

【０１８３】選択ブロック内の全てのワード線の電位を
Ｖｒｅａｄに設定し、選択ブロック内のセルユニット内
の全てのメモリセルを、その状態（データパターン）に
よらず、オン状態にし、セルユニット内の全てのメモリ
セルのチャネルにＶＳＧ４を転送する。

【０１８４】ステップ２（時刻ｔ２）ソース側セレクトゲート線ＳＧＳをＶＳＧ１からＶＳＧ
２に低下させ、選択ブロック内の全てのセルユニット内
のソース側セレクトゲートトランジスタをカットオフ状
態にする。

【０１８５】ステップ３（時刻ｔ３）書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓをワード
線に与え、容量カップリングにより、選択ブロック内の
全てのセルユニット内のメモリセルのチャネル電位をブ
ーストさせる。なお、非選択ビット線に接続されるセル
ユニット内のメモリセルのチャネルは、十分に高い書き
込み禁止電位になる。

【０１８６】ステップ４（時刻ｔ４）ドレイン側セレクトゲート線ＳＧＤをＶＳＳ（＝０Ｖ）
からＶＳＧ３に上昇させ、選択ビット線に接続されるセ
ルユニット内のドレイン側セレクトゲートトランジスタ
をオン状態にし、選択ビット線に接続されるセルユニッ
ト内のメモリセルのチャネル電位を０Ｖにする。これに
より、選択ワード線と選択ビット線の間に接続される選
択メモリセルについては、“０”−書き込みが実行され
る。

【０１８７】この時、非選択ビット線に接続されるセル
ユニット内のドレイン側セレクトゲートトランジスタに
ついては、カットオフ状態のままとし、非選択ビット線
に接続されるセルユニット内のメモリセルのチャネルに
ついては、書き込み禁止電位を維持させる。

【０１８８】このように、本発明に関わる書き込み方式
では、書き込み電位の供給時に、ソース側セレクトゲー
ト線ＳＧＳの電位をＶＳＧ２に設定している。例えば、
選択ブロック内の２本のセレクトゲート線ＳＧＳ，ＳＧ
Ｄの双方を、ＶＳＳ（＝０Ｖ）に設定している。

【０１８９】従って、書き込み電位Ｖｐｇｍの供給時
に、容量カップリングにより２本のセレクトゲート線Ｓ
ＧＳ，ＳＧＤの電位が、多少、上昇したとしても、選択
ブロック内のセレクトゲートトランジスタがオン状態に
なることはない。つまり、書き込み電位Ｖｐｇｍの供給
時に、セレクトゲートトランジスタがリークの原因とな
ることはなく、十分に高い書き込み禁止電位を得ること
ができる。

【０１９０】なお、ＶＳＧ１の値は、ソース線ＣＥＬＳ
ＲＣの電位ＶＳＧ４を十分にセルユニットに転送するこ
と（大きな初期電位を充電すること）を目的に決めら
れ、ＶＳＧ２の値は、書き込み電位Ｖｐｇｍの印加時に
容量カップリングによりＶＳＧ２が上昇しても、ソース
／ドレイン側セレクトゲートトランジスタをオンさせな
いこと（リーク防止）を目的に決められ、ＶＳＧ３の値
は、選択ビット線に接続されるセルユニット内のメモリ
セルのチャネルには０Ｖを転送し、非選択ビット線に接
続されるセルユニット内のメモリセルのチャネルは、ブ
ースト後の十分に大きなチャネル電位（書き込み禁止電
位）を維持することを目的に決められる。

【０１９１】ソースプログラム方式では、ＶＳＧ１＝Ｖ
ＳＧ４であってもよい。本実施の形態において重要な点
は、チャネルブースト時に、ソース側セレクトゲート線
ＳＧＳがＶＳＧ２（例えば、０Ｖ）に設定され、ドレイ
ン側セレクトゲート線ＳＧＤが０Ｖに設定される点にあ
る。そして、この場合、プログラムデータによらず、選
択ブロック内のセルユニット内の全てのメモリセルのチ
ャネルがブーストされる。

【０１９２】このように、本発明に関わる書き込み方式
によれば、ソース線ＣＥＬＳＲＣから充電することによ
って、チャネルブースト前に十分に高い初期電位を得る
ことができ、また、チャネルブースト時（書き込み電位
Ｖｐｇｍの印加時）に、ソース側セレクトゲートトラン
ジスタのゲート電位をＶＳＧ２に設定することで、チャ
ネルブースト時のリークを防止できる。

【０１９３】従って、非選択メモリセル（書き込み禁止
セル）のチャネルについては、チャネルブーストにより
十分に高い書き込み禁止電位を得ることができ、結果と
して、誤書き込みの防止及び信頼性の向上を達成するこ
とができる。

【０１９４】なお、ドレイン側セレクトゲートトランジ
スタのゲート電位をＶＳＳからＶＳＧ３に設定すること
で、非選択メモリセルのチャネル電位（書き込み禁止電
位）を維持しつつ、選択メモリセルのチャネルには、デ
ータ“０”（＝０Ｖ）を転送できるため、選択メモリセ
ルについては、通常どおり、“０”−書き込みが実行さ
れる。

【０１９５】［第４実施の形態］本実施の形態に関わる
書き込み方式は、上述の第１実施の形態に関わる書き込
み方式の改良例である。

【０１９６】以下、図１及び図２に示すＮＡＮＤ型フラ
ッシュメモリを例にして、本実施の形態に関わる書き込
み方式について説明する。

【０１９７】前提条件としては、図２のワード線ＷＬ２
が選択され、かつ、ワード線ＷＬ２に接続されるメモリ
セルのうち、破線で囲んだメモリセルＡが選択セル
（“０”−書き込みの対象となるセル）であり、その他
のメモリセルは、非選択セル（“１”−書き込みの対象
となるセル、即ち、書き込み禁止セル）であるものとす
る。

【０１９８】図７は、本発明の第４実施の形態に関わる
書き込み方式の信号波形を示している。

【０１９９】まず、１ページ分の書き込みデータがチッ
プ外部からセンスアンプＳ／Ａに入力される（データロ
ード）。ここでは、メモリセルＡに対してのみ、“０”
−書き込み（閾値を上昇させる書き込み）を行うことを
前提とするため、選択ビット線ＢＬ２に接続されるセン
スアンプＳ／Ａには、データ“０”が入力され、その他
のビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続され
るセンスアンプＳ／Ａには、データ“１”が入力され
る。

【０２００】ＮＡＮＤ型フラッシュメモリでは、各セン
スアンプＳ／Ａは、書き込みデータを一時記憶するラッ
チ機能（ラッチ回路）を有しているため、選択ビット線
ＢＬ２に接続されるセンスアンプＳ／Ａには、データ
“０”がラッチされ、その他のビット線ＢＬ０，ＢＬ
１，ＢＬ３，ＢＬ４に接続されるセンスアンプＳ／Ａに
は、データ“１”がラッチされる。

【０２０１】なお、図７の信号波形図において、ＢＬ
“０”は、“０”−書き込みの対象となるメモリセルＡ
が接続されるビット線ＢＬ２を示し、ＢＬ“１”は、
“１”−書き込みの対象となるセル（書き込み禁止セ
ル）が接続されるビット線ＢＬ０，ＢＬ１，ＢＬ３，Ｂ
Ｌ４を示している。

【０２０２】書き込み動作時、まず、制御信号ＢＬＴＲ
が“Ｈ”レベル（電源電位ＶＤＤを十分に転送できる電
位）となり、センスアンプＳ／Ａ内のデータは、ビット
線ＢＬｊ（ｊ＝０，１，・・・）に転送される。即ち、
センスアンプＳ／Ａ内のデータが“０”のビット線ＢＬ
２は、“０”（“Ｌ”レベル＝０Ｖ）となり、センスア
ンプＳ／Ａ内のデータが“１”のビット線ＢＬ０，ＢＬ
１，ＢＬ３，ＢＬ４は、“１”（“Ｈ”レベル＝ＶＤ
Ｄ）となる。

【０２０３】ここで、本発明に関わる書き込み方式で
は、ビット線のデータ（センスアンプＳ／Ａのデータ）
をセルユニットに転送する際に、ドレイン側セレクトゲ
ート線ＳＧＤには、非選択ビット線ＢＬ０，ＢＬ１，Ｂ
Ｌ３，ＢＬ４のデータ“１”（＝ＶＤＤ）、即ち、書き
込み禁止電位（初期電位）を十分に転送、例えば、閾値
落ちなしに、そのまま転送できるような電位ＶＳＧ１
（＞電源電位ＶＤＤ）が与えられる（時刻ｔ１）。

【０２０４】なお、この時、本発明に関わる書き込み方
式では、上述の第１実施の形態とは異なり、選択ブロッ
ク内の全てのワード線にＶｒｅａｄ（例えば、約３．５
Ｖ）を与えることなく、０Ｖのままとする。

【０２０５】この場合、セルユニット内の全てのメモリ
セルが消去状態（“１”状態）にあるときは、セルユニ
ット内の全てのメモリセルのチャネルにプログラムデー
タに応じた所定電位が転送されるが、セルユニット内に
“０”状態のメモリセルが存在するときは、最もドレイ
ン側の“０”状態のメモリセルよりもさらにドレイン側
のメモリセルのチャネルにプログラムデータに応じた所
定電位が転送される。

【０２０６】その結果、例えば、選択ビット線ＢＬ２
は、“０”となっているため、選択ビット線ＢＬ２に接
続されるセルユニットには、“０”（０Ｖ）が転送され
る。また、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ３，Ｂ
Ｌ４は、“１”となっているため、非選択ビット線ＢＬ
０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセルユニット
には、“１”（例えば、ＶＤＤ）が転送される。

【０２０７】この後、書き込み電位Ｖｐｇｍ及び中間電
位Ｖｐａｓｓが与えられる前に、ドレイン側セレクトゲ
ート線ＳＧＤの電位を、ＶＳＧ１からＶＳＧ２に低下さ
せる（時刻ｔ２）。ここで、ＶＳＧ２は、非選択ビット
線に接続されるセルユニット内のドレイン側セレクトゲ
ートトランジスタが常にカットオフ状態となり、そのセ
ルユニット内のメモリセルのチャネルに充電された電荷
がリークせず、チャネル電位（書き込み禁止電位）が低
下しないような値（例えば、０Ｖ）に設定される。

【０２０８】この後、選択ブロック内においては、選択
ワード線ＷＬ２に書き込み電位Ｖｐｇｍが与えられ、非
選択ワード線ＷＬ０，ＷＬ１，ＷＬ３に中間電位Ｖｐａ
ｓｓ（０＜Ｖｐａｓｓ＜Ｖｐｇｍ）が与えられる（時刻
ｔ３）。

【０２０９】この時、ドレイン側セレクトゲート線ＳＧ
Ｄの電位は、十分に低い値ＶＳＧ２に設定されているた
め、例えば、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａ
ｓｓがワード線に与えられたときに、容量カップリング
により、ドレイン側セレクトゲート線ＳＧＤの電位が上
昇しても、ドレイン側セレクトゲートトランジスタがオ
ン状態となることはない。

【０２１０】これにより、書き込み電位Ｖｐｇｍ及び中
間電位Ｖｐａｓｓの供給時におけるチャネル電位のリー
クを防止でき、チャネルブースト後には、十分に高い書
き込み禁止電位を得ることが可能になる。

【０２１１】ここで、本発明の書き込み方式では、書き
込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓの供給時に
は、ドレイン側セレクトゲート線ＳＧＤの電位は、十分
に低い値ＶＳＧ２に設定され、ドレイン側セレクトゲー
トトランジスタは、カットオフ状態となっている。

【０２１２】従って、選択ブロック内の全てのセルユニ
ット内のメモリセルのチャネルがブーストされる。即
ち、選択ビット線ＢＬ２に接続されるセルユニット内の
メモリセルのチャネルは、０Ｖから、カップリング比α
などにより決まる所定電位まで上昇し、非選択ビット線
ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセルユニ
ット内のメモリセルのチャネルは、ＶＤＤから、カップ
リング比αなどにより決まる所定電位（書き込み禁止電
位）まで十分に上昇する。

【０２１３】そこで、この後、ドレイン側セレクトゲー
ト線ＳＧＤの電位を、ＶＳＧ２からＶＳＧ３に上昇させ
る（時刻ｔ４）。

【０２１４】ＶＳＧ３は、選択ビット線ＢＬ２に接続さ
れるセルユニットについては、ドレイン側セレクトゲー
トトランジスタがオン状態となり、選択ビット線ＢＬ２
のデータ“０”（＝０Ｖ）をそのセルユニット内の全て
のメモリセルのチャネルに転送でき、かつ、非選択ビッ
ト線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセル
ユニットについては、ドレイン側セレクトゲートトラン
ジスタがカットオフ状態のままであり、そのセルユニッ
ト内のメモリセルのチャネル電位（書き込み禁止電位）
を維持できるような値に設定される。

【０２１５】なお、ＶＳＧ３は、ＶＳＧ１＞ＶＳＧ３＞
ＶＳＧ２なる大小関係を満たすように設定される。

【０２１６】その結果、選択ビット線ＢＬ２に接続され
るセルユニット内のメモリセルのチャネルは、“０”
（０Ｖ）であるため、選択メモリセルＡのコントロール
ゲート電極とチャネルの間には、書き込みに充分な電界
がかかる。一方、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ
３，ＢＬ４に接続されるセルユニット内のメモリセルの
チャネルは、十分に大きな書き込み禁止電位を維持して
いるため、書き込み禁止セルのコントロールゲート電極
とチャネルの間には、書き込みに充分な電界がかからな
い。

【０２１７】これにより、選択ワード線ＷＬ２に接続さ
れる１ページ分のメモリセルのうち、選択メモリセルＡ
に対しては、“０”−書き込み（閾値を上昇させる書き
込み）が実行され、その他の非選択メモリセルに対して
は、“１”−書き込み（“１”状態を維持する書き込
み）が実行される。

【０２１８】この後、選択ワード線ＷＬ２の電位Ｖｐｇ
ｍ及び非選択ワード線ＷＬ０，ＷＬ１，ＷＬ３の電位Ｖ
ｐａｓｓを、それぞれ０Ｖに低下させ（時刻ｔ５）、さ
らに、ドレイン側セレクトゲート線ＳＧＤの電位ＶＳＧ
３を０Ｖに低下させると（時刻ｔ６）、書き込み動作が
終了する。

【０２１９】なお、例えば、ＶＳＧ１は、ＶＤＤ＋Ｖｔ
ｈ以上の電位、ＶＳＧ２は、０Ｖ、ＶＳＧ３は、ＶＤＤ
に設定される。但し、ＶＤＤは、内部電源電位であり、
メモリセルのチャネルに転送する書き込み禁止電位（初
期電位）である。また、Ｖｔｈは、ドレイン側セレクト
ゲートトランジスタの閾値である。

【０２２０】以上、本発明の第４実施の形態に関わる書
き込み方式を詳細に説明したが、その特徴を簡単にまと
めると、以下のようになる。

【０２２１】ステップ１（時刻ｔ１）ドレイン側セレクトゲート線ＳＧＤをＶＳＧ１に設定
し、非選択ビット線のデータ“１”（＝ＶＤＤ）をセル
ユニット内のメモリセルに十分に（例えば、閾値落ちな
く、ＶＤＤのまま）転送する。なお、選択ビット線のデ
ータ“０”（＝０Ｖ）は、そのままセルユニット内のメ
モリセルに転送される。

【０２２２】ステップ２（時刻ｔ２）ドレイン側セレクトゲート線ＳＧＤをＶＳＧ１からＶＳ
Ｇ２に低下させ、選択ブロック内の全てのセルユニット
内のドレイン側セレクトゲートトランジスタをカットオ
フ状態にする。

【０２２３】ステップ３（時刻ｔ３）書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓをワード
線に与え、容量カップリングにより、選択ブロック内の
全てのセルユニット内のメモリセルのチャネル電位をブ
ーストさせる。なお、非選択ビット線に接続されるセル
ユニット内のメモリセルのチャネルは、十分に高い書き
込み禁止電位になる。

【０２２４】ステップ４（時刻ｔ４）ドレイン側セレクトゲート線ＳＧＤをＶＳＧ２からＶＳ
Ｇ３に上昇させ、選択ビット線に接続されるセルユニッ
ト内のドレイン側セレクトゲートトランジスタをオン状
態にし、選択ビット線に接続されるセルユニット内のメ
モリセルのチャネル電位を０Ｖにする。これにより、選
択ワード線と選択ビット線の間に接続される選択メモリ
セルについてのみ、“０”−書き込みが実行される。

【０２２５】この時、非選択ビット線に接続されるセル
ユニット内のドレイン側セレクトゲートトランジスタに
ついては、カットオフ状態のままとし、非選択ビット線
に接続されるセルユニット内のメモリセルのチャネルに
ついては、書き込み禁止電位を維持させる。

【０２２６】このように、本発明に関わる書き込み方式
では、書き込み動作時に、ドレイン側セレクトゲート線
ＳＧＤに、３種類の電位ＶＳＧ１，ＶＳＧ２，ＶＳＧ３
を所定のタイミングで与えるようにしている。

【０２２７】そして、ＶＳＧ１の値は、非選択ビット線
の電位ＶＤＤを十分にセルユニットに転送すること（大
きな初期電位を充電すること）を目的に決められ、ＶＳ
Ｇ２の値は、書き込み電位Ｖｐｇｍの印加時に容量カッ
プリングによりＶＳＧ２が上昇しても、ドレイン側セレ
クトゲートトランジスタをオンさせないこと（リーク防
止）を目的に決められ、ＶＳＧ３の値は、選択ビット線
に接続されるセルユニット内のメモリセルのチャネルに
は０Ｖを転送し、非選択ビット線に接続されるセルユニ
ット内のメモリセルのチャネルは、ブースト後の十分に
大きなチャネル電位（書き込み禁止電位）を維持するこ
とを目的に決められる。

【０２２８】そして、これらの目的を同時に実現するた
めには、ＶＳＧ１＞ＶＳＧ３＞ＶＳＧ２なる大小関係を
満たすようにすればよい。

【０２２９】このように、本発明に関わる書き込み方式
によれば、ビット線の書き込みデータをセルユニットに
転送する際に、ドレイン側セレクトゲートトランジスタ
のゲート電位をＶＳＧ１に設定することで、チャネルブ
ースト前に十分に高い初期電位を得ることができ、ま
た、チャネルブースト時（書き込み電位Ｖｐｇｍの印加
時）に、ドレイン側セレクトゲートトランジスタのゲー
ト電位をＶＳＧ２に設定することで、チャネルブースト
時のリークを防止できる。

【０２３０】従って、非選択メモリセル（書き込み禁止
セル）のチャネルについては、チャネルブーストにより
十分に高い書き込み禁止電位を得ることができ、結果と
して、誤書き込みの防止及び信頼性の向上を達成するこ
とができる。

【０２３１】なお、ドレイン側セレクトゲートトランジ
スタのゲート電位をＶＳＧ２からＶＳＧ３に設定するこ
とで、非選択メモリセルのチャネル電位（書き込み禁止
電位）を維持しつつ、選択メモリセルのチャネルには、
データ“０”（＝０Ｖ）を転送できるため、選択メモリ
セルについては、通常どおり、“０”−書き込みが実行
される。

【０２３２】［第５実施の形態］本実施の形態に関わる
書き込み方式は、上述の第１実施の形態に関わる書き込
み方式（図３）と上述の第３実施の形態に関わる書き込
み方式（図６）を組み合わせたものである。

【０２３３】以下、図１及び図２に示すＮＡＮＤ型フラ
ッシュメモリを例にして、本実施の形態に関わる書き込
み方式について説明する。

【０２３４】前提条件としては、図２のワード線ＷＬ２
が選択され、ワード線ＷＬ２に接続されるメモリセルの
うち、破線で囲んだメモリセルＡが選択セル（“０”−
書き込みの対象となるセル）であり、その他のメモリセ
ルは、非選択セル（“１”−書き込みの対象となるセ
ル、即ち、書き込み禁止セル）であるものとする。

【０２３５】図８は、本発明の第５実施の形態に関わる
書き込み方式の信号波形を示している。

【０２３６】まず、１ページ分の書き込みデータがチッ
プ外部からセンスアンプＳ／Ａに入力される（データロ
ード）。

【０２３７】ここでは、メモリセルＡに対してのみ、
“０”−書き込み（閾値を上昇させる書き込み）を行う
ことを前提とするため、選択ビット線ＢＬ２に接続され
るセンスアンプＳ／Ａには、データ“０”が入力され、
その他のビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接
続されるセンスアンプＳ／Ａには、データ“１”が入力
される。

【０２３８】各センスアンプＳ／Ａは、書き込みデータ
を一時記憶するラッチ機能（ラッチ回路）を有している
ため、選択ビット線ＢＬ２に接続されるセンスアンプＳ
／Ａには、データ“０”がラッチされ、その他のビット
線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセンス
アンプＳ／Ａには、データ“１”がラッチされる。

【０２３９】なお、図８の信号波形図において、ＢＬ
“０”は、“０”−書き込みの対象となるメモリセルＡ
が接続されるビット線ＢＬ２を示し、ＢＬ“１”は、
“１”−書き込みの対象となるセル（書き込み禁止セ
ル）が接続されるビット線ＢＬ０，ＢＬ１，ＢＬ３，Ｂ
Ｌ４を示している。

【０２４０】書き込み動作時、まず、ソース線電位ＣＥ
ＬＳＲＣがＶＳＧ４に設定され、ソース側セレクトゲー
ト線ＳＧＳがＶＳＧ１’に設定される。ＶＳＧ４は、例
えば、Ｖｒｅａｄのような内部電源電圧ＶＤＤ以上の電
位であり、ＶＳＧ１’は、例えば、ＶＳＧ４か、または
ＶＳＧ４にソース側セレクトゲートトランジスタの閾値
Ｖｔｈを足した値以上の電位に設定される。

【０２４１】これにより、ＶＳＧ４は、ソース線からソ
ース側セレクトゲートトランジスタを経由して、セルユ
ニットに転送される（時刻ｔ１）。

【０２４２】なお、この時点で、ブロックアドレスによ
り選択された選択ブロック内の全てのワード線（選択／
非選択ワード線）の電位を、Ｖｒｅａｄに設定してもよ
い。この場合、データパターン、即ち、メモリセルの状
態（“０”又は“１”）によらず、全てのメモリセルを
オン状態にし、選択ブロック内の全てのセルユニット内
のメモリセルのチャネルを、ＶＳＧ４に充電することが
できる。

【０２４３】この時、同時に、制御信号ＢＬＴＲが
“Ｈ”レベル（電源電位ＶＤＤを十分に転送できる電
位）となり、センスアンプＳ／Ａ内のデータは、ビット
線ＢＬｊ（ｊ＝０，１，・・・）に転送される。即ち、
センスアンプＳ／Ａ内のデータが“０”のビット線ＢＬ
２は、“０”（“Ｌ”レベル＝０Ｖ）となり、センスア
ンプＳ／Ａ内のデータが“１”のビット線ＢＬ０，ＢＬ
１，ＢＬ３，ＢＬ４は、“１”（“Ｈ”レベル＝ＶＤ
Ｄ）となる。

【０２４４】但し、ビット線の電位は、セルユニットに
伝達されることはない。なぜなら、ドレイン側セレクト
ゲート線ＳＧＤの電位は、０Ｖに設定されているため、
ドレイン側セレクトゲートトランジスタは、常に、オフ
状態を維持しているからである。

【０２４５】この後、書き込み電位Ｖｐｇｍ及び中間電
位Ｖｐａｓｓが与えられる前に、ソース側セレクトゲー
ト線ＳＧＳの電位を、ＶＳＧ１’からＶＳＧ２’に低下
させる。（時刻ｔ１’）。

【０２４６】ここで、ＶＳＧ２’は、非選択ビット線に
接続されるセルユニット内のソース側セレクトゲートト
ランジスタが常にカットオフ状態となり、そのセルユニ
ット内のメモリセルのチャネルに充電された電荷がリー
クせず、チャネル電位（書き込み禁止電位）が低下しな
いような値に設定される。

【０２４７】この後、ドレイン側セレクトゲート線ＳＧ
Ｄの電位がＶＳＧ１に設定される（時刻ｔ２）。

【０２４８】ここで、本発明に関わる書き込み方式で
は、ＶＳＧ１は、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ
３，ＢＬ４のデータ“１”（＝ＶＤＤ）、即ち、書き込
み禁止電位（初期電位）を、ドレイン側セレクトゲート
線ＳＧＤを経由して、十分に転送、例えば、閾値落ちな
しに、そのまま転送できるような電位（例えば、電源電
位ＶＤＤ以上の電位）に設定される。

【０２４９】なお、この時点で、ブロックアドレスによ
り選択された選択ブロック内の全てのワード線（選択／
非選択ワード線）の電位を、Ｖｒｅａｄに設定してもよ
い。この場合、データパターン、即ち、メモリセルの状
態（“０”又は“１”）によらず、全てのメモリセルを
オン状態にし、選択ブロック内の全てのセルユニット内
のメモリセルのチャネルを、ビット線のデータに応じた
所定値に充電することができる。

【０２５０】但し、本実施の形態においては、時刻ｔ１
から時刻ｔ３までの期間、選択ブロック内の全てのワー
ド線が０Ｖで、セルユニット内に“０”状態のメモリセ
ルがあった場合に効果的である。即ち、この場合、セル
ユニット内の“０”状態のメモリセルがオフ状態となる
ため、セルユニットの両側（ソース側及びドレイン側）
からチャネルを充電することは、十分に大きな書き込み
禁止電位を得るのに好都合である。

【０２５１】この後、書き込み電位Ｖｐｇｍ及び中間電
位Ｖｐａｓｓが与えられる前に、ドレイン側セレクトゲ
ート線ＳＧＤの電位を、ＶＳＧ１からＶＳＧ２に低下さ
せる（時刻ｔ２’）。ここで、ＶＳＧ２は、非選択ビッ
ト線に接続されるセルユニット内のドレイン側セレクト
ゲートトランジスタが常にカットオフ状態となり、その
セルユニット内のメモリセルのチャネルに充電された電
荷がリークせず、チャネル電位（書き込み禁止電位）が
低下しないような値（例えば、０Ｖ）に設定される。

【０２５２】この後、選択ブロック内においては、選択
ワード線ＷＬ２に書き込み電位Ｖｐｇｍが与えられ、非
選択ワード線ＷＬ０，ＷＬ１，ＷＬ３に中間電位Ｖｐａ
ｓｓ（０＜Ｖｐａｓｓ＜Ｖｐｇｍ）が与えられる（時刻
ｔ３）。

【０２５３】この時、ソース側セレクトゲート線ＳＧＳ
の電位は、十分に低い値ＶＳＧ２’に設定され、ドレイ
ン側セレクトゲート線ＳＧＤの電位も、十分に低い値Ｖ
ＳＧ２（例えば、ＶＳＳ）に設定されているため、例え
ば、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓがワ
ード線に与えられたときに、容量カップリングにより、
ソース／ドレイン側セレクトゲート線ＳＧＳ，ＳＧＤの
電位が上昇しても、ソース／ドレイン側セレクトゲート
トランジスタがオン状態となることはない。

【０２５４】これにより、書き込み電位Ｖｐｇｍ及び中
間電位Ｖｐａｓｓの供給時におけるチャネル電位のリー
クを防止でき、チャネルブースト後には、十分に高い書
き込み禁止電位を得ることが可能になる。

【０２５５】ここで、本発明の書き込み方式では、書き
込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓの供給時に
は、ソース側セレクトゲート線ＳＧＳの電位は、十分に
低い値ＶＳＧ２’に設定され、ソース側セレクトゲート
トランジスタは、カットオフ状態となっている。また、
ドレイン側セレクトゲート線ＳＧＤの電位も、十分に低
い値ＶＳＧ２に設定され、ドレイン側セレクトゲートト
ランジスタも、カットオフ状態となっている。

【０２５６】従って、書き込み電位Ｖｐｇｍ及び中間電
位Ｖｐａｓｓの供給時、即ち、チャネルブースト時に
は、選択ブロック内の全てのセルユニット内のメモリセ
ルのチャネルがブーストされる。

【０２５７】この後、ドレイン側セレクトゲート線ＳＧ
Ｄの電位を、ＶＳＧ２からＶＳＧ３に上昇させる（時刻
ｔ４）。

【０２５８】ＶＳＧ３は、選択ビット線ＢＬ２に接続さ
れるセルユニットについては、ドレイン側セレクトゲー
トトランジスタがオン状態となり、選択ビット線ＢＬ２
のデータ“０”（＝０Ｖ）をそのセルユニット内の全て
のメモリセルのチャネルに転送でき、かつ、非選択ビッ
ト線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセル
ユニットについては、ドレイン側セレクトゲートトラン
ジスタがカットオフ状態のままであり、そのセルユニッ
ト内のメモリセルのチャネル電位（書き込み禁止電位）
を維持できるような値に設定される。

【０２５９】なお、ＶＳＧ３は、ＶＳＧ１＞ＶＳＧ３＞
ＶＳＧ２なる大小関係を満たすように設定される。

【０２６０】その結果、選択ビット線ＢＬ２に接続され
るセルユニット内のメモリセルのチャネルは、“０”
（０Ｖ）であるため、選択メモリセルＡのコントロール
ゲート電極とチャネルの間には、書き込みに充分な電界
がかかる。一方、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ
３，ＢＬ４に接続されるセルユニット内のメモリセルの
チャネルは、十分に大きな書き込み禁止電位を維持して
いるため、書き込み禁止セルのコントロールゲート電極
とチャネルの間には、書き込みに充分な電界がかからな
い。

【０２６１】これにより、選択ワード線ＷＬ２に接続さ
れる１ページ分のメモリセルのうち、選択メモリセルＡ
に対しては、“０”−書き込み（閾値を上昇させる書き
込み）が実行され、その他の非選択メモリセルに対して
は、“１”−書き込み（“１”状態を維持する書き込
み）が実行される。

【０２６２】この後、選択ワード線ＷＬ２の電位Ｖｐｇ
ｍ及び非選択ワード線ＷＬ０，ＷＬ１，ＷＬ３の電位Ｖ
ｐａｓｓを、それぞれ０Ｖに低下させ（時刻ｔ５）、さ
らに、ドレイン側セレクトゲート線ＳＧＤの電位ＶＳＧ
３を０Ｖに低下させると（時刻ｔ６）、書き込み動作が
終了する。

【０２６３】なお、例えば、ＶＳＧ１及びＶＳＧ１’
は、ＶＤＤ＋Ｖｔｈ以上の電位、ＶＳＧ２は０Ｖ、ＶＳ
Ｇ３及びＶＳＧ４は、ＶＤＤに設定される。但し、ＶＤ
Ｄは、内部電源電位であり、メモリセルのチャネルに転
送する書き込み禁止電位（初期電位）である。また、Ｖ
ｔｈは、セレクトゲートトランジスタの閾値である。

【０２６４】以上、本発明の第５実施の形態に関わる書
き込み方式を詳細に説明したが、その特徴を簡単にまと
めると、以下のようになる。

【０２６５】ステップ１（時刻ｔ１）ソース側セレクトゲート線ＳＧＳをＶＳＧ１’に設定
し、ソース線ＣＥＬＳＲＣをＶＳＧ４に設定し、ソース
線ＣＥＬＳＲＣの電位ＶＳＧ４を選択ブロック内のセル
ユニットに十分に（例えば、閾値落ちなく、ＶＳＧ４の
まま）転送する。

【０２６６】ステップ２（時刻ｔ１’）ソース側セレクトゲート線ＳＧＳをＶＳＧ１からＶＳＧ
２に低下させ、選択ブロック内の全てのセルユニット内
のソース側セレクトゲートトランジスタをカットオフ状
態にする。

【０２６７】ステップ３（時刻ｔ２）ドレイン側セレクトゲート線ＳＧＤをＶＳＧ１に設定
し、ビット線のデータに応じた所定電位を選択ブロック
内のセルユニットに十分に（例えば、閾値落ちなく、Ｖ
ＤＤ又はＶＳＳのまま）転送する。

【０２６８】ステップ４（時刻ｔ２’）ドレイン側セレクトゲート線ＳＧＤをＶＳＧ１からＶＳ
Ｇ２に低下させ、選択ブロック内の全てのセルユニット
内のソース側セレクトゲートトランジスタをカットオフ
状態にする。

【０２６９】ステップ５（時刻ｔ３）書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓをワード
線に与え、容量カップリングにより、選択ブロック内の
全てのセルユニット内のメモリセルのチャネル電位をブ
ーストさせる。なお、非選択ビット線に接続されるセル
ユニット内のメモリセルのチャネルは、十分に高い書き
込み禁止電位になる。

【０２７０】ステップ６（時刻ｔ４）ドレイン側セレクトゲート線ＳＧＤをＶＳＧ２からＶＳ
Ｇ３に上昇させ、選択ビット線に接続されるセルユニッ
ト内のドレイン側セレクトゲートトランジスタをオン状
態にし、選択ビット線に接続されるセルユニット内のメ
モリセルのチャネル電位を０Ｖにする。これにより、選
択ワード線と選択ビット線の間に接続される選択メモリ
セルについては、“０”−書き込みが実行される。

【０２７１】この時、非選択ビット線に接続されるセル
ユニット内のドレイン側セレクトゲートトランジスタに
ついては、カットオフ状態のままとし、非選択ビット線
に接続されるセルユニット内のメモリセルのチャネルに
ついては、書き込み禁止電位を維持させる。

【０２７２】このように、本発明に関わる書き込み方式
では、書き込み電位の供給時に、ソース側セレクトゲー
ト線ＳＧＳの電位をＶＳＧ２’に設定し、ドレイン側セ
レクトゲート線ＳＧＤの電位をＶＳＧ２に設定してい
る。

【０２７３】従って、書き込み電位Ｖｐｇｍの供給時
に、容量カップリングにより２本のセレクトゲート線Ｓ
ＧＳ，ＳＧＤの電位が、多少、上昇したとしても、選択
ブロック内のセレクトゲートトランジスタがオン状態に
なることはない。つまり、書き込み電位Ｖｐｇｍの供給
時に、セレクトゲートトランジスタがリークの原因とな
ることはなく、十分に高い書き込み禁止電位を得ること
ができる。

【０２７４】なお、ＶＳＧ１’の値は、ソース線ＣＥＬ
ＳＲＣの電位ＶＳＧ４を十分にセルユニットに転送する
こと（大きな初期電位を充電すること）を目的に決めら
れ、同様に、ＶＳＧ１の値は、ビット線のデータに対応
した所定電位を十分にセルユニットに転送すること（大
きな初期電位を充電すること）を目的に決められる。

【０２７５】また、ＶＳＧ２’及びＶＳＧ２の値は、書
き込み電位Ｖｐｇｍの印加時に容量カップリングにより
ＶＳＧ２’及びＶＳＧ２が上昇しても、ソース／ドレイ
ン側セレクトゲートトランジスタをオンさせないこと
（リーク防止）を目的に決められ、ＶＳＧ３の値は、選
択ビット線に接続されるセルユニット内のメモリセルの
チャネルには０Ｖを転送し、非選択ビット線に接続され
るセルユニット内のメモリセルのチャネルは、ブースト
後の十分に大きなチャネル電位（書き込み禁止電位）を
維持することを目的に決められる。

【０２７６】そして、これらの目的を同時に実現するた
めには、ＶＳＧ１＞ＶＳＧ３＞ＶＳＧ２なる大小関係、
及び、ＶＳＧ１’≧ＶＳＧ４≧ＶＤＤなる大小関係を満
たすようにすればよい。

【０２７７】本実施の形態に関わる書き込み方式では、
ＶＳＧ１＝ＶＳＧ１’＝ＶＳＧ４であってもよい。本実
施の形態において重要な点は、チャネルブースト時に、
ソース側セレクトゲート線ＳＧＳがＶＳＧ２’、ドレイ
ン側セレクトゲート線ＳＧＤがＶＳＧ２（例えば、０
Ｖ）に設定される点にある。そして、この場合、プログ
ラムデータによらず、選択ブロック内のセルユニット内
の全てのメモリリセルのチャネルがブーストされる。

【０２７８】このように、本発明に関わる書き込み方式
によれば、セルユニットの両側（ソース側及びドレイン
側）から充電を行っているため、セルユニット内に
“０”状態のセルが存在していても、チャネルブースト
前に十分に高い初期電位を得ることができる。また、チ
ャネルブースト時（書き込み電位Ｖｐｇｍの印加時）
に、セレクトゲートトランジスタのゲート電位をＶＳＧ
２’，ＶＳＧ２に設定することで、チャネルブースト時
のリークを防止できる。

【０２７９】また、書き込み電位Ｖｐｇｍの印加前にお
いては、ワード線の電位をＶｒｅａｄではなく、０Ｖに
設定しているため、チャネルブースト時におけるワード
線に印加する電位を大きく取ることができ、ブーストに
よる電位上昇を大きくすることができる。

【０２８０】従って、非選択メモリセル（書き込み禁止
セル）のチャネルについては、チャネルブーストにより
十分に高い書き込み禁止電位を得ることができ、結果と
して、誤書き込みの防止及び信頼性の向上を達成するこ
とができる。

【０２８１】なお、ドレイン側セレクトゲートトランジ
スタのゲート電位をＶＳＧ２からＶＳＧ３に設定するこ
とで、非選択メモリセルのチャネル電位（書き込み禁止
電位）を維持しつつ、選択メモリセルのチャネルには、
データ“０”（＝０Ｖ）を転送できるため、選択メモリ
セルについては、通常どおり、“０”−書き込みが実行
される。

【０２８２】［第６実施の形態］本実施の形態に関わる
書き込み方式は、上述の第５実施の形態に関わる書き込
み方式（図８）の変形例である。本例の書き込み方式
は、上述の第５実施の形態に関わる書き込み方式に比べ
ると、ソース側からのチャネル充電のタイミングとドレ
イン側からのチャネル充電のタイミングを逆にした点に
特徴を有する。

【０２８３】以下、図１及び図２に示すＮＡＮＤ型フラ
ッシュメモリを例にして、本実施の形態に関わる書き込
み方式について説明する。

【０２８４】前提条件としては、図２のワード線ＷＬ２
が選択され、ワード線ＷＬ２に接続されるメモリセルの
うち、破線で囲んだメモリセルＡが選択セル（“０”−
書き込みの対象となるセル）であり、その他のメモリセ
ルは、非選択セル（“１”−書き込みの対象となるセ
ル、即ち、書き込み禁止セル）であるものとする。

【０２８５】図９は、本発明の第６実施の形態に関わる
書き込み方式の信号波形を示している。

【０２８６】まず、１ページ分の書き込みデータがチッ
プ外部からセンスアンプＳ／Ａに入力される（データロ
ード）。

【０２８７】ここでは、メモリセルＡに対してのみ、
“０”−書き込み（閾値を上昇させる書き込み）を行う
ことを前提とするため、選択ビット線ＢＬ２に接続され
るセンスアンプＳ／Ａには、データ“０”が入力され、
その他のビット線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接
続されるセンスアンプＳ／Ａには、データ“１”が入力
される。

【０２８８】各センスアンプＳ／Ａは、書き込みデータ
を一時記憶するラッチ機能（ラッチ回路）を有している
ため、選択ビット線ＢＬ２に接続されるセンスアンプＳ
／Ａには、データ“０”がラッチされ、その他のビット
線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセンス
アンプＳ／Ａには、データ“１”がラッチされる。

【０２８９】なお、図９の信号波形図において、ＢＬ
“０”は、“０”−書き込みの対象となるメモリセルＡ
が接続されるビット線ＢＬ２を示し、ＢＬ“１”は、
“１”−書き込みの対象となるセル（書き込み禁止セ
ル）が接続されるビット線ＢＬ０，ＢＬ１，ＢＬ３，Ｂ
Ｌ４を示している。

【０２９０】書き込み動作時、まず、制御信号ＢＬＴＲ
が“Ｈ”レベル（電源電位ＶＤＤを十分に転送できる電
位）となり、センスアンプＳ／Ａ内のデータは、ビット
線ＢＬｊ（ｊ＝０，１，・・・）に転送される。即ち、
センスアンプＳ／Ａ内のデータが“０”のビット線ＢＬ
２は、“０”（“Ｌ”レベル＝０Ｖ）となり、センスア
ンプＳ／Ａ内のデータが“１”のビット線ＢＬ０，ＢＬ
１，ＢＬ３，ＢＬ４は、“１”（“Ｈ”レベル＝ＶＤ
Ｄ）となる。

【０２９１】また、ドレイン側セレクトゲート線ＳＧＤ
の電位がＶＳＧ１に設定される（時刻ｔ１）。

【０２９２】ここで、本発明に関わる書き込み方式で
は、ＶＳＧ１は、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ
３，ＢＬ４のデータ“１”（＝ＶＤＤ）、即ち、書き込
み禁止電位（初期電位）を、ドレイン側セレクトゲート
線ＳＧＤを経由して、十分に転送、例えば、閾値落ちな
しに、そのまま転送できるような電位（例えば、電源電
位ＶＤＤ以上の電位）に設定される。

【０２９３】この後、書き込み電位Ｖｐｇｍ及び中間電
位Ｖｐａｓｓが与えられる前に、ドレイン側セレクトゲ
ート線ＳＧＤの電位を、ＶＳＧ１からＶＳＧ２に低下さ
せる（時刻ｔ１’）。ここで、ＶＳＧ２は、非選択ビッ
ト線に接続されるセルユニット内のドレイン側セレクト
ゲートトランジスタが常にカットオフ状態となり、その
セルユニット内のメモリセルのチャネルに充電された電
荷がリークせず、チャネル電位（書き込み禁止電位）が
低下しないような値（例えば、０Ｖ）に設定される。

【０２９４】この後、ソース側セレクトゲート線ＳＧＳ
がＶＳＧ１’に設定される。なお、ソース線ＣＥＬＳＲ
Ｃは、時刻ｔ１において、予め、ＶＳＧ４に設定されて
いる。ＶＳＧ４は、例えば、Ｖｒｅａｄのような内部電
源電圧ＶＤＤ以上の電位であり、ＶＳＧ１’は、例え
ば、ＶＳＧ４か、またはＶＳＧ４にソース側セレクトゲ
ートトランジスタの閾値Ｖｔｈを足した値又はそれ以上
の電位に設定される。

【０２９５】これにより、ＶＳＧ４は、ソース線からソ
ース側セレクトゲートトランジスタを経由して、セルユ
ニットに転送される（時刻ｔ２）。

【０２９６】この後、書き込み電位Ｖｐｇｍ及び中間電
位Ｖｐａｓｓが与えられる前に、ソース側セレクトゲー
ト線ＳＧＳの電位を、ＶＳＧ１’からＶＳＧ２’に低下
させる（時刻ｔ２’）。

【０２９７】ここで、ＶＳＧ２’は、非選択ビット線に
接続されるセルユニット内のソース側セレクトゲートト
ランジスタが常にカットオフ状態となり、そのセルユニ
ット内のメモリセルのチャネルに充電された電荷がリー
クせず、チャネル電位（書き込み禁止電位）が低下しな
いような値に設定される。

【０２９８】この後、選択ブロック内においては、選択
ワード線ＷＬ２に書き込み電位Ｖｐｇｍが与えられ、非
選択ワード線ＷＬ０，ＷＬ１，ＷＬ３に中間電位Ｖｐａ
ｓｓ（０＜Ｖｐａｓｓ＜Ｖｐｇｍ）が与えられる（時刻
ｔ３）。

【０２９９】この時、ソース側セレクトゲート線ＳＧＳ
の電位は、十分に低い値ＶＳＧ２’に設定され、ドレイ
ン側セレクトゲート線ＳＧＤの電位も、十分に低い値Ｖ
ＳＧ２（例えば、ＶＳＳ）に設定されているため、例え
ば、書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓがワ
ード線に与えられたときに、容量カップリングにより、
ソース／ドレイン側セレクトゲート線ＳＧＳ，ＳＧＤの
電位が上昇しても、ソース／ドレイン側セレクトゲート
トランジスタがオン状態となることはない。

【０３００】これにより、書き込み電位Ｖｐｇｍ及び中
間電位Ｖｐａｓｓの供給時におけるチャネル電位のリー
クを防止でき、チャネルブースト後には、十分に高い書
き込み禁止電位を得ることが可能になる。

【０３０１】ここで、本発明の書き込み方式では、書き
込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓの供給時に
は、ソース側セレクトゲート線ＳＧＳの電位は、十分に
低い値ＶＳＧ２’に設定され、ソース側セレクトゲート
トランジスタは、カットオフ状態となっている。また、
ドレイン側セレクトゲート線ＳＧＤの電位も、十分に低
い値ＶＳＧ２に設定され、ドレイン側セレクトゲートト
ランジスタも、カットオフ状態となっている。

【０３０２】従って、書き込み電位Ｖｐｇｍ及び中間電
位Ｖｐａｓｓの供給時、即ち、チャネルブースト時に
は、選択ブロック内の全てのセルユニット内のメモリセ
ルのチャネルがブーストされる。

【０３０３】この後、ドレイン側セレクトゲート線ＳＧ
Ｄの電位を、ＶＳＧ２からＶＳＧ３に上昇させる（時刻
ｔ４）。

【０３０４】ＶＳＧ３は、選択ビット線ＢＬ２に接続さ
れるセルユニットについては、ドレイン側セレクトゲー
トトランジスタがオン状態となり、選択ビット線ＢＬ２
のデータ“０”（＝０Ｖ）をそのセルユニット内の全て
のメモリセルのチャネルに転送でき、かつ、非選択ビッ
ト線ＢＬ０，ＢＬ１，ＢＬ３，ＢＬ４に接続されるセル
ユニットについては、ドレイン側セレクトゲートトラン
ジスタがカットオフ状態のままであり、そのセルユニッ
ト内のメモリセルのチャネル電位（書き込み禁止電位）
を維持できるような値に設定される。

【０３０５】なお、ＶＳＧ３は、ＶＳＧ１＞ＶＳＧ３＞
ＶＳＧ２なる大小関係を満たすように設定される。

【０３０６】その結果、選択ビット線ＢＬ２に接続され
るセルユニット内のメモリセルのチャネルは、“０”
（０Ｖ）であるため、選択メモリセルＡのコントロール
ゲート電極とチャネルの間には、書き込みに充分な電界
がかかる。一方、非選択ビット線ＢＬ０，ＢＬ１，ＢＬ
３，ＢＬ４に接続されるセルユニット内のメモリセルの
チャネルは、十分に大きな書き込み禁止電位を維持して
いるため、書き込み禁止セルのコントロールゲート電極
とチャネルの間には、書き込みに充分な電界がかからな
い。

【０３０７】これにより、選択ワード線ＷＬ２に接続さ
れる１ページ分のメモリセルのうち、選択メモリセルＡ
に対しては、“０”−書き込み（閾値を上昇させる書き
込み）が実行され、その他の非選択メモリセルに対して
は、“１”−書き込み（“１”状態を維持する書き込
み）が実行される。

【０３０８】この後、選択ワード線ＷＬ２の電位Ｖｐｇ
ｍ及び非選択ワード線ＷＬ０，ＷＬ１，ＷＬ３の電位Ｖ
ｐａｓｓを、それぞれ０Ｖに低下させ（時刻ｔ５）、さ
らに、ドレイン側セレクトゲート線ＳＧＤの電位ＶＳＧ
３を０Ｖに低下させると（時刻ｔ６）、書き込み動作が
終了する。

【０３０９】なお、例えば、ＶＳＧ１は、ＶＤＤ＋Ｖｔ
ｈ以上の電位、ＶＳＧ２は０Ｖ、ＶＳＧ３及びＶＳＧ４
は、ＶＤＤより高い電圧Ｖｒｅａｄに設定される。但
し、ＶＤＤは、内部電源電位であり、メモリセルのチャ
ネルに転送する書き込み禁止電位（初期電位）である。
また、Ｖｔｈは、セレクトゲートトランジスタの閾値で
ある。

【０３１０】以上、本発明の第６実施の形態に関わる書
き込み方式を詳細に説明したが、その特徴を簡単にまと
めると、以下のようになる。

【０３１１】ステップ１（時刻ｔ１）ドレイン側セレクトゲート線ＳＧＤをＶＳＧ１に設定
し、ビット線のデータに応じた所定電位を選択ブロック
内のセルユニットに十分に（例えば、閾値落ちなく、Ｖ
ＤＤ又はＶＳＳのまま）転送する。

【０３１２】ステップ２（時刻ｔ１’）ドレイン側セレクトゲート線ＳＧＤをＶＳＧ１からＶＳ
Ｇ２に低下させ、選択ブロック内の全てのセルユニット
内のソース側セレクトゲートトランジスタをカットオフ
状態にする。

【０３１３】ステップ３（時刻ｔ２）ソース側セレクトゲート線ＳＧＳをＶＳＧ１’に設定
し、ソース線ＣＥＬＳＲＣをＶＳＧ４に設定し、ソース
線ＣＥＬＳＲＣの電位ＶＳＧ４を選択ブロック内のセル
ユニットに十分に（例えば、閾値落ちなく、ＶＳＧ４の
まま）転送する。

【０３１４】ステップ４（時刻ｔ２’）ソース側セレクトゲート線ＳＧＳをＶＳＧ１からＶＳＧ
２に低下させ、選択ブロック内の全てのセルユニット内
のソース側セレクトゲートトランジスタをカットオフ状
態にする。

【０３１５】ステップ５（時刻ｔ３）書き込み電位Ｖｐｇｍ及び中間電位Ｖｐａｓｓをワード
線に与え、容量カップリングにより、選択ブロック内の
全てのセルユニット内のメモリセルのチャネル電位をブ
ーストさせる。なお、非選択ビット線に接続されるセル
ユニット内のメモリセルのチャネルは、十分に高い書き
込み禁止電位になる。

【０３１６】ステップ６（時刻ｔ４）ドレイン側セレクトゲート線ＳＧＤをＶＳＧ２からＶＳ
Ｇ３に上昇させ、選択ビット線に接続されるセルユニッ
ト内のドレイン側セレクトゲートトランジスタをオン状
態にし、選択ビット線に接続されるセルユニット内のメ
モリセルのチャネル電位を０Ｖにする。これにより、選
択ワード線と選択ビット線の間に接続される選択メモリ
セルについては、“０”−書き込みが実行される。

【０３１７】この時、非選択ビット線に接続されるセル
ユニット内のドレイン側セレクトゲートトランジスタに
ついては、カットオフ状態のままとし、非選択ビット線
に接続されるセルユニット内のメモリセルのチャネルに
ついては、書き込み禁止電位を維持させる。

【０３１８】このように、本発明に関わる書き込み方式
では、書き込み電位の供給時に、ソース側セレクトゲー
ト線ＳＧＳの電位をＶＳＧ２’に設定し、ドレイン側セ
レクトゲート線ＳＧＤの電位をＶＳＧ２に設定してい
る。例えば、選択ブロック内の２本のセレクトゲート線
ＳＧＳ，ＳＧＤの双方を、ＶＳＳ（＝０Ｖ）に設定して
いる。

【０３１９】従って、書き込み電位Ｖｐｇｍの供給時
に、容量カップリングにより２本のセレクトゲート線Ｓ
ＧＳ，ＳＧＤの電位が、多少、上昇したとしても、選択
ブロック内のセレクトゲートトランジスタがオン状態に
なることはない。つまり、書き込み電位Ｖｐｇｍの供給
時に、セレクトゲートトランジスタがリークの原因とな
ることはなく、十分に高い書き込み禁止電位を得ること
ができる。

【０３２０】なお、ＶＳＧ１’の値は、ソース線ＣＥＬ
ＳＲＣの電位ＶＳＧ４を十分にセルユニットに転送する
こと（大きな初期電位を充電すること）を目的に決めら
れ、同様に、ＶＳＧ１の値は、ビット線のデータに対応
した所定電位を十分にセルユニットに転送すること（大
きな初期電位を充電すること）を目的に決められる。

【０３２１】また、ＶＳＧ２’及びＶＳＧ２の値は、書
き込み電位Ｖｐｇｍの印加時に容量カップリングにより
ＶＳＧ２’及びＶＳＧ２が上昇しても、ソース／ドレイ
ン側セレクトゲートトランジスタをオンさせないこと
（リーク防止）を目的に決められ、ＶＳＧ３の値は、選
択ビット線に接続されるセルユニット内のメモリセルの
チャネルには０Ｖを転送し、非選択ビット線に接続され
るセルユニット内のメモリセルのチャネルは、ブースト
後の十分に大きなチャネル電位（書き込み禁止電位）を
維持することを目的に決められる。

【０３２２】そして、これらの目的を同時に実現するた
めには、ＶＳＧ１＞ＶＳＧ３＞ＶＳＧ２なる大小関係、
及び、ＶＳＧ１’≧ＶＳＧ４≧ＶＤＤなる大小関係を満
たすようにすればよい。

【０３２３】本実施の形態に関わる書き込み方式では、
ＶＳＧ１＝ＶＳＧ１’＝ＶＳＧ４であってもよい。本実
施の形態において重要な点は、チャネルブースト時に、
ソース側セレクトゲート線ＳＧＳがＶＳＧ２’、ドレイ
ン側セレクトゲート線ＳＧＤがＶＳＧ２（例えば、０
Ｖ）に設定される点にある。そして、この場合、プログ
ラムデータによらず、選択ブロック内のセルユニット内
の全てのメモリリセルのチャネルがブーストされる。

【０３２４】このように、本発明に関わる書き込み方式
によれば、セルユニットの両側（ソース側及びドレイン
側）から充電を行っているため、セルユニット内に
“０”状態のセルが存在していても、チャネルブースト
前に十分に高い初期電位を得ることができる。また、チ
ャネルブースト時（書き込み電位Ｖｐｇｍの印加時）
に、セレクトゲートトランジスタのゲート電位をＶＳＧ
２’，ＶＳＧ２に設定することで、チャネルブースト時
のリークを防止できる。

【０３２５】また、書き込み電位Ｖｐｇｍの印加前にお
いては、ワード線の電位をＶｒｅａｄではなく、０Ｖに
設定しているため、チャネルブースト時におけるワード
線に印加する電位を大きく取ることができ、ブーストに
よる電位上昇を大きくすることができる。

【０３２６】従って、非選択メモリセル（書き込み禁止
セル）のチャネルについては、チャネルブーストにより
十分に高い書き込み禁止電位を得ることができ、結果と
して、誤書き込みの防止及び信頼性の向上を達成するこ
とができる。

【０３２７】なお、ドレイン側セレクトゲートトランジ
スタのゲート電位をＶＳＧ２からＶＳＧ３に設定するこ
とで、非選択メモリセルのチャネル電位（書き込み禁止
電位）を維持しつつ、選択メモリセルのチャネルには、
データ“０”（＝０Ｖ）を転送できるため、選択メモリ
セルについては、通常どおり、“０”−書き込みが実行
される。

【０３２８】［第７実施の形態］本実施の形態に関わる
書き込み方式は、上述の第２実施の形態に関わる書き込
み方式（図５）の変形例である。本例の書き込み方式
は、３Ｔｒ−ＮＡＮＤに適用されるもので、上述の第２
実施の形態に関わる書き込み方式に比べると、ドレイン
側セレクトゲート線ＳＧＤをＶＳＧ２からＶＳＧ３に上
昇させるタイミングが書き込み電位Ｖｐｇｍを印加する
タイミングよりも前に設定されている点に特徴を有す
る。

【０３２９】図１０は、本発明の第７実施の形態に関わ
る書き込み方式の信号波形を示している。この信号波形
に示すように、ドレイン側セレクトゲート線ＳＧＤの電
位は、時刻ｔ３において、ＶＳＧ２からＶＳＧ３に上昇
している。この後、時刻ｔ４において、書き込み電位Ｖ
ｐｇｍが選択ブロック内のワード線に供給される。

【０３３０】本実施の形態に関わる書き込み方式では、
書き込み電位Ｖｐｇｍを選択ブロック内のワード線に与
えるとき、ドレイン側セレクトゲート線ＳＧＤの電位
は、ＶＳＧ２よりも高いＶＳＧ３に設定される。

【０３３１】しかし、ＶＳＧ３の値を、ＶＳＧ２と同様
に、十分に低い値に設定すれば、書き込み電位Ｖｐｇｍ
の印加時に、容量カップリングによりドレイン側セレク
トゲート線ＳＧＤの電位が上昇し、ドレイン側セレクト
ゲートトランジスタがオン状態になる、という事態を防
止できる。即ち、ＶＳＧ３は、書き込み電位Ｖｐｇｍの
印加時（ワード線の立ち上り時）に、ドレイン側セレク
トゲートトランジスタにリーク電流が発生しないような
値に設定される。

【０３３２】また、本実施の形態に関わる書き込み方式
では、書き込み電位Ｖｐｇｍを選択ブロック内のワード
線に与える前に、ドレイン側セレクトゲート線ＳＧＤの
電位をＶＳＧ２よりも高いＶＳＧ３に設定し、ビット線
のデータに対応した電位をセルユニットに転送してい
る。つまり、書き込み電位Ｖｐｇｍを選択ブロック内の
ワード線に与えた後に、ビット線のデータに対応した電
位をセルユニットに転送しなくてもよい。

【０３３３】従って、この場合、ビット線のデータに対
応した電位をセルユニットに転送する際に、セルユニッ
ト間の容量カップリングに起因して、書き込み禁止電位
が低下する、という事態を防止できる。

【０３３４】具体的には、書き込み電位Ｖｐｇｍを選択
ブロック内のワード線に与えた後に、ビット線のデータ
に対応した電位をセルユニットに転送する場合、既に、
チャネルブーストにより、非選択メモリセルのチャネル
を書き込み禁止電位にした後に、選択メモリセルのチャ
ネルに０Ｖを転送することになる。従って、選択メモリ
セルのチャネルに０Ｖが転送されたとき、隣接するセル
ユニット間の容量カップリングにより、非選択メモリセ
ルのチャネル電位（書き込み禁止電位）が低下する場合
がある。

【０３３５】これに対し、書き込み電位Ｖｐｇｍを選択
ブロック内のワード線に与える前に、ビット線のデータ
に対応した電位をセルユニットに転送する場合、チャネ
ルブースト時には、非選択メモリセルのチャネルのみが
書き込み禁止電位にブーストされる。また、既に、選択
メモリセルのチャネルは、０Ｖに設定されているため、
チャネルブースト後に、選択メモリセルのチャネルに０
Ｖを転送する必要はない。従って、隣接するセルユニッ
ト間の容量カップリングにより、非選択メモリセルのチ
ャネル電位（書き込み禁止電位）が低下することもな
い。

【０３３６】［第８実施の形態］本実施の形態に関わる
書き込み方式は、上述の第１実施の形態に関わる書き込
み方式（図３）の変形例である。本例の書き込み方式
は、ＮＡＮＤ型フラッシュメモリに適用されるもので、
上述の第１実施の形態に関わる書き込み方式に比べる
と、ドレイン側セレクトゲート線ＳＧＤをＶＳＧ２から
ＶＳＧ３に上昇させるタイミングが書き込み電位Ｖｐｇ
ｍを印加するタイミングよりも前に設定されている点に
特徴を有する。

【０３３７】図１１は、本発明の第８実施の形態に関わ
る書き込み方式の信号波形を示している。この信号波形
に示すように、ドレイン側セレクトゲート線ＳＧＤの電
位は、時刻ｔ３において、ＶＳＧ２からＶＳＧ３に上昇
している。この後、時刻ｔ４において、書き込み電位Ｖ
ｐｇｍが選択ブロック内のワード線に供給される。

【０３３８】本実施の形態に関わる書き込み方式では、
書き込み電位Ｖｐｇｍを選択ブロック内のワード線に与
えるとき、ドレイン側セレクトゲート線ＳＧＤの電位
は、ＶＳＧ２よりも高いＶＳＧ３に設定される。

【０３３９】しかし、ＶＳＧ３の値を、ＶＳＧ２と同様
に、十分に低い値に設定すれば、書き込み電位Ｖｐｇｍ
の印加時に、容量カップリングによりドレイン側セレク
トゲート線ＳＧＤの電位が上昇し、ドレイン側セレクト
ゲートトランジスタがオン状態になる、という事態を防
止できる。即ち、ＶＳＧ３は、書き込み電位Ｖｐｇｍの
印加時（ワード線の立ち上り時）に、ドレイン側セレク
トゲートトランジスタにリーク電流が発生しないような
値に設定される。

【０３４０】また、本実施の形態に関わる書き込み方式
では、書き込み電位Ｖｐｇｍを選択ブロック内のワード
線に与える前に、ドレイン側セレクトゲート線ＳＧＤの
電位をＶＳＧ２よりも高いＶＳＧ３に設定し、ビット線
のデータに対応した電位をセルユニットに転送してい
る。つまり、書き込み電位Ｖｐｇｍを選択ブロック内の
ワード線に与えた後に、ビット線のデータに対応した電
位をセルユニットに転送しなくてもよい。

【０３４１】従って、この場合、ビット線のデータに対
応した電位をセルユニットに転送する際に、セルユニッ
ト間の容量カップリングに起因して、書き込み禁止電位
が低下する、という事態を防止できる。

【０３４２】具体的には、書き込み電位Ｖｐｇｍを選択
ブロック内のワード線に与えた後に、ビット線のデータ
に対応した電位をセルユニットに転送する場合、既に、
チャネルブーストにより、非選択メモリセルのチャネル
を書き込み禁止電位にした後に、選択メモリセルのチャ
ネルに０Ｖを転送することになる。従って、選択メモリ
セルのチャネルに０Ｖが転送されたとき、隣接するセル
ユニット間の容量カップリングにより、非選択メモリセ
ルのチャネル電位（書き込み禁止電位）が低下する場合
がある。

【０３４３】これに対し、書き込み電位Ｖｐｇｍを選択
ブロック内のワード線に与える前に、ビット線のデータ
に対応した電位をセルユニットに転送する場合、チャネ
ルブースト時には、非選択メモリセルのチャネルのみが
書き込み禁止電位にブーストされる。また、既に、選択
メモリセルのチャネルは、０Ｖに設定されているため、
チャネルブースト後に、選択メモリセルのチャネルに０
Ｖを転送する必要はない。従って、隣接するセルユニッ
ト間の容量カップリングにより、非選択メモリセルのチ
ャネル電位（書き込み禁止電位）が低下することもな
い。

【０３４４】［第９実施の形態］図１２は、本発明の第
９実施の形態に関わる書き込み方式の信号波形を示して
いる。この信号波形は、上述の第１実施の形態に関わる
書き込み方式の信号波形（図３）とほぼ同じである。

【０３４５】本実施の形態に関わる書き込み方式の信号
波形が上述の第１実施の形態に関わる書き込み方式の信
号波形と異なる点は、非選択ビット線ＢＬ“１”におけ
る電位レベルのみにある。

【０３４６】具体的には、上述の第１実施の形態では、
非選択ビット線ＢＬ“１”は、内部電源電位ＶＤＤに設
定されているのに対し、本実施の形態では、非選択ビッ
ト線ＢＬ“１”は、内部電源電位ＶＤＤよりも低いクラ
ンプ電位Ｖｃｌａｍｐ（例えば、１Ｖ程度）に設定され
ている。

【０３４７】このように、非選択ビット線ＢＬ“１”の
電位レベルを下げることにより、微細化、大容量化など
に伴って増大していくビット線容量、ビット線間容量な
どによる充電時の負荷を軽減することができる。つま
り、非選択ビット線ＢＬ“１”の電位レベルを低下させ
ることは、消費電力の低減、電源電位の揺れ防止などに
有効となる。

【０３４８】ここで、Ｖｃｌａｍｐについて検討する。
非選択ビット線ＢＬ“１”におけるＶｃｌａｍｐは、書
き込み禁止のために非選択メモリセルのチャネルに与え
る充電電位である。

【０３４９】チャネルの充電電位は、セルユニット内の
“０”セルの閾値と“０”セルのゲート電位から定まる
転送電位に基づいて決定されるため、Ｖｃｌａｍｐは、
この転送電位よりも大きな値に設定すればよい。例え
ば、“０”セルのゲート電位は、Ｖｒｅａｄ（例えば、
３．５Ｖ）であるから、“０”セルの閾値を、１．５Ｖ
とすると、“０”セルは、３．５Ｖ−１．５Ｖ＝
２．０Ｖ以下の電位のみを転送できる。

【０３５０】従って、Ｖｃｌａｍｐとしては、２．０Ｖ
以上に設定すればよい。

【０３５１】実際には、“０”セルの閾値は、０．５Ｖ
から２．０Ｖまでの分布を持っているため、チャネル電
位（書き込み禁止電位）が最も高くなる０．５Ｖの閾値
を有する“０”セルについて考えるのがよい。また、書
き込み時には、バックゲートバイアス効果も存在するた
め、これも考慮すると、“０”セルの閾値は、１．５Ｖ
と仮定することができる。

【０３５２】“０”セルの閾値を１．５Ｖとした場合に
は、上述の通り、Ｖｃｌａｍｐとしては、２．０Ｖ以上
に設定するのが効果的である。

【０３５３】上述の第１乃至第８実施の形態では、ＶＳ
Ｇ３は、例えば、内部電源電位ＶＤＤに設定することが
できる。

【０３５４】しかし、本実施の形態では、ＶＳＧ３は、
Ｖｃｌａｍｐ以下、ドレイン側セレクトゲートトランジ
スタの閾値以上でなければならない。なぜなら、本実施
の形態では、非選択ビット線ＢＬ“１”は、クランプ電
位Ｖｃｌａｍｐである。この場合、ＶＳＧ３を、内部電
源電位ＶＤＤとすると、ドレイン側セレクトゲートトラ
ンジスタの電位関係は、Ｖｇ（ゲート）＝ＶＤＤ、Ｖｓ
（ソース）＝Ｖｂｏｏｓｔ（チャネルブースト電位）、
Ｖｄ（ドレイン）＝Ｖｃｌａｍｐとなり、ＶＤＤ＞Ｖｃ
ｌａｍｐの場合、チャネルの電荷は、ドレイン側セレク
トゲートトランジスタを経由して、ビット線へ抜けてし
まう。

【０３５５】そこで、本実施の形態においては、ＶＳＧ
３は、Ｖｃｌａｍｐ以下、ドレイン側セレクトゲートト
ランジスタの閾値以上に設定される。

【０３５６】なお、本実施の形態では、上述の第１実施
の形態を前提として、その非選択ビット線ＢＬ“１”
を、内部電源電位ＶＤＤよりも低いクランプ電位Ｖｃｌ
ａｍｐに設定した。

【０３５７】但し、非選択ビット線ＢＬ“１”を、内部
電源電位ＶＤＤよりも低いクランプ電位Ｖｃｌａｍｐに
設定するということは、当然に、上述の第２乃至第８実
施の形態に関わる書き込み方式に適用することもでき、
かつ、その場合においても、本実施の形態と同様の効果
を得ることができる。

【０３５８】［第１０実施の形態］図１３は、本発明の
第１０実施の形態に関わる書き込み方式の信号波形を示
している。この信号波形は、上述の第１実施の形態に関
わる書き込み方式の信号波形（図３）とほぼ同じであ
る。

【０３５９】本実施の形態に関わる書き込み方式の信号
波形が上述の第１実施の形態に関わる書き込み方式の信
号波形と異なる点は、選択ビット線ＢＬ“０”における
信号波形のみにある。

【０３６０】具体的には、上述の第１実施の形態では、
選択ビット線ＢＬ“０”は、常に、ＶＳＳ（＝０Ｖ）に
設定されているのに対し、本実施の形態では、選択ビッ
ト線ＢＬ“０”は、少なくともチャネルブースト前の初
期電位をセルユニットに転送する際には、内部電源電位
ＶＤＤに設定される（時刻ｔ１〜ｔ２）。

【０３６１】本実施の形態のように、初期充電時に、プ
ログラムデータにかかわらず、全てのビット線をＶＤＤ
に設定しておくことにより、ビット線間容量による影響
を小さくすることができ、例えば、カップリングによる
相乗効果で初期充電を高速に行うことができる。また、
全てのビット線がＶＤＤであれば、負荷容量が低減さ
れ、消費電力の低減、電源の揺れ防止などに有効であ
る。

【０３６２】なお、本実施の形態では、選択ビット線Ｂ
Ｌ“０”は、書き込み電位Ｖｐｇｍの印加によりチャネ
ルブーストを行った後に、ＶＳＳ（＝０Ｖ）に設定され
るが、プログラムデータをビット線に転送する時期は、
ドレイン側セレクトゲート線ＳＧＤがＶＳＧ２の間、即
ち、ドレイン側セレクトゲート線ＳＧＤがＶＳＧ３にな
る前（プログラムデータをセルユニットに転送する前）
であれば、いつでもよい。

【０３６３】例えば、本実施の形態のように、選択ビッ
ト線ＢＬ“０”は、書き込み電位Ｖｐｇｍの印加により
チャネルブーストを行った後に、ＶＳＳ（＝０Ｖ）に設
定してもよいし、また、書き込み電位Ｖｐｇｍの印加に
よりチャネルブーストを行うと同時、又はその前に、Ｖ
ＳＳ（＝０Ｖ）に設定してもよい。

【０３６４】なお、本実施の形態では、上述の第１実施
の形態を前提として、初期充電時に、選択ビット線ＢＬ
“０”を内部電源電位ＶＤＤに設定した。

【０３６５】但し、初期充電時に、選択ビット線ＢＬ
“０”を内部電源電位ＶＤＤに設定するということは、
当然に、上述の第２乃至第８実施の形態に関わる書き込
み方式に適用することもでき、かつ、その場合において
も、本実施の形態と同様の効果を得ることができる。

【０３６６】［第１１実施の形態］図１４は、本発明の
第１１実施の形態に関わる書き込み方式の信号波形を示
している。この信号波形は、上述の第１０実施の形態に
関わる書き込み方式の変形例である。本実施の形態に関
わる書き込み方式の信号波形が上述の第１０実施の形態
に関わる書き込み方式の信号波形と異なる点は、非選択
ビット線ＢＬ“１”における信号波形のみにある。

【０３６７】具体的には、本実施の形態では、選択ビッ
ト線ＢＬ“０”は、少なくともチャネルブースト前にお
いて初期電位をセルユニットに転送する際に、内部電源
電位ＶＤＤに設定され、同様に、非選択ビット線ＢＬ
“１”も、少なくともチャネルブースト前において初期
電位をセルユニットに転送する際に、内部電源電位ＶＤ
Ｄに設定される（時刻ｔ１〜ｔ２）。

【０３６８】本実施の形態のように、初期充電時に、プ
ログラムデータにかかわらず、全てのビット線をＶＤＤ
に設定しておくことにより、ビット線間容量による影響
を小さくすることができ、例えば、カップリングによる
相乗効果で初期充電を高速に行うことができる。また、
全てのビット線がＶＤＤであれば、負荷容量が低減さ
れ、消費電力の低減、電源の揺れ防止などに有効であ
る。

【０３６９】また、本実施の形態では、選択ビット線Ｂ
Ｌ“０”は、書き込み電位Ｖｐｇｍの印加によりチャネ
ルブーストを行った後に、プログラムデータの転送によ
りＶＳＳ（＝０Ｖ）に設定され、非選択ビット線ＢＬ
“１”は、書き込み電位Ｖｐｇｍの印加によりチャネル
ブーストを行った後に、プログラムデータの転送により
Ｖｃｌａｍｐ（＜ＶＤＤ）に設定される（時刻ｔ４）。

【０３７０】即ち、チャネルブースト後に選択ビット線
ＢＬ“０”のデータ“０”をセルユニットに転送する際
（時刻ｔ５）において、非選択ビット線ＢＬ“１”は、
ＶＤＤよりも低いＶｃｌａｍｐに設定されているため、
ビット線間の容量カップリングによるデータ転送の遅れ
を防止することができる。また、本実施の形態によれ
ば、消費電力の低減や、電源電位ＶＤＤの揺れなども防
止できる。さらに、クランプ電位Ｖｃｌａｍｐは、リー
クにより、非選択メモリセルのチャネル電位（書き込み
禁止電位）が低下しないような値に設定される。

【０３７１】なお、本実施の形態では、選択ビット線Ｂ
Ｌ“０”は、書き込み電位Ｖｐｇｍの印加によりチャネ
ルブーストを行った後に、ＶＳＳ（＝０Ｖ）に設定さ
れ、非選択ビット線ＢＬ“１”も、書き込み電位Ｖｐｇ
ｍの印加によりチャネルブーストを行った後に、Ｖｃｌ
ａｍｐに設定される。

【０３７２】しかし、プログラムデータをビット線に転
送する時期（選択ビット線ＢＬ“０”をＶＳＳにし、非
選択ビット線ＢＬ“１”をＶｃｌａｍｐにする時期）
は、ドレイン側セレクトゲート線ＳＧＤがＶＳＧ２の
間、即ち、ドレイン側セレクトゲート線ＳＧＤがＶＳＧ
３になる前（プログラムデータをセルユニットに転送す
る前）であれば、いつでもよい。

【０３７３】例えば、本実施の形態のように、ビット線
ＢＬ“０”，ＢＬ“１”は、書き込み電位Ｖｐｇｍの印
加によりチャネルブーストを行った後に、それぞれ、Ｖ
ＳＳ、Ｖｃｌａｍｐに設定してもよいし、また、書き込
み電位Ｖｐｇｍの印加によりチャネルブーストを行うと
同時、又はその前に、それぞれ、ＶＳＳ、Ｖｃｌａｍｐ
に設定してもよい。

【０３７４】また、Ｖｃｌａｍｐの値については、上述
の第９実施の形態と同様にして決定される。例えば、非
選択ビット線ＢＬ“１”におけるＶｃｌａｍｐは、
“０”セルのゲート電位を、Ｖｒｅａｄ（例えば、３．
５Ｖ）、“０”セルの閾値を、１．５Ｖとすると、
“０”セルは、３．５Ｖ−１．５Ｖ＝２．０Ｖ以下
の電位のみを転送できるため、結果として、２．０Ｖ以
上の値に設定すればよい。

【０３７５】また、本実施の形態では、上述の第９実施
の形態と同様に、ＶＳＧ３は、Ｖｃｌａｍｐ以下、ドレ
イン側セレクトゲートトランジスタの閾値以上にする必
要がある。なぜなら、非選択ビット線ＢＬ“１”は、ク
ランプ電位Ｖｃｌａｍｐである。この場合、ＶＳＧ３
を、内部電源電位ＶＤＤとすると、ドレイン側セレクト
ゲートトランジスタの電位関係は、Ｖｇ（ゲート）＝Ｖ
ＤＤ、Ｖｓ（ソース）＝Ｖｂｏｏｓｔ（チャネルブース
ト電位）、Ｖｄ（ドレイン）＝Ｖｃｌａｍｐとなり、Ｖ
ＤＤ＞Ｖｃｌａｍｐの場合、チャネルの電荷は、ドレイ
ン側セレクトゲートトランジスタを経由して、ビット線
へ抜けてしまう。

【０３７６】そこで、本実施の形態においては、ＶＳＧ
３は、Ｖｃｌａｍｐ以下、ドレイン側セレクトゲートト
ランジスタの閾値以上に設定される。

【０３７７】なお、本実施の形態では、上述の第１実施
の形態を前提として、初期充電時に、全てのビット線を
内部電源電位ＶＤＤに設定し、この後、選択ビット線Ｂ
Ｌ“０”をＶＳＳに設定し、非選択ビット線ＢＬ“１”
をＶＤＤよりも低いＶｃｌａｍｐに設定した。

【０３７８】但し、このような書き込み方式は、上述の
第１実施の形態だけでなく、当然に、上述の第２乃至第
８実施の形態に関わる書き込み方式に組み合わせて適用
することもできる。また、この場合においても、本実施
の形態と同様の効果を得ることができる。

【０３７９】［その他］以上、本発明に関わる書き込み
方式を、第１乃至第１１実施の形態として説明したが、
これらは、ＮＡＮＤ型フラッシュメモリ及び３Ｔｒ−Ｎ
ＡＮＤに限られず、セレクトゲートトランジスタを有す
る不揮発性半導体メモリに適用できるものである。ま
た、本発明に関わる書き込み方式は、２値メモリの他、
多値メモリにも適用できる。

【０３８０】

【発明の効果】以上、説明したように、本発明によれ
ば、初期電位をセルユニットに与えてから、ワード線に
書き込み電位を与えてチャネルブーストを終了するまで
の期間、ドレイン側／ソース側セレクトゲートトランジ
スタを十分にカットオフ状態にしておけるような電位
を、これらセレクトゲートトランジスタのゲート電極に
与えているため、チャネルブースト時にリーク電流の発
生による書き込み禁止電位の低下が起こらない。

【図面の簡単な説明】

【図１】本発明の書き込み方式が適用されるＮＡＮＤ型
フラッシュメモリを示す図。

【図２】図１のメモリセルアレイの回路構成を示す図。

【図３】本発明の第１実施の形態に関わる書き込み方式
を示す波形図。

【図４】本発明の書き込み方式が適用される３Ｔｒ−Ｎ
ＡＮＤのメモリセルアレイの回路構成を示す図。

【図５】本発明の第２実施の形態に関わる書き込み方式
を示す波形図。

【図６】本発明の第３実施の形態に関わる書き込み方式
を示す波形図。

【図７】本発明の第４実施の形態に関わる書き込み方式
を示す波形図。

【図８】本発明の第５実施の形態に関わる書き込み方式
を示す波形図。

【図９】本発明の第６実施の形態に関わる書き込み方式
を示す波形図。

【図１０】本発明の第７実施の形態に関わる書き込み方
式を示す波形図。

【図１１】本発明の第８実施の形態に関わる書き込み方
式を示す波形図。

【図１２】本発明の第９実施の形態に関わる書き込み方
式を示す波形図。

【図１３】本発明の第１０実施の形態に関わる書き込み
方式を示す波形図。

【図１４】本発明の第１１実施の形態に関わる書き込み
方式を示す波形図。

【図１５】従来の書き込み方式が適用されるＮＡＮＤ型
フラッシュメモリを示す図。

【図１６】図１５のメモリセルアレイの回路構成を示す
図。

【図１７】従来の書き込み方式の第１例を示す波形図。

【図１８】従来の書き込み方式の第２例を示す波形図。

【図１９】従来の書き込み方式の第３例を示す波形図。

【符号の説明】

１１：メモリセルアレイ、１２：ロウデコーダ、１３：カラムゲート、１４：Ｉ／Ｏバッファ、１５：センスアンプ、１６：カラムデコーダ、１７：ページバッファ、１８：エラー訂正回路、１９：昇圧回路、２０：アドレスバッファ、２１：制御回路、２２：パリティビットジェ
ネレータ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者池橋民雄神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内 (72)発明者中村寛神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内 (72)発明者今宮賢一神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内Ｆターム(参考） 5B025 AA03 AB01 AC01 AD03 AD04 AD09 AD15 AE08

Claims

【特許請求の範囲】

【請求項１】少なくとも１つのメモリセルと、前記少
なくとも１つのメモリセルとビット線の間に接続される
セレクトゲートトランジスタとを具備し、書き込み動作
が連続する第１、第２及び第３の期間からなり、各期間
における前記セレクトゲートトランジスタのゲート電位
をそれぞれ第１、第２及び第３の電位とした場合に、第
１の電位＞第３の電位＞第２の電位なる関係が成立して
いることを特徴とする不揮発性半導体メモリ。
【請求項２】少なくとも１つのメモリセルと、前記少
なくとも１つのメモリセルの両端にそれぞれ１つずつ接
続される２つのセレクトゲートトランジスタとを具備
し、書き込み動作が連続する第１、第２及び第３の期間
からなり、各期間における前記２つのセレクトゲートト
ランジスタの一方のゲート電位をそれぞれ第１、第２及
び第３の電位とした場合に、第１の電位＞第３の電位＞
第２の電位なる関係が成立していることを特徴とする不
揮発性半導体メモリ。
【請求項３】前記第１の期間は、プログラムデータに
応じた電位又はプログラムデータに依存しない一定電位
を、初期電位として、前記少なくとも１つのメモリセル
のチャネルに供給する期間であることを特徴とする請求
項１記載の不揮発性半導体メモリ。
【請求項４】前記第２の期間は、前記セレクトゲート
トランジスタをカットオフ状態にし、選択されたワード
線に書き込み電位を供給し、前記少なくとも１つのメモ
リセルのチャネル電位をブーストする期間であることを
特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項５】前記第３の期間は、前記ビット線が第４
の電位である場合には、前記第４の電位を前記セレクト
ゲートトランジスタを経由して前記少なくとも１つのメ
モリセルのチャネルに転送し、前記ビット線が第５の電
位である場合には、前記セレクトゲートトランジスタを
カットオフ状態のままとし、前記少なくとも１つのメモ
リセルのチャネル電位を維持する期間であることを特徴
とする請求項１記載の不揮発性半導体メモリ。
【請求項６】前記第２の期間は、前記セレクトゲート
トランジスタをカットオフ状態にする期間であることを
特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項７】前記第３の期間は、前記ビット線が第４
の電位である場合には、前記第４の電位を前記セレクト
ゲートトランジスタを経由して前記少なくとも１つのメ
モリセルのチャネルに転送し、前記ビット線が第５の電
位である場合には、前記セレクトゲートトランジスタを
カットオフ状態のままとし、前記少なくとも１つのメモ
リセルのチャネル電位を維持する期間、並びに、選択さ
れたワード線に書き込み電位を供給し、前記少なくとも
１つのメモリセルのチャネル電位をブーストする期間を
含んでいることを特徴とする請求項１記載の不揮発性半
導体メモリ。
【請求項８】前記第２の期間は、前記セレクトゲート
トランジスタの一方をカットオフ状態にし、プログラム
電位に依存しない一定電位を前記セレクトゲートトラン
ジスタの他方を経由して前記少なくとも１つのメモリセ
ルのチャネルに供給する期間であることを特徴とする請
求項２記載の不揮発性半導体メモリ。
【請求項９】少なくとも１つのメモリセルと、前記少
なくとも１つのメモリセルとビット線の間に接続される
第１のセレクトゲートトランジスタと、前記少なくとも
１つのメモリセルとソース線の間に接続される第２のセ
レクトゲートトランジスタとを具備し、書き込み動作が
連続する第１、第２、第３及び第４の期間からなり、各
期間における前記第１のセレクトゲートトランジスタの
ゲート電位をそれぞれ第１、第２、第３及び第４の電位
とした場合に、第２の電位＞第４の電位＞第３の電位≧
第１の電位なる関係が成立していることを特徴とする不
揮発性半導体メモリ。
【請求項１０】前記第１の期間は、前記第１のセレク
トゲートトランジスタをカットオフ状態にし、プログラ
ム電位に依存しない一定電位を、前記ソース線から前記
第２のセレクトゲートトランジスタを経由して前記少な
くとも１つのメモリセルのチャネルに供給する期間であ
ることを特徴とする請求項９記載の不揮発性半導体メモ
リ。
【請求項１１】前記第２の期間は、前記第２のセレク
トゲートトランジスタをカットオフ状態にし、プログラ
ムデータに応じた電位又はプログラムデータに依存しな
い一定電位を、初期電位として、前記ビット線から前記
第１のセレクトゲートトランジスタを経由して前記少な
くとも１つのメモリセルのチャネルに供給する期間であ
ることを特徴とする請求項９記載の不揮発性半導体メモ
リ。
【請求項１２】前記第３の期間は、前記第１及び第２
のセレクトゲートトランジスタをカットオフ状態にし、
選択されたワード線に書き込み電位を供給し、前記少な
くとも１つのメモリセルのチャネル電位をブーストする
期間であることを特徴とする請求項９記載の不揮発性半
導体メモリ。
【請求項１３】前記第４の期間は、前記ビット線が第
５の電位である場合には、前記第５の電位を前記第１の
セレクトゲートトランジスタを経由して前記少なくとも
１つのメモリセルのチャネルに転送し、前記ビット線が
第６の電位である場合には、前記第１のセレクトゲート
トランジスタをカットオフ状態のままとし、前記少なく
とも１つのメモリセルのチャネル電位を維持する期間で
あることを特徴とする請求項９記載の不揮発性半導体メ
モリ。
【請求項１４】前記第３の期間は、前記第１及び第２
のセレクトゲートトランジスタをカットオフ状態にする
期間であることを特徴とする請求項９記載の不揮発性半
導体メモリ。
【請求項１５】前記第４の期間は、前記ビット線が第
５の電位である場合には、前記第５の電位を前記第１の
セレクトゲートトランジスタを経由して前記少なくとも
１つのメモリセルのチャネルに転送し、前記ビット線が
第６の電位である場合には、前記第１のセレクトゲート
トランジスタをカットオフ状態のままとし、前記少なく
とも１つのメモリセルのチャネル電位を維持する期間、
並びに、選択されたワード線に書き込み電位を供給し、
前記少なくとも１つのメモリセルのチャネル電位をブー
ストする期間を含んでいることを特徴とする請求項９記
載の不揮発性半導体メモリ。
【請求項１６】少なくとも１つのメモリセルと、前記
少なくとも１つのメモリセルとビット線の間に接続され
るセレクトゲートトランジスタと、初期電位を前記少な
くとも１つのメモリセルのチャネルに供給する第１の期
間に、前記セレクトゲートトランジスタのゲート電位を
第１の電位に設定し、前記少なくとも１つのメモリセル
のチャネル電位をブーストする第２の期間に、前記セレ
クトゲートトランジスタのゲート電位を第２の電位に設
定し、前記ビット線が第４の電位のとき、前記第４の電
位を前記少なくとも１つのメモリセルのチャネルに転送
し、前記ビット線が第５の電位のとき、前記少なくとも
１つのメモリセルのチャネル電位を維持する第３の期間
に、前記セレクトゲートトランジスタのゲート電位を第
３の電位に設定する制御回路とを具備し、前記第１、第
２及び第３の期間は、互いに連続しており、前記第４、
第５及び第３の電位は、第４の電位＞第３の電位＞第５
の電位なる関係を有していることを特徴とする不揮発性
半導体メモリ。
【請求項１７】少なくとも１つのメモリセルと、前記
少なくとも１つのメモリセルの両端にそれぞれ１つずつ
接続される２つのセレクトゲートトランジスタと、初期
電位を前記少なくとも１つのメモリセルのチャネルに供
給する第１の期間に、前記セレクトゲートトランジスタ
の一方のゲート電位を第１の電位に設定し、前記少なく
とも１つのメモリセルのチャネル電位をブーストする第
２の期間に、前記セレクトゲートトランジスタの一方の
ゲート電位を第２の電位に設定し、前記ビット線が第４
の電位のとき、前記第４の電位を前記少なくとも１つの
メモリセルのチャネルに転送し、前記ビット線が第５の
電位のとき、前記少なくとも１つのメモリセルのチャネ
ル電位を維持する第３の期間に、前記セレクトゲートト
ランジスタの一方のゲート電位を第３の電位に設定する
制御回路とを具備し、前記第１、第２及び第３の期間
は、互いに連続しており、前記第４、第５及び第３の電
位は、第４の電位＞第３の電位＞第５の電位なる関係を
有していることを特徴とする不揮発性半導体メモリ。
【請求項１８】少なくとも１つのメモリセルと、前記
少なくとも１つのメモリセルとビット線の間に接続され
るセレクトゲートトランジスタと、初期電位を前記少な
くとも１つのメモリセルのチャネルに供給する第１の期
間に、前記セレクトゲートトランジスタのゲート電位を
第１の電位に設定し、前記セレクトゲートトランジスタ
をカットオフ状態にする第２の期間に、前記セレクトゲ
ートトランジスタのゲート電位を第２の電位に設定し、
前記ビット線が第４の電位のとき、前記第４の電位を前
記少なくとも１つのメモリセルのチャネルに転送し、前
記ビット線が第５の電位のとき、前記少なくとも１つの
メモリセルのチャネル電位を維持した後に、前記少なく
とも１つのメモリセルのチャネル電位をブーストする第
３の期間に、前記セレクトゲートトランジスタのゲート
電位を第３の電位に設定する制御回路とを具備し、前記
第１、第２及び第３の期間は、互いに連続しており、前
記第４、第５及び第３の電位は、第４の電位＞第３の電
位＞第５の電位なる関係を有していることを特徴とする
不揮発性半導体メモリ。
【請求項１９】少なくとも１つのメモリセルと、前記
少なくとも１つのメモリセルの両端にそれぞれ１つずつ
接続される２つのセレクトゲートトランジスタと、初期
電位を前記少なくとも１つのメモリセルのチャネルに供
給する第１の期間に、前記セレクトゲートトランジスタ
の一方のゲート電位を第１の電位に設定し、前記セレク
トゲートトランジスタの一方をカットオフ状態にする第
２の期間に、前記セレクトゲートトランジスタの一方の
ゲート電位を第２の電位に設定し、前記ビット線が第４
の電位のとき、前記第４の電位を前記少なくとも１つの
メモリセルのチャネルに転送し、前記ビット線が第５の
電位のとき、前記少なくとも１つのメモリセルのチャネ
ル電位を維持した後に、前記少なくとも１つのメモリセ
ルのチャネル電位をブーストする第３の期間に、前記セ
レクトゲートトランジスタの一方のゲート電位を第３の
電位に設定する制御回路とを具備し、前記第１、第２及
び第３の期間は、互いに連続しており、前記第４、第５
及び第３の電位は、第４の電位＞第３の電位＞第５の電
位なる関係を有していることを特徴とする不揮発性半導
体メモリ。
【請求項２０】少なくとも１つのメモリセルと、前記
少なくとも１つのメモリセルの両端にそれぞれ１つずつ
接続される２つのセレクトゲートトランジスタと、初期
電位を前記少なくとも１つのメモリセルのチャネルに供
給する第１の期間に、前記セレクトゲートトランジスタ
の一方のゲート電位を第１の電位に設定した後に、前記
セレクトゲートトランジスタの他方のゲート電位を前記
第１の電位に設定し、前記少なくとも１つのメモリセル
のチャネル電位をブーストする第２の期間に、前記セレ
クトゲートトランジスタの一方のゲート電位を第２の電
位に設定し、前記ビット線が第４の電位のとき、前記第
４の電位を前記少なくとも１つのメモリセルのチャネル
に転送し、前記ビット線が第５の電位のとき、前記少な
くとも１つのメモリセルのチャネル電位を維持する第３
の期間に、前記セレクトゲートトランジスタの一方のゲ
ート電位を第３の電位に設定する制御回路とを具備し、
前記第１、第２及び第３の期間は、互いに連続してお
り、前記第４、第５及び第３の電位は、第４の電位＞第
３の電位＞第５の電位なる関係を有していることを特徴
とする不揮発性半導体メモリ。
【請求項２１】少なくとも１つのメモリセルと、前記
少なくとも１つのメモリセルの両端にそれぞれ１つずつ
接続される２つのセレクトゲートトランジスタと、初期
電位を前記少なくとも１つのメモリセルのチャネルに供
給する第１の期間に、前記セレクトゲートトランジスタ
の一方のゲート電位を第１の電位に設定した後に、前記
セレクトゲートトランジスタの他方のゲート電位を前記
第１の電位に設定し、前記セレクトゲートトランジスタ
の一方をカットオフ状態にする第２の期間に、前記セレ
クトゲートトランジスタの一方のゲート電位を第２の電
位に設定し、前記ビット線が第４の電位のとき、前記第
４の電位を前記少なくとも１つのメモリセルのチャネル
に転送し、前記ビット線が第５の電位のとき、前記少な
くとも１つのメモリセルのチャネル電位を維持した後
に、前記少なくとも１つのメモリセルのチャネル電位を
ブーストする第３の期間に、前記セレクトゲートトラン
ジスタの一方のゲート電位を第３の電位に設定する制御
回路とを具備し、前記第１、第２及び第３の期間は、互
いに連続しており、前記第４、第５及び第３の電位は、
第４の電位＞第３の電位＞第５の電位なる関係を有して
いることを特徴とする不揮発性半導体メモリ。
【請求項２２】前記セレクトゲートトランジスタの一
方のゲート電位を前記第１の電位に設定することによ
り、プログラムデータに依存しない一定電位がソース線
から前記セレクトゲートトランジスタの一方を経由して
前記少なくとも１つのメモリセルに供給され、前記セレ
クトゲートトランジスタの他方のゲート電位を前記第１
の電位に設定することにより、プログラムデータに応じ
た電位がビット線から前記セレクトゲートトランジスタ
の他方を経由して前記少なくとも１つのメモリセルに供
給されることを特徴とする請求項２０又は２１記載の不
揮発性半導体メモリ。
【請求項２３】前記セレクトゲートトランジスタの一
方のゲート電位を前記第１の電位に設定することによ
り、プログラムデータに応じた電位がビット線から前記
セレクトゲートトランジスタの一方を経由して前記少な
くとも１つのメモリセルに供給され、前記セレクトゲー
トトランジスタの他方のゲート電位を前記第１の電位に
設定することにより、プログラムデータに依存しない一
定電位がソース線から前記セレクトゲートトランジスタ
の他方を経由して前記少なくとも１つのメモリセルに供
給されることを特徴とする請求項２０又は２１記載の不
揮発性半導体メモリ。
【請求項２４】前記プログラムデータに応じた電位
は、内部電源電位及び接地電位を含み、前記プログラム
データに依存しない一定電位は、前記内部電源電位以上
の電位であることを特徴とする請求項３又は１１記載の
不揮発性半導体メモリ。
【請求項２５】前記第１の電位は、内部電源電位より
も大きな値を有していることを特徴とする請求項１、
２、１６乃至２３のいずれか１項に記載の不揮発性半導
体メモリ。
【請求項２６】前記第２の電位は、内部電源電位より
も大きな値を有していることを特徴とする請求項９記載
の不揮発性半導体メモリ。
【請求項２７】前記第３の電位は、接地電位を転送で
き、内部電源電位又はクランプ電位を転送することがで
きないような値に設定されることを特徴とする請求項
１、２、１６乃至２３のいずれか１項に記載の不揮発性
半導体メモリ。
【請求項２８】前記第４の電位は、接地電位を転送で
き、内部電源電位又はクランプ電位を転送することがで
きないような値に設定されることを特徴とする請求項９
記載の不揮発性半導体メモリ。
【請求項２９】前記第１の期間において、前記少なく
とも１つのメモリセルのワード線は、前記少なくとも１
つのメモリセルのデータ状態にかかわらず、前記少なく
とも１つのメモリセルの全てをオン状態にするような電
位に設定されていることを特徴とする請求項１、２、１
６乃至２３のいずれか１項に記載の不揮発性半導体メモ
リ。
【請求項３０】少なくとも１つのメモリセルと、前記
少なくとも１つのメモリセルとビット線の間に接続され
るセレクトゲートトランジスタとを具備し、書き込み動
作の開始時に、プログラムデータにかかわらず、前記少
なくとも１つのメモリセルのチャネルに書き込み禁止電
位を供給し、この後、前記プログラムデータに応じた電
位を前記少なくとも１つのメモリセルのチャネルに供給
することを特徴とする不揮発性半導体メモリ。
【請求項３１】前記プログラムデータに応じた電位の
うち、書き込みを禁止することを示す電位は、前記書き
込み動作の開始時に前記少なくとも１つのメモリセルの
チャネルに供給された前記書き込み禁止電位よりも小さ
な値を有していることを特徴とする請求項３０記載の不
揮発性半導体メモリ。
【請求項３２】選択ワード線に対するプログラム電位
の印加は、前記少なくとも１つのメモリセルのチャネル
に前記書き込み禁止電位を供給した後に行われることを
特徴とする請求項３０記載の不揮発性半導体メモリ。
【請求項３３】メモリセルと、前記メモリセルとソー
ス線の間に接続されるセレクトゲートトランジスタとを
具備し、書き込み動作が連続する第１及び第２の期間か
らなり、各期間における前記セレクトゲートトランジス
タのゲート電位をそれぞれ第１及び第２の電位とした場
合に、第１の電位＞第２の電位なる関係が成立し、か
つ、前記第２の期間において、選択されたワード線に書
き込み電位が供給されることを特徴とする不揮発性半導
体メモリ。