KR20010030062A - 불휘발성 반도체 기억 장치 - Google Patents

Abstract

통상의 데이터 판독에 대하여 기입 검증 판독의 메모리셀 전류를 크게 함으로써, 고속 재기록을 가능하게 한 NAND형 EEPROM을 제공한다.

NAND셀은 복수개 직렬 접속된 메모리 셀 MC0 ∼ MC31과 선택 트랜지스터 SST, GST에 의해 구성된다. 데이터 기입 시, 선택 블록의 선택 워드선에는 기입 전압 Vpgm을 제공하고, 비선택 워드선에는 패스 전압 Vpass2를 제공하여 선택 메모리셀에서 플로팅 게이트에 전류 주입시킨다. 데이터 기입 후의 검증 판독 동작에서는 선택 워드선에 검증 판독 전압, 비선택 워드선에는 패스 전압 Vpass3은 통상의 데이터 판독 시에 비선택 워드선에 제공하는 패스 전압 Vpass1보다 높은 값으로 설정된다.

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY}

본 발명은 전기적 재기입 가능한 복수의 메모리셀을 접속하여 메모리셀 유닛을 구성하는 불휘발성 반도체 기억 장치(EEPROM)에 관한 것이다.

전기적 재기입을 가능하게 한 EEPROM으로서, 종래에서부터 NAND형 EEPROM이 알려져 있다. NAND형 EEPROM 중 하나의 메모리셀은 반도체 기판 상에 절연막을 통하여 플로팅 게이트(전하 축적층)와 제어 게이트가 적층된 FETMOS 구조를 갖는다. 여러개의 메모리셀은 인접하는 것끼리 소스·드레인을 공유하는 형태로 직렬 접속되어 NAND형 메모리셀 유닛(이하, 단순히 NAND 셀이라 함)을 구성한다. 이러한 NAND 셀이 매트릭스 배열되어 메모리셀 어레이가 구성된다.

메모리셀 어레이의 열 방향으로 배열하는 NAND 셀의 일단측의 드레인은 선택 게이트 트랜지스터를 통하여 비트선에 공통 접속되며, 타단측 소스는 선택 게이트 트랜지스터를 통하여 공통 소스선에 접속된다. 메모리셀 트랜지스터의 워드선 및 선택 트랜지스터의 게이트 전극은 메모리셀 어레이의 행 방향으로 각각 워드선(제어 게이트선) 선택 게이트선으로서 공통 접속된다.

이러한 NAND형 EEPROM은 예를 들면 다음과 같은 문헌 ①, ②에 의해 알려지고 있다.

① K. -D. Suh et al. . "A 3. 3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme," IEEE J. Solid-State Circuits. Vol. 30, pp. 1149-1156, Nov. 1995

② Y. Iwata et al. , "A 35ns Cycle Time 3. 3V Only 32Mb NAND Flash EEPROM. " IEEE J. Solid-State Circuits, Vol. 30. pp. 1157-1164, Nov. 1995.

도 14는 NAND셀형 EEPROM의 메모리셀 어레이 중 하나의 NAND 셀 블록의 구성을 나타내고 있다. 여러개의 메모리셀 M은 이들의 소스, 드레인을 인접하는 것끼리 공유하는 형태로 직렬 접속되어 NAND셀이 구성된다. NAND 셀의 일단은 선택 트랜지스터 S1을 통하여 비트선 BL에 타단은 선택 트랜지스터 S2를 통하여 공통 접지선에 접속된다. 도면의 가로 방향으로 베열한 메모리셀 M의 제어 게이트는 공통으로 워드선 WL에 접속된다. 선택 트랜지스터 S1, S2의 게이트도 마찬가지로 선택 게이트선 SSL, GSL에 공통 접속된다. 하나의 워드선에 의해 구동되는 NAND셀의 범위가 NAND 셀 블록을 구성하고 있다.

통상, 이와 같은 NAND셀 블록이 비트선 방향으로 여러개 배치되어 메모리셀 어레이가 구성된다. 각 NAND셀 블록은 데이터 소거의 최소 단위가 되어 소위 일괄 소거가 행해진다. 또한 NAND셀 블록 내 중 하나의 선택된 워드선에 따르는 메모리셀 열은 1페이지라고 불리고, 1페이지가 데이터 판독 및 기입의 단위가 된다.

메모리셀 M은 예를 들면 n 채널의 경우, 플로팅 게이트에 전자가 주입된 임계치가 플러스인 상태(E 타입 상태)와, 플로팅 게이트의 전자가 방출된 임계치가 마이너스인 상태(D 타입 상태)를 이치에 대응시킴으로써 데이터 기억을 행한다. 예를 들면, D 타입 상태가 "1" 데이터의 보유 상태(소거 상태), E 타입 상태가 "0" 데이터 보유 상태(기입 상태)와 같이 정의된다. 또한, "l" 데이터를 보유하고 있는 메모리셀의 임계치를 플러스 방향으로 시프트시켜서 "0" 데이터를 보유한 상태로 이행시키는 동작이 「기입 동작」, "0" 데이터를 보유하고 있는 메모리셀의 임계치를 마이너스 방향으로 시프트시켜서 "1" 데이터를 보유한 상태로 이행시키는 동작이 「소거 동작」과 같이 정의된다. 이 명세서에서는 이하의 설명을 이 정의에 따라서 행한다.

도 15는 메모리셀 어레이가 선택된 NAND셀 블록에서의 데이터 소거, 판독 및 기입 동작의 각 부 전압 관계를 나타내고 있다. 소거 동작에서는 선택된 NAND셀 블록의 전 워드선을 0V, 선택 게이트선 SSL, GSL 및 비트선 BL을 플로팅(F)로 하고, 메모리셀의 P형 웰에 높은 플러스의 소거 전압 Vera(예를 들면, 3㎳, 21V의 소거 펄스)를 제공한다. 그 결과, 선택 블록에서는 웰과 워드선 간에 소거 전압이 걸리고, 플로팅 게이트의 전자가 FN 터널 전류에 의해 웰에 방출된다. 이에 따라, 그 NAND셀 블록 내의 메모리셀은 "1"의 소거 상태가 된다.

이 때, 비선택의 NAND셀 블록에서는 플로팅 상태의 워드선과 웰과의 용량 커플링에 의해, 소거 펄스의 영향을 받지 않는다. 커플링비는 플로팅 상태의 워드선에 접속되는 용량으로부터 계산된다. 실제로는 폴리실리콘의 워드선과 셀 영역의 P 웰과의 용량이 전체 용량에 대하여 지배적이고, 실측 결과에서 구한 커플링비는 약 0.9로 크고, 이것이 FN 터널 전류가 흐르는 것을 방해한다. 소거 검증은 선택 블록 내의 모든 메모리셀의 임계치 전압이 예를 들면 -1V 이하가 되는지의 여부가 판정된다.

데이터 판독 동작은 선택 워드선에 0V, 비선택 워드선 및 선택 게이트선에 일정한 중간 전압 Vread(임계치에 상관없이, 채널을 도통시키는데 필요한 전압)를 제공하고, 선택된 메모리셀의 도통의 유무에 의한 비트선 BL의 전위 변화를 판독함으로써 행해진다.

데이터 기입 동작은 선택 워드선에 플러스의 높은 기입 전압 Vpgm, 비선택 워드선에는 중간 전압 Vpass, 비트선측의 선택 게이트선 SSL에 Vcc, 공통 소스선측의 선택 게이트선 GSL에 Vss=0V를 제공하고, "0"을 기입해야 하는 비트선 BL에 vss, 기입 금지된(즉, "1"의 소거 상태로 유지해야 함) 비트선 BL에 Vcc를 제공함으로써 행해진다. 이 때, Vss가 제공된 비트선에 연결되는 선택 메모리셀에서는 채널 전위가 Vss에 유지되고, 제어 게이트와 채널 간의 큰 전계가 걸려서, 채널로부터 플로팅 게이트에 터널 전류에 의한 전자 주입이 생긴다. 동일 비트선에 연결되는 Vpass가 제공된 다른 비선택 메모리셀에서는 기입에 충분한 전계가 걸리지 않고 기입은 행해지지 않는다.

Vcc가 주어진 비트선에 따르는 메모리셀에서는 NAND 셀의 채널은 Vcc 또는 Vcc-Vth(Vth는 선택 트랜지스터의 임계치 전압)에 예비 충전되어 선택 트랜지스터가 차단한다. 그리고 제어 게이트에 기입 전압 Vpgm 및 중간 전압 Vpass가 제공되면, 플로팅으로 되어 있는 NAND 셀의 채널과, Vpgm 또는 Vpass가 제공된 제어 게이트와의 용량 결합에 의해 채널 전위는 상승하여 전자 주입이 발생한다.

이상과 같이 하여, Vss가 주어진 비트선과 Vpgm이 제공된 선택 워드선의 교차부의 메모리셀로만 전자 주입이 행해지고 "0" 기입이 이루어진다. 선택 블록 내의 기록 금지의 메모리셀에서는 상술된 바와 같이 채널 전위가 워드선과 채널과의 용량 결합에 의해서 결정되기 때문에 기입 금지 전압을 충분히 높게 하기 위해서는 채널의 초기 충전을 충분히 행하는 것 또한 워드선과 채널 간의 용량 커플링비를 크게 하는 것이 중요해진다.

워드선과 채널 간의 커플링비 B는 B=Cox/(Cox+Cj)에 의해 산출된다. 여기서, Cox, Cj는 각각 워드선과 채널 간의 게이트 용량의 총합, 메모리셀 트랜지스터의 소스 및 드레인의 접합 용량의 총합이다. 또한, NAND 셀의 채널 용량이란, 이들 게이트 용량의 총합 Cox와 접합 용량의 총합 Cj의 합계가 된다. 또한, 그 외의 용량인 선택 게이트선과 소스의 오버랩 용량이나 비트선과 소스 및 드레인과의 용량 등은 전 채널 용량에 비하여 매우 작기 때문에 여기서는 무시하고 있다.

이상으로 설명한 NAND형 EEPROM에서의 스케일링의 문제를, 도 16을 참조하여 다음에 설명한다. 도 16은 NAND셀 내의 메모리셀수와, 1비트당 실효적인 메모리셀 면적/1개의 메모리셀 면적의 비의 관계를 메모리 용량을 파라미터로서 나타내고 있다. NAND형 EEPROM의 특징은 2개의 선택 게이트 트랜지스터와 비트선 및 소스선의 컨택트를 복수의 메모리셀에서 공유시킴으로써 결과적으로 실효적인 메모리셀 사이즈를 작게 할 수 있다고 하는 점에 있다.

0.4㎛ 룰의 64M 비트 NAND형 EEPROM의 경우, NAND셀 내의 메모리셀수는 16개이고, 1비트당 실효적인 메모리셀 면적/1개의 메모리 셀 면적비는 도 16에 도시한 바와 같이 1.20이었다. 0.25㎛룰의 256M비트 NAND형 EEPROM에서는 NAND셀 내의 메모리셀수가 동일한 16개라고 하면, 1비트당 실효적인 메모리셀 면적/1개의 메모리셀 면적비는 1.26이 된다. 또한, 0.13㎛ 룰의 1G가 되면, 동일한 16개의 메모리셀수로서 이 비는 1.33이 되는 것이 예측된다.

이와 같이 미세화와 용량 증대에 따라서, 실효적인 메모리셀 면적의 실제의 메모리셀 면적에 대한 비가 커지는 이유는 디자인 룰에 맞춰서 워드선 피치(워드선 폭+스페이스)는 축소할 수 있지만, 오버헤드가 되는 선택 트랜지스터와 비트선 및 소스선의 컨택트 면적의 축소가 곤란해지기 때문이다. 이것은 미소 컨택트 등의 가공 프로세스의 곤란성도 있지만, 기입 동작에 대한 마진을 확보하기 위해서 축소화가 제한된다고 하는 디바이스 설계 상의 이유도 있다. 어떻든 NAND셀 내의 메모리셀수를 16개로 한정한 경우, 실효적인 메모리셀 사이즈는 64M비트를 기준으로 해서 256M비트에서는 5%(1. 12/1. 20=1. 05), 1G비트에서는 11%(1. 33/1. 20=1. 11) 증대한다.

이에 대하여, 1G비트 NAND형 EEPROM의 NAND셀 내의 메모리셀수를 32개로 하면, 1비트당 실효적인 메모리셀 면적/1개의 메모리셀 면적의 비는 1. 17에까지 적어지며 칩 사이즈는 88%가 된다. 단지 이것은 메모리 셀 어레이의 칩 점유율을 모두 60%로 가정한 경우이다. 그러나, NAND셀 내의 메모리셀수를 늘리는 것은 다른 문제를 초래한다.

제1 문제는 데이터 일괄 소거의 블록 사이즈가 배증하는 것이다. 그러나 이것은 주요하게는 사양 상 문제가 되는 것으로 해결 가능하다. 예를 들면, 30만화소의 디지털 카메라의 1쇼트에 필요한 용량은, 약 0.5M비트이고, 16k 바이트의 블록 4개분에 상당한다. 그러나, 130만화소 혹은 200만화소와 디지털 카메라의 용량이 증대하면, 블록 사이즈를 16k바이트로 고정한 경우에는 1쇼트에 필요한 블록수가 증가한다. 이 블록수의 증가는 l 쇼트의 재기록 스피드를 지연시키는 문제로 이어진다. 따라서, EEPROM은 그 대용량화에 따라 어느 정도 북사이즈를 증가시키는 것이 바람직한 경우도 있다.

제2 문제는 메모리셀수의 배증에 의해 메모리셀 전류가 반감하는 것이다. 메모리셀 전류가 반감하면, 판독 시의 비트선 감지 시간 즉, 워드선 선택 시에서부터 감지 증폭기 활성화까지의 시간이 배증한다. NAND셀 내의 메모리셀수를 16개로 하면, 1G 비트의 경우. 비트선 용량 3. 4㎊, 비트선 진폭 0. 7V, 메모리 셀 전류 0. 5㎂가 예정되어 있고 이 경우 비트선 감지 시간은 4. 76㎲가 된다. 가령 비트선 용량이 변하지 않은 조건으로, NAND셀 내의 메모리셀수를 16개에서 32개로 증가시키면, 비트선 감지 시간은 9. 52㎲가 된다.

비트선 감지 시간의 증가는 단순하게 랜덤 판독 시간을 증가시키는 것뿐만아니라, 기입 시간을 증가시키는 원인이 된다. 랜덤 판독 시간의 사양은 커맨드 및 어드레스 입력의 시간, 워드선 선택 시간, 데이터 출력 시간 및 이들의 마진이 비트선 감지 시간에 더해져서, 통상, 비트선 감지 시간의 2배 정도가 된다. NAND셀 내의 메모리셀 수 16개로 설계하면, 랜덤 판독 시간은 10㎲로 받아들여진다. 기입 펄스는 약 20㎲이기 때문에, 기입의 사이클 시간은 약 30㎲(10㎲+20㎲)가 된다. 따라서, 기입 사이클수 6회에 기입이 종료하는 경우, 기입 시간은 30㎲×6=180㎲가 된다. 그러나, NAND셀 내의 메모리셀 수 32개로 설계하면, 랜덤 판독 시간은 20㎲가 되기 때문에 기입 사이클 시간은 약 40㎲가 되며 기입 시간은 40㎲×6=250㎲가 된다.

따라서, 기입 시간을 사양으로 200㎲라고 정한 경우에는 기입 사이클을 5회 또는 그 이하로 받아들여야만 한다. 그 때문에 메모리셀의 커플링비의 변동을 억제한다고 하는 프로세스 상의 부담이 커진다. 프로세스의 향상을 기대할 수 없다고 한다면, 예를 들면 기입 시간의 사양을 200㎲ 내지 300㎲로 완화해야만 한다. 이것은 NAND형 EEPROM의 고속 재기입과 같은 특징을 늘리는 데에 있어서 큰 장해가 된다.

NAND형 EEPROM은 NOR형 EEPROM과 같은 열 전자 주입에 의한 기입, 대역 간 터널링을 이용한 소스측에서의 소거와 달리, 채널 전면의 FN 터널링에 의한 데이터 재기입을 행한다. 이 때문에, 동시에 다수의 메모리셀의 재기록을 할 수 있다. 따라서, 기입의 페이지 사이즈를 512 바이트로부터 1k바이트, 또한 2k 바이트로 증가시킴에 따라서, 기입의 데이터 로드의 시간을 무시하면, 기입의 처리량은 2배, 4배로 하는 것이 가능하다. NAND형 EEPROM은 이 고속 재기입의 특징을 살림으로써, 음성(Voice Recoder), 화상(Digital Stil1 Camera), 오디오, 동화상과 그 응용 분야가 넓어지고 있다. 그러나, 셀 전류의 반감에 의해 데이터 기입 후의 검증 판독이 지연되며, 그 결과 페이지 기입의 속도가 지연되면, NAND형 EEPROM의 응용 범위가 제한되게 된다.

또, 랜덤 판독 시는 예를 들면, 10㎲ 내지 20㎲로 증대해도 그만큼 문제가 되지 않는다. 이것은 NAND형 EEPROM이 랜덤 비트 처리를 지향하는 디바이스가 아니라, 블록 데이터 처리를 지향하는 디바이스로, 두출(頭出)의 속도는 그다지 문제가 되지 않는다. 예를 들면, 16페이지 하나의 데이터를 판독하는 경우, 최초의 1페이지째의 판독에는 두출 시간으로서 랜덤 판독의 시간이 걸린다. 그러나, 2페이지째 이후는 예를 들면 시퀀셜·페이지 판독(전 페이지의 직렬 판독을 행하고 있는 동안에 다음 페이지의 감지 동작을 병행시키는 모드)을 실행하면, 페이지의 전환으로 랜덤 판독의 시간은 더해지지 않기 때문이다.

본 발명은 상기 사정을 고려하여 이루어진 것으로, 통상 데이터 판독에 대하여 기입 검증 판독의 메모리셀 전류를 크게 함으로써, 고속 재기입을 가능하게 한 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 하고 있다.

본 발명은 보다 구체적으로는 NAND셀의 메모리셀수를 많게 하여 1비트당 실효적인 메모리셀 면적을 작게 한 경우에, 기입 속도의 열화를 억제하도록 한 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.

본 발명에 따른 불휘발성 반도체 기억 장치는, 전기적 재기입 가능한 메모리셀이 여러개씩 메모리셀 유닛을 포함하여 매트릭스 배열된 메모리셀 어레이와, 어드레스를 디코드하여 상기 메모리셀 어레이의 메모리셀을 선택하는 디코드 회로와, 상기 메모리셀 어레이로부터의 판독 데이터를 검지하고, 상기 메모리셀 어레이로의 기입 데이터를 래치하는 감지 증폭기 회로와, 상기 디코드 회로에 의해 선택된 메모리셀 유닛 중 선택된 메모리셀의 데이터 판독을 행하는 판독 제어 수단과, 상기 디코드 회로에 의해 선택된 메모리셀 유닛 중 선택된 메모리셀에 기입용 전압을 제공하여 데이터 기입을 행하는 기입 제어 수단과, 이 기입 제어 수단에 의한 데이터 기입 상태를 확인하기 위해서, 선택된 메모리셀에 대하여 그 도통 시의 메모리셀 전류가 상기 판독 제어 수단에 의한 데이터 판독 시에 비하여 커지는 바이어스 조건으로 데이터 판독을 행하는 기입 검증 판독 제어 수단을 포함하는 것을 특징으로 한다.

보다 구체적으로 본 발명에 따른 불휘발성 반도체 기억 장치는 워드선에 의해 구동되는 전기적 재기입 가능한 메모리셀이 여러개씩 비트선에 직렬 접속되어 NAND형 메모리셀 유닛을 포함하여 매트릭스 배열된 메모리 셀 어레이와, 어드레스를 디코드하여 상기 메모리셀 어레이의 워드선 및 비트선을 선택하는 디코드 회로와, 상기 메모리셀 어레이의 비트선에 판독되는 데이터를 검지하고, 상기 메모리셀 어레이로의 기입 데이터를 래치하는 감지 증폭기 회로와, 상기 디코드 회로에 의해 선택된 NAND형 메모리셀 유닛 중 선택된 워드선에 판독용 전압을 제공하여, 비선택 워드선에 메모리셀을 도통시키는 제1 패스 전압을 제공하고 데이터 판독을 행하는 판독 제어 수단과, 상기 디코드 회로에 의해 선택된 NAND형 메모리셀 유닛 중 선택된 워드선에 기입용 전압을 제공하여, 비선택 워드선에 상기 기입용 전압보다 낮은 제2 패스 전압을 제공하여 데이터 기입을 행하는 기입 제어 수단과, 이 기입 제어 수단에 의한 데이터 기입 상태를 확인하기 위해서, 선택된 NAND형 메모리셀 유닛 중 선택된 워드선에 검증 판독용 전압을 제공하여, 비선택 워드선에 메모리셀을 도통시키는 제3 패스 전압을 제공하여, 선택된 NAND형 메모리 셀 유닛의 도통 시의 전류가 상기 판독 수단에 의한 데이터 판독 시에 비교하여 커지는 조건으로 데이터 판독을 행하는 기입 검증 판독 제어 수단을 포함하는 것을 특징으로 한다.

상기 기입 검증 판독 제어 수단은 다른 관점에서 말하면, 선택된 NAND형 메모리셀 유닛 중 선택된 워드선에 검증 판독용 전압을 제공하고, 비선택 워드선에 메모리셀을 도통시키는 제3 패스 전압을 제공하여, 비선택 워드선에 의해 구동되는 메모리셀의 컨덕턴스가 데이터 판독 시에 비교하여 커지는 조건으로 데이터 판독을 행하는 것이다.

또한 본 발명에 있어서, 상기 메모리셀 어레이 중 워드선을 공통으로 하는 NAND형 메모리 셀 유닛의 범위를 데이터 소거의 최소 단위인 셀 블록으로 하여, 선택된 셀 블록의 기판 영역에 소거용 전압을 제공하여 그 셀 블록 내의 전 메모리셀의 데이터를 일괄 소거하는 데이터 소거 제어 수단을 포함하는 것으로 할 수 있다.

본 발명에 있어서 바람직하게는, 제2 및 제3 패스 전압은 제1 패스 전압보다 높은 값으로 설정된다. 제2 패스 전압과 제3 패스 전압은 같아도 되고 달라도 된다.

또한 본 발명에 있어서, 통상 NAND형 메모리셀 유닛은 복수의 메모리셀의 일단과 비트선 간에 제1 선택 게이트선에 의해 구동되는 제1 선택 트랜지스터를 포함하고, 타단과 공통 소스선 간에 제2 선택 게이트선에 의해 구동되는 제2 선택 트랜지스터를 포함하는 것으로 한다. 이 경우, 판독 제어 수단에 의한 데이터 판독 시, 선택된 NAND형 메모리셀 유닛의 제1 및 제2 선택 게이트선에 제1 패스 전압이 제공되고, 기입 검증 판독 제어 수단에 의한 기입 검증 판독 시, 선택된 NAND형 메모리셀 유닛의 제1 및 제2 선택 게이트선에 제1 또는 제3 패스 전압이 제공된다.

또한 본 발명에서, (a) 기입 동작에 있어서 비선택 워드선에 주어진 제2 패스 전압은 기입 동작 종료에 의해 일단 접지 전위에 리세트되어, 계속해서 기입 검증 판독 동작에 있어서 그 비선택 워드선에 제3 패스 전압이 제공되도록 해도 되고 혹은 (b) 기입 동작에 있어서 비선택 워드선에 제공된 제2 패스 전압은 기입 동작 종료에 의해 리세트되지 않고 기입 검증 판독 동작에 있어서 계속해서 상기 비선택 워드선에 제공되도록 해도 된다.

본 발명에 따르면, 기입 검증 판독 시에 통상의 데이터 판독 시와 비교하여 큰 메모리셀 전류를 흘릴 수 있는 바이어스 조건으로 함으로써, 메모리셀 어레이의 용량을 크게 했을 때의 데이터 기입 시간의 증대를 억제할 수 있어 EEPROM의 고속 재기입을 실현할 수 있다.

보다 구체적으로 본 발명에 따르면, NAND형 EEPROM에서 NAND형 메모리셀 유닛(이하, 단순히 NAND 셀이라 함) 내의 메모리셀수를 증가하여 1비트당 메모리셀 면적을 삭감한 경우에 효과적이다. 이 경우, 메모리셀 전류의 감소에 의한 재기입 속도의 열화를 기입 검증 판독 동작에 있어서 통상의 판독 시에 비하여 메모리셀 전류가 커지는 조건으로 함으로써 보상할 수 있다. 이에 따라, NAND형 EEPROM의 비트 비용의 삭감과 고속 재기입 성능의 양립을 도모할 수 있다.

또한, 기입 검증 판독 시에 비선택 워드선에 제공하는 패스 전압을 통상의 판독 시간보다 높게 함으로써, 메모리셀 전류가 증대하지만, 이것은 기입 마진을 넓히는 것으로도 된다. 즉. 기입 상태는 기입 검증 판독 시에 선택 워드선에 제공하는 검증 판독 전압을 넘는 임계치 전압이 되는 것이다. 따라서, 기입 검증 판독 시에 큰 메모리셀 전류를 흘려서 "0", "1" 판정을 행함으로써, 검증 판독 전압에 대하여 임계치 전압이 십분 큰 상태를 기입으로 판정하는 것으로 이루어지기 때문에 임계치 전압 마진을 확대하고 신뢰성을 높인다고 하는 효과가 얻어진다.

도 1은 본 발명의 실시예에 따른 NAND형 EEPROM의 메모리셀 어레이의 등가 회로도.

도 2는 동메모리셀 어레이의 배치도.

도 3은 도 2의 A-A' 단면도.

도 4는 도 2의 B-B' 단면도.

도 5는 동NAND형 EEPROM의 블록 구성을 나타낸 도면.

도 6은 동NAND형 EEPROM의 감지 증폭기 구성을 나타낸 도면.

도 7은 동NAND형 EEPROM의 데이터 소거 동작의 바이어스 관계를 나타낸 도면.

도 8은 동NAND형 EEPROM의 데이터 기입 동작의 바이어스 관계를 나타낸 도면.

도 9는 도 8의 바이어스 관계를 메모리셀 어레이 상에서 나타낸 도면.

도 10은 동NAND형 EEPROM의 기입 후의 검증 판독 동작의 바이어스 관계를 나타낸 도면.

도 11은 바이어스 관계를 메모리셀 어레이 상에서 나타낸 도면.

도 12는 동NAND형 EEPROM의 데이터 판독 동작의 바이어스 관계를 나타낸 도면.

도 13은 도 12의 바이어스 관계를 메모리셀 어레이 상에서 나타낸 도면.

도 14는 종래의 NAND형 EEPROM의 메모리셀 어레이를 나타낸 도면.

도 15는 종래의 NAND형 EEPROM의 데이터 소거, 판독 및 기입의 바이어스 관계를 나타낸 도면.

도 16은 NAND형 EEPROM의 NAND셀 내 메모리셀수와 1비트당 실효적 메모리셀 면적과의 관계를 나타내는 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : NAND셀 블록

MC : 메모리셀 트랜지스터

SST, GST : 선택 트랜지스터

WL : 워드선

BL : 비트선

SL : 소스선

SSL. GSL, STL : 선택 게이트선

51 : 메모리셀 어레이

52 : 로우 디코더

53 : 감지 증폭기 회로

54 : 컬럼 디코더

55 : 컬럼 게이트

56 : 승압 회로

57 : 제어 회로

도 1은 본 발명의 실시예에 따른 NAND형 EEPROM의 메모리셀 어레이 중 하나의 NAND셀 블록(1)의 등가 회로를 나타내고 있다. 이 예에서는, 비트선 BL의 갯수로서 528바이트[(512+16)×8=4224개]를 예로 들어 나타내고 있다. 이 실시예에서는 1 NAND셀은 32개의 메모리셀 트랜지스터 MC0 ∼ MC31에 의해 구성되고 있다. 메모리셀 트랜지스터 MC0 ∼ MC31은 비트선 BL과 소스선 SL 간에 직렬 접속된다. 비트선 BL과 메모리 트랜지스터 MC0 간에는 선택 트랜지스터 SST가 설치되며, 소스선 SL과 메모리셀 트랜지스터 MC31 간에도 마찬가지로 선택 트랜지스터 GST가 설치되고 있다.

도 2는 NAND 셀 블록(1)의 레이아웃으로, 도 3 및 도 4는 각각, 도 2의 A-A', B-B', 단면을 나타내고 있다. p형 실리콘 기판(10)의 메모리셀 어레이 영역에는 n형 웰(11)이 형성되며, 이 n형 웰(11) 내에는 p형 웰(12)이 형성되고, 이 p형 웰(12)에는 소자 분리 절연막(13)에 의해 소자 영역이 구획지어져 있다. 소자 영역에 터널 산화막(14)을 통하여 플로팅 게이트(15)가 각 메모리셀 트랜지스터마다 형성되며, 이 위에 층간 게이트 절연막(16)을 통하여 제어 게이트(17)가 형성되고 있다.

제어 게이트(17)는 도 2에 도시한 바와 같이 행 방향으로 연속적으로 배치되며, 이것이 워드선 WL(WL0, WL1, …, WL31)이 된다. 제어 게이트(17)를 마스크로하여 이온 주입을 행함으로써, 소스, 드레인 확산층(21)이 형성되고 있다. 도 3에서는 선택 트랜지스터 SST, GST는 메모리셀 트랜지스터 MC와 마찬가지의 구조로서 나타내고 있지만, 도 4의 단면에 대응하는 단면에서는, 플로팅 게이트(15)에 대응하는 층과 제어 게이트(17)에 대응하는 층이 소정 개소로 공통 접속되어 연속적으로 배치되어 선택 게이트선 SSL, STL이 된다. 소스측의 선택 트랜지스터 GST도 마찬가지로, 그 게이트는 연속적으로 배치되어 선택 게이트선 GSL이 된다. 여기서, 선택 트랜지스터 SST, GST와 메모리셀 트랜지스터 MC와는 게이트 산화막 두께를 다르게 해도 된다.

페이지 기입/판독 기능을 갖는 NAND형 EEPROM으로서의 전체 블록 구성은 도 5와 같아진다. 도시한 바와 같이, 메모리셀 어레이(51)와, 외부에서 입력된 어드레스에 기인하여 메모리셀 어레이(51)의 워드선을 선택 구동하는 로우 디코더(52)와, 메모리셀 어레이(51)의 비트선 BL에 접속되는 입출력 데이터의 래치 기능을 갖는 감지 증폭기 회로(53)를 갖는다. 감지 증폭기 회로(53)에는 컬럼 게이트(55)가 접속되어, 컬럼 디코더(54)에 의해 외부에서 입력된 어드레스에 기인하여 컬럼 게이트(55)를 제어함으로서 대응하는 비트선 및 감지 증폭기 회로가 선택된다.

감지 증폭기 회로(53)는 컬럼 게이트 S5를 통하여 데이터 입출력(I/O) 버퍼(58)에 접속된다. 기입 동작이나 소거 동작에 필요한 고전압을 공급하기 위해서 승압 회로(56)가 설치되며 또한 메모리셀 어레이(51)로의 데이터 기입, 소거 및 판독의 제어 신호를 생성하여 칩 내부를 제어함과 함께 외부와의 인터페이스를 취하기 위한 제어 회로(57)가 설치되고 있다.

로우 디코더(52)는 데이터의 기입 시, 소거 시 및 데이터의 판독 시에 각각 어드레스 신호에 기초하여 복수의 워드선 WL을 선택 구동하는 것으로, 그 워드선 드라이버에는 소요의 전압이 공급된다. 감지 증폭기 회로(53)는 판독 시에 비트선 데이터를 감지하는 기능, 기입 시에 외부에서부터 로드되는 데이터를 보유하는 데이터 래치 기능, 기입 및 소거 시에 비트선 BL에 대하여 소요의 전압을 각각 선택적으로 공급하는 기능을 갖는다.

제어 회로(57)에는 NAND셀에 대한 소거/소거 검증, 기입/기입 검증, 및 판독 동작을 제어하기 위한 시퀀스 제어 수단(예를 들면 프로그래머블 논리 어레이)이 포함되고 있다.

도 6은 감지 증폭기 회로(53) 내 중 하나 감지 증폭기의 구성을 나타내고 있다. 감지 증폭기는 역병렬로 접속된 인버터 I1, I2에 의해 구성된 데이터 래치 회로(61)를 주체로 한다. 이 래치 회로(61)의 노드 Q, Qb는 각각 NMOS 트랜지스터 M5, M6을 통하여 감지용 NMOS 트랜지스터 M7의 드레인에 접속되어 있다. 감지용 NMOS 트랜지스터 M7의 소스는 접지되고 있고, 그 게이트가 감지 노드 Nsense이다. 감지 노드 Nsense는 트랜스퍼 게이트 NMOS 트랜지스터 M3 및 M1을 통하여 비트선 BLi에 접속되어 있다. NMOS 트랜지스터 M1은 데이터 소거 시의 버퍼용 고내압 트랜지스터이다.

또한, 래치 회로(61)의 노드 Q는 기입 데이터를 비트선 BLi에 전송하기 위한 NMOS 트랜지스터 M2를 통하여 NMOS 트랜지스터 M1에 접속되어 있다. 래치 회로(61)의 노드 Q, Qb는 또한 각각 컬럼 선택 NMOS 트랜지스터 M8, M9를 통하여 데이터 버퍼에 접속된다. 감지 노드 Nsense에는 이것을 프리차지하기 위한 NMOS 트랜지스터 M4가 설치되어 있다.

다음에, 이 실시예에 따른 NAND형 EEPROM의 데이터 소거, 기입 및 판독의 동작을 순차 설명한다.

도 7은 데이터 소거 동작에서의 각 부의 바이어스 전압 관계를 나타내고 있다. 이 실시예의 NAND형 EEPROM에서는 1NAND 셀 블록 소거 단위가 된다. 소거 동작이 개시되면, 소거하는 선택 블록의 전 워드선 WL0 ∼ WL31에는 Vss(-0V)가 인가되며, 비선택 블록의 전 워드선 WL0 ∼ WL31 및 선택 게이트선 SSL, GSL은 플로팅 상태가 된다. 이 상태에서 메모리셀 어레이의 P 웰(P-well)에 소거 전압 Vera(=20V)가 인가된다.

이 때, 비선택 블록의 워드선 WL0 ∼ WL31 및 선택 게이트선 SSL, GSL은 P웰과의 용량 결합에 의해, α×Vera에 승압된다. α는 약 0. 9이기 때문에 18V 정도까지 오른다. 또한, 비트선 BL0, BL1 및 소스선 SL은 P 웰과 비트선 컨택트부의 n⁺형 확산층 및 소스선 SL부의 n⁺형 확산층과의 PN 접합이 순 바이어스 상태가 되어, Vera-Vf까지 상승한다. Vf는 PN 접합의 빌트인·포텐셜이고, 약 0. 7V이기 때문에 비트선 BL0, BL1 및 소스선 SL은 약 19. 3V 정도가 된다. 따라서, 비선택 블록의 워드선 WL0 ∼ WL31에 따른 메모리셀 트랜지스터에서는 소거 동작은 발생하지 않는다.

선택 블록의 워드선 WL0 ∼ WL31에 따른 메모리셀 트랜지스터에서는 기판 영역에 Vera, 제어 게이트에 Vss가 인가되고 있기 때문에, 플로팅 게이트의 전자는 터널 전류에 의해 기판 영역(P 웰)으로 방출되며 메모리셀 트랜지스터의 기억 데이터는 일괄 소거된다.

도 8은 데이터 기입 동작에서의 각 부의 바이어스 전압 관계를 나타내고 있다. 도 8에서는 위의 설명에서 일괄 소거된 선택 블록 내의 워드선 WL17에 대하여 기입을 행하는 경우를 나타내고 있다. 또한, 비트선 BL0에서는 "0" 데이터 기입을 행하여, 비트선 BL1에서는 "1" 데이터 기입(즉, "1" 데이터의 소거 상태를 유지하는 기입 금지)을 행하는 경우를 상정하고 있다.

이 경우, 도 9는 도 1 중 2개의 비트선 BL0, BL1만 추출하여 전압 관계를 나타낸 것이다.

이 데이터 기입에서는 우선 비트선 BL0, BL1에 각각 기입용 접지 전위 Vss, 기입 금지용 전원 전위 Vcc(=3. 3V)가 제공된다. 그 후 소스선측의 선택 게이트선 GSL은 Vss에 유지한 채로, 다른 워드선 및 선택 게이트선에 Vcc에서 겨우 승압된 패스 전압 Vpass1(약 3. 5V 정도)가 제공된다. 이에 따라, 비트선 BL0으로 연결되는 NAND셀 채널에는 기입을 위한 Vss가 전달된다. 비트선 BL1로 연결되는 NAND셀 채널에는 기입 금지를 위한 Vcc가 전달되지만, 그 채널 전위가 Vpass1-Vth(선택 트랜지스터 혹은 메모리셀 트랜지스터의 임계치 전압 내 높은 임계치 전압)만큼 저하한 값까지 상승하면 선택 트랜지스터 SST는 오프가 되어 채널은 플로팅이 된다.

이 상태에서 다음에, 선택 NAND셀 블록의 워드선 내, 기입을 행하지 않은 비선택 워드선 WL0 ∼ WL16 및 WL18 ∼ WL31에는 패스 전압 Vpass1보다 높은 패스 전압 Vpass2(약 8 ∼ 10V)가 기입을 행하는 선택 워드선 WL17에는 더 높은 기입 전압 Vpgm(약 16V)이 각각 인가된다. 드레인측 선택 게이트선 SSL은 Vpass1그대로 유지한다.

이 때, 선택 NAND셀 블록 내의 비트선 BL1측의 채널 영역은 초기 상태의 Vpass1-Vth에서 Vpass2 및 Vpgm로 상승하는 워드와의 용량 결합에 의해, β×(Vpass2-Vpass1)+(Vpass1-Vth)까지 상승한다. 기입 전압 Vpgm이 제공하는 워드선 1개에 대하여, 패스 전압 Vpass2가 제공되는 워드선수는 31개이기 때문에 거의 Vpass2에 의해 결정되는 상술한 채널 전위가 된다. 여기서 β는 워드선과 채널 영역의 용량 커플링비이며 약 0.5이다.

한편, Vss가 제공된 비트선 BL0측에서는 비트선 BL0으로부터 전달되는 Vss에 의해, 선택된 메모리셀 트랜지스터 MC170의 채널까지 Vss가 전해지고 있다. 이 결과, 기입 전압 Vpgm이 제공된 선택 워드선 WL17에서 구동되는 메모리셀 트랜지스터 MC170에서는 터널 주입에 의한 기입 동작이 발생한다. 동일 비트선 BL0에 따른 다른 메모리셀에서는 큰 전계가 걸리지 않고 기입은 생기지 않는다.

데이터 기입 시의 드레인측 선택 게이트선 SSL에 제공하는 패스 전압 Vpass1의 레벨은 기입 금지의 NAND 셀 채널에 대한 예비 충전의 기능과 선택 트랜지스터 SST를 차단으로 하는 기능을 고려하여 정할 필요가 있다. 전자의 기능을 위해서는 높게 하는 것이 필요하지만, 후자의 기능을 위해서는 낮은 쪽이 좋다. 따라서, 선택 게이트선 SSL에 제공하는 전압은 최초의 채널 예비 충전 시에는 승압된 패스 전압 Vpass1을 이용하여, 선택 워드선 및 비선택 워드선에 각각 기입 전압 Vpgm, 패스 전압 Vpass2를 제공할 때는 선택 트랜지스터 SST가 충분히 차단하는 레벨 예를 들면 전원 Vcc에 내리도록 해도 좋다. 혹은 처음부터 승압된 패스 전압 Vpass1을 이용하지 않고, 전원 전위 Vcc를 이용할 수도 있게 된다.

또, 실제의 데이터 기입 동작은 도 5에 도시하는 제어 회로(57)에 의한 시퀀스 제어에 의해, 기입 전압 펄스 인가와 기입 후의 임계치를 체크하는 검증 동작을 반복하여, 1페이지분의 데이터를 소정 임계치 범위로 묶어놓는다고 하는 제어가 행해진다. 1 페이지는 예를 들면, 1 워드선의 범위의 비트선수이지만 페이지 버퍼 등과의 관계로 1 워드선의 범위를 2페이지로 하는 경우도 있다.

이와 같은 페이지 단위의 데이터 기입 사이클을 설명하면 우선 도 5의 감지 증폭기 회로(53)의 데이터 래치에 연속적으로 기입 데이터가 로드된다. 이 때, "0"이 기입 동작을 행하는 셀 데이터이고, "1"은 기입 금지의 셀 데이터이다. 기입 사이클은 다음의 단계로 구성된다.

(1) 비트선의 레벨을 검지 증폭기에 래치되어 있는 데이터에 따라서 Vss 또는 Vcc로 설정한다.

(2) 선택 워드선에 기입 전압 펄스를 인가한다.

(3) 선택 워드선을 방전한다.

(4) 기입 검증 판독을 행한다.

검증 동작에서는 충분한 기입이 행해진 셀에 대응하는 데이터 래치의 데이터가 "0"에서 "1"로 바꿔서 그 이상의 기록 동작이 행해지지 않도록 한다. 검증 판독이 개시되면, 비트선은 초기 상태의 Vb1(약 1. 5V)에 예비 충전된다. 그리고 선택 셀 블록의 기입을 행한 워드선 WL17에 검증 판독 전압 Vref(약 0. 7V)를 제공하는 것 이외에, 셀 블록 내의 다른 비워드선 및 선택 게이트선에는 메모리셀 및 선택 트랜지스터를 도통시키는 패스 전압 Vpass3을 제공한다. 이 패스 전압 Vpass3은 후에 설명하는 통상의 데이터 판독 시에 선택 셀 블록의 비선택 워드선에 제공하는 패스 전압 Vpass1(약 3. 5V)보다 높고 예를 들면 Vpass3=약 8V로 한다. 이 패스 전압 Vpass3은 데이터 기입 시의 패스 전압 Vpass2보다 낮은 것이 데이터 보유의 신뢰성 상 바람직하다.

그러나, 실제의 데이터 기입에서는 기입 전압 Vpgm 및 패스 전압 Vpass2 모두 기입 사이클마다 각각 1V, 0.5V와 같이 단계적으로 스텝 업하는 방식을 이용하고 있다. 이것은 메모리셀에 프로세스 상의 변동이 있고, 커플링비가 크고 빠르게 기입되는 것과, 커플링비가 작고 기입이 느린 것이 있기 때문이다. 예를 들면, 기입의 제1 사이클에서는 Vpgm=15V, Vpass2=8V로 하고, 제2 사이클에서는 Vpgm=16 , Vpass2=8.5V로 하고 복수회의 기록 사이클을 행한다. 이 때문에, Vpass2〉Vpass3이 되는 사태도 있을 수 있다.

이상의 결과, 통상의 데이터 판독 시에 선택 워드선 이외의 패스 워드선 및 선택 게이트선에 패스 전압 Vpass1을 제공하는 경우에 비하여 메모리셀 트랜지스터 및 선택 게이트 트랜지스터의 컨덕터가 커지고 통상 판독 시보다 메모리셀 전류가 커진다. 이에 따라, "0" 데이터(그 임계치가 Vref를 넘어, 기입 상태가 된 메모리셀 데이터)를 판독하는 비트선은 Vb1을 보유하고, "1" 데이터(소거 상태의 메모리셀 데이터)를 판독하는 비트선은 Vb1에서 Vss가 된다. 이 비트선 전위의 변화를 통상 판독 시와 마찬가지로, 감지 증폭기에 검출하여 "0", "1"을 판별한다.

또, 도 10 및 도 11의 예에서는 비선택 워드선 WL0 ∼ WL16, WL18 ∼ WL31 및 선택 게이트선 SSL, GSL에 동일 패스 전압 Vpass3을 제공하였지만, 비선택 워드선과 선택 게이트선이 동일 전압인 것은 반드시 필요하지 않다. 즉, 비선택 워드선 WL0 ∼ WL16, WL18 ∼ WL31에 대하여 제공하는 패스 전압 Vpass3이 후술하는 통상 판독 시에 비선택 워드선에 제공하는 패스 전압 Vpass1과의 관계에서 Vpass1〈Vpass3을 만족하면 되고, 예를 들면 선택 게이트선 SSL, GSL에 제공하는 패스 전압은 통상 판독 시와 동일 Vpass1이어도 된다. 혹은 반대로, 선택 게이트선 SSL, GSL에 제공하는 패스 전압을 Vpass3으로 하고, 비선택 워드선에 제공하는 패스 전압은 통상 판독 시와 동일 Vpass1로 해도 된다. 어느쪽의 경우도, NAND 셀로의 기입 검증 판독 시의 메모리셀 전류가 통상 판독 시에 비교하여 커지고 기입 시간의 단축의 효과를 기대할 수 있다.

실제 사용에서는 선택 게이트선 SSL, GSL에 제공하는 패스 전압은 Vpass3 보다 낮아질 가능성이 크다. 왜냐하면, 현재의 NAND형 EEPROM에서는 선택 게이트 트랜지스터와 메모리 트랜지스터가 동일 터널 산화막(약 9㎚)을 이용하고 있다. 양자의 차이는 메모리셀에서는 플로팅 게이트에 인가되는 전압은 거의 제어 게이트의 전압×커플링비이지만, 제어 게이트에 가한 전압의 약 1/2이 터널 산화막에 걸린다. 이에 대하여, 선택 게이트 트랜지스터로서는 인가 전압이 그대로 터널 산화막에 걸리기 때문이다.

또한, 데이터 기입 시에 비선택 워드선에 제공하는 패스 전압 Vpass2는 기입 후 검증 판독으로 이행할 때에 일단 접지 전위에 리세트하여, 검증 판독 동작으로 고쳐서 패스 전압 Vpass3을 제공하도록 해도 된다. 혹은 데이터 기입 시에 비선택 워드선에 제공하는 패스 전압 Vpass2를 기입 후 검증 판독으로 옮겼을 때 리세트하지 않고, 그대로 검증 판독 동작에 연속적으로 제공하도록 해도 좋다.

이상의 기입 검증 판독 동작에서 기입이 불충분하다고 판정된 셀에 대해서만 다음 사이클로 재차 기입 동작이 반복된다.

도 12 및 도 13은 통상의 데이터 판독 동작에서의 각 부의 전압 관계를 나타내고 있다. 판독이 개시되면, 비트선은 초기 상태의 Vb1(약 1.5V)에 예비 충전된다. 그리고, 선택 블록의 선택 워드선(도 12 및 도 13에서는 WL17)을 판독 전압인 Vss로 하는 것 이외는 선택 NAND셀 내의 모든 선택 게이트선 및 비선택 워드선에 패스 전압 Vpass1을 제공한다. 이에 따라, "0" 데이터(기입 상태의 메모리셀)를 판독하는 비트선은 Vb1을 유지하여, "1" 데이터(소거 상태의 메모리셀)를 판독하는 비트선은 VBb1에서 Vss가 된다. 이 비트선 전압의 변화를 종래와 마찬가지로 감지 증폭기에 의해 "0", "1"로서 판별한다.

이상과 같이 이 실시예에 따르면, NAND형 EEPROM의 기입 검증 판독 시에, 통상의 데이터 판독 시에 비하여 큰 메모리셀 전류가 흐를 수 있는 바이어스 조건으로 함으로써, 데이터 기입 시간의 단축이 가능해진다. 따라서, NAND셀 내의 메모리셀수를 증가하여 1비트당 메모리셀 면적을 삭감한 경우에, 메모리셀 전류의 감소에 의한 재기입 속도의 열화를 보상할 수 있고, 이에 따라 NAND형 EEPROM의 비트 비용의 삭감과 고속 재기입 성능의 양립을 도모할 수 있다.

이상과 같이 본 발명에 따르면, 기입 검증 판독 시에, 통상의 데이터 판독 시와 비하여 큰 메모리셀 전류를 흘릴 수 있는 바이어스 조건으로 함으로써. 메모리셀 어레이의 용량을 크게 했을 때의 데이터 기입 시간의 증대를 억제할 수 있어 EEPROM의 고속 재기입을 실현할 수 있다.

Claims (13)

1. 불휘발성 반도체 기억 장치에 있어서,

   전기적 재기입 가능한 메모리셀이 여러개씩 메모리셀 유닛을 구성하여 매트릭스 배열된 메모리셀 어레이와,

   어드레스를 디코드하여 상기 메모리셀 어레이의 메모리셀을 선택하는 디코드 회로와,

   상기 메모리셀 어레이로부터의 판독 데이터를 검지(檢知)하고 상기 메모리셀 어레이로의 기입 데이터를 래치하는 감지 증폭기 회로와,

   상기 디코드 회로에 의해 선택된 메모리셀 유닛 중 선택된 메모리셀의 데이터 판독을 행하는 판독 제어 수단과,

   상기 디코드 회로에 의해 선택된 메모리셀 유닛 중 선택된 메모리셀에 기입용 전압을 제공하여 데이터 기입을 행하는 기입 제어 수단과,

   이 기입 제어 수단에 의한 데이터 기입 상태를 확인하기 위해서, 선택된 메모리셀에 대하여 그 도통 시의 메모리셀 전류가 상기 판독 제어 수단에 의한 데이터 판독 시에 비하여 커지는 바이어스 조건으로 데이터 판독을 행하는 기입 검증 판독 제어 수단

   을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
2. 불휘발성 반도체 기억 장치에 있어서,

   워드선에 의해 구동되는 전기적 재기입 가능한 메모리셀이 여러개씩 비트선에 직렬 접속되어 NAND형 메모리셀 유닛을 구성하여 매트릭스 배열된 메모리셀 어레이와,

   어드레스를 디코드하여 상기 메모리셀 어레이의 워드선 및 비트선을 선택하는 디코드 회로와,

   상기 메모리셀 어레이의 비트선에 판독되는 데이터를 검지하고, 상기 메모리셀 어레이로의 기입 데이터를 래치하는 감지 증폭기 회로와,

   상기 디코드 회로에 의해 선택된 NAND형 메모리셀 유닛 중 선택된 워드선에 판독용 전압을 제공하고, 비선택 워드선에 메모리셀을 도통시키는 제1 패스 전압을 제공하여 데이터 판독을 행하는 판독 제어 수단과,

   상기 디코드 회로에 의해 선택된 NAND형 메모리셀 유닛 중 선택된 워드선에 기입용 전압을 제공하여, 비선택 워드선에 상기 기입용 전압보다 낮은 제2 패스 전압을 제공하여 데이터 기입을 행하는 기입 제어 수단과,

   이 기입 제어 수단에 의한 데이터 기입 상태를 확인하기 위해서, 선택된 NAND형 메모리셀 유닛 중 선택된 워드선에 검증 판독용 전압을 제공하여, 비선택 워드선에 메모리셀을 도통시키는 제 3패스 전압을 제공하여, 선택된 NAND형 메모리셀 유닛의 도통 시의 전류가 상기 판독 수단에 의한 데이터 판독 시에 비하여 커지는 조건으로 데이터 판독을 행하는 기입 검증 판독 제어 수단

   을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
3. 불휘발성 반도체 기억 장치에 있어서,

   워드선에 의해 구동되는 전기적 재기입 가능한 메모리셀이 여러개씩 비트선에 직렬 접속되어 NAND형 메모리셀 유닛을 구성하여 매트릭스 배열된 메모리셀 어레이와,

   어드레스를 디코드하여 상기 메모리셀 어레이의 워드선 및 비트선을 선택하는 디코드 회로와,

   상기 메모리셀 어레이의 비트선에 판독되는 데이터를 검지하고 상기 메모리셀 어레이로의 기입 데이터를 래치하는 감지 증폭기 회로와,

   상기 디코드 회로에 의해 선택된 NAND형 메모리셀 유닛 중 선택된 워드선에 판독용 전압을 제공하고, 비선택 워드선에 메모리셀을 도통시키는 제1 패스 전압을 제공하여 데이터 판독을 행하는 판독 제어 수단과,

   상기 디코드 회로에 의해 선택된 NAND형 메모리셀 유닛 중 선택된 워드선에 기입용 전압을 제공하여, 비선택 워드선에 상기 기입용 전압보다 낮은 제2 패스 전압을 제공하여 데이터 기입을 행하는 기입 제어 수단과,

   이 기입 제어 수단에 의한 데이터 기입 상태를 확인하기 위해서, 선택된 NAND형 메모리셀 유닛 중 선택된 워드선에 검증 판독용 전압을 제공하고, 비선택 워드선에 메모리셀을 도통시키는 제3 패스 전압을 제공하여, 비선택 워드선에 의해 구동되는 메모리셀의 컨덕턴스가 데이터 판독 시에 비하여 커지는 조건으로 데이터 판독을 행하는 기입 검증 판독 제어 수단

   을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
4. 제2항 또는 제3항에 있어서,

   상기 메모리셀 어레이 중 워드선을 공통으로 하는 NAND형 메모리셀 유닛의 범위를 데이터 소거의 최소 단위인 셀 블록으로서 선택된 셀 블록의 기판 영역에 소거용 전압을 제공하여 그 셀 블록 내의 전 메모리셀의 데이터를 일괄 소거하는 데이터 소거 제어 수단을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
5. 제2항 또는 제3항에 있어서,

   상기 제3 패스 전압은 상기 제1 패스 전압보다 높은 값으로 설정되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
6. 제2항 또는 제3항에 있어서,

   상기 제2 패스 전압은 상기 제 1패스 전압보다 높은 값으로 설정되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
7. 제5항 또는 제6항에 있어서,

   상기 NAND형 메모리셀 유닛은 복수의 메모리셀의 일단과 비트선 간에 제 1선택 게이트선에 의해 구동되는 제 1선택 트랜지스터를 포함하고, 타단과 공통 소스선 간에 제 2선택 게이트선에 의해 구동되는 제 2선택 트랜지스터를 포함하고,

   상기 판독 제어 수단에 의한 데이터 판독 시, 선택된 NAND형 메모리셀 유닛의 제 1 및 제 2선택 게이트선에 상기 제 1패스 전압이 제공되고,

   상기 기입 검증 판독 제어 수단에 의한 기입 검증 판독 시, 선택된 NAND형 메모리셀 유닛의 제 1 및 제 2선택 게이트선에 상기 제 1 또는 제 3패스 전압이 제공되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
8. 제2항 또는 제3항에 있어서,

   기입 동작에 있어서 비선택 워드선에 제공된 제 2패스 전압은 기입 동작 종료에 의해 일단 접지 전위에 리셋트되고, 이어서 기입 검증 판독 동작에 있어서 그 비선택 워드선에 제 3패스 전압이 제공되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
9. 제2항 또는 제3항에 있어서,

   기입 동작에 있어서 비선택 워드선에 제공된 제 2패스 전압은 기입 동작 종료에 의해 리세트되지 않고, 기입 검증 판독 동작에 있어서 계속해서 상기 비선택 워드선에 제공된 것을 특징으로 하는 불휘발성 반도체 기억 장치.
10. 불휘발성 반도체 기억 장치에 있어서,

    전기적 재기입 가능한 복수의 메모리셀로 구성된 메모리셀 유닛과,

    상기 메모리셀 유닛과 데이터의 교환을 행하는 비트선과,

    상기 메모리셀 유닛을 구성하는 메모리셀의 제어 게이트에 각각 접속된 워드선과,

    상기 워드선에 소정의 전압을 공급하는 로우 디코더를 포함하고,

    상기 로우 디코더는 상기 메모리셀 유닛을 구성하는 하나의 메모리셀에 소정의 데이터가 기입되었는지의 여부를 판정하기 위한 판독 시에 도통하는 상기 메모리셀 유닛에 흐르는 셀 전류가 상기 메모리셀에 기입된 데이터를 특정하기 위한 판독 시에 도통하는 상기 메모리셀 유닛에 흐르는 전류보다 커지도록 상기 워드선에 소정의 전위를 공급하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
11. 불휘발성 반도체 기억 장치에 있어서,

    전기적 재기입 가능한 복수의 메모리셀로 구성된 메모리셀 유닛과,

    상기 메모리셀 유닛과 데이터의 교환을 행하는 비트선과,

    상기 메모리셀 유닛의 일단과 상기 비트선 간에 접속된 선택 트랜지스터와,

    상기 메모리셀 유닛을 구성하는 메모리셀의 제어 게이트 및 상기 선택 트랜지스터의 게이트 각각에 접속된 워드선 및 선택 게이트선과,

    상기 워드선 및 선택 게이트선에 소정의 전압을 공급하는 로우 디코더를 포함하고,

    상기 로우 디코더는 상기 메모리셀 유닛을 구성하는 하나의 메모리셀에 소정의 데이터가 기입되었는지의 여부를 판정하기 위한 판독 시에 상기 메모리셀 유닛을 구성하는 복수의 메모리셀 중 비선택의 메모리셀에 접속된 워드선에 제 1패스 전압을 공급하고, 상기 메모리셀에 기입된 데이터를 특정하기 위한 판독 시에, 상기 메모리셀 유닛을 구성하는 복수의 메모리셀 중 비선택의 메모리셀에 접속된 워드선에 제 2패스 전압을 공급하고 또한 상기 제 1패스 전압은 상기 제 2패스 전압보다 큰

    것을 특징으로 하는 불휘발성 반도체 기억 장치.
12. 제11항에 있어서,

    상기 제1 패스 전압은 상기 메모리셀 유닛을 구성하는 하나의 메모리셀에 소정의 데이터가 기입되었는지의 여부를 판정하기 위한 판독 시에 상기 선택 트랜지스터에 접속되는 선택 게이트선에도 공급되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
13. 제11항에 있어서,

    상기 메모리셀 유닛을 구성하는 하나의 메모리셀에 소정의 데이터가 기입되었는지의 여부를 판정하기 위한 판독 시에, 상기 선택 트랜지스터에 접속되는 선택 게이트선에 공급되는 전압은 상기 제 1패스 전압과 다른 것을 특징으로 하는 불휘발성 반도체 기억 장치.