JP4723000B2 - ビット線結合を生じる不揮発性メモリを制御してプログラムする方法 - Google Patents
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- 不揮発性メモリをプログラムする方法であって、
不揮発性メモリは、
第1ビット線と、
第1ビット線に接続されている第1ドレイン選択ゲートと、
直列に接続された複数の不揮発性記憶素子を備えており、第1ドレイン選択ゲートを介して第1ビット線に接続されている第1ストリングと、
第2ビット線と、
第2ビット線に接続されている第2ドレイン選択ゲートと、
直列に接続された複数の不揮発性記憶素子を備えており、第2ドレイン選択ゲートを介して第2ビット線に接続されている第2ストリングと、
第1ドレイン選択ゲートと第2ドレイン選択ゲートに接続されているドレイン選択線と、
第1ストリングの不揮発性記憶素子の制御ゲートと第2ストリングの不揮発性記憶素子の制御ゲートに接続されている複数のワード線、
を有しており、
前記方法は、
第1ストリング中の第1不揮発性記憶素子の制御ゲート及び第2ストリング中の第2不揮発性記憶素子の制御ゲートに接続されている選択ワード線にプログラム電圧を印加するステップと、
プログラム電圧を印加している間に、第1ビット線の電圧を抑止電圧から許容電圧に低下させるステップと、
プログラム電圧を印加している間に、第2ビット線に抑止電圧を印加するステップと、
プログラム電圧を印加している間に、ドレイン選択線の電圧を、第1ドレイン選択ゲート電圧から第1ドレイン選択ゲート電圧よりも低い第2ドレイン選択ゲート電圧に変化させるステップであって、第1ビット線で抑止電圧から許容電圧への電圧変化が生じている間においてドレイン選択線の電圧を一時的に第2ドレイン選択ゲート電圧に低下させるステップ、
を有することを特徴とする方法。 - 第1ビット線で前記電圧変化が生じることによって、第1ビット線と第2ビット線の間の結合のために、第2ビット線の電圧が抑止電圧から一時的に低下することを特徴とする請求項1に記載の方法。
- 第2ビット線の電圧の一時的な低下が、ドレイン側選択線の電圧を第2ドレイン選択ゲート電圧に低下させなかった場合に第2選択ゲートをオンさせるのに十分な量であることを特徴とする請求項2に記載の方法。
- プログラム電圧が、連続する電圧パルスからなるパルス波に含まれる電圧パルスであることを特徴とする請求項1〜3の何れか一項に記載の方法。
- 第2ビット線の電圧の一時的な低下が生じている間は、ドレイン選択線の電圧を第2ドレイン選択ゲート電圧に維持することを特徴とする請求項2に記載の方法。
- プログラム電圧を印加している間において、
第1ビット線の電圧を抑止電圧から許容電圧に低下させる前に、ドレイン選択線の電圧を第1ドレイン選択ゲート電圧から第2ドレイン選択ゲート電圧に減少させ、
第2ビット線の電圧が一時的に低下した値から抑止電圧に戻った後に、ドレイン選択線の電圧を第2ドレイン選択ゲート電圧から第1ドレイン選択ゲート電圧に上昇させる、
ことを特徴とする請求項2に記載の方法。 - 第1ビット線に抑止電圧が印加され、第2ビット線に抑止電圧が印加され、ドレイン選択線に第1ドレイン選択ゲート電圧が印加されている状態では、第1ドレイン選択ゲートと第2ドレイン選択ゲートが閉じており、
第1ビット線で前記電圧変化が生じている間に、ドレイン選択線に第2ドレイン選択ゲート電圧が印加されることによって、第2選択ゲートが閉じた状態に維持され、
第1ビット線に許容電圧が印加され、第2ビット線に抑止電圧が印加され、ドレイン選択線に第1ドレイン選択ゲート電圧が印加されている状態では、第1ドレイン選択ゲートが開いており、第2ドレイン選択ゲートが閉じている、
ことを特徴とする請求項1〜6の何れか一項に記載の方法。 - 不揮発性記憶システムであって、
第1ビット線と、
第1ビット線に接続されている第1ドレイン選択ゲートと、
直列に接続された複数の不揮発性記憶素子を備えており、第1ドレイン選択ゲートを介して第1ビット線に接続されている第1ストリングと、
第2ビット線と、
第2ビット線に接続されている第2ドレイン選択ゲートと、
直列に接続された複数の不揮発性記憶素子を備えており、第2ドレイン選択ゲートを介して第2ビット線に接続されている第2ストリングと、
第1ドレイン選択ゲートと第2ドレイン選択ゲートに接続されているドレイン選択線と、
第1ストリングの不揮発性記憶素子の制御ゲートと第2ストリングの不揮発性記憶素子の制御ゲートに接続されている複数のワード線と、
管理回路、
を有しており、
管理回路は、データをプログラムする要求を受信し、その要求に応じて、以下のステップ、すなわち、
第1ストリング中の第1不揮発性記憶素子の制御ゲート及び第2ストリング中の第2不揮発性記憶素子の制御ゲートに接続されている選択ワード線にプログラム電圧を印加するステップと、
プログラム電圧を印加している間に、第1ビット線の電圧を抑止電圧から許容電圧に低下させるステップと、
プログラム電圧を印加している間に、第2ビット線に抑止電圧を印加するステップと、
プログラム電圧を印加している間に、ドレイン選択線の電圧を、第1ドレイン選択ゲート電圧から第1ドレイン選択ゲート電圧よりも低い第2ドレイン選択ゲート電圧に変化させるステップであって、第1ビット線で抑止電圧から許容電圧への電圧変化が生じている間においてドレイン選択線の電圧を一時的に第2ドレイン選択ゲート電圧に低下させるステップ、
を実行することを特徴とする方法。 - 第1ビット線で前記電圧変化が生じることによって、第1ビット線と第2ビット線の間の結合のために、第2ビット線の電圧が抑止電圧から一時的に低下することを特徴とする請求項8に記載の不揮発性記憶システム。
- 第2ビット線の電圧の一時的な低下が、ドレイン側選択線の電圧を第2ドレイン選択ゲート電圧に低下させなかった場合に第2選択ゲートがオンさせるのに十分な量であることを特徴とする請求項9に記載の不揮発性記憶システム。
- プログラム電圧が、連続する電圧パルスからなるパルス波に含まれる電圧パルスであることを特徴とする請求項8〜10の何れか一項に記載の不揮発性記憶システム。
- 第1ストリングと第2ストリングがNANDストリングであることを特徴とする請求項8〜11の何れか一項に記載の不揮発性記憶システム。
- 第2ビット線の電圧の一時的な低下が生じている間は、管理回路がドレイン選択線の電圧を第2ドレイン選択ゲート電圧に維持することを特徴とする請求項9に記載の不揮発性記憶システム。
- プログラム電圧を印加している間において、管理回路が、第1ビット線の電圧を抑止電圧から低下させる前に、ドレイン選択線の電圧を第1ドレイン選択ゲート電圧から第2ドレイン選択ゲート電圧に減少させ、第2ビット線の電圧が一時的に低下した値から抑止電圧に戻った後に、ドレイン選択線の電圧を第2ドレイン選択ゲート電圧から第1ドレイン選択ゲート電圧に上昇させることを特徴とする請求項9に記載の方法。
- 第1ビット線に抑止電圧が印加され、第2ビット線に抑止電圧が印加され、ドレイン選択線に第1ドレイン選択ゲート電圧が印加されている状態では、第1ドレイン選択ゲートと第2ドレイン選択ゲートが閉じており、
第1ビット線で前記電圧変化が生じている間に、ドレイン選択線に第2ドレイン選択ゲート電圧が印加されることによって、第2選択ゲートが閉じた状態に維持され、
第1ビット線に許容電圧が印加され、第2ビット線に抑止電圧が印加され、ドレイン選択線に第1ドレイン選択ゲート電圧が印加されている状態では、第1ドレイン選択ゲートが開いており、第2ドレイン選択ゲートが閉じている、
ことを特徴とする請求項8〜14の何れか一項に記載の不揮発性記憶システム。
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