KR20010040999A - 디지털 반도체 회로를 테스트하기 위한 회로 및 방법 - Google Patents
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Abstract
본 발명은 동일한 반도체 칩 상에 형성된 디지털 반도체 회로를 체크하기 위해 사용되고 다음의 요소들: 체크될 다수의 소자들; 체크 데이터 모델을 중간에 저장하기 위한 체크 데이터 모델 레지스터; 체크 데이터로부터의 데이터를 체크될 소자들에 기록하고 이 소자들로부터 이 데이터를 판독하기 위한 판독 및 기록 회로; 및 체크될 소자의 기록 및 판독 데이터 사이에 차가 발생하는지 아닌지를 결정하기 위한 비교 회로(6)로 구성된 단일 칩 집적 테스트 회로에 관한 것이다. 테스트 회로는 동작 신호(3)에 의해 동작될 수 있고 체크될 소자들에 데이터를 기록하기 전에 체크 데이터 모델 레지스터로부터 체크 데이터 모델을 변형하는 모델 변형 회로(2)로 구성된다.
Description
본 발명에 따른 반도체 회로 장치의 특히 바람직한 실시예로서, 반도체 메모리의 동작을 테스트할 때, 개별 데이터와 어드레스 라인들과는 별개로, 메모리 셀들은 특히, 제조 오류에 대해 체크된다. 반도체 메모리들이 여전히 웨이퍼의 일부일 때, 다수의 셀들이 테스트되야 하기 때문에, 다수의 셀들은 일반적으로 개별적으로 보다는 그룹으로 결합되어 어드레싱된다. 상기 압축 테스트에서, 데이터 비트들은 정상적으로 그룹으로 결합되고 칩이 실제로 가진 수보다 작은 수의 IO 인터페이스(IO = 입력-출력)에 연결된다. 칩 아키텍처에 따라, 기록 액세스가 IO 인터페이스의 작은 수를 통해 이루어질 때, 하나의 데이터 비트는 각 경우에 다수의 데이터 라인들에 기록된다. 판독 액세스가 이루어질 때, 이 데이터 라인들의 데이터 비트들은 이 비트들이 동일하도록 그룹으로 체크되고, 이 테스트의 결과는 각각 통과(PASS) 또는 실패(FAIL) 정보로 적은 수의 IO 인터페이스에 출력된다. 이 절차의 일 단점은 전체가 결합되는 데이터 라인들은 고정된 극성을 가지기 때문에, 메모리에 원하는 모든 수의 패턴들을 기록하는 것이 불가능하다는 것이다. 메모리 셀들의 물리적 환경이 다르고 극성에 따른 오류가 발생될 수 있기 때문에, 일부 결함이 있는 메모리 셀들은 상기 "엄격한" 테스트에서 간과된다. 따라서, 스크래핑된 소자 전체에 단일 메모리 셀 결함이 발생할 수 있기 때문에, 상기 테스트는 유용하지 않다. 이 절차의 다른 단점은 결합된 모든 데이터 비트들이 "틀린" 상황에서 동일성 테스트가 "옳은" 결과를 가져올 수도 있다는 것이다.
본 발명은 동일한 반도체 칩 상에서 형성되고 테스트될 다수의 소자들을 가지고, 테스트 데이터 패턴의 임시 저장을 위한 테스트 데이터 패턴 레지스터를 가지며, 테스트될 소자들에 그리고 소자들에 대하여 테스트 데이터 패턴 레지스터의 데이터를 기록하고 판독하기 위한 기록 및 판독 회로를 가지며, 그리고 테스트될 소자들에 기록되고 소자들로부터 판독된 데이터 사이의 차에 대해 테스트하는 비교 회로를 가지는 디지털 반도체 회로 장치를 테스트하기 위한 단일 칩 집적 테스트 회로 및 방법에 관한 것이다.
도 1은 본 발명의 제 1 바람직한 실시예를 기초로 한 테스트 회로의 개략도이다.
도 2는 본 발명의 제 2 바람직한 실시예를 기초로 한, 1개의 IO 인터페이스 및 4개의 데이터 채널들을 가지는, 기록 절차를 위해 필요한 테스트 회로의 일부 개략도이다.
도 3은 본 발명의 제 2 바람직한 실시예를 기초로 한, 4개의 데이터 채널들 및 1개의 인터페이스를 가지는, 판독 절차를 위한 테스트 회로의 일부 개략도이다.
도 4는 본 발명의 제 3 바람직한 실시예를 기초로 한, 4개의 데이터 채널들을 가지는, 기록 절차를 위해 필요한 테스트 회로의 일부 개략도이다.
도 5는 본 발명의 제 3 바람직한 실시예를 기초로 한, 4개의 데이터 채널들 및 1개의 인터페이스를 가지는, 판독 절차를 위한 테스트 회로의 일부 개략도이다.
도 6은 x4, x8 및 x16 구성을 가지는 디지털 반도체 메모리의 데이터 경로의 개략도이다.
본 발명의 목적은 디지털 반도체 회로 장치, 특히 바람직하게 더 쉽게 수행될 수 있고 그리고 물리적으로 더 단순한 웨이퍼와 칩 레벨에 있어서 감소된 수의 어드레스 및/또는 IO 인터페이스를 가지는 반도체 메모리 칩을 테스트하기 위한 방법 및 장치를 제공하는 것인데, 여기서 엄격한 테스트가 함께 개선된다.
이 목적은 청구항 제 1 항의 테스트 회로, 및 청구항 제 20 항의 테스트 방법에 의해 달성된다.
본 발명에서, 테스트 될 소자들에 기록하기 전에, 테스트 회로는 동작 신호에 의해 동작될 수 있고 테스트 데이터 패턴 레지스터로부터의 테스트 데이터 패턴을 변화시키는 패턴 변화 회로를 가진다. 본 발명에 따른 방법은 테스트될 소자들에 기록되기 전에 테스트 데이터 패턴 레지스터로부터의 테스트 데이터 패턴이 변한다.
각 액세스에 어드레싱되는 이 데이터 비트들은 물리적으로 분리된 워드 라인들과 물리적으로 분리된 행 선택 라인들로부터의 데이터 비트들만을 각각 포함하는 그룹들에 바람직하게 결합된다. 이 그룹들은 IO 인터페이스의 서브 세트에 링크되어, 결함이 있는 셀의 어드레스가 클리어된다. 이 방식으로, 테스트 모드는 중복 계산을 위해 바람직하게 사용될 수 있다. 어드레스 영역은 데이터 비트들을 그룹에 결합함으로써 감소된다. 예를 들어, 4 데이터 비트들이 각 경우에 1 그룹으로 결합되면, 어드레스 영역은 4배까지 감소된다. 이것은 IO 인터페이스의 수를 감소시킨다: 예를 들어, 16 데이터 비트가 각 4 비트의 4 그룹으로 나누어지면, 테스트 모드의 IO 인터페이스 수는 16 대신에 4이다.
본 발명의 바람직한 실시예에서, 어드레스 및 IO 압축 테스트 모드는 JEDEC 표준에 따라, SDRAM 반도체 메모리 칩들의 테스트 모드 시퀀스에 의해 삽입될 수 있는데, 이 경우에, 테스트 모드 디코딩이 요청되는 어드레스 비트와는 별도로, 테스트 데이터 패턴 비트들은 테스트 회로 및 반도체 회로 장치를 포함하는 칩에서 테스트 주기 동안 저장된다. 각 기록 액세스에서, 해당 IO 인터페이스에 각각 존재하는 정보는 해당 데이터 라인들에 직접 기록되기보다는 테스트 데이터 패턴 비트들에 링크된다. 따라서 해당 메모리 영역에 기록되는 각 그룹의 데이터 비트들이 단지 IO 인터페이스로부터 발생하더라도, 이 데이터 비트들은 원하는 모든 패턴을 가질 수 있다.
본 발명의 특히 바람직한 일 실시예에서, 패턴 변화 회로를 동작시키기 위한 동작 신호는 테스트 회로에 형성되는 패턴 변화 회로의 패드를 통해 공급되는데, 이 패드는 이미 반도체 칩 상에 존재한다. 이 절차의 장점은 반도체 회로 장치가 변화된 패턴들로 테스트 될 수 있는 반면에, 웨이퍼의 일부는 테스트 데이터 패턴 레지스터 없이, 계속해서 리로딩되야 한다. 이를 위하여, 디지털 반도체 회로 장치가 두 모드들에서 동작 가능한 것이 바람직한데, 정상 모드에서 테스트 회로는 정지되고 반도체 회로 장치는 관련 IO 라인들을 가지며, 테스트 모드에서 반도체 칩 상에 이미 존재하고, 정상 모드에서, 디지털 반도체 회로 장치를 신호에 커플링시키려하는 패드는 테스트 회로의 패턴 변화 회로에 연결된다. 이 패드는 정상 모드에서 패턴 변화 회로와 바람직하게 디커플링된다.
본 발명의 다른 바람직한 실시예에서, 테스트 회로의 비교 회로는 테스트 데이터 패턴의 폭에 대응하는 논리 게이트의 수로 형성되는데, 이 게이트들은 비트 단위로 반도체 메모리에서 판독하고 반도체 메모리에 기록되는 데이터를 비교한다. 이 과정을 기초로, 테스트 회로는 비교 회로의 논리 게이트들에 커플링되는 가산 게이트가 바람직하게 장착된다. NOR 게이트에 의해 바람직하게 형성된 가산 게이트는 테스트 결과를 형성하는 비교 회로의 논리 게이트들의 결과들을 결합한다. 이 경우에 NOR 게이트의 결과로서 논리 "0"은 이 때 실패 신호로 사용되고, 논리 "1"은 이 때 통과 신호로 사용된다.
본 발명의 또 다른 바람직한 실시예에서, 패턴 변화 회로는 테스트 데이터 패턴의 폭에 대응하는 논리 게이트의 수에 의해 형성되는데, 이 게이트는 비트 단위로 테스트 데이터 패턴 레지스터의 테스트 데이터 패턴을 변화시킨다. 이를 위하여, 패턴 변화 회로는 바람직하게 동작 신호에 의해 동작될 수 있다. 비교 회로와 패턴 변화 회로의 논리 게이트들은 바람직하게 배타적-OR 게이트들에 의해 형성된다.
본 발명의 또 다른 바람직한 실시예에서, 테스트 회로는 테스트 데이터 패턴의 폭에 대응하는 논리 게이트의 수로 구성되는 결과 변화 회로를 가지는데, 이 논리 게이트들은 비교 회로의 논리 게이트들의 출력에 연결되고 가산 게이트가 논리 게이트의 출력에 연결된다. 결과 변화 회로의 논리 게이트들은 이 경우에 결과 변화 신호에 의해 함께 동작되는 배타적-OR 게이트들에 의해 바람직하게 형성된다.
판독 액세스가 이루어질 때, 각 그룹의 데이터 비트들은 이전 동작이 상반되도록 변화 테스트 데이터 패턴 비트들에 링크된다. 어떠한 에러도 발생하지 않는다면, 그룹의 모든 결과 비트들은 이 동작 후에 동일한 비트들이 되고, 그렇지 않으면, 이 비트들은 다르다.
그룹의 모든 결과 비트들이 기대값과 동일하면, 통과 정보가 출력된다. 적어도 하나의 결과 비트가 기대값과 일치하지 않으면, 실패 정보가 출력된다. 데이터 비트 그룹들은 개별 메모리 영역들에 속하기 때문에, 상이한 데이터를 가지는 각 그룹을 테스트 할 필요는 없다. 따라서, 하나의 기대값은 모든 그룹들에 충분하며; 이런 이유로, 데이터 패턴 비트들은 모든 그룹들을 위해 함께 사용될 수 있다.
본 발명의 또 다른 바람직한 실시예에서, 패턴 변화 회로를 위한 동작 신호는 테스트 모드에서 사용되지 않는 반도체 메모리 입력 및 출력 라인을 통해 공급된다; 또한, 결과 변화 회로는 마찬가지로 테스트 모드에서 사용되지 않는 반도체 메모리 입력 및 출력 라인을 통한 결과 변화 신호에 의해 동작될 수 있다. 결과적으로, 실패 또는 통과 신호는 테스트 모드에서 사용되지 않는 추가의 반도체 메모리 입력 및 출력 라인을 통해 출력될 수 있다.
어드레스와 IO 압축 테스트 모드에 관하여, 본 발명의 다른 주요 장점은 데이터 패턴 비트들은 압축된 이 데이터 비트들이 원하는 모든 데이터 패턴을 가질 수 있다는 것을 이용하여 삽입될 수 있어, 전체 메모리는 원래, 표준 테스트로, 이 경우인 동일 데이터 패턴들을 이용하여 테스트될 수 있다. 따라서, 본 발명은 엄격한 테스트 레벨을 초래하며, 감소된 어드레스 영역 및 감소된 IO 인터페이스의 수의 관점에서, 압축의 장점이 이용될 수 있다.
본 발명의 또 다른 바람직한 실시예에서, 출력 신호가 패턴 변화 회로를 위한 동작 신호이고, 데이터 레지스터로부터의 4개의 데이터 값들 중 1개를 출력 신호로서 공급하는 4×1 다중화기 회로가 제공된다. 결과 변화 회로는 출력 신호가 결과 변화 신호이고 결과 변화 데이터 레지스터로부터의 4개의 데이터 값들 중 1개를 출력 신호로 공급하는 4×1 다중화기 회로에 의해 유사하게 바람직한 방식으로 동작될 수 있다.
본 발명의 또 다른 견지에서, 어드레스 및 IO 압축 테스트 모드는 3개의 테스트 모드 시퀀스들에 의한 JEDEC 표준에 따라 제어된다. 제 1 테스트 모드 시퀀스는 테스트 모드를 선택하고 테스트 동안 행 방향으로 데이터 패턴들을 형성하기 위해 사용되는 이 테스트 데이터 패턴 비트를 칩에 저장한다. 제 2 테스트 모드 시퀀스는 기록 액세스를 위해, 열 어드레스 기능으로서 그리고 테스트 데이터 패턴 레지스터와 관련하여 열 방향으로 데이터 패턴들을 형성하기 위해 사용되는 이 데이터 패턴 비트들을 데이터 레지스터에 저장한다. IO 인터페이스는 이 기록 액세스를 위해 무시된다. 제 3 테스트 모드 시퀀스는 열 어드레스의 기능으로서 그리고 테스트 데이터 패턴 레지스터와 관련하여 판독 액세스를 위한 결과 변화 신호로서 사용되는 이 데이터 패턴 비트를 결과 변화 데이터 레지스터에 저장한다. 제 2 및 제 3 테스트 모드 시퀀스는 테스트 시퀀스 동안 요구되는 만큼 자주 그리고 서로 무관하게 사용될 수 있다. 이것은 판독 액세스 시퀀스와 각 메모리 어드레스를 위해 반전된 데이터를 이용한 서브 시퀀스 기록 액세스로 구성되는 소위 "마치(march) 패턴"("시퀀스 테스트 패턴")을 허용하는데 필요하다.
기록 액세스가 이루어질 때, 1 비트는 열 어드레스 기능으로서 다중화기를 통해 데이터 레지스터로부터 선택되어, 테스트 데이터 패턴 레지스터의 테스트 데이터 패턴 비트에 링크된다. 이것은 예를 들어, 배타적-OR 게이트를 사용하여 이루어질 수 있다. 결과 데이터 비트는 각 그룹을 위한 기록 데이터로서 사용된다. 따라서, 해당 메모리 영역에 기록되는 각 그룹의 이 데이터 비트들은 행 방향 및 열 방향으로 필요한 모든 패턴을 가진다.
판독 액세스가 이루어질 때, 각 그룹의 데이터 비트들은 이전 동작이 반전되도록 데이터 패턴 비트들에 링크된다. 이것은 이 경우에도 배타적-OR 게이트를 사용하여 이루어질 수 있다. 오류가 전혀 발생하지 않으면, 그룹의 모든 결과 비트들은 이 동작 후에 동일하다; 그렇지 않으면, 이 비트들은 상이하다. 이 때, 각 그룹의 결과 비트들은 열 어드레스 기능으로서 다중화기를 통해 결과 변화 데이터 레지스터로부터 선택되는 결과 변화 신호와 각각 비교된다. 그룹의 모든 결과 비트들이 결과 변화 신호와 동일하면, 통과 정보는 대응 IO 인터페이스(예들 들어, 논리"1")를 지난다. 적어도 하나의 결과 비트가 결과 변화 신호와 매칭되지 않으면, 실패 정보는 (예를 들어, 논리"0")출력된다.
본 발명에 따른 방법을 이용한 단순 테스트 시퀀스는 다음 단계들로 구성된다:
1- 테스트 모드 시퀀스 1. 테스트 모드가 선택되고 테스트 데이터 패턴 레지스터가 로딩된다.
2- 테스트 모드 시퀀스 2. 데이터 레지스터가 로딩된다.
3- 데이터 백그라운드를 기록한다.
4- 테스트 모드 시퀀스 3. 결과 변화 데이터 레지스터는 단계 2로부터의 데이터로 로딩된다.
5- 테스트 모드 시퀀스 2. 데이터 레지스터는 새로운 기록 데이터로 로딩된다.
6- 각 메모리 어드레스에 있어서, 단계 3으로부터의 데이터에 판독 액세스하고, 단계 5로부터의 데이터로 기록 액세스한다.
7- 테스트 모드 시퀀스 3. 결과 변화 데이터 레지스터는 단계 5로부터의 데이터로 로딩된다.
8- 단계 6에서 기록된 데이터를 판독한다.
9- 테스트 모드는 (JEDEC 표준에 따라) 스위치 오프된다.
데이터 비트 그룹은 독립 메모리 영역들에 속하기 때문에, 상이한 데이터를 가지는 이 각 그룹을 테스트 할 필요는 없다. 따라서, 해당 다중화기들과 함께 테스트 데이터 패턴 레지스터, 데이터 레지스터 및 결과 변화 데이터 레지스터는 함께 모든 그룹들을 위해 사용될 수 있다.
본 발명의 바람직한 개선점들은 종속항들에서 기인한다.
본 발명은 도면의 바람직한 실시예들을 참조로 다음에서 추가로 설명될 것이다.
도 1은 예를 들어, 6개의 논리 비트들(D0 에서 D5)로 구성되며 테스트 모드에서 사용되지 않는 반도체 회로 장치 레지스터의 형태일 수 있는 테스트 데이터 패턴을 저장하기 위한 테스트 데이터 패턴 레지스터(1)를 가지는 반도체 메모리의 메모리 셀들을 테스트하기 위한 반도체 칩 상에(더 상세히 도시되지는 않음), 그리고 게이트들이 패턴 변화 회로(2)를 형성하는 테스트 데이터 패턴의 폭에 대응하는 배타적-OR 게이트들(2A에서 2F)의 수(6개의 경우에)가 연결되는 하부에 단일 칩으로 집적되는 테스트 회로의 바람직한 실시예를 도시한다.
패턴 변화 회로는 테스트 데이터 패턴을 비트 단위로 변화시키거나 반전시킨다. 테스트 데이터 패턴의 변화는 배타적-OR 게이트들(2A에서 2F)에 동작 신호(3)로서 논리"1"을 적용함으로써 일어난다. 동작 신호(3)는 이 경우에 반도체 칩 상에 형성된 패드(4)를 통해서 적용되고, 이 경우에 반도체 회로의 데이터 제어 입력(DATACTRL)의 패드(테스트 모드에서 사용되지 않는)에 의해 형성될 수 있다. 이 패드는 테스트 모드에서 동작되는 데이터 제어 유니트(5)에 의해 패턴 변화 회로에 연결될 수 있다. 기록 데이터 라인들(WDL0에서 WDL5)은 패턴 변화 회로 하부에 연결되고, 이 라인을 통해서 변하지 않거나 또는 변화된 테스트 데이터 패턴들은 기록 및 판독 회로에 의해 반도체 메모리의 오픈 셀들에 기록된다. 또한 패턴 변화 회로의 출력측은 이 출력에 할당된 비교 회로(6)를 가지며, 이 비교 회로는 테스트 데이터 패턴의 폭에 대응하는 다수의 배타적-OR 게이트들(6A에서 6F)로 구성된다. 이 경우에 배타적-OR 게이트들(6A에서 6F)의 입력은 우선 이 게이트들에 적용되는 변화된 테스트 데이터 패턴을 가지며, 그 다음에 이 게이트들에 적용되는 판독 데이터 라인들(RDL0에서 RDL5)을 통해서 적용되는 반도체 메모리의 오픈 셀들의 이 데이터 내용을 가진다. 반도체 메모리에 기록하기 위한 기록 데이터 라인들(WDL0에서 WDL5)에 적용된 레벨들과 반도체 메모리에서 판독되고 판독 데이터 라인들(RDL0에서 RDL6)에 적용된 레벨들 사이에 어떤 차가 발생하면, 관련 논리 게이트의 출력은 논리"1" 레벨로 변화되고; 그렇지 않으면, 이 출력은 논리"0" 레벨로 변화된다. 비교 회로는 배타적-OR 게이트들(6A에서 6F)의 출력에 할당되고 비교 회로에서 논리 게이트들의 수에 대응하는 다수의 입력들이 제공되는 NOR 게이트(7)에 의해 형성된다. 논리"1" 레벨은 NOR 게이트(7)의 모든 입력들이 논리"0" 상태일 때만, NOR 게이트(7)의 출력(8)에 형성되는데, 즉, 기록 및 판독 데이터 비트 사이에 전혀 차가 없고, 이것은 통과 신호에 대응하며; 그렇지 않으면, 실패 신호에 대응하는 출력은 논리"0"이다. 따라서 가산 게이트의 출력은 반도체 메모리의 전체 테스트 과정 동안, 논리"1" 레벨을 유지하고, 오류가 발생하자마자, 논리"0" 레벨로 변화된다. 예를 들어, 시퀀스(D0에서 D5 = 1,0,1,0,1,1)를 가지는 테스트 데이터 패턴이 테스트 데이터 패턴 레지스터(1)에 기록되면, 이것은 패턴 변화 회로(2)에 의해 데이터 비트들(0,1,0,1,0,0)을 형성하기 위해 반전되며, 일단 레지스터가 동작되면, 기록 데이터 라인들(WDL0에서 WDL5)을 통해서 메모리 셀들에 기록된다. 메모리 셀들의 내용은 판독 데이터 라인들(RDL0에서 RDL5)을 통해서 변화된 테스트 데이터 라인들과 비교된다. 기록 또는 판독 데이터 라인(WDL4 또는 RDL4)에 연결된 하나의 메모리 셀이 결함이 있다고 가정하면, 논리"1"은 논리 게이트(6B)의 출력에 형성될 것이고, 이것은 논리"0"의 결과를 가져올 것인데, 즉, 실패 신호는 가산 게이트(7)의 출력에 형성된다.
도 2는 도시된 테스트 데이터 패턴 레지스터(1)와 패턴 변화 회로(2)만으로, 본 발명의 다른 실시예에서 기록을 위해 필요한 일부를 도시한다. 도시된 예에서의 패턴 변화 회로(2)는 4개의 배타적-OR 게이트들(2A에서 2D)로 구성되고, 각 게이트는 2개의 입력들을 가진다. 동작 신호는 반도체 메모리의 해당 IO 인터페이스 IOi0를 통해서 각 논리 게이트의 하나의 입력에 함께 적용되며, 그렇지 않으면, IO 인터페이스는 반도체 메모리를 어드레싱하기 위하여, 테스트 모드에서 필요치 않게 된다. 논리 게이트의 각 제 2 입력은 테스트 데이터 패턴 레지스터(1)로부터 게이트에 적용된 테스트 데이터 패턴 비트(MO에서 M3)를 가진다. 논리 게이트들의 출력들은 반도체 메모리의 데이터 메모리 블록의 기록 데이터 라인들(WDL0에서 WDL3)에 연결된다. 테스트 데이터 패턴 비트가 논리"0"일 때, 논리 게이트의 출력의 각 데이터 비트는 IO 인터페이스에 정보와 동일 극성을 가지며; 그렇지 않으면, 반대 극성을 가진다. 따라서, 하나의 IO 인터페이스만 기록을 위해 사용되더라도, 그룹의 4개의 데이터 비트들은 어떤 요구되는 패턴을 가질 수 있다.
도 3은 본 발명의 다른 실시예에서 판독을 위해 필요한 일부를 도시한다. 이것은 이미 기술된 바와 같이 동작하는 테스트 데이터 패턴 레지스터(1), 비교 회로(6) 및 NOR 게이트(7)을 도시한다. 기술된 실시예에서, 비교 회로(6)는 4개의 배타적-OR 게이트들(6A에서 6D)로 구성되고, 각 게이트는 2개의 입력들을 가지는데, 각 입력은 판독 데이터 라인(RDL0에서 RDL3)의 하나의 데이터 비트와 테스트 데이터 패턴 레지스터(1)로부터의 하나의 테스트 데이터 패턴 비트(MO에서 M3)를 링크한다. 이 동작 후에, 차(오류)가 전혀 발생하지 않는다면, 모든 출력들의 극성은 동일하다. 이 결과 비트들(Ei0에서 Ei3)은 결과 변화 회로(9)의 4개의 추가 배타적-OR 게이트들(9A에서 9D)에 링크된다.
결과 변화 회로(9)는 비교 회로(6)로부터의 결과를 비트 단위로 변화시키거나 또는 반전시킨다. 결과들의 변화는 논리"1"을 결과 변화 신호(10)으로서 배타적-OR 게이트들(9A에서 9D)에 적용함으로써 일어난다. 결과 변화 신호(10)는 이 경우에 테스트 모드에서 반도체 메모리를 어드레싱하는데 필요하지 않은 패드, 레지스터 메모리 셀 또는 IO 인터페이스를 통해서 결과 변화 회로(9)에 적용된다. 적어도 하나의 적용된 비트가 논리 1(즉, 오류)일 때, 결과 변화 회로(9)의 배타적-OR 게이트들(9A에서 9D)의 출력들은 마지막에, 출력(8)이 논리 0인 NOR 게이트(7)을 이용하여 결합된다. 본 발명의 바람직한 실시예에서 NOR 게이트(7)의 출력은 테스트 모드에서 반도체 메모리에 의해 필요치 않고 테스트 실행 결과가 외부로 출력되는 IO 라인에 연결된다. 가산 게이트(NOR 게이트(7))의 결과는 도 1에 관한 설명과 동일한 설명에 의해 나타난다.
정상 회로 부분들의 정지와 테스트 회로의 동작과는 별도로, 데이터 경로 및 IO 인터페이스들은 정상 모드로 제어된다. 단순성을 위하여, 이 제어 신호들은 도시되지 않는다.
도 4는 도 2에서 기술된 본 발명의 실시예의 변형을 도시한다. 이 경우에, 패턴 변화 회로(2)를 동작시키기 위한 동작 신호(3)는 4×1 다중화기 회로(11)의 출력(12)에 제공된다. 이 경우에 4×1 다중화기 회로(11)는 데이터 레지스터(13)에서 이 출력(12)까지의 4개의 데이터 비트들 중 하나를 적용한다. 이 경우에, 데이터 비트는 열 어드레스들(R0에서 R1)을 통해 데이터 레지스터(13)으로부터 선택된다. 따라서, 반도체 메모리에 기록된 데이터 비트들은 행 방향으로 그리고 열 방향으로(이 경우에, 패턴 깊이는 4×4) 필요한 모든 패턴을 가진다.
도 5는 도 3에서 도시된 본 발명의 실시예의 변형을 도시한다. 이 경우에, 패턴 변화 회로(2)를 동작시키기 위한 결과 변화 신호(10)는 4×1 다중화기 회로(14)의 출력(15)에 제공된다. 4×1 다중화기 회로(14)는 이 경우에 결과 변화 데이터 레지스터(16)에서 이 출력(15)까지의 4개의 데이터 비트들 중 하나를 적용한다. 결과 변화 데이터 레지스터(16)로부터의 데이터 비트의 선택은 이 경우에 열 어드레스들(R2, R3)을 통해 수행된다. 4×1 다중화기 회로(14), 결과 변화 데이터 레지스터(16) 및 열 어드레스들(R2, R3)은 이 경우에 도 4의 그것들과 동일할 수 있다. 2개의 데이터 레지스터들(13, 16)은 이 경우에도 8 비트의 폭을 가지는 단일 레지스터에 의해 함께 형성될 수 있다.
JEDEC 표준에 따라, 소위"IPL 시퀀스들"을 통해 시작되는 테스트 모드를 시작하자마자, 테스트 데이터 패턴 레지스터(1) 및 데이터 레지스터들(13 및/또는 16)은 테스트 모드 시퀀스(1, 2 및 3)을 통해서 어드레스 라인을 통해 로딩되거나, 4×1 다중화기 회로가 존재하지 않으면, 동작 신호(3)와 결과 변화 신호(10)가 어드레스 또는 IO 라인들을 통해 제공된다.
도 6은 x4, x8 및 x16 구성을 허용하는 SDRAM의 형태로 반도체 메모리의 데이터 경로의 개략도이다. 최근의 메모리들은 정상적으로 다수의 블록들, 예를 들어 4개의 블록들(MA0, MA1, MA2, 및 MA3)로 나누어진다. 이 블록들은 물리적으로 서로 반드시 분리되지는 않는다. 분할은 이 경우에 각 블록이 액세스될 때 특정 다수의 데이터 비트들, 예를 들어, 각 경우에, 4개의 데이터 비트들(D00에서 D03, D10에서 D13, ..., D30에서 D33)이 액세스 가능하다는 것을 의미하는데, 각 데이터 비트는 액티브 워드 라인(WL)에서 기원하고, 클리어 워드 및 행 어드레스들로 이루어지는 것으로 간주되어야 한다. 수리할 경우에, 모든 이 워드 라인들이 함께 잉여 워드 라인으로 교체되면, 이 데이터 비트들은 다수의 워드 라인들(WL)에서 기원할 수 있다.
x4 구성에서, 행 어드레스의 2개의 어드레스 비트들은 다중화기 M4:1를 통해 4×1 선택하기 위해 사용된다. 다중화기 M4:1의 출력들은 각각 하나의 IO 인터페이스(IO00, IO01, ..., IO30)에 연결된다. x8 구성에서, 행 어드레스의 하나의 어드레스 비트는 다중화기들 M2:1을 통해 2×1 선택하기 위해 사용된다. 다중화기들 M2:1의 출력들은 각각 2개의 IO 인터페이스들(IO00에서 01, ...., IO30에서 31)에 연결된다. 마지막으로, X16 구성에서, 4개의 데이터 비트들은 각 경우에 각 블록의 4개의 IO 인터페이스들(IO00에서 03, ..., IO30에서 33)에 연결된다. 도 1에서 도시된 바와 같이, 이 데이터 비트들은 동일한 경우에 라인들을 절약하기 위하여, 전술된 다중화기들을 통하여 IO 인터페이스들에 공급될 수 있다.
본 발명에 따른 하나의 테스트 회로(T)는 각 블록(MA0, ..., MA3)을 위해 제공되고 각 4개의 데이터 비트들 및 x4 구성(IO00, ..., IO30)의 IO 인터페이스 사이에 연결된다. 각 테스트 회로(T)는 4 라인들을 통해 테스트 회로에 적용되는 테스트 데이터 패턴 레지스터(1)(패턴 깊이 4) 및 각 라인을 통해 테스트 회로에 적용되는 결과 변화 신호(10)와 동작 신호(3)을 가진다. 테스트 데이터 패턴 레지스터(1)는 테스트 모드를 시작할 때 4개의 어드레스 라인들을 통해 로딩된다. 데이터 구성과는 상관 없이, 정상 다중화기 및 정상 IO 인터페이스들은 테스트 모드 동안 정지 되고, 해당 IO 인터페이스들과 함께 테스트 회로들(T)은 동작된다.
각 판독 액세스에 있어서, 결과 변화 신호(10)는 예를 들어, IO 라인들(모든 IO 라인들이 필요치는 않음)을 절약하기 위하여 테스트 모드를 위해 사용되지 않는 행 어드레스를 통해 적용되고, 내부 레지스터, 또는 패드들을 지지하는 기술된 변화물들, 또는 기술된 다중화기 회로들을 통해 제공된다.
기술된 본 발명의 실시예는 정상 모드에서, 테스트 결과를 출력하기 위해 사용되는 4개의 IO 인터페이스들(16)을 가지는 동일한 데이터 버스 구조를 사용한다. 그러나, 다른 실시예에서, 정상 모드의 4배의 메모리 셀들이 동작된다. 4 대신에 16의 테스트 회로로서, 테스트 결과는 각 경우에 4 그룹의 4개의 IO 인터페이스들로 출력될 수 있다. IO 인터페이스들의 수는 이 실시예에서, 일반적으로 감소되지 않지만, 어드레스 영역은 4배까지 추가로 감소된다.
Claims (21)
- 동일한 반도체 칩 상에서 형성되고 테스트될 다수의 소자들을 가지며, 테스트 데이터의 임시 저장을 위한 테스트 데이터 패턴 레지스터(1)를 가지며, 테스트될 소자들에 그리고 소자들로부터 상기 테스트 데이터 패턴 레지스터의 데이터를 기록하고 판독하기 위한 판독 및 기록 회로를 가지며, 그리고 테스트될 소자들에 기록되고 소자들로부터 판독된 상기 데이터 사이의 차에 대해 테스트하는 비교 회로(6)를 가지는 디지털 반도체 회로 장치를 테스트 하기 위한 단일 칩 집적 테스트 회로에 있어서,상기 테스트 회로는 테스트 될 상기 소자들에 기록하기 전에, 동작 신호(3)에 의해 동작될 수 있고 상기 테스트 데이터 패턴 레지스터로부터의 상기 테스트 데이터 패턴을 변화시키는 패턴 변화 회로(2)를 포함하는 것을 특징으로 하는 테스트 회로.
- 제 1 항에 있어서, 상기 패턴 변화 회로를 동작시키기 위한 상기 동작 신호는 상기 반도체 칩 상의 커플링된 패턴 변화 회로 패드(4)에 의해 공급되는 것을 특징으로 하는 테스트 회로.
- 제 2 항에 있어서, 상기 디지털 반도체 회로 장치는 두 모드(정상 모드 및 테스트 모드)에서 동작 가능한데, 상기 테스트 모드에서, 상기 반도체 칩 상에 이미 존재하고, 상기 정상 모드에서, 상기 디지털 반도체 회로 장치를 신호에 커플링시키려하는 상기 패드는 상기 테스트 회로의 상기 패턴 변화 회로에 연결되는 것을 특징으로 하는 테스트 회로.
- 제 3 항에 있어서, 상기 정상 모드에서, 상기 패드는 상기 패턴 변화 회로로부터 디커플링되는 것을 특징으로 하는 테스트 회로.
- 제 1 항 내지 4 항 중 어느 한 항에 있어서, 테스트 되고 그리고 테스트 될 다수의 소자들을 가지는 상기 디지털 반도체 회로 장치는 다수의 메모리 셀들을 가지는 반도체 메모리에 의해 형성되는 것을 특징으로 하는 테스트 회로.
- 제 1 항 내지 5 항 중 어느 한 항에 있어서, 상기 비교 회로(6)는 상기 테스트 데이터 패턴의 폭에 대응하고, 상기 기록 및 판독 데이터를 비트 단위로 비교하는 다수의 논리 게이트들(6A에서 6F)을 포함하는 것을 특징으로 하는 테스트 회로.
- 제 6 항에 있어서, 상기 테스트 회로는 상기 비교 회로의 상기 논리 게이트들에 커플링되고 상기 비교 회로의 상기 논리 게이트의 결과들을 결합하여 결과를 형성하는 것을 특징으로 하는 테스트 회로.
- 제 7 항에 있어서, 상기 테스트 회로의 상기 가산 게이트는 NOR 게이트에 의해 형성되는 것을 특징으로 하는 테스트 회로.
- 제 1 항 내지 8 항 중 어느 한 항에 있어서, 상기 패턴 변화 회로(2)는 상기 테스트 데이터 패턴의 폭에 대응하고, 동작을 위한 동작 신호(3)가 상기 패턴 변화 회로에 인가되자마자 상기 테스트 데이터 패턴을 비트 단위로 변화시키는 다수의 논리 게이트들(2A에서 2F)을 포함하는 것을 특징으로 하는 테스트 회로.
- 제 1 항 내지 9 항 중 어느 한 항에 있어서, 상기 비교 회로 및 상기 패턴 변화 회로의 상기 논리 게이트들은 배타적-OR 게이트들에 의해 형성되는 것을 특징으로 하는 테스트 회로.
- 제 1 항 내지 10 항 중어느 한 항에 있어서, 상기 테스트 회로는 상기 테스트 데이터 패턴의 폭에 대응하고, 상기 비교 회로(6)의 상기 논리 게이트들의 출력들에 연결되는 다수의 논리 게이트들(9A에서 9D)로 구성되는 상기 결과 변화 회로(9)를 포함하며, 그리고 상기 가산 게이트(7)는 결과 변화 회로의 상기 출력들에 연결되는 것을 특징으로 하는 테스트 회로.
- 제 11 항에 있어서, 상기 결과 변화 회로의 상기 논리 게이트들은 배타적-OR 게이트들에 의해 형성되는 것을 특징으로 하는 테스트 회로.
- 제 1 내지 12 항 중 어느 한 항에 있어서, 상기 결과 변화 회로(9)의 상기 논리 게이트들은 결과 변화 신호(10)에 의해 함께 동작되는 것을 특징으로 하는 테스트 회로.
- 제 1 항 및 제 5 내지 13 항 중 어느 한 항에 있어서, 상기 패턴 변화 회로는 상기 테스트 모드에서 사용되지 않는 반도체 메모리 입력 및 출력 라인을 통해서 상기 동작 신호에 의해 동작되는 것을 특징으로 하는 테스트 회로.
- 제 1 항 및 제 5 내지 14 항 중 어느 한 항에 있어서, 상기 결과 변화 회로는 상기 테스트 모드에서 사용되지 않는 반도체 메모리 입력 및 출력 라인을 통해서 상기 결과 변화 신호에 의해 동작되는 것을 특징으로 하는 테스트 회로.
- 제 1 항 및 제 5 내지 15 항 중 어느 한 항에 있어서, 상기 비교 회로(6)는 상기 테스트 데이터 패턴 레지스터(1)에 직접 연결되는 것을 특징으로 하는 테스트 회로.
- 제 1 항 및 제 5 내지 16 항 중 어느 한 항에 있어서, 상기 가산 게이트(7)의 상기 결과는 상기 테스트 모드에서 사용되지 않는 반도체 메모리 입력 및 출력 라인을 통해서 출력되는 것을 특징으로 하는 테스트 회로.
- 제 1 항 및 제 5 내지 17 항 중 어느 한 항에 있어서, 상기 패턴 변화 회로(2)는 출력 신호가 상기 동작 신호(3)이고 데이터 레지스터(13)로부터의 4개의 데이터 값들 중 하나를 상기 출력 신호로서 공급하는 4×1 다중화기 회로(11)에 의해 동작되는 것을 특징으로 하는 테스트 회로.
- 제 1 항 및 제 5 내지 18 항 중 어느 한 항에 있어서, 상기 결과 변화 회로(9)는 출력 신호가 상기 결과 변화 신호(10)이고 결과 변화 데이터 레지스터(16)으로부터의 4개의 데이터 값들 중 하나를 상기 출력 신호로서 공급하는 4×1 다중화기 회로(14)에 의해 동작되는 것을 특징으로 하는 테스트 회로.
- 상기 동일 반도체 칩 상에 단일 칩으로 집적된 테스트 회로에 의해 테스트 될 다수의 소자들을 포함하고, 테스트 데이터 패턴의 일시 저장을 위한 테스트 데이터 패턴 레지스터(1)를 포함하며, 테스트 될 상기 소자들에 그리고 상기 소자들로부터 상기 테스트 데이터 패턴 레지스터의 데이터를 기록하고 판독하기 위한 기록 및 판독 회로를 포함하며, 그리고 테스트 될 상기 소자들에 기록되고 그리고 상기 소자들로부터 판독된 상기 데이터 사이의 어떤 차를 위해 테스트 되는 비교 회로(6)를 포함하는 디지털 반도체 회로 장치를 테스트하기 위한 방법에 있어서,테스트 동안, 상기 테스트 데이터 패턴 레지스터에 저장되는 상기 테스트 데이터 패턴은 테스트 될 상기 소자들에 기록되기 전에 변화되는 것을 특징으로 하는 방법.
- 제 20 항에 있어서, 상기 테스트 데이터 패턴 변화를 시작하기 위하여, 동작 신호는 상기 반도체 칩 상의 커플링된 테스트 회로 패드를 통해서 공급되는 것을 특징으로 하는 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19806455 | 1998-02-17 | ||
| DE19806455.1 | 1998-02-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010040999A true KR20010040999A (ko) | 2001-05-15 |
| KR100383479B1 KR100383479B1 (ko) | 2003-05-12 |
Family
ID=7857962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-7009020A KR100383479B1 (ko) | 1998-02-17 | 1998-09-30 | 디지털 반도체 회로를 테스트하기 위한 회로 및 방법 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6256243B1 (ko) |
| EP (1) | EP1055238B1 (ko) |
| JP (1) | JP3842971B2 (ko) |
| KR (1) | KR100383479B1 (ko) |
| CN (1) | CN1133173C (ko) |
| DE (1) | DE59801360D1 (ko) |
| TW (1) | TW407209B (ko) |
| WO (1) | WO1999043004A1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7418638B2 (en) | 2005-02-07 | 2008-08-26 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method for testing memory cells using several different test data patterns |
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|---|---|---|---|---|
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| DE10226585C1 (de) * | 2002-06-14 | 2003-12-11 | Infineon Technologies Ag | RAM-Speicherschaltung |
| US7073100B2 (en) * | 2002-11-11 | 2006-07-04 | International Business Machines Corporation | Method for testing embedded DRAM arrays |
| JP4400081B2 (ja) | 2003-04-08 | 2010-01-20 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| US6999887B2 (en) * | 2003-08-06 | 2006-02-14 | Infineon Technologies Ag | Memory cell signal window testing apparatus |
| KR100558492B1 (ko) * | 2003-11-14 | 2006-03-07 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 테스트 패턴 데이터발생방법 |
| TWI425517B (zh) * | 2009-04-21 | 2014-02-01 | Etron Technology Inc | 一種測試系統及方法 |
| KR101192556B1 (ko) * | 2010-08-12 | 2012-10-17 | 한국항공우주산업 주식회사 | 디지털 회로 검증시스템 설계방법 및 그 검증시스템 |
| JP5740296B2 (ja) * | 2011-12-16 | 2015-06-24 | 株式会社東芝 | 半導体記憶装置、半導体記憶装置の制御方法、制御プログラム |
| CN104237771B (zh) * | 2013-06-20 | 2017-08-25 | 京微雅格（北京）科技有限公司 | 一种fpga芯片的错误检测方法和电路 |
| WO2020042906A1 (en) * | 2018-08-31 | 2020-03-05 | Changxin Memory Technologies, Inc. | Test methods, tester, load board and test system |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0419899A (ja) * | 1990-05-11 | 1992-01-23 | Mitsubishi Electric Corp | 半導体記憶装置のためのテスト装置 |
| KR950000305Y1 (ko) * | 1991-12-23 | 1995-01-16 | 금성일렉트론 주식회사 | 메모리 장치의 테스트 모드회로 |
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| US5661690A (en) * | 1996-02-27 | 1997-08-26 | Micron Quantum Devices, Inc. | Circuit and method for performing tests on memory array cells using external sense amplifier reference current |
-
1998
- 1998-09-30 WO PCT/DE1998/002895 patent/WO1999043004A1/de active IP Right Grant
- 1998-09-30 KR KR10-2000-7009020A patent/KR100383479B1/ko not_active IP Right Cessation
- 1998-09-30 EP EP98955360A patent/EP1055238B1/de not_active Expired - Lifetime
- 1998-09-30 JP JP2000532852A patent/JP3842971B2/ja not_active Expired - Fee Related
- 1998-09-30 CN CN988136252A patent/CN1133173C/zh not_active Expired - Fee Related
- 1998-09-30 DE DE59801360T patent/DE59801360D1/de not_active Expired - Lifetime
- 1998-11-06 TW TW087118541A patent/TW407209B/zh not_active IP Right Cessation
-
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- 2000-08-17 US US09/642,734 patent/US6256243B1/en not_active Expired - Lifetime
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| US7418638B2 (en) | 2005-02-07 | 2008-08-26 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method for testing memory cells using several different test data patterns |
Also Published As
| Publication number | Publication date |
|---|---|
| TW407209B (en) | 2000-10-01 |
| US6256243B1 (en) | 2001-07-03 |
| KR100383479B1 (ko) | 2003-05-12 |
| WO1999043004A1 (de) | 1999-08-26 |
| JP3842971B2 (ja) | 2006-11-08 |
| JP2002504736A (ja) | 2002-02-12 |
| CN1133173C (zh) | 2003-12-31 |
| EP1055238B1 (de) | 2001-08-29 |
| EP1055238A1 (de) | 2000-11-29 |
| DE59801360D1 (de) | 2001-10-04 |
| CN1285073A (zh) | 2001-02-21 |
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| JP2000021200A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130419 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20140417 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20150417 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20170330 Year of fee payment: 15 |
|
| LAPS | Lapse due to unpaid annual fee |