JP4309086B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP4309086B2 JP4309086B2 JP2001387338A JP2001387338A JP4309086B2 JP 4309086 B2 JP4309086 B2 JP 4309086B2 JP 2001387338 A JP2001387338 A JP 2001387338A JP 2001387338 A JP2001387338 A JP 2001387338A JP 4309086 B2 JP4309086 B2 JP 4309086B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- spare
- test
- bit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の属する技術分野】
この発明は、メモリとロジックとが同一半導体基板上に集積化されるシステムLSIと称される半導体集積回路装置に関し、特に、メモリを外部から直接アクセスしてテストするためのテストインターフェイス回路の構成に関する。
【0002】
【従来の技術】
近年、DRAM(ダイナミック・ランダム・アクセス・メモリ)とロジックデバイスまたはマイクロプロセッサとを同一半導体基板上に集積化するDRAM内蔵システムLSIが普及してきている。このDRAM内蔵システムLSIは、個別のDRAMとロジックデバイスまたはマイクロプロセッサをプリント基板上に半田付などにより実装する従来のシステムと比べて以下の利点を有している。
【0003】
(1) ピン端子の制約がないため、DRAMとロジックデバイスの間のデータバス幅を大きくすることができ、データ転送速度を向上させることができ、応じてシステム性能が向上する、
(2) DRAMとロジックデバイスの間に形成されるデータバスは、チップ上配線であり、プリント基板上の配線と比べて容量が小さく、データ転送時の動作電流を小さくすることができ、また高速でデータを転送することができる、および
(3) 単一パッケージでシステムが構成されるため、外部のデータバス配線および制御信号配線が不要となり、プリント基板上での占有面積を小さくすることができ、システムを小型化することができる。
【0004】
図8は、従来のDRAM内蔵システムLSIの構成の一例を概略的に示す図である。図8において、DRAM内蔵システムLSI500は、所定の演算処理を行なうロジック502と、少なくともロジック502の必要なデータを格納するためのDRAMマクロ504と、ロジック502をパッド群518を介して外部装置に接続するロジック外部バス508を含む。
【0005】
ロジック502は、所定の演算処理を行なう専用のロジックデバイスであってもよく、またマイクロプロセッサであってもよく、DRAMマクロ504に格納されるデータを用いて処理を行なう回路であればよい。
【0006】
DRAMマクロ504は、データを記憶するDRAMコア510と、このDRAMコア510に対し外部から直接アクセスしてテストを行なうためのテストインターフェイス回路(TIC)512と、ロジック502の内部ロジックバス506とテストインターフェイス回路512からの内部テストバス516の一方を選択して、DRAMコア510に接続する内部メモリバス515に接続する選択回路517を含む。テストインターフェイス回路512は、外部テストバス514を介してパッド群518に結合される。
【0007】
バス506、508、514、515および516は、それぞれ制御信号、アドレス信号およびデータを伝達する信号線を含む。内部ロジックバス506、内部メモリバス515および内部テストバス516は、ピン端子の制約条件がないため、そのバス幅を十分広くすることができる。DRAMコア510からの読出データは選択回路517を介することなく直接テストインターフェイス回路512およびロジック502に転送されるが、図8においては図面を簡略化するために、この内部読出データの転送経路は示していない。
【0008】
図9は、DRAMコア510が転送する信号を一覧にして示す図である。図9において、DRAMコア510に対しては、クロック信号CLK、DRAMコア510における内部クロック信号の有効/無効を設定するクロックイネーブル信号CKE、内部での行選択動作を活性化するロウ活性化信号/ACT、選択行を非選択状態へ駆動するためのロウ非活性化信号/PRE、DRAMコア510におけるメモリセルデータのリフレッシュを指示するオートリフレッシュ指示信号/REFA、データの読出を指示するリード動作指示信号/RE、データの書込動作を指示するライト動作指示信号/WRが、動作制御信号として与えられる。
【0009】
このDRAMコア510に対しては、さらに、メモリセルのアドレス指定のために、13ビットのロウアドレス信号RA<12:0>、4ビットのコラムアドレス信号CA<3:0>、スペアメモリセル行を指定するためのスペアロウ空間アドレッシング用アドレス信号RAspおよびスペア列を指定するためのスペアコラム空間アドレッシング用アドレス信号CAspが与えられる。スペアロウ空間アドレッシング用アドレス信号RAspおよびスペアコラム空間アドレッシング用アドレス信号CAspは、不良アドレスのヒューズプログラム前に行われる試験時において、このDRAMコア510のスペアメモリセルへアクセスし、スペアメモリセルの良/不良を判定するために使用される。
【0010】
これらのスペア空間アドレッシング用アドレス信号RAspおよびCAspは、Hレベルのときにスペアメモリセル空間を指定し、Lレベルのときに、ノーマルメモリセル空間を指定する。
【0011】
このDRAMコア510に対しては、128ビットの書込データD<127:0>が与えれら、またこのDRAMコア510からは、128ビットの読出データQ<127:0>が出力される。
【0012】
この図9に示すように、DRAMコア510は、個別素子の汎用DRAMに比べて、多くの入出力信号を有している。テストインタフェース回路512は、このテスト動作時においても、DRAMコア510に対し、図9に示すような信号/データの転送を行なう。したがって、テストインターフェイス回路512が、外部テストバス514によりパッド群518を介して、この図9に示す信号/データを外部テスタとの間で転送した場合、外部テスタのピン数よりも、これらの信号/データ線の数が多くなり、テストを行なうことができなくなる。また、たとえテストを行なうことができる場合においても、1つの被試験装置からの信号/データ線の数が多いため、同時に測定することのできるデバイスの数が低減され、テストコストが増大する。
【0013】
テストインターフェイス回路512は、テスト時に必要とされるピン数を低減し、またDRAMコア510へ外部から直接アクセスして、容易に、このDRAMコア510のテストを容易に行なうために設けられる。
【0014】
図10は、図8に示すテストインターフェイス回路512に対する外部信号を一覧にして示す図である。この図10に示す信号は、図8に示す外部テストバス514を介して外部テスト装置とテストインターフェイス回路512との間で転送される。
【0015】
図10において、テストインターフェイス回路512に対し、テストクロック信号TCLKとテストクロックイネーブル信号TCKEが与えられる。これらのテストクロック信号TCLKおよびテストクロックイネーブル信号TCKEは、通常動作モード時のクロック信号CLKとクロックイネーブル信号CKEに代えて用いられる。
【0016】
このテストインターフェイス回路512に対し、さらに、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、およびライト動作指示信号/WEが与えられる。これらの制御信号/CS、/RAS、/CAS、および/WEのテストクロック信号の例えば立上りエッジにおける論理レベルの組合せにより、DRAMコアの動作モードが指定される。
【0017】
テストインターフェイス回路512は、これらの外部制御信号をデコードし、図9に示すようなロウ活性化信号/ACT、ロウ非活性化信号/PRE、オートリフレッシュ指示信号/RFEA、リード動作指示信号/REおよびライト動作指示信号/WRを、そのデコード結果に従って選択的に活性化する。
【0018】
アドレス信号として、このテストインターフェイス回路512に対し、13ビットのアドレス信号AD<12:0>とスペア空間アドレッシング用アドレス信号ADspが与えられる。ロウアドレスとコラムアドレスは、同じパッド(端子)を介して時分割的に与えられ、またはスペア空間アドレッシング用アドレス信号ADspも、スペアロウおよびスペアコラムに対し時分割的に与えられる。
【0019】
また、データとしては、8ビットのテスト書込データTD<7:0>と8ビットのテスト読出データTQ<7:0>と1ビットのマルチビットテスト結果出力信号TQmbtが外部テスタとテストインターフェイス回路512の間で転送される。テストインターフェイス回路512は、テストデータ書込時には、この8ビットのテストデータTD<7:0>を128ビットのデータにビット幅拡張して、選択回路517を介してDRAMコア510へ与える。
【0020】
テストデータ読出時においては、テストインターフェイス回路512は、DRAMコア510から読出された128ビットのデータを、8ビット単位で順次出力する。
【0021】
マルチビットテスト結果出力信号TQmbtは、128ビットのテスト読出データについてのマルチビットテスト結果を示す信号である。
【0022】
図11は、テストインターフェイス回路512に与えられる外部制御信号(TIC制御信号)とDRAMコア510に与えられる(DRAM制御信号)の関係を真理値表の形態で示す図である。
【0023】
図11において、DRAMマクロ504の非選択状態(DSEL)は、チップセレクト信号/CSがHレベルのときに設定される。この状態においては、残りの制御信号/RAS、/CASおよび/WEの論理レベルにかかわらず、DRAMコア510は、非選択状態を維持する。
【0024】
チップセレクト信号/CSがLレベルに設定されると、DRAMコア510に対する動作モードが指定される。
【0025】
動作モードが指定されないNOPの場合、制御信号/RAS、/CASおよび/WEがすべてHレベルに設定される。この場合、DRAMコア510に与えられる制御信号はすべてHレベルを維持し、DRAMコア510に対する新たな動作モードは指定されない。通常、DRAMコア510は、このNOPコマンド印加時においてはスタンドバイ状態を維持する。
【0026】
チップセレクト信号/CSとロウアドレスストローブ信号/RASをともにLレベルに設定し、コラムアドレスストローブ信号/CASとライト動作指示信号/WEをともにHレベルに設定すると、アレイ活性化を示すACTが指定される。この状態においては、DRAMコアに対し、ロウ活性化信号/ACTがLレベルの活性状態に設定される。残りのDRAM制御信号は、Hレベルの非活性状態を維持する。ここで、テストインターフェイス回路512に対するTIC制御信号の論理レベルの判定は、テストクロック信号TCLKの立上がりエッジまたは立下がりエッジにおいて行なわれる。
【0027】
チップセレクト信号/CS、ロウアドレスストローブ信号/RASおよびライト動作指示信号/WEをLレベルに設定し、コラムアドレスストローブ信号/CASをHレベルに維持すると、プリチャージ動作を示すPREが指定される。この状態においては、DRAM制御信号として、ロウ非活性化信号/PREがLレベルに設定され、DRAMコア510がプリチャージ状態に復帰する。
【0028】
チップセレクト信号/CS、ロウアドレスストローブ信号/RASおよびコラムアドレスストローブ信号/CASをLレベルに設定し、ライト動作指示信号/WEをHレベルに設定した場合には、リフレッシュ動作を示すREFAが指定される。この場合には、DRAM制御信号のうち、オートリフレッシュ指示信号/REFAがLレベルに設定され、DRAMコア510において、リフレッシュが実行される。
【0029】
チップセレクト信号/CSとコラムアドレスストローブ信号/CASをともにLレベルに設定し、ロウアドレスストローブ信号/RASとライト動作指示信号/WEをともにHレベルに設定すると、データ読出を示すREが指定される。この場合には、DRAM制御信号のうち、リード動作指示信号/REがLレベルの活性状態に設定され、残りの制御信号はHレベルに維持される。
【0030】
チップセレクト信号/CS、コラムアドレスストローブ信号/CASおよびライト動作指示信号/WEをLレベルに設定し、ロウアドレスストローブ信号/RASをHレベルに設定した場合には、データ書込を示すWEが指定される。この状態においては、DRAM制御信号において、ライト動作指示信号/WRがLレベルに設定される。
【0031】
テストインターフェイス回路512においては、この図11に示す真理値表に従って、TIC制御信号をDRAM制御信号に変換する。テストインターフェイス回路512において、アドレスのマルチプレクス、データビット幅の変換および制御信号の変換を行なうことにより、外部テスタが、DRAMコア510へアクセスしてテスト動作を行なうときに使用されるピン端子数を大幅に低減することができる。また、テストインターフェイス回路512に与えられる制御信号として、通常のクロック同期型のDRAMに用いられる制御信号と同じであり、標準クロック同期型DRAMに対するテスタを用いて、このDRAMコア510のテストを行なうことができる。
【0032】
図12は、図8に示すDRAMコア510およびテストインターフェイス回路(TIC)512の構成を概略的に示す図である。この図12においては、DRAMコア510とのテストインターフェイス回路512の間に配置される選択回路517は、図面を簡略化するために示していない。
【0033】
図12において、DRAMコア510は、それぞれが行列状に配列される複数のメモリセルを有するDRAMアレイ550eおよび550wと、アドレス信号に従ってこれらのDRAMアレイ550eおよび550wからメモリセルを選択するデコーダ552を含む。
【0034】
図12においては、DRAMアレイ550eおよび550wは、一例として、それぞれ、8Mビットの記憶容量を有する。これらのDRAMアレイ550eおよび550wにおいては、不良メモリセルを救済するためのスペアロウおよびスペアコラムが配置される。デコーダ552は、これらのDRAMアレイ550eおよび550wにおいてメモリセル行を選択するためのロウデコーダと、メモリセル列を選択するためのコラムデコーダ両者を含む。
【0035】
DRAMコア510は、さらに、DRAMアレイ550eとデータの入出力を行なうためのDRAMデータパス556eと、DRAMアレイ550wとデータの入出力を行なうDRAMデータパス556wと、DRAMコア510の内部動作を制御するDRAM制御回路558を含む。
【0036】
DRAMデータパス556eおよび556wの各々は、内部書込データを対応のDRAMアレイ550eおよび550wへ転送するためのライトドライバと、対応のDRAMアレイ550eおよび550wから読出されたメモリセルデータを増幅するためのプリアンプを含む。DRAMデータパス556eは、64ビット幅のライトデータバス551eを介して書込データWD<127:64>を転送し、またDRAMアレイから内部リードデータバス553eを介して転送される64ビットの内部読出データRD<127:64>を受ける。
【0037】
後にその構成については、詳細に説明するが、DRAMアレイ550eにおいては、スペア列もノーマル列と同時に選択されるため、このDRAMデータパス550eは、不良列救済時においては、スペアライトデータ線557eを介してスペア書込データSWD<1>を転送し、またスペアリードデータ線559eを介して、スペアメモリセルからの読出データSRD<1>を受ける。
【0038】
DRAMデータパス556wも同様、64ビット幅の内部ライトデータバス551wを介して内部書込データWD<63:0>をDRAMアレイ550wへ転送し、またDRAMアレイ550wから、64ビット幅の内部読出データRD<63:0>を内部リードデータバス553wを介して受ける。また、このDRAMデータパス550wは、さらに、不良列救済時において、スペア列から読出された読出データSRD<1>をスペアリードデータ線559wを介して受け、またスペアライトデータ線557wを介して、スペア列への書込データSWD<0>を転送する。
【0039】
DRAMデータパス556eは、通常動作モードにおいて、不良列救済時においては、スペアライトデータ線557eを、内部ライトデータバス551eの対応の内部ライトデータ線と置換し、またスペアリードデータ線559eを、内部リードデータバス553eの対応の内部リードデータ線と置換える。同様、DRAMデータパス556wも、通常動作モード時において、不良列救済時においては、スペアリードデータ線559wを、内部リードデータバス553wの対応の内部リードデータ線と置換し、またスペアライトデータ線557wを、内部ライトデータバス551wの対応の内部ライトデータ線と置換する。
【0040】
一方、不良列救済のための不良アドレスのプログラムを行う前の救済判定のためのテストモード時においてはノーマルメモリセルおよびスペアメモリセルが試験され、スペアメモリセルが正常であるかの試験が行われる。この救済判定のメモリ試験時においては、これらのDRAMデータパス556eおよび556wは、スペアリードデータ線559eおよび559wとスペアライトデータ線557eおよび557wは、ノーマルデータ線との置換を行なうことなく、テストインターフェイス回路とデータの転送を行う。
【0041】
テストインターフェイス回路512は、DRAMデータパス556eおよび556wそれぞれに対応して設けられるTICデータパス560eおよび560wと、外部テスタとの間で、テストデータTD<7:0>およびTQ<7:0>およびマルチビットテスト結果指示信号TQmbtを転送するTIC制御回路562を含む。
【0042】
TIC制御回路562は、また、外部のテスタから、図10に示すようなアドレス信号および動作モードを指定する制御信号を受けるが、これらは図面を簡略化するため示していない。
【0043】
TICデータパス560eおよび560wは、テストデータ書込時においては、8ビットのテストデータTD<7:0>を、それぞれ、64ビットのテストデータに拡張して、対応のデータバス561eおよび561wを介してDRAMデータパス556eおよび556wへ転送する。
【0044】
また、データ読出時においては、これらのTICデータパス560eおよび560wは、DRAMデータパス556eおよび556wから、データバス563eおよび563wを介して64ビットの読出データを受ける。
【0045】
すなわち、TICデータパス560eは、DRAMデータパス556eから、64ビットのデータQ<127:64>をデータバス563eを介して受け、また、DRAMデータパス556eを介して伝送されるスペア内部リードデータ線559eからのスペアリードデータSRD<1>をスペアリードデータ線569eを介してスペアデータSQ<1>として受ける。また、このTICデータパス560eは、64ビットの書込みデータD<127:64>を内部書込データバス561eを介してDRAMデータパス556eへ転送し、また、スペアライトデータ線557eへ、スペアライトデータ線567Cを介してスペアデータSD<1>を転送する。
【0046】
TICデータパス560wは、同様、リードデータバス563wを介して、DRAMデータパス556wからの内部読出データQ<63:0>を受け、また、スペアデータ線569wを介してスペアリードデータSQ<0>を受け、また、書込みデータバス561wを介して64ビットのデータD<63:0>をDRAMデータパス556wに転送し、また、スペアライトデータ線567wを介してDRAMデータパス556wに、スペアライトデータSD<0>を転送する。
【0047】
TIC制御回路562は、TICデータパス560eおよび560wに与えられた合計128ビットのデータを8ビットデータ単位で順次、テストデータTQ<7:0>として出力する。またTIC制御回路562は、同時に読み出された128ビットのデータのマルチビットテスト結果を示す信号TQmbtをマルチビット信号線573を介して転送する。このマルチビットテスト結果指示信号TQmbtが不一致を示しているときには、外部のテスタにおいて、テスト読出データTQ<7:0>と期待値データとに従って、不良メモリセルを特定する。
【0048】
図13は、DRAMアレイ550eおよび550wの要部の構成を概略的に示す図である。これらのDRAMアレイ550eおよび550wは、同一構成を有するため、図13において、1つのDRAMアレイ550を代表的に示す。
【0049】
図13において、DRAMアレイ550は、行列状に配列されるノーマルメモリセルNMCと、不良ノーマルメモリセルを救済するためのスペアメモリセルSMCを含む。このスペアメモリセルSMCも行列状に配列され、ノーマルメモリセルNMCおよびスペアメモリセルSMCは、行方向に整列して配置される。ただし、図13においては1個のノーマルメモリセルNMCと、1個のスペアメモリセルSMCを代表的に示す。
【0050】
行方向に整列するノーマルメモリセルNMCおよびスペアメモリセルSMCに対しワード線WLが配置される。このワード線WLには、図示しないロウデコーダからのワード線選択信号が伝達される。ノーマルメモリセルNMCの各列に対応してノーマルビット線NBLおよび/NBLの対が配置される。また同様、スペアメモリセルSMCの列に対応して、スペアビット線SBLおよび/SBLの対が配置される。図13においては、ビット線NBLおよびSBLのみを示す。
【0051】
列方向に延在して、所定数のビット線対ごとに、内部読出データ線RDL0−RDL63および内部書込データ線WDL0−WDL63が配置される。スペアメモリセルSMCに対して、スペアリードデータ線SRDLおよび内部スペアライトデータ線SWDLが列方向に延在して配置される。
【0052】
メモリセル列を選択するために、データ書込時の書込列選択信号を伝達するライトコラム選択線WCSLとデータ読出時の列選択信号を伝達するリードコラム選択線RCSLが行方向に延在して配置される。ライトコラム選択線WCSLにより、ノーマルビット線NBLに配置される書込列選択ゲートWSGが導通し、ノーマルビット線NBLが、対応の内部ライトデータ線WDLに接続される。また、データ読出時には、リードコラム選択線RCSL上の信号に従ってノーマルビット線NBLがリードコラム選択ゲートRSGを介して内部リードデータ線RDLに結合される。図13において、内部読出データ線RDL0および内部書込データ線WDL0に対して設けられるリードコラム選択ゲートRSGおよびライトコラム選択ゲートWSGを代表的に示す。
【0053】
通常、リードコラム選択ゲートRSGは、差動増幅ゲートの構成を有し、選択時において、対応のビット線がゲートに接続されるMOSトランジスタ(絶縁ゲート型電界効果型トランジスタ)により、対応のビット線(対)の信号が内部読出データ線(対)に読出される。
【0054】
スペアビット線SBLに対しても、ライトコラム選択線WCSL上の選択信号に従ってスペアビット線SBLをスペアライトデータ線SWDLに接続するスペアライトコラム選択ゲートSWSGと、リードコラム選択線RCSL上の列選択信号に従ってスペアビット線SBLを内部スペアリードデータ線SRDLに接続するリードコラム選択ゲートSRSGが設けられる。
【0055】
行方向に延在して、コラム選択線WCSLおよびRCSLが配置されているため、ノーマルメモリセルおよびスペアメモリセルが常に同時に選択されて内部リードデータ線RDL0−RDL63およびスペアリードデータ線SRDLまたは内部ライトデータ線WDL0−WDL63およびスペアライトデータ線SWDLに、メモリセルデータが伝達される。
【0056】
図14は、1つのライトデータ線およびリードデータ線に対するセンスアンプの配置を概略的に示す図である。図14において、内部リードデータ線RDLと内部ライトデータ線WDLに対し、16個のセンスアンプを含むセンスアンプ群SAGが配置される。センスアンプ群SAGに含まれる16個のセンスアンプの1つのセンスアンプが、4ビットのコラムアドレスCA<3:0>により選択される。したがって、スペアメモリセルSMCも、1つのスペアデータ線に対して、同様、16列設けられる。センスアンプは、ビット線対それぞれに対応して配置されており、活性化時対応のビット線のメモリセルデータの検知、増幅およびラッチを行なう。
【0057】
通常、このDRAMアレイ550は、16個の行ブロックに分割され、各行ブロックにおいて、512本のワード線が配置される。13ビットのロウアドレスRA<12:0>により、1つの行ブロックにおいて1つのワード線が選択される。不良メモリセル行を救済するために、スペアロウも配置される。このスペアロウの配置としては、各行ブロックに、スペアワード線が配置されてもよく、また特定の行ブロックにおいて集中的に、スペアワード線が配置されてもよい。
【0058】
図15は、不良列救済の対応を概略的に示す図である。図15において、1つのDRAMアレイが、複数の行ブロックに分割される。図15においては、2つの行ブロックRBiおよびRBjを示す。DRAMアレイにおいては、行ブロックに共通に、列方向に延在して、内部リードデータ線RDL0−RDL63と、内部ライトデータ線WDL0−WDL63と、スペアリードデータ線SRDLと、スペアライトデータ線SWDLとが配設される。
【0059】
行ブロックRBiにおいて、内部リードデータ線RDLaおよび内部ライトデタ線WDLaに関連するメモリセルが不良の場合、この内部リードデータ線RDLaおよび内部ライトデータ線WDLaが、スペアリードデータ線SRDLおよびRWDLに置換される。一方、行ブロックRBjにおいて、内部リードデータ線RDLbおよび内部ライトデータ線WDLbに関連するメモリセルが不良メモリセルの場合には、内部リードデータ線RDLbおよび内部ライトデータ線WDLbは、スペアリードデータ線SRDLおよびスペアライトデータ線SWDLと置換される。
【0060】
したがって、行ブロックが特定されると、置換される内部リードデータ線または内部ライトデータ線が一意的に定められる。内部データ線単位で不良列の救済を行なうことにより、ライトコラム選択線およびリードコラム選択線の列選択線が、行方向に延在し、スペアメモリセルおよびノーマルメモリセルが同時に選択される場合においても、正確に冗長置換を行って不良メモリセルの救済を行なうことができる。
【0061】
図16は、図12に示すDRAMデータパス556eおよび556wの構成を概略的に示す図である。DRAMリードデータパス556eおよび556wは、同一構成を有するため、図16においては、これらの代表として、DRAMデータパス556を示す。
【0062】
図16において、DRAMリードデータパス556は、内部リードデータ線RDL0−RDL63それぞに対して設けられるプリアンプPA0−PA63と、内部ライトデータ線WDL0−WDL63それぞれに対応して配置されるライトドライバWV0−WV63と、スペアリードデータ線SRDLに対応して配置されるスペアプリアンプSPAと、スペアライトデータ線SWDLに対応して配置されるスペアライトドライバSWVとを含む。
【0063】
これらのプリアンプPA0−PA63およびSPAは、図示しない制御回路(TIC制御回路)により、同時に活性化される。ライトドライバWV0−WV63およびSWVも、図示しない制御回路(TIC制御回路)により、データ書込時並列に、活性化される。冗長置換が行なわれない場合、スペアライトドライバSWVが、非活性状態に維持されてもよい。
【0064】
DRAMデータパス556は、さらに、スペアコラムチェックテストモード指示信号SPCCと行ブロックアドレスRBとに従って、冗長置換の選択信号を生成する冗長制御回路CRCと、プリアンプPA0−PA63それぞれに対応して設けられ、冗長制御回路CRCからの選択信号RSEL0−RSEL63に従って、対応のプリアンプPA0−PA63の出力データとスペアプリアンプSPAの出力データの一方を選択するマルチプレクサ(MUX)MX0−MX63と、図示しないクロック信号に従って、マルチプレクサMX0−MX63それぞれの出力データをラッチし転送するリードデータラッチRLH0−RLH63と、リードデータラッチRLH0−RLH63それぞれの出力データをバッファ処理して読出データQ0−Q63を生成する出力バッファOBF0−OBF63を含む。
【0065】
このスペアコラムチェックテストモード指示信号SPCCは、不良メモリセルのアドレスのプログラム前において行われる救済判定用メモリ試験時において活性化される。
【0066】
冗長制御回路CRCは、スペアコラムチェックテストモード指示信号SPCCの非活性化時、行ブロックアドレスRBに従って、各行ブロックに対してプログラムされた不良リードデータ線を、スペアリードデータ線と置換するように、リード選択信号RSEL0−RSEL63を生成する。
【0067】
スペアコラムチェックテストモード指示信号SPCCの活性化時、冗長制御回路CRCは、選択信号RSEL0−RSEL63をすべて非活性状態にし、マルチプレクサMX0−MX63に、それぞれ対応のプリアンプPA0−PA63の出力データを選択させる。
【0068】
DRAMデータパス556は、さらに、テストモード指示信号TEの活性化時、スペアプリアンプSPAの出力データを図示しないクロック信号に従ってラッチし転送するスペアリードデータラッチSRLHと、スペアリードデータラッチSRLHの出力データをバッファ処理してスペアリードデータSQを生成するスペア出力バッファSOBFを含む。スペアリードデータラッチSRLHは、スペアコラムチェックテストモード指示信号SPCCの非活性化時、スペア出力バッファSOBFを出力ハイインピーダンス状態に設定するようにその出力状態が設定されてもよい。また、これに代えて、スペア出力バッファSOBFが、このスペアコラムチェックテストモード指示信号SPCCの非活性化時、出力ハイインピーダンス状態に設定されてもよい。
【0069】
DRAMデータパス556は、さらに、書込データD0−D63それぞれに対応して設けられる入力バッファIBF0−IBF63と、入力バッファIBF0−IBF63それぞれに対応して設けられ、対応の入力バッファIBF0−IBF63の出力データを図示しないクロック信号に従ってラッチし、対応のライトドライバWV0−WV63へ転送するライトデータラッチWLH0−WLH63と、冗長制御回路CRCからの選択信号WSEL0−WSEL63に従って、入力バッファIBF0−IBF63の出力データの1つを選択するマルチプレクサMX70と、スペア書込データSDをバッファ処理するスペア入力バッファSIBFと、スペアコラムチェックテストモード指示信号SPCCに従って、マルチプレクサMX70の出力データとスペア入力バッファSIBFの出力データの一方を選択するマルチプレクサMX71と、マルチプレクサMX71の出力データを図示しないクロック信号に従ってラッチし、スペアライトドライバSWVへ転送するスペアライトデータラッチSWLHを含む。
【0070】
マルチプレクサMX71は、スペアコラムチェックテストモード指示信号SPCCの非活性化時、マルチプレクサMX70の出力データを選択して、スペアライトデータラッチSWLHへ転送する。スペアコラムチェックテストモード指示信号SPCCが活性状態となると、マルチプレクサMX71は、スペア入力バッファSIBFの出力データを選択してスペアライトデータラッチSWLHへ転送する。このスペア入力バッファSIBFは、また、スペアコラムチェックテストモード指示信号SPCCの非活性化時、出力ハイインピーダンス状態に設定されてもよい。
【0071】
DRAMデータパス556において、通常動作モード時においては、冗長制御回路CRCの制御の下に、不良列を救済する冗長置換(データ線置換)が行なわれる。すなわち、データ読出時においては、冗長制御回路CRCの出力する選択信号RSEL0−RSEL63に従って、マルチプレクサMX0−MX63により、不良リードデータ線に対応するプリアンプの出力データを、スペアプリアンプSPAの出力データで置換える。一方、データ書込時においては、この不良ライトデータ線に対して転送される書込データが、マルチプレクサMX70およびMX71により、スペアライトデータラッチSWLHに転送され、スペアライトドライバSWVにより、スペアライトデータ線SWDL上に転送される。この場合、不良列に対してもデータの書込が行なわれるものの、データ読出時においては、不良メモリセルに対する不良リードデータ線が、スペアリードデータ線で置換されるため、何ら問題は生じない。
【0072】
また、冗長置換が行なわれない場合において、マルチプレクサMX70によるデータ選択が行なわれない場合において、スペアライトドライバSWVにより、無効データが、スペアメモリセルに書込む場合においても、この行ブロックへのアクセス時においては、冗長置換は行なわれないため、スペアメモリセルに対し無効データが書込まれても、何ら問題は生じない。
【0073】
不良アドレスのプログラム前の救済判定用のテスト動作モード時においては、冗長制御回路CRCが、選択信号RSEL0−RSEL63をすべて非活性状態に設定し、マルチプレクサMX0−MX63が、それぞれ対応のプリアンプPA0−PA63の出力データを選択させる。また、この救済判定用のテスト動作モード時においては、スペアリードデータラッチSRLHが活性化され、スペアプリアンプSPAの出力データが転送されて、スペア出力バッファSOBFにより、スペアリードデータSQが生成される。
【0074】
同様、この救済判定用のテスト動作モード時においては、マルチプレクサMX71により、スペア入力バッファSIBFの入力データSDが選択されて、スペアライトデータラッチSWLHを介してスペアライトドライバSWVへ転送される。したがって、救済判定用のテスト動作モード時においては、DRAMコア外部から直接、スペアリードデータ線およびスペアライトデータ線へアクセスすることができる。
【0075】
図17は、図12に示すTICデータパス560eおよび560wのデータ書込に関連する部分の構成を概略的に示す図である。図17においては、TIC制御回路562の書込データを生成する部分の構成を併せて示す。TIC制御回路562は、テストクロック信号TCLKに従って8ビットのテストデータTD<7:0>を転送するサイクルシフト回路600を含む。このサイクルシフト回路600は、与えられたテストデータTD<7:0>をテストクロック信号TCLKの所定サイクル期間遅延して出力する。
【0076】
TIC制御回路562へは、また13ビットのアドレス信号AD<12:0>およびスペアアドレス空間アドレッシング用アドレス信号ADspも与えられる。
【0077】
このサイクルシフト回路600から、テストクロック信号TCLKに同期した8ビットのデータDf<7:0>が生成される。
【0078】
TICデータパス560eは、データDf<7:0>をそれぞれコピーして8ビットのデータを生成するドライブ回路DRE0−DRE7と、データDf<7>をコピーしてスペアデータSD<1>を生成するドライバSDReを含む。ドライブ回路DRE0−DRE7は、それぞれ8ビットのドライバを含み、それぞれ、8ビットデータD<64:71>、D<72:79>、、、および<120:127>を生成する。したがって、これらの8ビットデータD<64:71>、D<72:79>、、、およびD<120:127>の各々は、データDf<7:0>と同じデータパターンを有する。
【0079】
TICデータパス560wは、同様、データDf<7:0>をそれぞれコピーして8ビットデータを生成するドライブ回路DRW0−DRW7と、データDf<7>をコピーしてスペアデータSD<0>を生成するドライバSDRwを含む。ドライブ回路DRW0−DRW7から、それぞれ、8ビットデータD<7:0>、D<15:8>、、、およびD<63:56>が生成される。このデータパス560wから生成される8ビットデータは、すべて同一パターンを有している。
【0080】
ここで、テストデータTD<7:0>のデータパターンは、以下の条件を満たすようにして、128ビットデータに拡張される。
【0081】
D<8・n+m>=TD<m>、
ただし、nは、0から15の整数であり、また、mは、0から7の整数を示す。
【0082】
TICデータパス560eおよび560wにおいて、データDf<7:0>をコピーすることにより、8ビットデータから、128ビットデータを生成して、DRAMコアへ伝達することができ、またDRAMコアへ、スペアライトデータSD<0>およびSD<1>を転送することができる。
【0083】
図18は、図12に示すTICデータパス560eおよび560wのデータ読出部の構成を概略的に示す図である。TICデータパス560eおよび560wの構成は同じであるため、図18においては、TICデータパス560wの構成を具体的に示し、TICデータパス560eの構成は、単にブロックで示す。
【0084】
TICデータパス560wは、8ビットデータQ<7:0>乃至Q<63:56>それぞれに対応して配置される単位処理回路UPW0−UPW7と、スペア読出データSQ<0>に対して設けられるトライステートバッファ600wを含む。
【0085】
これらの単位処理回路UPW0−UPW7は同一構成を有し、それぞれ、活性化時、対応の8ビットデータQをバッファ処理して内部データTQf<7:0>を生成するトライステートバッファ回路610と、対応の内部読出データQと期待値データCMPD<7:0>を比較し、その比較結果をさらに1ビットデータに縮退して出力する比較回路612を含む。
【0086】
トライステートバッファ回路610は、TIC制御回路562からアドレス信号に従って生成される選択信号QSEL<15:0>の対応の選択信号QSELに従って活性化される。トライステートバッファ600wは、TIC制御回路からの選択信号SQSEL<0>に従って選択的に活性化される。
【0087】
TICデータパス560eは、スペアデータSQ<1>に対して設けられるトライステートバッファ回路600eと、8ビットデータQ<64:71>乃至Q<120:127>それぞれに対して設けられる単位処理回路UPE0−UPE7を含む。これらの単位処理回路UPE0−UPE7も、また選択信号QSEL<15:0>の対応の選択信号に従って選択的に活性化される。
【0088】
これらの単位処理回路UPE0−UPE7は、それぞれ、活性化時対応の8ビットデータをバッファ処理して内部読出データTQf<7:0>を生成するトライステートバッファ回路と、期待値データCMPD<7:0>と対応のデータビットの一致不一致を示すマルチビットテストを行なう比較回路612を含む。
【0089】
比較回路612は、8ビットの期待値データCMPD<7:0>と対応の8ビットデータD<8・n+7:8・m>とのビットごとの比較を行ない、かつさらに、それらのビットごと比較の8ビット信号を1ビットの信号Qbtf<n>に縮退する。比較回路612からの16ビットの比較結果を示す信号Qmbtf<15:0>がさらに、TIC制御回路562において縮退され、1ビットのマルチビット結果指示信号TQmbtが生成されて、外部のテスタに転送される。この縮退時においては、単に、16ビットの信号Qmbtf<15:0>の各ビットの論理レベルが正常状態を示しているかの判定が行われる(AND処理が行われる)。
【0090】
図19は、図18に示すTIC制御回路562の、選択信号を発生する部分の構成を概略的に示す図である。図19において、TIC制御回路562は、テストクロック信号TCLKに同期してアドレス信号AD<12:0>およびADspを転送して、内部信号intAD<12:0>およびintADspを生成するフリップフロップ620と、フリップフロップ620からの内部アドレス信号intAD<12:0>およびintADspをさらにテストクロック信号TCLKに同期して転送して、ロウアドレス信号RA<12:0>およびスペアロウアドレッシング用アドレス信号RAspを生成するフリップフロップ621と、フリップフロップ620からの4ビットのアドレス信号intAD<3:0>をテストクロック信号TCLKに同期して転送してコラムアドレス信号CA<3:0>を生成するフリップフロップ622と、フリップフロップ620からの4ビットの内部アドレス信号intAD<9:6>およびintADspをテストクロック信号TCLKに同期して転送する3段の縦続接続されるフリップフロップ623−625と、フリップフロップ625の出力信号をデコードして、選択信号QSEL<15:0>およびSQSEL<1:0>を生成するデコーダ626を含む。
【0091】
デコーダ626の前段に、3段のフリップフロップ623−625が用いられているのは、ビットデータ読出時におけるレイテンシに相当する時間、このデコーダ626の出力信号を遅延するためである。このレイテンシは、テストインターフェイス回路512からDRAMコア510へ、データ読出を指示するリード動作指示信号を与えてから、このDRAMコア510からテストデータが読出されてテストインターフェイス回路に転送されるまでに要する時間を示す。ここでは、レイテンシが2が想定されている。
【0092】
フリップフロップ620−625は、それぞれテストクロック信号TCLKの立上りに同期して信号を出力する。
【0093】
図20は、図12から図19に示すDRAMマクロのテストデータの読出時の動作を示すタイミング図である。以下、図20を参照して、このDRAMマクロのテストデータの読出について説明する。
【0094】
テストインターフェイス回路(TIC)は、外部からの制御信号を、テストクロック信号TCLKの1クロックサイクル遅延して、DRAMコアに転送する。DRAMコアにおいては、従って、テストインターフェイス回路にテスタから制御信号等が与えられてから2クロックサイクル後のテストクロック信号TCLKの立上りにおいて、制御信号およびアドレス信号を取込み、内部動作を実行する。ここで、図20においてはDRAMコアに与えられるクロック信号CLKとテストクロック信号TCLKとは同一波形の信号としている。
【0095】
時刻T1において、テストインターフェイス回路へ、ロウ活性化指示ACTを示す制御信号が与えられ、同時に、13ビットのロウアドレス信号RA(k)が与えられる。テストインターフェイス回路TIC(512)は、この外部から与えられる制御信号をデコードし、そのデコード結果に従ってDRAMコアに対するロウ活性化指示信号ACTを、クロック信号TCLKの立上がりに同期して転送する。このとき、また、図19に示すように、ロウアドレス信号RA(k)がテストクロック信号TCLKの立上がりに同期して転送される。
【0096】
DRAMコア510においては、時刻T3においてクロック信号CLKの立上がりに同期して、このロウ活性化指示信号ACTをロウアドレス信号RA(k)とともに取込み、内部で行選択動作を実行する。
【0097】
続いて、時刻T2において、テストインターフェイス回路(TIC)512に対し、データ書込を示す書込動作指示信号がコラムアドレス信号CA(m)およびテストデータTD(m)とともに与えられ、テストクロック信号TCLKの立上がりに同期してこれらの制御信号およびコラムアドレス信号およびテストデータが取込まれ、内部で制御信号のデコード動作が行なわれて、DRAMコア510に対する書込動作指示信号WRITE、コラムアドレス信号CA(m)およびテストデータD(m)が、時刻T3のクロック信号TCLKの立上がりに同期してDRAMコア510へ転送される。
【0098】
DRAMコア510においては、時刻T4のクロック信号CLKの立上がりに同期して、書込動作指示信号WRITE、コラムアドレス信号CA(m)およびデータD(m)が取込まれて列選択動作が実行され、コラムアドレスCA(m)により指定された列へ128ビットのデータD(m)が書込まれる。
【0099】
時刻T3において、テストインターフェイス回路(TIC)512に対しデータ読出を示すコマンド(READ)が、コラムアドレス信号CA(n)とテストデータTD(n)とともに与えられる。このデータ読出時のテストデータTD(n)は、テストインターフェイス回路のデータパスにおいて比較を行なうための期待値データCLPD<7:0>として用いられる。
【0100】
この時刻T3においてテストインターフェイス回路(TIC)512へ与えられるテストデータTD(n)は、TICデータパスにおいてはライト動作が実行されないため、DRAMコアに対しては転送されない。特に、図20に示すタイミングにおいては、比較データは、外部から与えられたデータを、データ読出時のコラムレイテンシを考慮して内部で所定サイクル期間シフトされて生成されて、内部の比較回路へ与えられる。したがって、この場合においては、比較データ入力時においては、ライトコマンドにより書込まれる書込データは、比較データ用の外部データの入力時においては既に、内部で転送されてDRAMコアへ転送されるため、テストインターフェイス回路(TIC)に対してリードコマンドとともに書込みデータを与えても何ら問題は生じない。
【0101】
ただし、内部での比較データ生成の遅延段数の制約により、比較データの入力が、リードコマンド印加よりも早いサイクルにおいて行うことが要求される場合には、この比較用のデータ入力に対してライト動作は行えないという制約などが生じる。
【0102】
時刻T3においてテストインターフェイス回路(TIC)512へ与えられたコマンド(READ)が、テストインターフェイス回路においてデコードされ、リード動作指示信号READが生成され、時刻T4のテストクロック信号TCLKの立上がりエッジに同期して、DRAMコア510へリード動作指示信号READとコラムアドレス信号CA(n)が与えられる。ここで、コマンドは、複数の制御信号の組合せにより与えられる動作モード指示を示すものとして用いる。
【0103】
DRAMコア510においては、時刻T5におけるクロック信号CLKの立上がりエッジに同期して、このリード動作指示信号READとコラムアドレス信号CA(n)に従って列選択動作が行なわれ、内部でテストデータの読出が行なわれる。
【0104】
時刻T4において、テストインターフェイス回路(TIC)512に対しプリチャージ動作を示す制御信号(PRE)が与えられ、テストインターフェイス回路においてデコードされ、DRAMコアに対し、ロウ非活性化指示信号PREが転送され、時刻T6においてDRAMコア510において内部のプリチャージ動作が実行される。
【0105】
一方、DRAMコア510においては、コラムレイテンシが2サイクルであり、時刻T5において与えられたリード動作指示信号READに従って内部で読出されたデータが、時刻T6から始まるクロックサイクルにおいて読出され、時刻T7において読出データQ(n)がテストインターフェイス回路(TIC)512へ与えられる。
【0106】
テストインターフェイス回路512においては、この時刻T6から始まるクロックサイクルにおいてDRAMコア510から転送された128ビットのデータQ(n)から、図19に示すデコーダ626からの選択信号に従って8ビットデータを生成し、また比較回路において、時刻T3において取込んだデータTD(n)と読出したデータとの比較を行ない、この比較結果を示す信号を、時刻T7までに生成する。この時刻T7から始まるクロックサイクルにおいて、テストインターフェイス回路(TIC)512が、8ビットテストデータTQ(n)を、マルチビットテスト結果指示信号Qmbt(n)とともに出力する。
【0107】
図19に示すデコーダ626およびフリップフロップ620−625は、テストクロック信号TCLKに同期して常時動作している。したがって、図19に示すアドレス信号intAD<9:6>およびADspを各クロックサイクルにおいて順次与えることにより、デコーダ626の出力する選択信号SQSEL<15:0>およびSQSEL<1:0>に従って8ビットデータが順次選択されてテストインターフェイス回路から読出される。
【0108】
外部のテスタにおいては、8ビットテストデータTQ(n)に対し、マルチビットテスタ結果指示信号Qmbt(n)が、不一致を示すときに、このテストデータTD(n)とテスト読出データTQ(n)と各ビットごとに比較し、不良メモリセルの位置を特定する。マルチビットテスト結果指示信号Qmbt(n)が一致を示している場合には、この8ビットテストデータTQ(n)の各ビットはすべて正常であると判定される。これにより、外部テスタにおいて、各8ビットのテストデータごとに、不良メモリセル位置の特定をすべての8ビットデータについて行なう必要がなく、テスト時間が短縮される。
【0109】
【発明が解決しようとする課題】
図21は、テストインターフェイス回路内のスペアリードデータビットに関連する部分の構成を概略的に示す図である。TICデータパス560eおよび560wそれぞれにおいて、スペアリードデータSQ<1>およびSQ<0>に対しては、同一の構成が設けられるため、図21においては、1つのTICリードデータパス560におけるスペアリードデータSQを、これらのTICデータパス560eおよび560wの構成の代表として示す。
【0110】
図21において、スペアリードデータビット処理部は、対応のDRAMデータパスからのスペアデータビットSQを受けるトライステートバッファ600と、それぞれ、電源電圧VCCを受けるトライステートバッファFDR6−FDR0を含む。これらのトライステートバッファ600およびFDR6−FDR0は、スペア選択信号SQSELの活性化時活性化されて、それぞれ、内部データTQf<7>−TQf<0>を生成する。
【0111】
したがって、救済判定用のメモリ試験において、スペアデータビットをテストインターフェイス回路を介して外部へ読出す場合には、7ビットのHレベルに固定されたデータTQ<6:0>がスペアデータビットTQ<7>とともに出力される。スペアデータビットについては、1ビットデータであるため、マルチビットテストは行なわれない。
【0112】
このような、スペアデータビットを他の固定データとともに読出して外部のテスタへ与える場合、以下に説明するように、スペアコラムアドレス空間とノーマルコラムアドレス空間を、連続的にアクセスして、テストを行なうことができないという問題が生じる。
【0113】
図22は、外部テスタのフェールビットメモリのマッピングを概略的に示す図である。このフェイルビットメモリはテスタに設けられ、DRAMコアのメモリセルの良/不良(パス/フェイル)情報を各ビット(メモリセル)ごとに格納する。不良アドレスプログラムのためのヒューズカットのために不良メモリセルの識別および不良メモリセルの救済可否の判定が行われる。この判定時において、フェールビットメモリの記憶データに基づいて不良行/列の判定および不良行/不良列の救済可否の判定が行なわれる。
【0114】
図22において、フェールビットメモリ650において行方向に、アドレスRA<12:0>とスペアロウアドレス空間アドレシング用アドレス信号RAspにより、行指定が行なわれ、列方向においては、アドレスAD<9:6>、テストデータTQ<7:0>、スペアアドレス空間アドレッシング用アドレス信号ADspおよびコラムアドレスCA<3:0>により、アドレス指定が行なわれる。この図22において、1例として、フェールビットメモリ650において列方向において、コラムアドレスCA<3:0>により、136ビットのデータ群TUGが指定される。
【0115】
この図22に示すように、スペアコラムアドレス空間を、ノーマルコラムアドレス空間と連続して指定した場合、この単位データ群TUG内において、図23に示すように、8ビットのノーマルメモリセルデータ群NQGと8ビットのスペアスペアメモリセルデータ群SQGが連続して配置される。このデータビットがデータ端子に従ってマッピングされ、これらの8ビットのデータが分散して格納されても良い。
【0116】
このノーマルメモリセルデータ群NQGの領域においては、8ビットのメモリセルそれぞれにおいて、良/不良(パス/フェール)を示すデータが格納される。一方、スペアメモリセルデータ群SQGにおいては、図24に示すように、7ビットのH固定データ領域に対応するメモリセルには、不良(フェイル)を示すフェイルビットFが格納される。一方、スペアデータビットSQを格納するスペアメモリセルの領域には、期待値データとの一致/不一致に従って、良/不良ビットP/Fが格納される。
【0117】
これは、さまざまなテストデータパターンを用いてテストを行なう場合、期待値データCMPDQが、H固定データと異なるさまざまなパターンを有するため、これらの7ビットのメモリセルのスペアコラムアドレス領域には、不良ビットFが格納される。救済の可否の判定時においては、不良ビットの分布に従って救済の可否の判定が行われる。したがって、このような不良ビットがスペアコラムアドレス空間に格納された場合、このスペアコラムアドレス領域においては、この領域はすべて不良と判定され、正確に救済判定を行なうことができなくなる。特に、このフェイルビットメモリに対してテスト端子に応じてパスフェイルビット情報が分散して配置される場合、不良ビットFが各端子に応じて分散してノーマルメモリセルに対するデータと混在して配置されるため、さらに不良メモリセルを特定することができなくなる。
【0118】
このような、スペアコラムアドレス領域に、不良ビットFが格納されるのを防止するためには、テスタ内において以下の処置を取る必要がある。すなわち、テスタにおいて、期待値とテストインターフェイス回路から転送されたデータの一致を判定する比較回路を、スペアデータビットの転送時においてテスト端子から切り離し、不良ビット情報がフェイルメモリに格納されないようにすることが必要となる。このような比較回路に対するテスト端子の接続の切換は、さまざまなテストパターンを発生してテストを行っている間にリアルタイムで実行することはできない。この場合、1つの可能性として、テスタ内に以下に述べるような構成を配置することが考えられる。
【0119】
図25は、この外部テスタの可能な形態の一例を示す図である。図25において、外部テスタは、期待値データTDを格納するレジスタ660と、レジスタ660からの期待値データとテストインターフェイス回路から与えられる8ビットのテストリードデータTQ<7:0>とを比較する比較回路662と、比較回路662の下位7ビットの出力信号と電源電圧VCCレベルの一方を、スペア空間アドレシング用アドレス信号RBspに従って選択するセレクタ664とを含む。このセレクタ664により選択された8ビットデータが、フェールビットメモリ650に書込まれる。
【0120】
この図25に示す配置の場合、スペアアドレスが指定されて、そのスペアアドレスのデータが読出された場合には、比較回路662の出力信号の論理レベルに係らず、セレクタ664において、下位7ビットのデータTQ<6:0>が、良状態(パス)を示す電源電圧VCCレベルに設定され、スペアデータビットに対応するデータTQ<7>に対する比較結果が、このセレクタ664の出力ビットとともにフェールビットメモリ650に書込まれる。したがってこの場合、8ビット単位でフェールビットメモリ650にデータを書込んだ場合、スペアデータに対する比較結果に従ったパス/フェール状態が設定され残りは、すべてパス状態に設定され、スペアメモリセルの不良ビットの検出を行なうことができる。また、フェイルビットメモリにおいて不必要な不良ビットが分散して格納されないため、フェイルビットメモリ650の格納する不良ビットの分布に従って、正確な救済可否の判定を行うことができる。
【0121】
しかしながら、この図25に示す配置の場合、スペア空間アドレシング用のアドレス信号ADspに従ってセレクタ664の接続経路を切換えて、比較回路662の出力信号を切換えている。このように比較回路662の出力信号の伝達経路を、スペア空間アドレシング用のアドレス信号ADspを用いて切換えた場合、比較回路662の出力信号がフェールビットメモリ650に伝達されるまでに時間を要し、高速クロックに同期して動作するテストインターフェイス回路のテストデータに対する結果を、リアルタイムで書込むことができなくなる。
【0122】
また、この場合、スペア空間アドレシング用のアドレス信号ADspを、テスタ内部で生成するため、テストインターフェイス回路から転送されるスペアメモリセルデータにタイミングを合わせて、このスペア空間アドレシング用のアドレス信号ADspの状態を変化させる必要があり、これらの信号のタイミングマージンを考慮する必要があり、さらに、高速動作を行なうことができなくなり、リアルタイムで、スペアメモリセルに対する良/不良状態を示すデータを格納することができない。
【0123】
また、救済判定用のメモリ試験のためだけに用いられるセレクタをテスタ内に配置するためにテスタを改変する必要があり、そのための手間が煩瑣となる。
【0124】
また、マルチビットテスト時においては、マルチビットテスト結果指示信号TQmbtに従って、フェイルビットメモリに書込むデータが変更される。すなわち、マルチビットテスト時においては、マルチビットテスト結果指示信号TQmbtが不良を示すときには、メモリセルデータとの比較を比較回路で行い、その比較結果を示すデータをフェイルビットメモリに格納する必要がある。従って、このマルチビットテストのためにさらにフェイルビットメモリに対する書込データを変更する回路が必要であり、比較回路からフェイルビットメモリまでのデータ転送経路に2段の選択回路が等価的に配置されることになり、高速で試験結果をフェイルビットメモリへ書込むことができなくなる。
【0125】
したがって、通常、このヒューズカット前のノーマルメモリセルおよびスペアメモリセルの良/不良を判定する救済判定テスト時においては、図26に示すように、ノーマルコラム空間とスペアコラム空間とを別々にテストすることが行なわれる。別々にテストすることにより、図25に示すセレクタ664を省略することができる。ノーマルコラム空間について、テストを行ない、次いで、比較回路のテスト端子との接続を切換えて、固定データに対して不良ビットがフェイルビットメモリに格納されないようにして、スペアコラム空間についてテストを行なう。
【0126】
このようなテスト時においては、ノーマルコラムアドレス空間についてテストを行なった後、一旦DRAMコアを再び初期状態に設定し、スペアコラムアドレス空間のためのテスト条件を設定する必要があり、メモリセル行がノーマルメモリセルおよびスペアメモリセルにより共有される構成において、テスト時間が長くなるという問題が生じる(行選択動作がノーマルコラムアドレス空間とスペアコラムアドレス空間とで、合計2回行なわれることになる)。
【0127】
また、このようなDRAMコアのメモリセルの試験において、メモリセルのデータリーク試験を行なうデータパターンの場合、一度すべてのノーマルおよびスペアメモリセルにデータを書込み、たとえば64ms(ミリ秒)の間ポーズ状態(DRAMコアのプリチャージ状態)に維持した後、このメモリセルの記憶データが、リーク電流により消去されていないかを試験することが行なわれる。このようなデータリーク試験を行なうテストパターンにおいては、スペアメモリセル空間がたとえば16列と小さい場合においても、このスペアメモリセルに、データリーク用のテストパターンを書込み、ノーマルアドレス空間と同じ時間だけ待つ必要がある。DRAMの救済判定のためのメモリ試験においては、データリークの他に、ビット線間干渉、メモリセル間のキャパシタ間リークなどさまざまなテストパターンがある。したがって、このノーマルコラムアドレス空間とスペアコラムアドレス空間を別々にして試験を行なった場合、このポーズ時間のためにテスト時間が長くなり、応じて製品コストが増大するという問題が生じる。
【0128】
それゆえ、この発明の目的は、DRAMコアのノーマルコラム空間およびスペアコラム空間を、連続的にテストすることのできる半導体集積回路装置を提供することである。
【0129】
この発明の他の目的は、スペアコラム空間およびノーマルコラム空間でテストデータ入出力ピンの有効ピン数が異なる場合においても、スペアメモリセルおよびノーマルメモリセルを連続的に試験することのできるテストインターフェイス回路を備える半導体集積回路を提供することである。
【0130】
【課題を解決するための手段】
この発明に係る半導体集積回路装置は、複数ビット幅のテストデータ出力ノードと、このテストデータ出力ノードよりもビット幅の広い内部データを転送するための内部データバスと、この内部データバスの内部データの所定数のビットとテストデータ出力ノードと同じビット幅のテスト期待値データとをビット単位で比較し、該比較結果を示すデータを並列にテストデータ出力ノードに出力するテスト回路とを含む。内部データバスには、メモリのデータが転送される。このメモリは、データを記憶するメモリセルが配置される通常メモリ領域と、この通常メモリ領域の不良メモリを救済するためのスペアセルが配置されるスペアメモリ領域とを含む。内部データバスには、スペアメモリ領域から通常メモリ領域から読出されるメモリセルのデータのビット幅よりも小さいビット幅のスペアセルデータが読出される。
【0131】
好ましくは、テスト回路は、テストアドレス信号に従って内部データバスの所定数のビットを選択するための選択回路と、この選択回路により選択されたビットとテスト期待値データとをビット単位で比較し、該比較結果を示すデータ信号を並列にテストデータ出力ノードに伝達する比較回路とを含む。
【0132】
好ましくは、テスト回路は、さらに、テストモード指示信号に従って比較回路の出力信号と所定数のビットの一方を選択してテストデータ出力ノードに伝達する切換回路を含む。
【0133】
好ましくは、テスト回路は、所定数のビットそれぞれに対応して配置され、それぞれが対応の内部データビットとテスト期待値データの対応のビットとを比較する複数の比較器と、これら複数の比較器の所定のビットを除く比較器に対して配置され、アドレス領域指定信号に従って対応の比較器の出力信号と予め定められた固定値の一方を選択する複数の選択器とを含む。
【0134】
これに代えて、好ましくは、テスト回路は、データ入力ノードに与えられるテストデータをクロック信号に同期して転送して内部書込データを生成する第1の転送回路と、この第1の転送回路の出力信号を所定期間クロック信号に同期して転送してテスト期待値データを生成する第2の転送回路とをさらに含む。
【0135】
これに代えて、好ましくは、テスト回路は、さらに、データ入力ノードに与えられるテストデータをクロック信号に同期して転送して内部書込データを生成する転送回路をさらに含む。この転送回路は、テストデータ入力ノードに与えられたテストデータに従って期待値データを生成する。
【0136】
また、これに代えて、好ましくは、テスト回路は、内部データバスの所定数のビット幅のサブデータバスそれぞれに対応して配置され、各々が所定数のビット幅のテスト期待値データの各ビットと対応のサブデータバスの内部データビットとをそれぞれ比較する複数の比較器を含む複数の比較回路と、これら複数の比較回路に対応して配置され、特定動作モードを指定する特定動作モード指示信号とアドレス信号とに従って対応の比較回路の出力信号と対応のサブデータバスの内部データの一方を選択してテストデータ出力ノードに対して転送する選択転送回路を含む。
【0137】
好ましくは、このテスト回路は、さらに、各比較回路に対応して配置され対応の複数の比較器それぞれの出力信号を1ビットの信号に縮退して出力する複数の縮退回路を含む。
【0138】
これに代えて、好ましくは、さらに、内部データバスに結合され、内部データを出力するメモリが設けられる。このメモリは不良メモリセルを救済するためのスペア列と、選択されたスペア列のデータを転送するスペアデータ線とを含む。内部データバスはこのスペアデータ線に出力されたデータを転送するスペアデータバスを含む。
【0139】
この構成において、テスト回路は、スペアデータバスのデータからスペア選択信号にしたがってスペアデータを生成する回路と、スペアデータを除く所定数のビットを固定値により生成する回路と、スペアデータを生成する回路からのスペアデータと期待値とを比較する比較器と、固定値のビットそれぞれに対応して配置され、スペア空間アドレッシング指示信号に従って固定値データビットを出力する切換回路と、比較器の出力信号と切換回路の出力信号とを並列に受けてテストデータ出力ノードに転送する転送回路とを含む。
【0140】
これに代えて、好ましくは、内部データバスに結合されるメモリがさらに設けられる。このメモリは、不良セルを救済するためのスペア列を含む。テスト時においては、通常メモリセルを指定するアドレス信号に従って選択スペア列のスペアデータが内部データバスに転送される。この構成において、テスト回路は、スペアデータと期待値データとを比較する比較回路と、テストモード指示信号に従ってこの比較回路の出力信号とスペアデータの一方を選択的に転送する選択器と、固定値データを生成する回路と、スペア選択信号に従って選択回路の出力信号と固定値データとをともに選択して並列にテストデータ出力ノードに転送する回路とを含む。
【0141】
テストインターフェイス回路内において、テストデータと期待値データとを比較し、該比較結果を示すデータビットを並列に出力する。これにより、外部のテスタ内部においてテストデータとテスト期待値とを比較する必要がなくなり、テスタの比較回路の接続経路をノーマルコラム空間とスペアコラム空間とで切換える必要がなくなり、スペアメモリセルとノーマルメモリセルとを連続して試験することができる。
【0142】
また、この場合、スペアメモリセルについては残りのビットに対して一致結果を示すデータを固定値として出力するように構成することにより、スペアメモリセルに対しても所定数ビット単位でテスタへデータを転送して、フェールビットメモリにデータを連続的に書込んでも、固定値に対しては正常状態を示すパスビットが格納されるため、正確に、メモリセルの良/不良を判定することができる。
【0143】
【発明の実施の形態】
[実施の形態1]
図1は、この発明の実施の形態1に従うTIC制御回路562の要部の構成を概略的に示す図である。図1において、TIC制御回路562は、テストクロック信号TCLKに同期してテストデータ入力端子(ノード)から与えられる8ビットのテストデータTD<7:0>を転送する4段のフリップフロップ1a−1dと、テストクロック信号TCLKに同期してスペア空間アドレシング用アドレス信号ADspを転送する4段の縦続接続されるフリップフロップ2a−2dと、図示しないTICデータパスからの8ビットテストリードデータTQf<7:0>の各ビットそれぞれを受ける単位処理回路UPK0−UPK7と、テストモード指示信号TMQCMPに従ってこれらの単位処理回路UPK0−UPK7からの8ビットデータQcmpf<7:0>と8ビットのテストリードデータTQf<7:0>の一方を選択する選択回路6と、テストクロック信号TCLKに同期してこの選択回路6からの8ビットの出力信号を転送して、テストデータ出力ノードを介してテストリードデータTQ<7:0>を出力するフリップフロップ7を含む。
【0144】
テストモード指示信号TMQCMPはテストインターフェイス回路内に配置される図示しないテストモード設定回路により設定される。スペアアドレス空間アドレシング用のアドレス信号ADspは、Hレベルのときにスペアメモリセルで構成されるスペアアドレス空間を示し、Lレベルのときにノーマルメモリセルで構成されるノーマルアドレス空間を指定する。
【0145】
フリップフロップ1bから、8ビットのテストデータDf<7:0>が出力され、図17に示すTICデータパス560eおよび560wへ与えられる。フリップフロップ1dから、テスト期待値データCMPD<7:0>が出力され、単位処理回路UPK0−UPKE7へ与えられる。
【0146】
フリップフロップ1a−1dおよび2a−2dはテストクロック信号TCLKの立上りに同期して信号を出力する。従って、これらのフリップフロップ1a−1dにより4クロックサイクルの遅延がテストデータTD<7:0>に対して与えられる。同様、フリップフロップ2a−2dにより4クロックサイクルの遅延がスペア空間アドレッシング用アドレス信号ADspに対して与えられる。
【0147】
ここで、フリップフロップ1a−1dおよび2a−2dは、それぞれ、テストクロック信号TCLKの立下りに応答して入力に与えられた信号を取り込み、テストクロック信号TCLKの立ち上がりに応答して取込んだ信号を出力しており、テストデータTD<7:0>およびスペア空間アドレッシング用アドレス信号ADspは、与えられてから3クロックサイクル経過後のクロックサイクルにおいて出力され、4クロックサイクルめのテストクロック信号TCLKの立ち上がり時において確定状態となっている。
【0148】
フリップフロップ2aから、図19に示す内部信号intADspが生成され、フリップフロップ2bから、ロウスペアアドレス空間アドレシング用アドレス信号RAspが出力される。このロウスペアアドレシング用アドレス信号RAspがDRAMコアへ与えられ、DRAMコアにおいてスペアロウが選択される。このスペアロウ選択態様は、スペアロウの配置に応じて適当に定められる。例えば、スペアロウが各行ブロックに配置されている場合には、行ブロックアドレスに従ってスペアロウが指定される(行ブロックに1本のスペアロウが配置される場合)。
【0149】
単位処理回路UPK0−UPK6は、同一の構成を有し、出力データビットTQf<0:6>の各ビットそれぞれを処理する。これらの単位処理回路UPK0−UPK6の各々は、対応のデータビットTQf<i>とテスト期待値データCMPD<0:6>の対応のビットCMPD<i>とを受けるEXNOR回路3と、フリップフロップ2dの出力信号に従って、電源電圧VCCとEXNOR回路3の出力信号の一方を選択して、ビットQcmpf<i>を生成する選択回路4を含む。
【0150】
EXNOR回路3は、比較回路として機能し、対応のデータビットTQF<i>およびCMPD<i>の論理レベルが一致しているときに、Hレベルの信号を出力する。したがって、これらのEXNOR回路3は、従来のテスタ内に設けられる比較回路(図25に示す比較回路662)の機能を実現する。
【0151】
単位処理回路UPK7は、テストリードデータビットTQf<7>とテスト期待値データビットCMPD<7>とを受けるEXNOR回路5を含む。この単位処理回路UPK7は、スペアメモリセル選択時において、テスト期待値ビットCMPD<7>との比較結果に従って、スペアメモリセルの良/不良を示す信号を出力する。
【0152】
この図1に示すTIC制御回路562の構成に対して、TICデータパスは、図17および図18に示す構成と同様の構成を有する。ヒューズプログラム後のテスト時においては、マルチビットテスト等の機能テストが行われる。
【0153】
図2は、図1に示すTIC制御回路562のデータ読出時の動作を示すタイミング図である。以下、図2を参照して、図1に示すTIC制御回路562の動作について説明する。
【0154】
時刻T11の立上がりエッジで、データ読出を示す制御信号RE(READ)が、アドレス信号C0およびS0とともに与えられる。このTIC制御回路562へ与えられた制御信号REは、図20のタイミング図に示すように、2クロックサイクル経過後、DRAMコア510へ転送される。DRAMコア510のコラムレイテンシが、2の場合を考える。この場合、データ読出を指示する制御信号REがテスト制御回路562へ与えられてから、4クロックサイクル経過後に、DRAMコア510からの読出データがテストインターフェイス回路TICへ伝達される。
【0155】
フリップフロップ1a−1dおよび2a−2dは、それぞれ、この4クロックサイクルの遅延を与えるために用いられる。時刻T11においてデータDaが与えられ、以降連続的に、コラムアドレスAD<3:0>により選択される128ビットおよびスペアビットの合計130ビット(固定値データを含むと136ビット)のデータをすべて8ビット単位のデータとして読出すまで、連続的に、データDa0、Da1、…が期待値データとして与えられる。
【0156】
フリップフロップ1bからは、2クロックサイクル遅れて、データDf<7:0>が出力される。フリップフロップ1a−1dおよび2a−2dは、前述のように、テストクロック信号TCLKの立下がりに同期して与えられた信号を取込み、立上がりエッジに同期して取込んだ信号を出力する。
【0157】
このDRAMマクロからの読出データは、読出動作指示信号がTIC制御回路562へ与えられてから、3クロックサイクル経過後の、時刻T14から始まるクロックサイクルにおいてテストインターフェイス回路へ転送され、時刻T15から始まるクロックサイクルの前に、このテストインターフェイス回路のデータパスにおいて、DRAMマクロから読出されたデータが、8ビットデータに変更される。
【0158】
時刻T15において、期待値データDaと、データパスから読出されたデータQ0との比較結果を示すデータM0が出力される。これらのデータQ0およびM0の一方が選択回路6により選択されて、次いで、フリップフロップ7により取込まれ、テストクロック信号TCLKの立上がりエッジに同期して時刻T15から順次出力される。図2においては、選択回路6によりテストデータTQfが選択された場合の出力データを1例として示す。
【0159】
時刻T11において、アドレスAD<9:6>が順次、アドレスS0からS7にまで、各クロックサイクルごとに更新される。これにより、データパスにおいて、図18に示す選択信号QSEL<15:0>に従ってバッファ回路610が順次活性化されて8ビットデータが順次選択されて出力される。このとき、比較器回路612からのマルチビットテスト結果指示信号も同時に出力され、TIC制御回路内においてさらに1ビットの信号TQmbtに縮退される。しかしながら、本実施の形態においては、メモリセルの各ビットの良/不良を示す信号が単位処理回路UPK0−UPK7において生成されて出力されるため、このマルチビットテスト結果を示す信号は使用されない。
【0160】
時刻T19から始まるクロックサイクルにおいて、スペア空間アドレシング用アドレス信号ADspをHレベルに立上げる。このスペアコラム空間アドレシング用アドレス信号ADspをHレベルに立上げるときには、スペアコラムが選択される。この時刻T19から始まるクロックサイクルにおいて与えられるHレベルのアドレス信号ADspは、4クロックサイクル遅延されるため、時刻T23から始まるクロックサイクルにおいてクロック信号TCLKの立上がりエッジに同期して2クロックサイクル期間Hレベルとなる。このときには、スペアメモリセルデータSQ<0>がデータビットTQf<7>として与えられており、EXNOR回路5により、期待値CMPD<7>と比較される。
【0161】
一方、図1に示す単位処理回路UPK0−UPK6は、このフリップフロップ2dからの信号がHレベルとなるため、電源電圧VCCを選択する。この電源電圧VCCは、論理レベルとしては、Hレベルに対応し、一致状態を示す。
【0162】
したがって、この時刻T22から始まるクロックサイクルにおいては、スペアメモリセルデータを含む8ビットデータSQ0は、スペアメモリセルデータに対する一致/不一致の状態と、残りの7ビットについては、一致状態を示すデータがデータQcmpf<7:0>として選択されて、データSM0が生成される。
【0163】
次のクロックサイクルにおいても、再び、このアドレス信号ADspをHレベルとし、アドレスAD<9:6>を1更新する。これにより、列のDRAMアレイデータパスから読出されたデータに対する選択動作が順次実行される。
【0164】
スペア空間アドレッシング用アドレス信号ADspがLレベルのときには、図1において単位処理回路UPK0−UPK6はすべて、対応のEXNOR回路3の出力信号を選択している。したがって、このノーマルコラム空間のメモリセルデータについては、データQcmpf<7:0>は、各ビットについてメモリセルの良/不良を示すデータとなる。
【0165】
単に、スペア空間アドレッシング用アドレス信号ADspを、スペアメモリセルに合わせ更新するだけで、実際のメモリセルについて、正確に、良/不良を判定した結果を示すデータをクロック信号に同期して転送することができる。したがって、出力データTQ<7:0>として、データTQ0、…が順次転送される場合、データTQ8およびTQ9は、スペアメモリセルに対するデータであっても、外部のテスタにおいては比較を行う必要がないため、連続的にフェイルビットメモリにこれらの転送データを書込むことができる。
【0166】
これにより、アドレスに応じて、テスタにおいて比較回路の接続経路を切換えるまたは比較回路とテストピン端子の接続を切換える必要がなく、フェールビットメモリに、データTQ0、…を順次書込むことだけで良く、連続的にノーマルコラム空間およびスペアコラム空間をアクセスして、試験を行なうことができる。
【0167】
不良アドレスプログラムのためのヒューズカットを行う前に行われる救済判定のためのメモリ試験においては、メモリセルデータの各ビットごとに、良/不良を示すデータが生成される。したがって、特にマルチビットテスト結果を用いる必要がない。このマルチビットテスト結果は、例えば、ヒューズプログラム後において正確にメモリセルが救済されたか等の判定を行なうモードにおいて使用される。
【0168】
なお、この図1に示す構成においては、フリップフロップが4段設けられており、4クロックサイクルの遅延を与えている。しかしながら、この4クロックサイクルの遅延は、単に、DRAMマクロのコラムレイテンシに応じて定められているだけであり、この遅延回路の段数は、DRAMマクロから読出されるデータが、TICデータパスにおいて到達するまでの時間を考慮して適当な段数に定められればよい。
【0169】
また、図2に示すタイミングチャートにおいて、スペアメモリセルが連続して選択されている。しかしながら、このスペアメモリセルの選択は、図18に示すデータパスの構成において、まずスペア選択信号SQSEL<0>が活性化され、次いで、選択信号QSEL<0>−QSEL<7>が順次選択され、続いてまた再び、選択信号SQSEL<1>が選択された後に、再び選択信号QSEL<8>−QSEL<15>が順次選択されるシーケンスが用いられてもよい。
【0170】
このメモリセルの選択順序は、フェールビットメモリのアドレスマッピングに応じて適当に定められればよい。
【0171】
また、期待値データCMPD<7:0>と、TICデータパスからのデータTQf<7:0>が確定状態になるタイミングは異なっていてもよい。テストクロック信号TCLKに従ってフリップフロップ7が、この単位処理回路UPK0−UPK7の出力信号を取込むときに、これらの単位処理回路の出力信号が確定状態にあればよい。
【0172】
フリップフロップ7は、テストクロック信号TCLKがLレベルのときに、与えられた信号を取込み、テストクロック信号TCLKがHレベルとなると、取込んだ信号/データを出力する。
【0173】
また、選択回路4としてフリップフロップ2dの出力信号と対応のEXOR回路3の出力信号を受けるOR回路が用いられても良い。
【0174】
以上のように、この発明の実施の形態1に従えば、テストインターフェイス回路内において、8ビットテストデータの各ビットと期待値データの対応のビットの一致/不一致判定を行ない、該判定結果をデータ出力ノードを介して外部のテスタに出力するように構成している。したがって、テスタにおいて、各ビットごとの比較を行なう必要がなく、ノーマルコラム空間とスペアコラム空間の区別を付ける必要がなく、比較回路を利用することなく、このテストインターフェイス回路から転送されたデータを、フェールビットメモリに書込むことにより、連続的にノーマルコラム空間およびスペアコラム空間を試験することができる。
【0175】
また、スペアコラム空間においては、スペアメモリセル以外のビットに対しては一致状態を示す信号を選択して、スペアメモリセルデータの一致/不一致を示すデータとともに8ビットデータを構成して転送しており、正確に、スペアメモリセルデータについて、良/不良判定を行なうことができる。
【0176】
なお、フェールビットメモリのマッピングは、先の図22に示すフェールビットメモリのマッピングに限定されない。各データ端子ごとに、コラムアドレスCA<3:0>に従って、メモリセルのパス/フェールを示すビットが格納されてもよい。
【0177】
[実施の形態2]
図3は、この発明の実施の形態2に従うTIC制御回路562の要部の構成を概略的に示す図である。この図3に示すTIC制御回路562においては、単位処理回路UPK0−UPK7の8ビットの出力信号Qcmpf<7:0>がフリップフロップ7へ与えられる。図1に示す選択回路6は用いられない。この図3に示す他の構成は、図1に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0178】
選択回路6を省略することにより、TIC制御回路562のレイアウト面積を低減することができる。
【0179】
この図3に示す構成において、常に、8ビットデータTQf<7:0>の各ビットの良/不良を示すデータを、フリップフロップ7を介してデータTQ<7:0>としてテスタへ転送することができる。不良セル救済のためのレーザトリミング工程後においては、スペアデータ線のデータは直接DRAMコアからは出力されない。内部で、スペアデータ線が、不良メモリセルに対応して配置されたデータ線と置換されて、スペアメモリセルのデータが転送される。したがって、スペアコラム空間アドレシング用アドレス信号ADspは常時Lレベルに設定され、単位処理回路UPK0−UPK6の選択回路4は、それぞれ対応のEXNOR回路3の出力信号を選択する。
【0180】
したがって、この場合、データ読出時に期待値データCMPD<7:0>として、Hレベルデータを出力することにより、EXNOR回路3および5は、バッファ回路として動作するため、このDRAMコアから読み出されたデータTQf<7:0>と同一論理レベルの8ビットデータQcmpf<7:0>が出力される。したがって、各メモリセルのデータを用いて試験する場合においても、何ら問題は生じない。
【0181】
また、この場合においても、期待値データCMPD<7:0>を書込データパターンに応じて設定することにより、ヒューズプログラム後においても、各ビットの良/不良を判定することができ、正確に、不良救済が行なわれたかを識別することができる。この場合、TICデータパスからのマルチビットテスト結果指示信号が直接用いられてもよい。
【0182】
以上のように、この発明の実施の形態2に従えば、TICデータパスにおいて生成された8ビットデータをビット単位で処理する単位処理回路の出力信号をフリップフロップを介してテスタへ転送するように構成している。したがって、この8ビットデータTQf<7:0>と単位処理回路の出力信号Qcmpf<7:0>を選択するための選択回路が不要となり、TIC制御回路のレイアウト面積を低減することができる。
【0183】
[実施の形態3]
図4は、この発明の実施の形態3に従うTIC制御回路562の要部の構成を概略的に示す図である。この図4に示すTIC制御回路562の構成においては、フリップフロップ1bから、書込データDf<7:0>が出力され、さらに、このフリップフロップ1bから、期待値データCMPD<7:0>が生成される。この図4に示すTIC制御回路の他の構成は、図1に示すTIC制御回路の構成と同じであり、同一部分には参照番号を付し、その詳細説明は省略する。
【0184】
この図4に示すTIC制御回路においては、2段のフリップフロップ1aおよび1bにより期待値データCMPD<7:0>が生成されて単位処理回路UPK0−UPK7へ与えられる。したがって、2段のフリップフロップ1cおよび1dを省略することができ、このTIC制御回路のレイアウト面積を低減することができる。
【0185】
ただし、この図4に示すTIC制御回路562の構成においては、データ読出指示を与えてから4クロックサイクル経過後にDRAMマクロからテストインターフェイス回路へ読出データが生成されるため、この期待値データCMPD<7:0>を生成するためには、リード動作指示信号を与えてから2クロック経過後に、期待値データTD<7:0>を与える。すなわち、図2に示すタイミング図において、時刻T11のテストクロック信号TCLKの立上りエッジでデータ読出指示信号REが取込まれる場合、時刻T12から始まるクロックサイクルにおいて、期待値データを与える。
【0186】
[変更例]
図5は、この発明の実施の形態3の変更例に従うTIC制御回路562の構成を概略的に示す図である。この図5に示すTIC制御回路562においては、単位処理回路UPK0−UPK7の出力データQcmpf<7:0>が、直接フリップフロップ7へ与えられる。すなわち、この図5に示すTIC制御回路562の構成は、図4に示すTIC制御回路562において選択回路6を省略した構成と等価である。したがって、この場合、選択回路6および2段のフリップフロップ1cおよび1dを省略することができ、TIC制御回路のレイアウト面積をさらに低減することができる。
【0187】
以上のように、この発明の実施の形態3に従えば、テスト書込データを生成するフリップフロップを用いてテストデータの比較基準となる期待値データを生成しており、回路レイアウト面積を低減することができる。
【0188】
[実施の形態4]
図6は、この発明の実施の形態4に従うテストインターフェイス回路(TIC)内に配置されるTICデータパスの構成を概略的に示す図である。図6において、TICデータパス560wは、スペアデータビットSQ<0>に対して設けられる単位処理回路SUPW0と、8ビットデータQ<7:0>−Q<63:56>それぞれに対して設けられる単位処理回路UPW0−UPW7を含む。
【0189】
単位処理回路SUPW0は、スペアデータビットSQ<0>と期待値データビットCMPD<7>とを比較する比較器14wと、テストモード指示信号TMQCMPに従って比較器14wの出力信号とスペアデータビットSQ<0>の一方を選択する選択器16wと、選択信号SQSEL<0>に従って、選択器16wの出力信号をバッファ処理して転送するトライステートバッファ600wを含む。この単位処理回路SUPW0においては、選択信号SQSEL<0>が活性状態とされたときには、図21に示す構成と同様、残りの7ビットのデータを固定値(Hレベル)に設定して、8ビットデータTQf<7:0>を生成する。この固定値を生成する回路は、図面を簡略化するため示していない。
【0190】
単位処理回路UPW0−UPW7は同一構成を有するため、これらの単位処理回路UPW0−UPW7の構成要素については同一参照番号を付す。単位処理回路UPW0−UPW7のそれぞれは、期待値データCMPD<7:0>と対応の8ビットデータQ<8・n+7:8・n>とを比較する比較回路10と、テストモード指示信号TMQCMPに従って、比較回路10の出力データと対応の8ビットデータQ<8・n+7:8・n>の一方を選択する選択回路12と、選択信号QSEL<n>に従って、選択回路12の出力信号をバッファ処理して8ビットデータPQf<7:0>を生成するトライステートバッファ回路610を含む。
【0191】
比較回路10は、また、この期待値データCMPD<7:0>と対応のデータ<8・n+1:8・n>の各ビットごとの比較結果を、1ビットデータに縮退する縮退回路を備える。この比較回路10からの1ビット縮退データは、マルチビットテスト結果指示信号Qmbtf<n>として、出力される。
【0192】
TICデータパス560eも同様、スペアデータビットSQ<1>に対して設けられる単位処理回路SUPE0と、8ビットデータQ<64:71>ないしQ<120:127>それぞれに対して設けられる単位処理回路UPE0−UPE7を含む。これらの単位処理回路UPE0−UPE7は、単位処理回路UPW0−UPW7と同一構成を有するため、図6においては、これらの単位処理回路UPE0−UPW7はブロックで示す。
【0193】
単位処理回路SUPE0は、スペアデータビットSQ<1>と期待値データビットCMPD<7>を比較する比較器14eと、テストモード指示信号TMQCMPに従ってスペアデータビットSQ<1>と比較器14eの出力信号を選択する選択器16eと、選択信号SQSEL<1>に従って選択器16eの出力信号をバッファ処理して出力するトライステートバッファ600eを含む。
【0194】
この単位処理回路SUPE0においても、選択信号SQSEL<1>が選択状態のときに、Hレベルの固定値の7ビットデータを生成し、合計8ビットのテスト読出データTQf<7:0>を生成する回路が配置される。これらは、図21に示す回路構成と同様である。
【0195】
TIC制御回路562は、TICデータパス560wおよび560eから転送される8ビットデータTQf<7:0>をテストクロック信号TCLKに同期して転送して出力データTQ<7:0>を生成する。また、TIC制御回路562は、マルチビットテスト結果指示信号Qmbtf<15:0>を1ビット縮退信号TQmbtに縮退して、テストクロック信号TCLKに従って転送する。この1ビット縮退動作においては、マルチビットテスト結果指示信号Qmbtf<15:0>のANDをとって縮退を行う。このTIC制御回路562の構成は従来のTIC制御回路の構成と同じである。
【0196】
この図6に示すテストインターフェイス回路の構成においては、TICデータパスにおいて、各単位処理回路UPW0−UPW7およびUPE0−UPE7において、8ビットデータ単位で、各ビットの比較が行なわれ、8ビットリードデータおよび比較結果データの一方が、テストモード指示信号TMQCMPに従って選択される。
【0197】
この図6に示すTICデータパス560wおよび560eにおいては、マルチビットテスト用比較回路10が、8ビットデータの各ビット比較用の回路としても利用される。すなわち、比較回路10の8ビットの出力信号は、メモリセルデータの各ビットと期待値データの各ビットの比較結果を示すデータであり、これらの比較回路10および比較器14wおよび14eが、メモリセルの良/不良判定を行なっている。したがって、TIC制御回路562内において、この8ビットデータの各ビットを期待値データビットと比較するための比較回路を配置する必要がなく、TIC制御回路562のレイアウト面積を低減することができる。
【0198】
通常、データパス560eおよび560wにおいては、制御信号およびデータ入出力信号により、配線の数が非常に多い。したがって、これらのデータパス560eおよび560wにおいては、レイアウト面積は、配線により決定されており、トランジスタを配置するスペースは十分に存在する。例えば、8ビットの信号線に対し、8ビットの比較回路と8ビットのトライステートバッファ回路が配置されており、また16ビットの選択信号QSEL<15:0>および2ビットの選択信号SQSEL<1:0>を伝達する信号線と16ビットのマルチビットテスト結果指示信号Qmbtf<15:0>を転送する配線が配置されている。したがって、これらの単位処理回路UPW0−UPW7およびUPE0−UPE7において、比較回路10とトライステートバッファ610の間に、テスト動作モード指示信号TMQCMPに従って動作する選択回路12を配置しても、レイアウト面積の増分は生じない。
【0199】
また、スペアデータSQ<1:0>を処理する処理回路SUPW0およびSUPE0においては、比較器14wおよび14eを新たに配置する必要がある。しかしながら、これらの比較器14wおよび14eは、例えばEXNOR回路で構成され、配線下の空き領域に配置することができ、何ら単位処理回路SUPW0およびSUPE0のレイアウト面積を増加させることはない。
【0200】
したがって、これらのTICデータパス560wおよび560eに配置される比較回路10を利用して、8ビットデータの各ビットの比較を行ない、該比較結果を示す信号を出力する構成を用いることにより、TIC制御回路562内において比較回路を配置する必要がなく、TIC制御回路562のレイアウト面積増分を抑制でき、応じてテストインターフェイス回路の面積増加を抑制することができる。
【0201】
図7は、図6に示す比較回路10の構成の一例を示す図である。図7において、比較回路10は、データビットQ<8n+7>と期待値データビットCMPD<7>を受けるEXNORゲート20aと、メモリセルデータビットQ<8n+6>と期待値データビットCMPD<6>とを受けるEXNORゲート20bと、メモリセルデータビットQ<8n+5>と期待値データビットCMPD<5>とを受けるEXNORゲート20cと、メモリセルデータビットQ<8n+4>と期待値データビットCMPD<4>とを受けるEXNORゲート20dと、メモリセルデータビットQ<8n+3>と期待値データビットCMPD<3>とを受けるEXNORゲート20eと、メモリセルデータビットQ<8n+2>と期待値データビットCMPD<2>とを受けるEXNORゲート20fと、メモリセルデータビットQ<8n+1>と期待値データビットCMPD<1>とを受けるEXNORゲート20gと、メモリセルデータビットQ<8n>と期待値データビットCMPD<0>とを受けるEXNORゲート20hを含む。
【0202】
これらのEXNORゲート20a−20hの各々は、対応のデータビットの論理レベルが一致している場合に、Hレベルの信号を出力する一致検出回路として動作する。
【0203】
EXNORゲート20a−20hの出力データビットQcmpdp<8n+7:8n>が、対応の選択回路12へ与えられる。
【0204】
比較回路10は、さらに、これらのEXNORゲート20a−20hの出力信号を受けてマルチビットテスト結果指示信号Qmbtf<n>を生成するANDゲート22を含む。このANDゲート22は、EXNORゲート20a−20hの出力信号がすべてHレベルのときに、マルチビットテスト結果指示信号Qmbtf<n>を、Hレベルに設定する。したがって、8ビットのメモリセルデータQ<8n+7:8n>のうち1ビットでも期待値データビットと異なる場合には、対応のEXNORゲートの出力信号がLレベルとなるため、ANDゲート22の出力信号はLレベルとなる。ANDゲート22により、8ビットの比較結果データが1ビットのマルチビットテスト結果指示信号Qmbtf<n>に縮退される。
【0205】
なお、図6に示す比較器14wおよび14eは、それぞれ、1つのEXNORゲートで構成される。
【0206】
なお、この図6に示すTICデータバス560eおよび560wにおいて、先の実施の形態2と同様、選択回路12ならびに選択器16wおよび16eが削除されてもよい。すなわち、比較回路10および14wおよび14eの出力信号が常時選択されて、TIC制御回路562へ与えられてもよい。この場合、実施の形態2の場合と同様、期待値データCMDP<7:0>の各ビットをHレベルに設定することにより、読出されたメモリセルデータパターンを外部で識別することができる。この構成の場合においては、従来のTICデータパスと同様の構成を用い、比較回路12の出力信号を各ビットごとに取出す配線が余分に配置することが要求されるだけであり、また、スペアビットSQ<1:0>に対して、比較器を新たに設けることが要求されるだけであり、レイアウトが簡略化される。
【0207】
以上のように、この発明の実施の形態4に従えば、TICデータパスにおいて、8ビットデータの各ビットと期待値データビットの各ビット毎の比較結果を出力するように構成しており、TIC制御回路内に、データビットの比較を行なうための比較回路を配置する必要がなく、テストインターフェイス回路のレイアウト面積を低減することができる。
【0208】
なお、実施の形態1から4において、テストデータ読出時に期待値データを格納するレジスタが配置されている場合には、テストデータ出力ノードとテストデータ入力ノードとが共通のデータノードであっても良い。
【0209】
また、実施の形態1から4において、ロジックのパッドに切換回路を介してテストインターフェイス回路の入出力パッドが接続され、テスト専用のパッドが配置されていなくても良い。
【0210】
また、DRAMコアは、クロック信号の立上りエッジおよび立下りエッジに同期してデータを転送するDDR(ダブルデータレート)モードで動作しても良い。この場合、テストインターフェイス回路TIC内において、データの転送速度の変換が行われ、テストクロック信号の立上りエッジに同期してテストデータが転送されても良く、また、テストインターフェイス回路TICが、テストクロック信号に同期してDDRモードでテストデータの転送を行っても良い。データ転送速度の変換時においては、8ビットデータの出力部を2つ配置して、テストクロック信号の立上りエッジおよび立下りエッジで転送されるデータを交互に取込、交互にこれらの2つのデータ出力部を、テストクロック信号の立上りエッジに同期してテストデータ出力ノードに結合する。
【0211】
また、メモリとしては、DRAMに限定されず、スペアメモリセルデータ転送時とノーマルメモリセルデータ転送時とで、テストインターフェイス回路が転送する有効データビット数が異なるメモリであれば良い。
【0212】
また、スペアデータ線の数は、64ビットデータ線に対して1つに限定されず、32ビットのデータ線に対して1つのスペアデータ線が配置されても良く、また、他の数のスペアデータ線が配置されても良い。テスト時においてテスタに対するデータ転送単位において、ノーマルセルとスペアセルについて有効データビット数が異なる条件が満たされていれば、本発明は適用可能である。
【0213】
【発明の効果】
以上のように、この発明に従えば、ビット幅の広い内部データバスを所定数ビット単位で選択してテストデータ端子に出力する構成において、テストデータ読出時には、期待値データビットそれぞれと所定数ビットそれぞれの比較結果を示すデータビットをテストデータ出力端子に並列に出力するように構成しており、外部テスタにおいて比較を行う必要がなく、ノーマルメモリセルとスペアメモリセルを連続的に試験することができ、テスト時間を短縮することができる。
【0214】
また、スペアメモリセルに対して、8ビットのデータの残りのデータビットを、一致結果を示す状態に設定することにより、正確に、スペアメモリセルの良/不良を識別することができる。
【0215】
また、テストアドレス信号に従って所定数のビットを選択し、これらの選択された所定数のビットと期待値データビットとを比較することにより、このテストアドレス信号として、ノーマルコラム空間およびスペアコラム空間を連続的にアドレス指定して所定数のビットを選択することができ、ノーマルコラム空間およびスペアコラム空間を連続的に試験することができる。
【0216】
また、この構成において、各ビット単位で期待値データと比較することにより、所定数のビットそれぞれについて良/不良を識別することができ、スペアメモリセルについても、正確に良/不良を識別することができる。
【0217】
また、テストモード指示信号に従って、比較回路の出力信号と所定数のビットの一方を選択してテストデータ出力ノードに伝達することにより、ヒューズプログラム後において、テストデータパターン自体を外部で識別するテストに何ら悪影響を及ぼすことなく、ヒューズプログラム前の救済判定のためのメモリテストを、正確に実行することができる。
【0218】
また、このテスト回路において、所定数のビットそれぞれに対応して、配置され、それぞれが対応の内部データビットとテスト期待値データビットを比較する複数の比較器と、これら複数の比較器の所定のビット以外の比較器に対応してアドレス領域指定信号に従って対応の比較器の出力信号と予め定められた固定値の一方を選択する複数の選択器とを配置することにより、スペアメモリセルの比較時において、確実に、スペアメモリセル以外のスペアコラムアドレスについては、パス状態(良状態)に設定することができ、正確にスペアメモリセルについての良/不良を識別することができる。
【0219】
また、データ入力ノードに与えられるテストデータをクロック信号に同期して書込データを生成する第1の転送回路の出力信号をさらに所定期間クロック信号に同期して転送してテスト期待値データを生成することにより、メモリのコラムレイテンシを考慮して、追加回路数を最小限として正確なタイミングで、期待値データをテストインターフェイス回路内に転送して、判定動作を行なわせることができる。
【0220】
また、このテスト回路において、テスト書込データを生成する転送回路からのテストデータを期待値データとして利用することにより、追加回路点数が低減され、レイアウト面積を低減することができる。
【0221】
また、内部データバスの所定数のビット幅のサブデータバスそれぞれに対応して所定数のビット幅のテスト期待値データの各ビットと対応のサブデータバスの内部データビットとをそれぞれ比較する複数の比較器を含む複数の比較回路と、これら複数の比較回路それぞれに対応して配置され、特定の動作モードを指定する動作モード指示信号とテストアドレス信号とに従って対応の比較回路の出力信号と対応のサブデータバスの内部データの一方を選択してテストデータ出力ノードに対して転送する選択転送回路とを設けることにより、マルチビットテスト用の比較回路を用いて各データビット単位での比較を行なうことができ、ヒューズプログラム前のテスト救済判定用メモリ試験時において、各メモリセルの良/不良判定結果を示すデータを転送することができ、スペアメモリセルについても良/不良を正確に判定することができる。
【0222】
また、複数の比較回路それぞれの出力信号を1ビットの信号の縮退して出力する複数の縮退回路を設けることにより、マルチビットテスト用の比較回路を利用してビット毎比較を行なうことができ、TICインタフェイス回路のレイアウト面積の増加を抑制することができる。
【0223】
また、スペアメモリセルデータが転送されるスペアデータバスと固定値とから、所定数のビットのデータを生成するスペアデータ群生成回路と、このスペアデータ群と期待値データとを比較する第1の比較器と、この動作モード指示信号に従って、固定値データビットを並列に出力する切換回路と、これら第1の比較器の出力信号と切換回路の出力信号を並列にテストデータ出力ノードに転送する回路とを設けることにより、スペアデータについても、正確に、ヒューズプログラム前の救済判定用メモリ試験をリードデータパスにおいて行なうことができ、レイアウト面積を低減することができる。
【0224】
また、スペアメモリセルデータと期待値データとを比較する比較回路と、動作モード指示信号に従って比較回路の出力信号とスペアメモリセルデータの一方を選択的に転送する選択回路と、固定値データを生成する回路と、アドレス信号に従ってこの選択回路の出力信号と固定値データとを選択して並列にテストデータ出力ノードへ転送する回路とを設けることにより、スペアメモリセルについても、メモリセルの良/不良を示すデータを残りのビットを一致状態(パス状態)に設定して所定数ビット単位で、テスタへ転送することができ、テスタにおいて正確にメモリセルの良/不良判定を、スペアメモリセルおよびノーマルメモリセルを連続試験を行なって判定することができる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1に従うTIC制御回路の要部の構成を概略的に示す図である。
【図2】 図1に示すTIC制御回路の動作を示すタイミングチャート図である。
【図3】 この発明の実施の形態2に従うTIC制御回路の要部の構成を概略的に示す図である。
【図4】 この発明の実施の形態3に従うTIC制御回路の要部の構成を概略的に示す図である。
【図5】 この発明の実施の形態3の変更例の構成を示す図である。
【図6】 この発明の実施の形態4に従うTICデータパスの構成を概略的に示す図である。
【図7】 図6に示す比較回路の構成の一例を示す図である。
【図8】 従来のDRAM内蔵システムLSIの構成を概略的に示す図である。
【図9】 図8に示すDRAMコアに対する転送信号を一覧にして示す図である。
【図10】 図8に示すテストインターフェイス回路の転送信号を一覧にして示す図である。
【図11】 図9および図10に示す制御信号の対応関係を真理値表の形態で示す図である。
【図12】 従来のDRAMマクロの構成を概略的に示す図である。
【図13】 図12に示すDRAMアレイのデータ線の配置を概略的に示す図である。
【図14】 図13に示すデータ線の配置におけるセンスアンプと1つのデータ線の対応関係を概略的に示す図である。
【図15】 図12に示すDRAMアレイの不良列の置換態様を概略的に示す図である。
【図16】 図8に示すDRAMデータパスの構成を概略的に示す図である。
【図17】 図12に示すTICデータパスのデータ書込部の構成を概略的に示す図である。
【図18】 図12に示すTICデータパスのデータ読出に関連する部分の構成を概略的に示す図である。
【図19】 図12に示すTIC制御回路のアドレス信号および選択信号発生部の構成を概略的に示す図である。
【図20】 図12に示すDRAMマクロの動作を示すタイミング図である。
【図21】 図18に示すTICデータパスのスペアメモリセルに対応する部分の構成を概略的に示す図である。
【図22】 テスタ内のフェールビットメモリのマッピングの一例を概略的に示す図である。
【図23】 図22に示す単位データビット群TAGの構成を概略的に示す図である。
【図24】 図23に示す8ビットデータ群のスペアメモリセルについての構成を概略的に示す図である。
【図25】 テスタの可能な形態の一例を示す図である。
【図26】 従来のメモリ試験の態様を概略的に示す図である。
【符号の説明】
1a−1d,2a−2d フリップフロップ、UPK0−UPK7 単位処理回路、3,5 EXNOR回路、4 選択回路、6 選択回路、7 フリップフロップ、UPW0−UPW7,UPE0−UPE7,SUPW0,SUPE0 単位処理回路、10 比較回路、12 選択回路、14w,14e 比較器、16w,16e 選択器、20a−20h EXNORゲート、22 ANDゲート、562 TIC制御回路560e,560w TICデータパス、600e,600w トライステートバッファ、610 トライステートバッファ回路。
Claims (4)
- 複数ビット幅のテストデータ出力ノード、
前記テストデータ出力ノードよりビット幅の広い、内部データを転送するための内部データバス、
前記内部データバスの内部データの所定数のビットと前記テストデータ出力ノードと同じビット幅のテスト期待値データとをビット単位で比較して、該比較結果を示すデータを並列に前記テストデータ出力ノードに出力するテスト回路、および
データを記憶する通常メモリセルが配置される通常メモリ領域と、前記通常メモリ領域の不良セル救済するためのスペアセルが配置されるスペアメモリ領域とを有するメモリ領域を備え、前記通常メモリ領域から前記内部データバス上に読出されるデータのビット幅は、前記スペアメモリ領域から読出されるデータのビット幅よりも大きく、
前記テスト回路は、
前記所定数のビットそれぞれに対応して配置され、それぞれが対応の内部データビットと前記テスト期待値データの対応のビットとを比較する複数の比較器と、
前記比較器の所定のビットを除く比較器に対して配置され、前記通常メモリ領域および前記スペアメモリ領域のいずれかを特定するアドレス領域指定信号に従って対応の比較器の出力信号と予め定められた固定値の一方を選択する複数の選択器とを含む、半導体集積回路装置。 - 各前記選択器は、前記アドレス領域指定信号が前記スペアメモリ領域を指定するとき前記固定値を選択する、請求項1記載の半導体集積回路装置。
- 複数ビット幅のテストデータ出力ノード、
前記テストデータ出力ノードよりビット幅の広い、内部データを転送するための内部データバス、
前記内部データバスの内部データの所定数のビットと前記テストデータ出力ノードと同じビット幅のテスト期待値データとをビット単位で比較して、該比較結果を示すデータを並列に前記テストデータ出力ノードに出力するテスト回路、および
前記内部データバスに結合され、前記内部データを出力するメモリを備え、前記メモリは、データを記憶するためのメモリセルが配置される通常メモリ領域と、前記通常メモリ領域の不良メモリセルを救済するためのスペア列と、前記スペア列のデータを転送するためのスペアデータ線とを含み、前記内部データバスは、前記通常メモリ領域の選択されたメモリセルのデータを転送するための通常データバスと、前記スペアデータ線に出力されたデータを転送するための、前記通常データバスよりもビット幅の小さいスペアデータバスを含み、
前記テスト回路は、
前記スペアデータバスのデータからスペア選択信号に従ってスペアデータを生成する回路と、
前記スペアデータを除く前記所定数のビットを固定値により生成する回路と、
前記スペアデータを生成する回路からのスペアデータと期待値とを比較する比較器と、
前記固定値のビットそれぞれに対応して配置され、スペア空間アドレッシング指示信号に従って前記固定値データビットを出力する切換回路と、
前記比較器の出力信号と前記切換回路の出力信号とを並列に受けて前記テストデータ出力ノードに転送する転送回路とを備える、半導体集積回路装置。 - 複数ビット幅のテストデータ出力ノード、
前記テストデータ出力ノードよりビット幅の広い、内部データを転送するための内部データバス、
前記内部データバスの内部データの所定数のビットと前記テストデータ出力ノードと同じビット幅のテスト期待値データとをビット単位で比較して、該比較結果を示すデータを並列に前記テストデータ出力ノードに出力するテスト回路、および
前記内部データバスに結合されるメモリを備え、前記メモリは、データを記憶する通常メモリセルが配置される通常メモリ領域と、前記通常メモリ領域の不良メモリセルを救済するためのスペア列を備え、テスト時において前記通常メモリセルを指定するアドレス信号に従って前記スペア列に読み出されたスペアセルデータが前記内部データバスに転送され、前記内部データバスに転送されるスペアセルのデータのビット幅は、前記通常メモリ領域から読出されて前記内部データバスに転送されるデータのビット幅よりも小さく、
前記テスト回路は、
前記スペアセルデータと期待値データとを比較する比較回路と、
テストモード指示信号に従って、前記比較回路の出力信号と前記スペアセルデータとの一方を選択的に転送する選択器と、
固定値データを生成する回路と、
スペア選択信号に従って前記選択器の出力信号と前記固定値データとをともに選択して、並列に前記テストデータ出力ノードに転送する回路とを備える、半導体集積回路装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001387338A JP4309086B2 (ja) | 2001-12-20 | 2001-12-20 | 半導体集積回路装置 |
US10/322,676 US7047461B2 (en) | 2001-12-20 | 2002-12-19 | Semiconductor integrated circuit device with test data output nodes for parallel test results output |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001387338A JP4309086B2 (ja) | 2001-12-20 | 2001-12-20 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003187600A JP2003187600A (ja) | 2003-07-04 |
JP4309086B2 true JP4309086B2 (ja) | 2009-08-05 |
Family
ID=19188050
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001387338A Expired - Fee Related JP4309086B2 (ja) | 2001-12-20 | 2001-12-20 | 半導体集積回路装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7047461B2 (ja) |
JP (1) | JP4309086B2 (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004228130A (ja) * | 2003-01-20 | 2004-08-12 | Renesas Technology Corp | 半導体装置 |
DE10335809B4 (de) * | 2003-08-05 | 2010-07-01 | Infineon Technologies Ag | Integrierte Schaltung mit einem zu testenden elektronischen Schaltkreis und Testsystem-Anordnung zum Testen der integrierten Schaltung |
JP3736806B2 (ja) * | 2003-12-26 | 2006-01-18 | 三井金属鉱業株式会社 | プリント配線基板、その製造方法および回路装置 |
WO2006011299A1 (ja) | 2004-07-29 | 2006-02-02 | Mitsui Mining & Smelting Co., Ltd. | プリント配線基板、その製造方法および半導体装置 |
DE102004043051A1 (de) * | 2004-09-06 | 2006-03-30 | Infineon Technologies Ag | Loop-back-Verfahren zur Vermessung des Interface-Timings von Halbleiterspeichervorrichtungen unter Verwendung des Normal-Mode-Speichers |
KR100618701B1 (ko) * | 2004-11-15 | 2006-09-07 | 주식회사 하이닉스반도체 | 페일 측정이 가능한 메모리 장치 |
JP4439009B2 (ja) * | 2005-09-15 | 2010-03-24 | 株式会社アドバンテスト | 試験装置、試験方法、解析装置及びプログラム |
JP2008268185A (ja) * | 2007-03-22 | 2008-11-06 | Nec Electronics Corp | テスト回路、パタン生成装置、及びパタン生成方法 |
JP2009283515A (ja) * | 2008-05-19 | 2009-12-03 | Panasonic Corp | 半導体集積回路 |
JP2012018052A (ja) * | 2010-07-07 | 2012-01-26 | Toshiba Corp | 半導体装置の不良解析システム及び方法 |
KR102237563B1 (ko) | 2014-11-21 | 2021-04-07 | 삼성전자주식회사 | 테스트 시간을 감축하는 메모리 장치 및 이를 포함하는 컴퓨팅 시스템 |
US9791505B1 (en) * | 2016-04-29 | 2017-10-17 | Texas Instruments Incorporated | Full pad coverage boundary scan |
KR102385569B1 (ko) * | 2018-01-03 | 2022-04-12 | 삼성전자주식회사 | 메모리 장치 |
CN109243515A (zh) * | 2018-07-20 | 2019-01-18 | 江苏华存电子科技有限公司 | 一种自动判断测试闪存数据速率的方法 |
US10825526B1 (en) * | 2019-06-24 | 2020-11-03 | Sandisk Technologies Llc | Non-volatile memory with reduced data cache buffer |
US10811082B1 (en) | 2019-06-24 | 2020-10-20 | Sandisk Technologies Llc | Non-volatile memory with fast data cache transfer scheme |
US11456049B2 (en) * | 2020-07-02 | 2022-09-27 | Micron Technology, Inc. | Memory device testing, and associated methods, devices, and systems |
KR20220026420A (ko) * | 2020-08-25 | 2022-03-04 | 에스케이하이닉스 주식회사 | 집적 회로와 그의 테스트 방법 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69016509T2 (de) * | 1989-05-31 | 1995-06-01 | Fujitsu Ltd | Integrierte Halbleiterschaltungsanordnung mit Testschaltung. |
JPH1011996A (ja) * | 1996-06-24 | 1998-01-16 | Advantest Corp | メモリ試験装置 |
JPH11219600A (ja) | 1998-02-03 | 1999-08-10 | Mitsubishi Electric Corp | 半導体集積回路装置 |
US6324666B1 (en) * | 1998-04-20 | 2001-11-27 | Mitsubishi Denki Kabushiki Kaisha | Memory test device and method capable of achieving fast memory test without increasing chip pin number |
JP2001084791A (ja) | 1999-07-12 | 2001-03-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2002025298A (ja) * | 2000-07-05 | 2002-01-25 | Mitsubishi Electric Corp | 集積回路 |
US6701470B1 (en) * | 2000-08-29 | 2004-03-02 | Micron Technology, Inc. | Method for testing a memory device having different number of data pads than the tester |
-
2001
- 2001-12-20 JP JP2001387338A patent/JP4309086B2/ja not_active Expired - Fee Related
-
2002
- 2002-12-19 US US10/322,676 patent/US7047461B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7047461B2 (en) | 2006-05-16 |
JP2003187600A (ja) | 2003-07-04 |
US20030116763A1 (en) | 2003-06-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4309086B2 (ja) | 半導体集積回路装置 | |
US7933159B2 (en) | Semiconductor memory device and system with redundant element | |
JP3293935B2 (ja) | 並列ビットテストモード内蔵半導体メモリ | |
US6097644A (en) | Redundant row topology circuit, and memory device and test system using same | |
JP2570203B2 (ja) | 半導体記憶装置 | |
KR100374312B1 (ko) | 반도체기억장치 | |
JP3657498B2 (ja) | 半導体メモリ装置及びそのテストモード時の読出方法 | |
JP3708641B2 (ja) | 半導体メモリ装置のテスト方法 | |
US8024627B2 (en) | Semiconductor memory device, operating method thereof, and compression test method thereof | |
US8125843B2 (en) | Semiconductor memory device and method for testing the same | |
JP4229652B2 (ja) | 半導体回路装置 | |
CN113963739B (zh) | 占据面积减少的熔丝电路 | |
JPH06267298A (ja) | 並列ビットテストモード内蔵半導体メモリ | |
US6798701B2 (en) | Semiconductor integrated circuit device having data input/output configuration variable | |
JP3918317B2 (ja) | 半導体記憶装置 | |
US11494319B1 (en) | Apparatuses, systems, and methods for input/output mappings | |
US6256243B1 (en) | Test circuit for testing a digital semiconductor circuit configuration | |
US6967882B1 (en) | Semiconductor memory including static memory | |
US6662315B1 (en) | Parallel test in asynchronous memory with single-ended output path | |
JP2001351395A (ja) | 半導体メモリ集積回路 | |
JPH11317100A (ja) | 半導体記憶装置 | |
KR100537115B1 (ko) | 반도체 기억 장치 | |
JP2009070456A (ja) | 半導体記憶装置 | |
KR20080034308A (ko) | 병렬 비트 테스트 방법 및 그 방법을 사용하는 반도체메모리 장치 | |
KR100412993B1 (ko) | 동기식 반도체 메모리 소자 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041208 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070824 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071204 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080131 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090324 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090409 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090428 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090507 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4309086 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130515 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140515 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |