JPH0419899A - 半導体記憶装置のためのテスト装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は半導体記憶装置のためのテスト装置に関し、
さらに特定的には、大容量メモリにおけるメモリセルの
テスト時間を短縮化するために、ラインモードテストを
実行するテスト装置に関する。

［従来の技術］ 第６図は、ラインモードテスト回路を内蔵した従来のダ
イナミックＲＡＭの全体の構成を示すブロック図である
。第６図を参照して、アドレス信号Ａｏ＝Ａｈ　　＋　
はアドレスバッファ３１に与えられる。アドレスバッフ
ァ３１はアドレス信号Ａ（１−Ａ＋ｔ　　、を記憶し、
ロウアドレス信号をロウデコーダ３６ａと３６ｂとに与
える。また、アドレスバッファ３１は、コラムアドレス
信号をコラムデコーダ４０に与える。また、アドレスバ
ッファ３１はロウアドレス信号の一部をタイミングジェ
ネレータ３２に与える。ロウデコーダ３６ａは、メモリ
セルアレイ３５ａにおけるワード線を選択する。ロウデ
コーダ３６ｂは、メモリセルアレイ３５ｂにおけるワー
ド線を選択する。コラムデコーダ４０は、メモリセルア
レイ３５ａ、３５ｂのそれぞれにおけるビット線を選択
する。タイミングジェネレータ３２には、ロウアドレス
ストローブ信号ＲＡＳとコラムアドレスストローブ信号
ＣＡＳとリード／ライト信号Ｒ／Ｗとチップイネーブル
信号ＴＥとが与えられている。タイミングジェネレータ
３２は、ロウアドレス信号の一部に応答して、メモリセ
ルアレイ３５ａに対するデータの書込／読８と、メモリ
セルアレイ３５ｂに対する書込／読出との切換え制御を
行なうための切換信号を、センスアンプ群３７ａ、３７
ｂに与える。

ラインテストコントローラ３３は、ラインテストコント
ロールを行なうために、データレジスタ群３９ａ、３９
ｂにテストパターン信号を与える。

−数構出回路群３８ａ、３８ｂは、それぞれ、データレ
ジスタ群３９ａ、３９ｂにストアされているテストパタ
ーンとメモリセルアレイ３５ａ、３５ｂの各行のメモリ
セルに記憶されているデータとの一致／不一致を判別し
、一致していなければエラーフラグをＩ１０バッファ３
４を介して出力する。

第７図は、第６図に示すダイナミックＲＡＭのアレイ構
成の一部を示す図である。なお、この第７図に示した例
は、本願発明者らにより、ｌ５ＳＣＣ８９Ｄｉｇｅｓｔ
　　ｏｆ　　Ｔｅｃｈｎｉｃａｔ　　ｐａｐｅｒｓ　　
ＦＡＭ１６．４に示されたものである。この第７図を参
照して、メモリセルアレイ３５ｂには、複数本のワード
線ＷＬＩ、ＷＬ″、・・・が配置されいる。また、これ
らワード線ＷＬＩ、ＷＬ２・・・に対して交差するよう
に、複数組のビット線対ＢＬＩおよびＢＬＩ、ＢＬ２お
よびＢＬ２、・・・が配置されて・いる。さらに、各ワ
ード線ＷＬＩ、ＷＬ２．　　・・・と各ビット線ＢＬ゛
１．ＢＬ２．・・・とのそれぞれの交点には、メモリセ
ルＭＣが接続されている。各ビット線対ＢＬＩおよび’
ＢＬＩ　　ＢＬ２および１工２．・・・は、それぞれ対
応するセンスアンプ３７０ｂに接続されている。

各センスアンプ３７０ｂには、それぞれ排他的論理和回
路からなる一致検出回路３８０ｂが接続されている。ま
た、各センスアンプ３７０ｂは、それぞれ対応する転送
トランジスタ６．７を介して対応するノードＮｌ、Ｎ２
に接続されている。各ノードＮｌ、Ｎ２には、対応する
一致検出回路３８０ｂが接続されている。また、各ノー
ドＮ１は対応するレジスタ３９０ｂのデータ出力端Ａに
接続され、各ノードＮ２は対応するレジスタ３９０ｂの
反転データ出力端Ｂに接続されている。各レジスタ３９
０ｂは、互いに逆向きに並列接続された２つのインバー
タを含む、いわゆるレシオ型ラッチ回路によって構成さ
れている。各レジスタ３９０ｂは、期待値入力をラッチ
するために設けられている。各−数構出回路３８０ｂは
、対応するレジスタ３９０ｂにラッチされている期待値
と、メモリセルＭＣに記憶されているデータとの一致／
不一致を検出するために設けられている。さらに、各ノ
ードＮｌ、Ｎ２は、それぞれ、対応する転送トランジス
タ２０．２１を介して、メインＩ１０線対１０．１１に
接続されている。メインＩ１０線対１０．１１は、第６
図に示すＩ１０バッファ３４に接続されている。各−数
構出回路３８０ｂには、ラインテスト結果を出力するた
めの一致線９が接続されている。この−敷線９は、第６
図に示すＩ１０バッファ３４に接続されている。

各転送トランジスタ６．７は、第６図に示すラインテス
トコントローラ３３から与えられるクロック信号φ３に
よって制御される。また、各転送トランジスタ２０．２
１は、第６図に示すコラムデコーダ４０の出力信号Ｙｌ
、　Ｙ２．・・・にょって制御される。

なお、第７図においては、メモリセルアレイ３５ｂ、セ
ンスアンプ群３７ｂ、一致検出回路群３８ｂおよびデー
タレジスタ群３９ｂの構成について示したが、メモリセ
ルアレイ３５ａ１センスアンプ群３７ａ１−数構出回路
群３８ａおよびデータレジスタ群３９ａの構成も第７図
に示す構成と同様である。

第８図は、第７図に示した従来のダイナミックＲＡＭで
ラインモードテストを実行する動作を説明するためのフ
ローチャートである。第９図は、ｍ行、ｎ列のマトリク
スよりなるメモリセルアレイを示す図である。第１０図
は、従来のダイナミックＲＡＭでラインモードテストを
実行した場合のテストパターンの一例を示す図である。

次に、第６図〜第１０図を参照して、従来のダイナミッ
クＲＡＭにおいてラインモードテストを実行する一場合
の動作を説明する。なお、以下の説明においては、主と
してメモリセルアレイ３５ｂに対するラインモードテス
トについて説明するが、メモリセルアレイ３５ａに対す
るラインモードテストも以下に示す動作と同一のタイミ
ングでかつ同様の態様で行なわれることをあらかじめ指
摘しておく。

まず、メモリセルアレイ３５ｂに対するテストデータの
書込動作について説明する。最初に、コラムデコーダ４
０の出力信号Ｙ１〜Ｙｎのうち、出力信号Ｙ１が選択さ
れて高電位とされ、対応する列の転送トランジスタ２０
．２１が導通状態とされる。応じて、ノードＮｌ、Ｎ２
と、メインＩ１０線対１０．１１とが接続される。そし
て、メイ＞　Ｉ１０線対１０．　１１と、転送トランジ
スタ２０．２１と、ノードＮｌ、Ｎ２とを介して第１列
目のレジスタ３９０ｂにテストパターンデータの第１ビ
ツト目のデータがラッチされる。以後、上記一連の動作
が、各列ごとに行なわれ、各列のレジスタ３９０ｂには
、ランダムなテストパターンデータがラッチされる。

次に、各列の転送トランジスタ６．７がラインテストコ
ントローラ３３がらのクロック信号φ３により導通され
る。これによって、各列のレジスタ３９０ｂに書込まれ
たテストパターンデータがそれぞれ対応する転送トラン
ジスタ６．７を介して各列のビット線対ＢＬＩおよび百
Ｌｌ、ＢＬ２およびＢＬ２・・・に転送される。このと
き、ロウデコーダ３６ｂにより、１本目のワード線ＷＬ
Ｉが選択される。したがって、各ビット線対ＢＬＩおよ
びＢＬＩ、ＢＬ２およびＢＬ２、・・・に転送されたテ
ストパターンデータは、この選択されたワード線ＷＬＩ
に属する各メモリセルＭＣに書込まれる。ここで、メモ
リセルアレイ３５ｂが第９図に示すように、ｍ行、ｎ列
のマトリクスにより構成されていた場合、−度に１行分
のテストパターンデータすなわちｎビットのテストパタ
ーンデータが１行分のメモリセルＭＣに一括的に書込ま
れることになる。この書込の動作がｍ回つまり全てのワ
ード線を対象に行なわれることにより、メモリセルアレ
イ３５ｂ全体にテストデータが書込まれる。

次に、読ａ動作について説明する。まず、ロウデコーダ
３６ｂにより１本目のワード線ＷＬ１が選択される。こ
の選択されたワード線ＷＬＩに属する１行分のメモリセ
ルＭＣのデータが、それぞれ対応するビット線ＢＬＩ、
ＢＬ２．・・・に読出される。このとき、各ビット線対
ＢＬＩおよびＢＬｌ、ＢＬ２およびＢＬ２．・・・にお
ける各ビット線間の電位差は微小であるため、それぞれ
対応するセンスアンプ３７０ｂによってその微小電位差
が増幅される。一方、各レジスタ３９０ｂには、期待値
のパターンデータが保持されている。このとき、各列の
転送トランジスタ６．７は非導通状態となっている。各
列の一致検出回路３８０ｂは、それぞれ対応する列のメ
モリセルＭＣから読出されて各センスアンプ３７０ｂに
より増幅されたデータと、対応する列のレジスタ３９０
ｂにラッチされている期待値との一致／不一致を検出す
る。

−数構出回路３８０ｂの検出結果は、−敷線９にａカさ
れる。すなわち、−敷線９はあらかじめ高レベルにプリ
チャージされており、−数構出回路３８０ｂは不一致を
検出すると一致線９のレベルを低レベルに放電する。各
−数構比回路３８０ｂのａカはワイヤードオア接続され
ているので、選択されたワード線ＷＬＩに属する各メモ
リセルＭＣの読出データと各レジスタ３９０ｂの保持デ
ータとのうちいずれか１組でも不一致であれば、敷線９
のレベルが低レベルに放電される。すなわち、このとき
−敷線９には不一致を示すエラーフラグが出力されるこ
とになる。この−数構８の読ａ動作（Ｌｉｎｅ−Ｒｅａ
ｄ動作）をｍ回つまり全てのワード線を対象に行なうこ
とにより、メモリセルアレイ３５ｂ全体の読出比較が完
了する。

ここで、ラインモードテストに必要な時間Ｔは、１つの
動作サイクルタイムをｔｃとすると、次式％式％ すなわち、テスト時間Ｔはレジスタの書込時間とコピー
ライト時間とラインリード時間との合計となる。

上述したような従来のラインモードテスト回路を内蔵し
たダイナミックＲＡＭにおいては、第１０図に示すよう
に、メモリセルアレイにおけるワード線に沿う方向（以
下、Ｘ方向と称する）についてはテストパターンをラン
ダムにすることができるが、ビット線に沿う方向（以下
、Ｙ方向と称する）については同一パターンしか生成で
きない。

なぜならば、最初にデータレジスタ群３９ａ、　　３９
ｂにそれぞれ１行分のテストパターンデータが設定され
、この設定されたテストパターンデータが各行のメモリ
セルＭＣに繰返して書込まれていくからである。

しかしながら、大容量のダイナミックＲＡＭなどにおけ
るテストでは、隣接するメモリセル間の干渉などの検出
感度を向上させるために、種々のテストパターンが考案
されている。そのため、できる限りランダムなテストパ
ターンによるテストが実現できるラインモードテスト回
路の実現が要望されている。

そこで、本願出願人は、上述のような要望を満たし得る
ものとして、以下に説明するようなラインモードテスト
回路を先に提案した。

第１１図は、上述したような出願人の提案によるライン
モードテスト回路を内蔵した半導体記憶装置（ダイナミ
ックＲＡＭ）のアレイ構成の一部を示す図である。なお
、この第１図に示すアレイ構成は、以下の点を除いて前
述の第７図（３示すアレイ構成と同じであり、相当する
部分には同一の参照番号を付し、その説明を省略する。

各列のノードＮｌ、Ｎ２は、それぞれ、転送トランジス
タ１４．１５を介して、対応するレジスタ３９０ｂのデ
ータ出力端Ａ２反転データ出力端Ｂに接続される。また
、各列のノードＮ１．Ｎ２は、それぞれ、転送トランジ
スタ１６．１７を介して、対応するレジスタ３９０ｂの
反転データ出力端Ｂ、データ出力端へに接続される。各
転送トランジスタ１４．１５は、第６図に示すラインテ
ストコントローラ３３から与えられるクロック信号φ１
によって制御される。また、各転送トランジスタ１６゜
１７は、ラインテストコントローラ３３から８カされる
クロック信号φ２によって、制御される。

第１２図は、第１１図に示すダイナミックＲＡＭの動作
を説明するためのフローチャートである。

第１３図は、第１１図に示したダイナミックＲＡＭでラ
インモードテストを実施した場合のテストパターンの一
例を示す図である。以下、第１１図〜第１３図を参照し
て、本願出願人の提案によるラインモードテストについ
て説明する。なお、以下の動作説明は、主としてメモリ
セルアレイ３５ｂに対するラインモードテストについて
示すが、メモリセルアレイ３５ａに対するラインモード
テストもメモリセルアレイ３５ｂに対するラインモード
テストと同一のタイミングでかつ同様の態様で行われる
ことをあらかじめ指摘しておく。

まず、メモリセルアレイ３５ｂに対するテストデータの
書込動作について説明する。最初に、コラムデコーダ４
０のａ力信号Ｙ１〜Ｙｎのうち、出力信号Ｙ１が高電位
とされて、第１列目の転送トランジスタ２’０．２１が
導通状態となる。同時に、ラインテストコントローラ３
３から“Ｈ”レベルのクロック信号φ１が転送トランジ
スタ１４゜１５に与えられる。応じて、これらの転送ト
ランジス９１４．１５が導通する。このとき、ラインテ
ストコントローラ３３から出力されているクロック信号
φ２は“Ｌ”レベルになっている。したがって、転送ト
ランジスタ１６．１７は非導通状態になっている。この
状態で、Ｉ１０線対１０゜１１からテストパターンデー
タの第１ビツト目が入力され、転送トランジスタ２０．
２１と１４゜１５とを介して第１列目のレジスタ３９０
ｂにラッチされる。以後、同様の動作が各列ごとに行な
われ、ランダムなテストパターンデータＤが各レジスタ
３９０ｂに書込まれる。

次に、ラインテストコントローラ３３からクロック信号
φ３が各列の転送トランジスタ６．７に与えられ、これ
らの転送トランジスタ６．７が導通する。このため。各
レジスタ３９０ｂにラッチされているテストパターンデ
ータＤが、各列の転送トランジスタ１４．１５から各列
のノードＮｌ。

Ｎ２および転送トランジスタ６．７を介して各列のビッ
ト線対ＢＬＩおよびＢＬＩ、ＢＬ２およびＢＬ２．・・
・に出力される。このとき、ロウデコーダ３６ｂによっ
て１本目のワード線ＷＬ１が選択的に駆動されると、ラ
ンダムなテストパターンデータＤが、選択されたワード
線ＷＬＩに属する各メモリセルＭＣに書込まれる。この
コピーライト動作により、選択されたワード線ＷＬＩに
属する１行分のメモリセルＭＣにランダムなテストパタ
ーンデータＤが一括的に書込まれる。

一方、上述の転送トランジスタ１４．１５が非導通にさ
れ、転送トランジスタ１６．１７が導通状態にされたと
きには、テストパターンデータＤの反転データＤが選択
されたワード線に属する各メモリセルＭＣに転送されて
書込まれることになる。

上記の動作をｍ回つまり全てのワード線を対象に行なう
ことにより、メモリセルアレイ３５ｂ全体にテストパタ
ーンデータを従来のダイナミックＲＡＭと同様に書込む
ことができる。ここで、ｍ回の転送時に、クロック信号
φ１．φ２により、各転送トランジスタ１４．１５と各
転送トランジスタ１６．１７とを切換制御すれば、テス
トパターンデータＤとその反転データＤとを任意に組合
せてメモリセルアレイに書込むことができる。その結果
、従来例では実現できなかったビット線に沿う方向すな
わちＹ方向にもランダムなテストパターンデータの書込
が可能となる。

次に、読出動作について説明する。まず、ロウデコーダ
３６ｂにより、１本目のワード線ＷＬＩが選択される。

この選択されたワード線ＷＬ１に属する各メモリセルＭ
Ｃから各ビット線対ＢＬＩおよびＢＬＩ、ＢＬ２および
ＢＬ２．・・・に読出されたデータは、対応するセンス
アンプ３７０ｂにより増幅される。このとき、各レジス
タ３９０ｂには、期待値のテストパターンデータが保持
されている。また、各転送トランジスタ６．７は非導通
状態になっている。そして、各メモリセルＭＣから各ビ
ット線対ＢＬＩおよびＢＬＩ、ＢＬ２およびＢＬ２．・
・・に読出されたデータと、各レジスタ３７０ｂにラッ
チされているデータとの一致検出が、各−数構８回路３
８０ｂにおいて行なわれる。このとき、転送トランジス
タ１４．１５を導通ずるか、または転送トランジスタ１
６．１７を導通するかは、コピーライト時の動作と対応
するように制御される。たとえば、コピーライト時にお
いて成るワード線を選択したときに転送トランジスタ１
４．１５を導通させた場合、続出時においてそのワード
線を選択するときはコピーライト時と同じ転送トランジ
スタ１４．１５を導通させる。逆に、コピーライト時に
おいて転送トランジスタ１６．１７を導通させた場合、
続出時においても同じ転送トランジスタ１６．１７を導
通させる。各−数構出回路３８０ｂの検出結果は、−敷
線９に出力される。このとき、選択されたワード線ＷＬ
１に属する各メモリセルＭＣのデータと各レジスタ３９
０ｂのデータとのうち１組でも不一致であれば、−敷線
９のレベルが低レベルに放電され、テスト結果としてエ
ラーフラグが出力される。以上の読出動作がｍ回つまり
全てのワード線を対象に行なわれることにより、メモリ
セルアレイ３５ｂ全体の続出比較動作が完了する。

第１１図に示すダイナミックＲＡＭにおいてラインモー
ドテストに必要な時間Ｔは、第７図の従来例と全く同じ
であり、Ｔ＝ｔｃ・　（２ｍ　＋　ｎ　）となる。

次に、第７図に示すような従来のダイナミックＲＡＭで
は実現できなかった第１３図に示すようなチエツクパタ
ーンによるテスト動作について、第１２図に示すフロー
チャートを参照して説明する。まず、各レジスタ３９０
ｂに“０”、　“１”が交互に書込まれる。次に、コピ
ーライト時において、いずれかのワード線を選択するロ
ウアドレス信号の最下位ビットが“０”のときは、クロ
ック信号φ１が活性化され、転送トランジスタ１４１５
が導通する。そのため、テストパターンデータＤがその
とき選択されている行の各メモリセルＭＣに転送される
。一方、ロウアドレス信号の最下位ビットが“１”のと
きは、クロック信号φ２が活性化されて、転送トランジ
スタ１６．１７が導通する。その結果、テストパターン
データＤの反転データＤが各レジスタ３９０ｂからその
とき選択されている行の各メモリセルＭＣに転送される
。これによって、メモリセルアレイ３５ｂには、第３図
に示すようなチエツクパターンが書込まれることになる
。

一方、読出動作時には、いずれかのワード線を選択する
ロウアドレス信号の最下位ビットが“０”のときは、ク
ロック信号φ１が活性化されて転送トランジスタ１４．
１５が導通する。したがって、各−数構出回路３８０ｂ
は期待値のテストパターンデータＤと、そのとき選択さ
れている行の各メモリセルＭＣの読出データとの一致検
出を行なう。

また、ロウアドレス信号の最下位ビットか“１”のとき
は、クロック信号φ２が活性化されて転送トランジスタ
１６．１７が導通する。応じて、反転された期待値のテ
ストパターンデータＤと、そのとき選択されている行の
各メモリセルＭＣの読出データとの一致検出が行なわれ
る。もし、エラーが１つでもあれば、エラーフラグが出
力される。

［発明が解決しようとする課題］ 以上説明したごとく、第１１図に示すようなダイナミッ
クＲＡＭにおけるラインモードテスト回路によれば、メ
モリセルアレイのＸ方向のみならずＹ方向にもランダム
なテストデータが書込める。

しかしながら、ラインモードテストに必要な時間は、第
７図に示す従来のダイナミックＲＡＭにおけるラインモ
ードテスト回路と同じである。つまり、第７図および第
１１図に示すダイナミックＲＡＭのラインモードテスト
回路は、データレジスタ群にラッチされたテストパター
ンデータを１行分のメモリセルに対して一括的に書込む
ことはできたが、この動作をメモリセルアレイが有する
行の数（第９図ではｍ行）だけ繰返して行なわなければ
ならなかった。したがって、メモリセルアレイへのテス
トパターンデータの書込がより一層高速に行えるような
ラインモードテスト回路が要望されていた。

それゆえに、この発明は、半導体記憶装置のメモリセル
アレイに対し、ワード線およびビット線のいずれの方向
にもランダムなテストデータが書込めるとともに、テス
トデータの書込が極めて高速に行なえるようなテスト装
置を提供することを目的とする。

［課題を解決するための手段］ この発明にかかる半導体記憶装置のためのテスト装置は
、複数のメモリセルが複数の行および列に沿ってマトリ
クス状に配置されたメモリセルアレイを有する半導体記
憶装置のためのテスト装置である。そして、本発明のテ
スト装置は、テストデータ記憶手段と、テストデータ書
込行指定手段と、転送手段とを備えている。テストデー
タ記憶手段は、メモリセルアレイにおける１行分のメモ
リセルのためのテストデータを記憶する。テストデータ
書込行指定手段は、第１のテストデータ書込モードにお
いてはメモリセルアレイにおける一部の行を一括的に指
定し、第２のテストデータ書込モードにおいてはメモリ
セルアレイにおける残りの行を一括的に指定する。転送
手段は、テストデータ記憶手段に記憶されたテストデー
タまたはその反転データをメモリセルアレイに転送する
。

この転送手段によって転送されたテストデータは、テス
トデータ書込手段によって指定された行に属する各メモ
リセルに書込まれる。

［作用］ この発明においては、テストデータ記憶手段に記憶され
た１行分のテストデータが、２回の書込動作によりメモ
リセルアレイの全体に書込まれる。

すなわち、第１のテストデータ書込モードにおいてメモ
リセルアレイにおける一部の行に一括的に書込む動作と
、第２のテストデータ書込モードにおいてメモリセルア
レイにおける残りの行に一括的に書込む動作との２回で
ある。したがって、テストデータの書込が極めて高速に
行なわれる。

［実施例コ 第１図は、この発明の一実施例によるラインモードテス
ト回路を内蔵したダイナミックＲＡＭの全体構成を示す
ブロック図である。図において、メモリセルアレイ３５
ａとロウデコーダ３６ａとの間には一１行指定回路４１
ａおよび切換回路４２ａが設けられる。同様に、メモリ
セルアレイ３５ｂとロウデコーダ３６ｂとの間には、行
指定回路４１ｂおよび切換回路４２ｂが設けられる。行
指定回路４１ａおよび４１ｂには、アドレスバッファ３
１からロウアドレス信号ＲＡ　ｏ　”−ＲＡ　ｋが与え
られる。また、行指定回路４１ａおよび４１ｂには、タ
イミングジェネレータ３２から書込制御信号Ｗが与えら
れる。さらに、行指定回路４１ａおよび４１ｂには、ラ
インテストコントローラ３３からクロック信号φ１′、
φ２′がそれぞれに与えられる。さらに、行指定回路４
１ａおよび４１ｂからラインテストコントローラ３３へ
は、期待値データ切換制御信号Ｒが与えられる。切換回
路４２ａおよび４２ｂには、タイミングジェネレータ３
２から書込制御信号Ｗが与えられる。また、切換回路４
２ａおよび４２ｂには、タイミングジェネレータ３２か
らラインモードテスト信号ＬＭＴが与えられる。その他
の構成は、第６図に示すダイナミックＲＡＭの構成と同
様であり、相当する部分には同一の参照番号を付し、そ
の説明を省略する。

第２図は、第１図におけるこの発明の特徴となる部分、
すなわち行指定回路４１ｂおよび切換回路４２ｂとその
周辺部分のさらに詳細な構成を示す回路図である。以下
、この第２図を参照して、行指定回路４１ｂおよび切換
回路４２ｂの構成を説明するが、行指定回路４１ａおよ
び切換回路４２ａもこの第２図と同様の構成を有してい
ることをあらかじめ指摘しておく。

第２図において、行指定回路４１ｂは、各ワード線毎に
設けられたレジスタ４１１を含む。各レジスタ４１１は
、２個のインバータを互いに逆向きに並列接続したいわ
ゆるレシオ型ラッチ回路として構成されている。各レジ
スタ４１１のデータ８力端Ｃには、トランジスタ４１２
を介してロウアドレスストローブ信号ＲＡ　ｏ〜ＲＡｍ
＋が与えられる。各トランジスタ４１２のゲートには、
第１図のタイミングジェネレータ３２からの書込制御信
号Ｗがインバータ４１３によって反転された後に与えら
れる。各レジスタ４１１のデータ出力端Ｃと対応するワ
ード線との間には、トランジスタ４１４が介挿される。

また、各レジスタ４１１の反転データ出力端りと対応の
ワード線との間には、トランジスタ４１５が介挿される
。各トランジスタ４１４は、第１図のラインテストコン
トローラ３３からのクロック信号φ１′によって制御さ
れる。各トランジスタ４１５は、第１図のラインテスト
コントローラ３３からのクロック信号φ２′によって制
御される。各レジスタ４１１のデータ出力端Ｃは、それ
ぞれ対応するトランジスタ４１６および４１７を介して
信号線４１８に接続される。各トランジスタ４１６のゲ
ートは、それぞれ対応するワード線に接続されている。

各トランジスタ４１７のゲートには、第１図のタイミン
グジェネレータ３２から書込制御信号Ｗが与えられる。

トランジスタ４１６および４１７が導通状態となったと
き、信号線４１８には、期待値データ切換制御信号Ｒが
出力される。この期待値データ切換制御信号Ｒは、第１
図のラインテストコントローラ３３に与えられる。

一方、切換回路４２ｂは、１個のＯＲゲート４２０と、
各ワード線毎に設けられた複数のトランジスタ４２１と
？含む。ＯＲゲート４２０の一方入力端には、第１図の
タイミングジェネレータ３２からの書込制御信号Ｗが与
えられる。ＯＲゲート４２０の他方入力端には、第１図
のラインテストコントローラ３３からのラインモードテ
スト信号ＬＭＴが与えられる。各トランジスタ４２１は
、対応するワード線とロウデコーダ３６ｂの対応するａ
カ端との間に介挿されている。各トランジスタ４２１の
ゲートには、ＯＲゲート４２０の出力が与えられる。

なお、センスアンプ群３７ａ、３７ｂと、−数構出回路
群３８ａ、３８ｂと、データレジスタ群３９ａ　　３９
ｂと、コラムデコーダ４０と、その周辺回路については
、第１１図に示す構成と同様である。

第３図は、メモリセルアレイ３５ｂと、行指定回路４１
ｂに含まれる各レジスタ４１１に設定されるロウアドレ
ス信号との関係を示す図である。

第４図は、テストデータの書込時の動作を説明するため
のタイミングチャートである。第５Ａ図〜第５Ｄ図は、
第２図に示す実施例におけるテストデータの書込時およ
び読出時の動作状態を模式的に示す図である。以下、第
１図〜第５Ｄ図および第１１図を参照して、この発明の
一実施例の動作について説明する。なお、以下の動作説
明は、主としてメモリセルアレイ３５ｂに対するライン
モードテスト動作を示すが、メモリセルアレイ３５ａに
対するラインモードテスト動作も、メモリセルアレイ３
５ｂに対するラインモードテスト動作と同時にかつ同じ
態様で行われることをあらかじめ指摘しておく。

まず、メモリセルアレイ３５ｂに対するテストデータの
書込動作について説明する。最初に、前述した第１１図
のダイナミックＲＡＭの場合の動作と同様に、データレ
ジスタ群３９ｂの各レジスタ３９０ｂにテストパターン
データか設定される。

このとき、第４図に示すように、書込制御信号Ｗおよび
ラインモードテスト信号ＬＭＴは、いずれも″Ｌ″レベ
ルとなっている。そのため、ＯＲゲート４２０のａカは
“Ｌ”レベルとなり、各トランジスタ４２１は非導通状
態となっている。したがって、各ワード線ＷＬＩ、ＷＬ
２．・・・とロウデコーダ３６ｂとは電気的に切り離さ
れている。また、書込制御信号Ｗが“Ｌ“レベルとなる
ことにより、各インバータ４１３の出力が“Ｈ”レベル
となり、応じて各トランジスタ４１２が導通状態となっ
ている。したがって、各レジスタ４１１には、アドレス
バッファ３１からのロウアドレス信号ＲＡＯ−ＲＡｋ　
、がラッチされる。すなわち、第３図に示すように、各
レジスタ４１１には、その１行目から順番にロウアドレ
ス信号ＲＡｏ　−ＲＡｋ　　、が設定される。したがっ
て、ｋ行目のレジスタ４１１には、ロウアドレス信号の
最上位信号ＲＡｋ　、が設定されるが、Ｋ＋１行目のレ
ジスタ４１１からは、再びロウアドレス信号ＲＡ　。

から順番に設定される。その他のレジスタ４１１にも同
様の態様でロウアドレス信号が設定される。

なお、各レジスタ４１１へのロウアドレス信号ＲＡｏ＝
ＲＡｋ　、の設定は、各レジスタ３９０ｂへのテストパ
ターンデータの設定期間において行なわれる。

次に、各レジスタ３９０ｂに設定されたテストパターン
データをメモリセルアレイ３５ｂの各メモリセルＭＣに
書込む場合の動作を説明する。この場合も、切換回路４
２ｂにおける各トランジスタ４２１は非導通状態となっ
ており、各ワード線ＷＬＩ、ＷＬ２．・・・とロウデコ
ーダ３６ｂとの間は切り離されている。この状態で、ア
ドレスバッファ３１に与えられるロウアドレス信号の最
下位ビットが“０”のときは、ラインテストコントロー
ラ３３からのクロック信号φ１が活性化され、第１１図
の転送トランジスタ１４．１５が導通する。そのため、
各レジスタ３９０ｂにラッチされたテストパターンデー
タＤが各ビット線対ＢＬＩおよび百Ｌ４．ＢＬ２および
ＢＬ２．−ＢＬｎおよびＢＬｎに転送される。このとき
、ロウアドレス信号の最下位ビット“０”に応答して、
クロック信号φ１′　も活性化され、行指定回路４１ｂ
における各トランジスタ４１４も導通状態となる。

応じて、各レジスタ４１１のデータ出力端Ｃと対応する
ワード線とが接続される。このとき、ロウアドレス信号
の“１”が設定されたレジスタ４１１のデータ出力端Ｃ
が“Ｈ”レベルとなっているので、そのレジスタに対応
するワード線の電位が“Ｈ”　レベルとなる。したがっ
て、第１１図の各レジスタ３９０ｂから各ビット線対Ｂ
ＬＩおよびＢＬＩ、ＢＬ２および１丁２．・　ＢＬｎお
よび■Ｌｎに転送されたテストパターンデータＤが、こ
のときＨ”レベルにされたワード線に属する各メモリセ
ルＭＣに書込まれる。この動作が、第１のテストデータ
書込モードである。一方、ロウアドレス信号の最下位ビ
ットが“１”のときはラインテストコントローラ３３か
らのクロック信号φ２、φ２′が活性化すなわちＨ”レ
ベルにされる。その結果、第１１図の転送レジスタ１６
．１７が導通し、各レジスタ３９０ｂにラッチされたテ
ストパターンデータＤの反転データ１が各ビット線対Ｂ
ＬＩおよびＢＬＩ、ＢＬ２およびＢＬ２゜・・・ＢＬｎ
およびＢＬｎに転送される。また、行指定回路４１ｂに
おける各トランジスタ４１５が導通する。その結果、各
レジスタ４１１の反転データ出力端りが、それぞれ対応
するワード線と接続される。このとき、ロウアドレス信
号の“０”が設定されているレジスタ４１１の反転デー
タ出力端りが“Ｈ”レベルとなっている。したがって、
ロウアドレス信号の０″を記憶しているレジスタ４１１
に対応するワード線の電位が“Ｈ”レベルとなる。その
結果、このとき“Ｈ”レベルとなったワード線に属する
各メモリセルＭＣに、各レジスタ３７０ｂから転送され
てきた反転テストパターンデータＤが書込まれる。この
ときの動作モードが第２のテストデータ書込モードであ
る。

各レジスタ４１１には、予め“１”および０”のいずれ
かがラッチされている。したがって、上記第１のテスト
データ書込モードでは一部の行（レジスタ４１１が“１
”を記憶している行）のメモリセルにテストパターンデ
ータＤが書込まれ、第２のテストデータ書込モードでは
残りの行（レジスタ４１１が“０”を記憶している行）
のメモリセルに反転データＤが書込まれる。すなわち、
メモリセルアレイ３５ｂに対するテストパターンデータ
の書込は、第１のテストデータ書込モードにおける書込
動作と、第２のテストデータ書込モードにおける書込動
作との２動作で完了することこなる。したがって、メモ
リセルアレイへのテストパターンデータの書込が前述し
た従来のダイナミックＲＡＭ　（第７図）および本願出
願人の先の提案によるダイナミックＲＡＭ　（第１１図
）における書込動作に比べて、極めて高速に行なわれる
。

次に、本実施例の読ａ動作について説明する。

続出時においては、タイミングジェネレータ３２からの
書込制御信号Ｗが“Ｈ”レベルとなるので、切換回路４
２ｂにおけるＯＲゲート４２０の出力は“Ｈ”レベルと
なる。したがって、各トランジスタ４２１は導通状態と
なる。その結果、各ワード線ＷＬＩ、ＷＬ２．・・・と
ロウデコーダ３６ｂとが接続される。すなわち、ロウデ
コーダ３６ｂの出力は、そのままワード線ＷＬＩ、ＷＬ
２．・・・に伝達される。今、ロウデコーダ３６ｂが第
１行目のワード線ＷＬＩを選択し、このワード線ＷＬＩ
の電位を“Ｈ”　レベルに立ち上げたものとする。

なお、このとき他のワード線の電位は“Ｌ”　レベルと
なっている。したがって、各トランジスタ４１６のうち
、第１行目のトランジスタ４１６のみが導通状態となる
。このとき、書込制御信号Ｗが“Ｈ″レベルなっている
ので、トランジスタ４１７も導通している。したがって
、第１行目のレジスタ４１１にラッチされたデータが、
トランジスタ４１６および４１７を介して、期待値デー
タ切換信号Ｒとしてラインテストコントローラ３３に与
えられる。ラインテストコントローラ３３は、第１行目
のレジスタ４１１から与えられた期待値データ切換制御
信号Ｒに基づいて、第１１図における転送トランジスタ
１４．１５と１６．１７とのいずれを導通すべきかを決
定する。すなわち、第１行目のレジスタ４１１にロウア
ドレス信号の“１”が設定されている場合は、第１行目
の各メモリセルＭＣにテストパターンデータＤが書込ま
れているので、クロック信号φ１を活性化して転送トラ
ンジスタ１４．１５を導通状態とする。その結果、各−
数構出回路３８０ｂは、選択されたワード線ＷＬＩに属
する各メモリセルＭＣから読出されたテストパターンデ
ータＤと、各レジスタ３９０ｂから転送された期待値デ
ータＤとの一致検出を行なう。一方、ラインテストコン
トローラ３３は、第１行目のレジスタ４１１にロウアド
レス信号の“０”がラッチされている場合は、選択され
たワード線ＷＬＩに属する各メモリセルＭＣにテストパ
ターンデータＤの反転データＤが記憶されているので、
クロック信号φ２を活性化して各転送トランジスタ１６
．１７を導通状態にする。

−そのため、各−数構出回路３８０ｂには、各レジスタ
３９０ｂにラッチされたテストパターンデータＤの反転
データＤが与えられる。したがって、各−数構８回路３
８０ｂは、選択されたワード線ＷＬＩに属する各メモリ
セルＭＣに記憶された反転データＤと、各レジスタ３９
０ｂから転送されてきた反転データＤとの一数構ａを行
なう。以上の一連の動作が、ｍ回つまり全てのワード線
を対象に行なうことにより、メモリセルアレイ３５ｂ全
体の続出比較動作が完了する。

次に、第５Ａ図および第５Ｂ図を参照して、メモリセル
アレイ３５ｂにチエツクパターンのテストデータを書込
む場合の動作を説明する。まず、第５Ａ図に示すように
、各レジスタ３９０ｂには、テストパターンデータとし
て、“１”と“０”とが交互に設定される。同様に、各
レジスタ４１１にも、ロウアドレス信号として、“１”
と“Ｏ”とが交互に設定される。そして、前述した第１
のテストデータ書込モードにおいては、各レジスタ３９
０ｂにラッチされたテストパターンデータＤがそのまま
メモリセルアレイ３５ｂの各ビット線対に与えられる。

同様に、各レジスタ４１１にラッチされたデータが、そ
のままメモリセルアレイ３５ｂにおける各ワード線に与
えられる。したがって、１”をラッチしているレジスタ
４１１に対応するワード線の電位が“Ｈ”レベルに立上
る。

すなわち、メモリセルアレイ３５ｂにおける複数のワー
ド線のうち、１本おきの半分の数のワード線の電位が“
Ｈ“レベルとなる。これら″Ｈ″レベルとなったワード
線に対応する各メモリセルＭＣに各レジスタ３９０ｂか
らのテストパターンデータＤが書込まれる。次に、前述
の第２のテストデータ書込モードにおいては、第５Ｂ図
に示すように、各レジスタ３９０ａにラッチされたテス
トパターンデータＤの反転データＤがメモリセルアレイ
３５ｂにおける各ビット線対に転送される。

また、このとき各レジスタ４１１にラッチされたデータ
の反転データがメモリセルアレイ３５ｂにおける各ワー
ド線に与えられる。したがって、“０”をラッチしてい
るレジスタ４１１に対応するワード線の電位が“Ｈ”レ
ベルとなる。すなわち、第５Ａ図に示す第１のテストデ
ータ書込モードにおいてテストパターンデータが設定さ
れなかった残りの行に対応するワード線の電位が“Ｈ”
レベルとなる。そして、これら“Ｈ”　レベルとなった
ワード線に対応する各メモリセルＭＣに各レジスタ３９
０ａにラッチされたテストパターンデータＤの反転デー
タＤが書込まれる。したがって、メモリセル３５ｂにお
ける各メモリセルＭＣには、第５Ｂ図に示すようなチエ
ツクパターンのテストパターンデータが書込まれること
になる。

次に、第５Ｃ図および第５Ｄ図を参照して、第５Ｂ図に
示すようなチエツクパターンデータが書込まれたメモリ
セルアレイ３５ｂからデータを読出す場合の動作を説明
する。まず、第５Ｃ図における第１行目の各メモリセル
ＭＣからテストパターンデータを読比す場合は、各レジ
スタ３９０ａにラッチされたテストパターンデータＤが
そのまま各−数構出回路３８０ｂに与えられる。なぜな
らば、第１行目の各メモリセルＭＣには、各レジスタ３
９０ａにラッチされたテストパターンデータＤがそのま
ま書込まれているからである（第５Ａ図参照）。次に、
第２行目の各メモリセルＭＣからテストデータを読出す
場合は、第５Ｄ図に示すように、各レジスタ３９０ａに
ラッチされたテストパターンデータＤの反転データＤが
各−数構出回路３８０ｂに与えられる。なぜならば、こ
の第２行目の各メモリセルＭＣには、各レジスタ３９０
ａにラッチされたテストパターンデータＤの反転データ
Ｄが書込まれているからである（第５Ｂ図参照）。以後
、第５Ｃ図の動作と第５Ｄ図の動作とが交互に行なわれ
る。各−数構出回路３８０ｂに与える期待値データの切
換は、そのとき選択されているワード線に対応するレジ
スタ４１１に“１”が記憶されているか“０”が記憶さ
れているかに応じて制御される。この制御は、前述した
ように、第１図のラインテストコントローラ３３におい
て行なわれる。

なお、以上説明した実施例は、この発明をダイナミック
ＲＡＭに適用した場合について示されているが、この発
明はスタチックＲＡＭに適用されてもよい。

［発明の効果］ 以上説明したように、この発明によれば、ワード線に沿
う方向のみならずビット線に沿う方向にもランダムなパ
ターンのテストデータを各メモリセルに書込むことがで
きる。また、各メモリセルへのテストデータの書込は、
第１のテストデータ書込モードにおける書込動作と第２
のテストデータ書込モードにおける書込動作との２動作
で完了するので、高速書込が可能である。すなわち、従
来および本願出願人の先の提案によるテスト装置では、
テストデータの書込時間Ｔは、Ｔ＝ｔｃ・ｎ＋ｔ　ｃ　
−ｍ　（ｎ　：列数２ｍ：行数）かかっていたが、本発
明によれば、書込時間Ｔは、Ｔ＝ｔｃ・ｎ＋ｔｃ・２と
、大幅に短縮できる。

【図面の簡単な説明】

第１図は、この発明の一実施例によるラインモードテス
ト回路を内蔵したダイナミックＲＡＭの全体構成を示す
ブロック図である。 第２図は、第１図に示す実施例の特徴部分の回路構成を
より詳細に示した図である。 第３図は、第１図および第２図に示す実施例において、
メモリセルアレイ３５ｂと各レジスタ４１１に設定され
るロウアドレス信号との関係を示した図である。 第４図は、第１図および第２図に示す実施例において、
テストデータの書込時における動作を説明するためのタ
イミングチャートである。 第５Ａ図〜第５Ｄ図は、第１図および第２図に示す実施
例において、チエツクパターンのテストデータを書込む
場合および読出す場合の動作状態を模式的に示した図で
ある。 第６図は、従来のダイナミックＲＡＭの全体構成を示す
ブロック図である。 第７図は、ラインモードテスト回路を内蔵した従来のダ
イナミックＲＡＭのアレイ構成の一部を示す図である。 第８図は、第７図に示した従来のダイナミックＲＡＭで
ラインモードテストを実行する動作を説明するためのフ
ローチャートである。 第９図は、ｍＸｎのマトリクスよりなるメモリセルアレ
イを示す図である。 第１０図は、従来のダイナミックＲＡＭでラインモード
テストを実行したときのテストパターンの一例を示す図
である。 第１１図は、本願出願人が先に提案したラインモードテ
スト回路を内蔵したダイナミックＲＡＭのアレイ構成の
一部を示す図である。 第１２図は、第１１図に示すダイナミックＲＡＭの動作
を説明するためのフローチャートである。 第１３図は、第１１図に示したダイナミックＲＡＭによ
るテストパターンの一例を示す図である。 図において、３２はタイミングジェネレータ、３３はラ
インテストコントローラ、３５ａおよび３５ｂはメモリ
セルアレイ、３６ａおよび３６ｂはロウデコーダ、３７
ａおよび３７ｂはセンスアンプ群、３８ａおよび３８ｂ
は一致検出回路群、３９ａおよび３９ｂはデータレジス
タ群、４０はコラムデコーダ、４１ａおよび４１ｂは、
行措定回路、４２ａおよび４２ｂは切換回路、ＢＬＩお
よびＢＬＩ、ＢＬ２およびＢＬ２．・・・はビット線、
ＷＬＩ、ＷＬ２．・・・はワード線、ＭＣはメモリセル
、１４〜１７は転送トランジスタ、３８０ｂは一致検出
回路、３９０ｂはレジスタ、４１１はレジスタを示す。

Claims (1)

1. 【特許請求の範囲】 複数のメモリセルが複数の行および列に沿ってマトリッ
   クス状に配列されたメモリセルアレイを有する半導体記
   憶装置のためのテスト装置であって、 前記メモリセルアレイにおける１行分のメモリセルのた
   めのテストデータを記憶するテストデータ記憶手段、 第１のテストデータ書込モードにおいては前記メモリセ
   ルアレイにおける一部の行を一括的に指定し、第２のテ
   ストデータ書込モードにおいては前記メモリセルアレイ
   における残りの行を一括的に指定するテストデータ書込
   行指定手段、および前記テストデータ記憶手段に記憶さ
   れたテストデータまたはその反転データを前記メモリセ
   ルアレイに転送する転送手段を備え、それによって前記
   テストデータ書込行指定手段によって指定された行に属
   する各メモリセルに前記転送手段によって転送されたテ
   ストデータが書込まれることを特徴とする半導体記憶装
   置のためのテスト装置。