KR100383479B1 - 디지털 반도체 회로를 테스트하기 위한 회로 및 방법 - Google Patents
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Abstract
본 발명은 동일한 반도체 칩 상에 형성된 디지털 반도체 회로를 체크하기 위해 사용되고 다음의 요소들: 체크될 다수의 소자들; 체크 데이터 모델을 중간에 저장하기 위한 체크 데이터 모델 레지스터; 체크 데이터로부터의 데이터를 체크될 소자들에 기록하고 이 소자들로부터 이 데이터를 판독하기 위한 판독 및 기록 회로; 및 체크될 소자의 기록 및 판독 데이터 사이에 차가 발생하는지 아닌지를 결정하기 위한 비교 회로(6)로 구성된 단일 칩 집적 테스트 회로에 관한 것이다. 테스트 회로는 동작 신호(3)에 의해 동작될 수 있고 체크될 소자들에 데이터를 기록하기 전에 체크 데이터 모델 레지스터로부터 체크 데이터 모델을 변형하는 모델 변형 회로(2)로 구성된다.
Description
본 발명에 따른 반도체 회로 장치의 특히 바람직한 실시예로서, 반도체 메모리의 동작을 테스트할 때, 개별 데이터와 어드레스 라인과는 별개로, 메모리 셀은 특히, 제조 오류와 관련하여 체크된다. 반도체 메모리가 여전히 웨이퍼의 일부일 때, 다수의 셀들이 테스트되야 하기 때문에, 다수의 셀들은 일반적으로 개별적으로 보다는 그룹으로 결합되어 어드레싱된다. 상기 압축 테스트에서, 데이터 비트들은 일반적으로 그룹으로 결합되고 칩이 실제로 가진 수보다 적은 수의 IO 인터페이스(IO = 입력-출력)에 연결된다. 칩 아키텍처에 따라, 기록 액세스가 적은 수의 IO 인터페이스를 통해 이루어질 때, 하나의 데이터 비트는 각각의 경우에 다수의 데이터 라인에 기록된다. 판독 액세스가 이루어질 때, 이들 데이터 라인의 데이터 비트들은 이 비트들이 동일한 것을 보장하도록 그룹으로 체크되고, 이 테스트의 결과는 각각 통과(PASS) 또는 실패(FAIL) 정보로서 적은 수의 IO 인터페이스에 출력된다. 이러한 방법의 단점은 결합되는 데이터 라인들 모두가 고정된 극성을 갖기 때문에, 메모리에 임의의 원하는 수의 데이터 패턴을 기록하는 것이 불가능하다는 것이다. 메모리 셀의 물리적 환경이 다르고 극성에 따른 오류가 발생될 수 있기 때문에, 일부 결함이 있는 메모리 셀들은 "엄격한" 테스트에서 간과된다. 따라서, 단일 메모리 셀 결함에서 조차 전체 구성요소가 폐기되어야 하기 때문에, 상기 테스트는 유용하지 않다. 이러한 방법의 또 다른 단점은 결합된 모든 데이터 비트들이 "결함을 가진" 상황에서 동일성 테스트에서는 "결함을 갖지 않는" 결과를 가져올 수도 있다는 것이다.US-A 5,418,790은 메모리 셀들을 동시에 검사하기 위하여, 모든 메모리 셀들에 공통인 단일 테스트 비트와 함께 이 메모리 셀들을 프로그래밍하고, 모든 데이터 값들이 완전히 동일하다는 것을 확인하기 위하여 체크가 동시에 이루어지도록 테스트 비트를 기초로 저장된 소정의 데이터 값들을 결합하는 반도체 메모리 장치에 대한 간섭을 검출하기 위한 테스트 회로를 개시하고 있다. 또한, 이전에 공지된 장치는 신호에 의해 동작될 수 있는 논리 장치를 포함하고, 이 신호에 의해, 테스트 비트와 메모리 셀로부터 결정된 데이터 값들은 이 비트와 이 값이 결합되기 전에 동시에 반전될 수 있다. 그러나, 이전에 공지된 장치는 전술된 단점을 가진다.
본 발명은 동일한 반도체 칩 상에 형성되고 테스트 될 다수의 소자들을 갖는 디지털 반도체 회로 장치를 테스트하기 위한 단일 칩 집적 테스트 회로에 관한 것으로, 상기 테스트 회로는 상기 테스트 될 소자들에 대해 테스트 데이터 패턴을 기록하고 판독하기 위한 기록 및 판독 회로, 비교 회로 및 동작 신호에 의해 동작 될 수 있는 패턴 변화 회로를 포함한다.
도 1은 본 발명의 제 1 바람직한 실시예를 기초로 한 테스트 회로의 개략도이다.
도 2는 본 발명의 제 2 바람직한 실시예를 기초로 한, 1개의 IO 인터페이스 및 4개의 데이터 채널들을 가지는, 기록 절차를 위해 필요한 테스트 회로의 일부 개략도이다.
도 3은 본 발명의 제 2 바람직한 실시예를 기초로 한, 4개의 데이터 채널들 및 1개의 인터페이스를 가지는, 판독 절차를 위한 테스트 회로의 일부 개략도이다.
도 4는 본 발명의 제 3 바람직한 실시예를 기초로 한, 4개의 데이터 채널들을 가지는, 기록 절차를 위해 필요한 테스트 회로의 일부 개략도이다.
도 5는 본 발명의 제 3 바람직한 실시예를 기초로 한, 4개의 데이터 채널들 및 1개의 인터페이스를 가지는, 판독 절차를 위한 테스트 회로의 일부 개략도이다.
도 6은 x4, x8 및 x16 구성을 가지는 디지털 반도체 메모리의 데이터 경로의 개략도이다.
본 발명의 목적은 디지털 반도체 회로 장치, 특히 반도체 메모리 칩을 테스트하기 위한 방법 및 장치에 있어서, 바람직하게 웨이퍼 및 칩 레벨에서 감소된 수의 어드레스 및/또는 IO 인터페이스를 사용하고 물리적으로 간단하면서 동시에 테스트 정밀도를 개선시키기 위한 것이다.
이러한 목적은 청구항 제 1 항의 테스트 회로에 의해 달성된다.
본 발명은 임시 저장을 위해 테스트 데이터 패턴 레지스터가 제공되고, 동작 신호에 의해 동작될 수 있는 패턴 변화 회로가 테스트 될 소자들에 기록되기 전에 테스트 데이터 패턴 레지스터로부터 테스트 데이터 패턴을 변화시키며, 비교 회로가 테스트 될 소자들의 기록 및 판독 데이터 사이의 차를 테스트하는 방식으로 설계되는 것에 관한 것이다.
각각의 액세스시 어드레싱되는 데이터 비트들은 물리적으로 분리된 워드 라인과 물리적으로 분리된 행 선택 라인으로부터의 데이터 비트들만을 각각 포함하는 그룹으로 바람직하게 결합된다. 이 그룹들은 IO 인터페이스의 서브 세트에 링크되어, 결함이 있는 셀의 어드레스는 명확하다. 이런 방식으로, 테스트 모드는 리던던시 계산을 위해 바람직하게 사용될 수 있다. 어드레스 영역은 데이터 비트들을 그룹으로 결합함으로써 감소된다. 예를 들어, 4 데이터 비트들이 각각의 경우에 1 그룹으로 결합되면, 어드레스 영역은 4배까지 감소된다. 이것은 IO 인터페이스의 수를 감소시킨다: 예를 들어, 16 데이터 비트가 각각 4 비트의 4개 그룹으로 나누어지면, 테스트 모드의 IO 인터페이스 수는 16 대신에 4이다.
본 발명의 바람직한 실시예에서, 어드레스 및 IO 압축 테스트 모드는 JEDEC 표준에 따라, SDRAM 반도체 메모리 칩들의 테스트 모드 시퀀스에 의해 삽입될 수 있는데, 이 경우에, 테스트 모드 결합에 요청되는 어드레스 비트와는 별도로, 테스트 데이터 패턴 비트들은 테스트 회로 및 반도체 회로 장치를 포함하는 칩에서 테스트 주기 동안 저장된다. 각 기록 액세스시, 해당 IO 인터페이스에 각각 존재하는 정보는 관련된 데이터 라인들에 직접 기록되기보다는 테스트 데이터 패턴 비트들에 링크된다. 따라서 해당 메모리 영역에 기록되는 각 그룹의 데이터 비트들은 단지 하나의 IO 인터페이스로부터 발생하더라도, 모든 패턴을 가질 수 있다.
본 발명의 특히 바람직한 일 실시예에서, 패턴 변화 회로를 동작시키기 위한 동작 신호는 테스트 회로에 형성되는 패턴 변화 회로의 패드를 통해 공급되는데, 이 패드는 이미 반도체 칩 상에 존재한다. 이 방법의 장점은 여전히 웨이퍼의 일부인 패턴을 리로딩되는 테스트 테이터 패턴 레지스터 없이 패턴을 변화시켜 반도체 회로 장치를 테스트할 수 있다는 것이다. 이를 위하여, 디지털 반도체 회로 장치는 2개의 모드에서 동작 가능한 것이 바람직한데, 정상 모드에서 테스트 회로는 정지되고 반도체 회로 장치는 관련 IO 라인들을 가지며, 테스트 모드에서 반도체 칩 상에 이미 존재하며 정상 모드시 디지털 반도체 회로 장치에 신호를 결합시키는 패드는 테스트 회로의 패턴 변화 회로에 연결된다. 바람직하게 이 패드는 정상 모드에서 패턴 변화 회로와 바람직하게 분리된다.
본 발명의 다른 바람직한 실시예에서, 테스트 회로의 비교 회로는 테스트 데이터 패턴의 폭에 해당하는 수의 논리 게이트로 형성되는데, 상기 게이트들은 비트 단위로 반도체 메모리로부터 판독된 데이터와 반도체 메모리에 기록된 데이터를 비교한다. 이 과정을 기초로, 테스트 회로에 비교 회로의 논리 게이트들에 결합되는 가산 게이트가 바람직하게 장착된다. NOR 게이트에 의해 바람직하게 형성된 가산 게이트는 비교 회로의 논리 게이트들의 결과들을 결합하여 테스트 결과를 형성한다. 이 경우에 NOR 게이트의 결과로서 논리 "0"은 이 때 결함 신호로 사용되고, 논리 "1"은 이 때 통과 신호로 사용된다.
본 발명의 또 다른 바람직한 실시예에서, 패턴 변화 회로는 테스트 데이터 패턴의 폭에 해당하는 수의 논리 게이트에 의해 형성되는데, 이 게이트는 비트 단위로 테스트 데이터 패턴 레지스터의 테스트 데이터 패턴을 변화시킨다. 이를 위하여, 패턴 변화 회로는 바람직하게 동작 신호에 의해 동작될 수 있다. 비교 회로와 패턴 변화 회로의 논리 게이트들은 바람직하게 배타적-OR 게이트들에 의해 형성된다.
본 발명의 또 다른 바람직한 실시예에서, 테스트 회로는 테스트 데이터 패턴의 폭에 해당하는 수의 논리 게이트를 포함하는 결과 변화 회로를 가지는데, 이 논리 게이트들은 비교 회로의 논리 게이트들의 출력에 연결되고 가산 게이트가 논리 게이트의 출력에 연결된다. 결과 변화 회로의 논리 게이트들은 이 경우에 결과 변화 신호에 의해 함께 동작되는 배타적-OR 게이트들에 의해 바람직하게 형성된다.
판독 액세스가 이루어질 때, 각 그룹의 데이터 비트들은 이전 동작이 상반되도록 변화된 테스트 데이터 패턴 비트들에 링크된다. 어떠한 에러도 발생하지 않는다면, 하나의 그룹의 모든 결과 비트들은 이 동작 후에 동일한 비트들이 되고, 그렇지 않으면, 이 비트들은 다르다.
하나의 그룹의 모든 결과 비트들이 예상값과 동일하면, 통과(PASS) 정보가 출력된다. 적어도 하나의 결과 비트가 예상값과 일치하지 않으면, 결함(FAIL) 정보가 출력된다. 데이터 비트 그룹들은 각각의 메모리 영역들에 속하기 때문에, 상이한 데이터를 이용하여 각 그룹을 테스트 할 필요는 없다. 따라서, 하나의 예상값은 모든 그룹들에 충분하며; 이런 이유로, 데이터 패턴 비트들은 모든 그룹들에 동시에 사용될 수 있다.
본 발명의 또 다른 바람직한 실시예에서, 패턴 변화 회로를 위한 동작 신호는 테스트 모드에서 사용되지 않는 반도체 메모리 입력 및 출력 라인을 통해 공급된다; 또한, 결과 변화 회로는 마찬가지로 테스트 모드에서 사용되지 않는 반도체 메모리 입력 및 출력 라인을 통한 결과 변화 신호에 의해 동작될 수 있다. 결과적으로, 실패 또는 통과 신호는 테스트 모드에서 사용되지 않는 추가의 반도체 메모리 입력 및 출력 라인을 통해 출력될 수 있다.
어드레스와 IO 압축 테스트 모드에 관하여, 본 발명의 다른 주요 장점은 데이터 패턴 비트들이 삽입될 수 있고, 상기 삽입된 데이터 패턴 비트들은 압축된 데이터 비트들이 원하는 임의의 데이터 패턴을 가질 수 있고, 따라서 전체 메모리는 원래, 표준 테스트로 동일 데이터 패턴들을 이용하여 테스트될 수 있다. 따라서, 본 발명은 고도의 엄격한 테스트 레벨을 가지며, 감소된 어드레스 영역 및 감소된 IO 인터페이스의 수의 측면에서, 압축의 장점을 가진다.
본 발명의 또 다른 바람직한 실시예에서, 출력 신호가 패턴 변화 회로를 위한 동작 신호이고, 데이터 레지스터로부터의 4개의 데이터 값들 중 1개를 출력 신호로서 공급하는 4×1 다중화기 회로가 제공된다. 결과 변화 회로는 출력 신호가 결과 변화 신호이고 결과 변화 데이터 레지스터로부터의 4개의 데이터 값들 중 1개를 출력 신호로 공급하는 4×1 다중화기 회로에 의해 유사하게 바람직한 방식으로 동작될 수 있다.
본 발명의 또 다른면에서, 어드레스 및 IO 압축 테스트 모드는 JEDEC 표준에 따라 3개의 테스트 모드 시퀀스들에 의해 제어된다. 제 1 테스트 모드 시퀀스는 테스트 모드를 선택하고 테스트하는 동안 행 방향으로 데이터 패턴들을 형성하기 위해 사용되는 이 테스트 데이터 패턴 비트를 칩에 저장한다. 제 2 테스트 모드 시퀀스는 기록 액세스를 위해, 열 어드레스에 따라 그리고 테스트 데이터 패턴 레지스터와 관련하여 열 방향으로 데이터 패턴들을 형성하기 위해 사용되는 이 데이터 패턴 비트들을 데이터 레지스터에 저장한다. IO 인터페이스는 이 기록 액세스동안 무시된다. 제 3 테스트 모드 시퀀스는 열 어드레스에 따라 그리고 테스트 데이터 패턴 레지스터와 관련하여 판독 액세스 동안 결과 변화 신호로서 사용되는 이 데이터 패턴 비트를 결과 변화 데이터 레지스터에 저장한다. 제 2 및 제 3 테스트 모드 시퀀스는 테스트 시퀀스 동안 종종 요구되며 서로 독립적으로 사용될 수 있다. 이것은 각각의 메모리 어드레스를 위해 반전된 데이터를 가지는 판독 액세스 시퀀스와 추후 기록 액세스 시퀀스로 구성되는 소위 "마치(march) 패턴"("시퀀스 테스트 패턴")을 형성하는데 필요하다.
기록 액세스가 이루어질 때, 1 비트는 열 어드레스에 따라 다중화기를 통해 데이터 레지스터로부터 선택되어, 테스트 데이터 패턴 레지스터의 테스트 데이터 패턴 비트에 링크된다. 이것은 예를 들어, 배타적-OR 게이트를 사용하여 이루어질 수 있다. 결과 데이터 비트는 각 그룹을 위한 기록 데이터로서 사용된다. 따라서, 관련된 메모리 영역에 기록되는 각 그룹의 이 데이터 비트들은 행 방향 및 열 방향으로 필요한 모든 패턴을 가진다.
판독 액세스가 이루어질 때, 각 그룹의 데이터 비트들은 이전 동작이 반전되도록 데이터 패턴 비트들에 링크된다. 이것은 배타적-OR 게이트를 사용하여 이루어질 수 있다. 오류가 전혀 발생하지 않으면, 하나의 그룹의 모든 결과 비트들은 이 동작 후에 동일하다; 그렇지 않으면, 이 비트들은 상이하다. 그 다음, 각 그룹의 결과 비트들은 열 어드레스에 따라 다중화기를 통해 결과 변화 데이터 레지스터로부터 선택되는 결과 변화 신호와 각각 비교된다. 하나의 그룹의 모든 결과 비트들이 결과 변화 신호와 동일하면, 통과 정보는 대응 IO 인터페이스(예들 들어, 논리"1")를 통과한다. 적어도 하나의 결과 비트가 결과 변화 신호와 매칭되지 않으면, 결함 정보(예를 들어, 논리"0")가 출력된다.
단순한 테스트 시퀀스는 바람직하게 다음 단계들로 이루어진다:
1- 테스트 모드 시퀀스 1. 테스트 모드가 선택되고 테스트 데이터 패턴 레지스터가 로딩된다.
2- 테스트 모드 시퀀스 2. 데이터 레지스터가 로딩된다.
3- 데이터 백그라운드를 기록한다.
4- 테스트 모드 시퀀스 3. 결과 변화 데이터 레지스터에는 단계 2로부터의 데이터가 로딩된다.
5- 테스트 모드 시퀀스 2. 데이터 레지스터에는 새로운 기록 데이터가 로딩된다.
6- 각 메모리 어드레스에 있어서, 단계 3으로부터의 데이터를 판독 액세스하고, 단계 5로부터의 데이터를 기록 액세스한다.
7- 테스트 모드 시퀀스 3. 결과 변화 데이터 레지스터에는 단계 5로부터의 데이터가 로딩된다.
8- 단계 6에서 기록된 데이터를 판독한다.
9- 테스트 모드는 (JEDEC 표준에 따라) 스위치 오프된다.
데이터 비트 그룹은 독립 메모리 영역들에 속하기 때문에, 상이한 데이터를 가지는 이들 각각의 그룹을 테스트할 필요는 없다. 따라서, 해당 다중화기들과 함께 테스트 데이터 패턴 레지스터, 데이터 레지스터 및 결과 변화 데이터 레지스터는 동시에 모든 그룹들에 사용될 수 있다.
본 발명의 바람직한 개선점들은 종속항들에서 기인한다.
본 발명은 도면의 바람직한 실시예들을 참조로 다음에서 추가로 설명될 것이다.
도 1은 예를 들어, 6개의 논리 비트(D0-D5)를 포함하며 테스트 모드에서 사용되지 않는 반도체 회로 장치 레지스터의 형태일 수 있는 테스트 데이터 패턴을 저장하기 위한 테스트 데이터 패턴 레지스터(1)를 가지며, 상기 패턴 레지스터 뒤쪽에는 테스트 데이터 패턴의 폭에 해당하는 수(이 경우 6개)의 배타적-OR 게이트(2A-2F)가 연결되며, 상기 게이트들이 패턴 변화 회로(2)를 형성하는 반도체 메모리의 메모리 셀들을 테스트하기 위한 반도체 칩 상에(더 상세히 도시되지 않음) 단일 칩으로 집적되는 테스트 회로의 바람직한 실시예를 도시한다. 패턴 변화 회로는 테스트 데이터 패턴을 비트 단위로 변화시키거나 반전시킨다. 테스트 데이터 패턴의 변화는 배타적-OR 게이트(2A-2F)에 동작 신호(3)로서 논리"1"을 인가함으로써 시작된다. 동작 신호(3)는 이 경우에 반도체 칩 상에 형성된 패드(4)를 통해서 인가되고, 이 경우에 반도체 회로의 데이터 제어 입력(DATACTRL)의 패드(테스트 모드에서 사용되지 않는)에 의해 형성될 수 있다. 이 패드는 테스트 모드에서 동작되는 데이터 제어 유니트(5)에 의해 패턴 변화 회로에 연결될 수 있다. 기록 데이터 라인(WDL0-WDL5)은 패턴 변화 회로 하부에 연결되고, 상기 기록 데이터 라인을 통해서 변하지 않거나 또는 변화된 테스트 데이터 패턴들은 기록 및 판독 회로에 의해 반도체 메모리의 오픈 셀들에 기록된다. 또한 패턴 변화 회로의 출력측은 이 출력에 할당된 비교 회로(6)를 가지며, 이 비교 회로는 테스트 데이터 패턴의 폭에 해당하는 수의 배타적-OR 게이트(6A-6F)를 포함한다. 이 경우에 배타적-OR 게이트들(6A-6F)의 입력은 우선 이 게이트에 인가되는 변화된 테스트 데이터 패턴을 가지며, 그 다음에 이 게이트에 인가되는 판독 데이터 라인(RDL0-RDL5)을 통해서 적용되는 반도체 메모리의 오픈 셀들의 데이터 내용을 가진다. 반도체 메모리에 기록하기 위한 기록 데이터 라인(WDL0-WDL5)에 인가된 레벨과 반도체 메모리에서 판독되고 판독 데이터 라인(RDL0-RDL6)에 인가된 레벨들 사이에 어떤 차가 발생하면, 관련 논리 게이트의 출력은 논리"1" 레벨로 변화되고; 그렇지 않으면, 이 출력은 논리"0" 레벨로 변화된다. 비교 회로 뒤쪽에는 배타적-OR 게이트(6A-6F)의 출력에 할당되고 비교 회로에서 논리 게이트의 수에 해당하는 수의 입력이 제공되는 NOR 게이트(7)에 의해 형성되는 가산 게이트(7)가 배치된다. NOR 게이트(7)의 모든 입력이 논리"0" 상태일 때만, 즉, 기록 및 판독 데이터 비트 사이에 전혀 차가 없는 경우만, 논리 "1" 레벨이 NOR 게이트(7)의 출력(8)에 형성되며, 이것은 통과 신호에 해당하며; 그렇지 않으면, 출력이 결함 신호에 해당하는 출력은 "0"이다. 따라서 가산 게이트의 출력은 반도체 메모리의 전체 테스트 과정 동안, 논리"1" 레벨을 유지하고, 결함이 발생하자마자, 논리"0" 레벨로 변화된다. 예를 들어, 시퀀스(D0-D5 = 1,0,1,0,1,1)를 가지는 테스트 데이터 패턴이 테스트 데이터 패턴 레지스터(1)에 기록되면, 테스트 데이터 패턴은 패턴 변화 회로가 동작되면, 패턴 변화 회로(2)에 의해 데이터 비트(0,1,0,1,0,0)를 형성하도록 반전되며, 기록 데이터 라인(WDL0-WDL5)을 통해서 메모리 셀에 기록된다. 메모리 셀의 내용은 판독 데이터 라인(RDL0-RDL5)을 통해서 변화된 테스트 데이터 라인과 비교된다. 기록 또는 판독 데이터 라인(WDL4 또는 RDL4)에 연결된 하나의 메모리 셀이 결함이 있다고 가정하면, 논리"1"은 논리 게이트(6B)의 출력에 형성될 것이고, 이것은 논리"0"의 결과를 가져올 것인데, 즉, 결함 신호가 가산 게이트(7)의 출력에 형성된다.
도 2는 본 발명의 다른 실시예에서 기록을 위해 필요한 일부를 도시하고 테스트 데이터 패턴 레지스터(1)와 패턴 변화 회로(2)만이 도시된다. 도시된 예에서의 패턴 변화 회로(2)는 4개의 배타적-OR 게이트들(2A-2D)로 구성되고, 각 게이트는 2개의 입력을 가진다. 동작 신호는 반도체 메모리의 해당 IO 인터페이스 (IOi0)를 통해서 각각 논리 게이트의 하나의 입력에 제공되며, IO 인터페이스는 반도체 메모리를 어드레싱하기 위하여, 테스트 모드에서 필요치 않다. 논리 게이트 각각의 제 2 입력은 테스트 데이터 패턴 레지스터(1)로부터 게이트에 인가된 테스트 데이터 패턴 비트(MO-M3)를 가진다. 논리 게이트들의 출력은 반도체 메모리의 데이터 메모리 블록의 기록 데이터 라인(WDL0- WDL3)에 연결된다. 테스트 데이터 패턴 비트가 논리"0"일 때, 논리 게이트의 출력에서 각각의 데이터 비트는 IO 인터페이스에서의 정보와 동일한 극성을 가지며; 그렇지 않으면, 반대의 극성을 가진다. 따라서, 하나의 IO 인터페이스만이 기록을 위해 사용되더라도, 하나의 그룹의 4개의 데이터 비트는 어떤 요구되는 패턴을 가질 수 있다.
도 3은 본 발명의 다른 실시예에서 판독을 위해 필요한 일부를 도시한다. 이것은 이미 기술된 바와 같이 동작하는 테스트 데이터 패턴 레지스터(1), 비교 회로(6) 및 NOR 게이트(7)를 도시한다. 기술된 실시예에서, 비교 회로(6)는 4개의 배타적-OR 게이트(6A-6D)를 포함하며, 각각의 게이트는 2개의 입력을 갖는데, 각 입력은 판독 데이터 라인(RDL0-RDL3)의 하나의 데이터 비트와 테스트 데이터 패턴 레지스터(1)로부터의 하나의 테스트 데이터 패턴 비트(MO-M3)를 링크한다. 이 동작 후에, 차(오류)가 전혀 발생하지 않는다면, 모든 출력의 극성은 동일하다. 이 결과 비트(Ei0-Ei3)는 결과 변화 회로(9)의 4개의 추가 배타적-OR 게이트(9A-9D)에 링크된다.
결과 변화 회로(9)는 비교 회로(6)로부터의 결과를 비트 단위로 변화시키거나 또는 반전시킨다. 결과들의 변화는 논리"1"을 결과 변화 신호(10)로서 배타적-OR 게이트(9A-9D)에 인가함으로써 일어난다. 결과 변화 신호(10)는 이 경우에 테스트 모드에서 반도체 메모리를 어드레싱하는데 필요하지 않은 패드, 레지스터 메모리 셀 또는 IO 인터페이스를 통해서 결과 변화 회로(9)에 인가된다. 적어도 하나의 인가된 비트가 논리 1(즉, 오류)이 되자 마자, 결과 변화 회로(9)의 배타적-OR 게이트(9A-9D)의 출력은 마지막에, 출력(8)이 논리 0인 NOR 게이트(7)를 이용하여 조합된다. 본 발명의 바람직한 실시예에서 NOR 게이트(7)의 출력은 테스트 모드에서 반도체 메모리에 의해 필요치 않고 테스트 실행 결과가 외부로 출력되는 IO 라인에 연결된다. 가산 게이트(NOR 게이트(7))의 결과는 도 1에 관한 설명과 동일한 설명에 의해 나타난다.
정상 회로 부분들의 정지와 테스트 회로의 동작과는 별도로, 데이터 경로 및 IO 인터페이스는 정상 모드로 제어된다. 간략화를 위하여, 제어 신호는 도시되지 않는다.
도 4는 도 2에서 기술된 본 발명의 실시예의 변형을 도시한다. 이 경우에, 패턴 변화 회로(2)를 동작시키기 위한 동작 신호(3)는 4×1 다중화기 회로(11)의 출력(12)에 제공된다. 이 경우에 4×1 다중화기 회로(11)는 데이터 레지스터(13)에서 이 출력(12)까지의 4개의 데이터 비트들 중 하나를 인가한다. 이 경우에, 데이터 비트는 열 어드레스(R0-R1)를 통해 데이터 레지스터(13)으로부터 선택된다. 따라서, 반도체 메모리에 기록된 데이터 비트들은 행 방향으로 그리고 열 방향으로(이 경우에, 패턴 깊이는 4×4) 필요한 모든 패턴을 가진다.
도 5는 도 3에서 도시된 본 발명의 실시예의 변형을 도시한다. 이 경우에, 패턴 변화 회로(2)를 동작시키기 위한 결과 변화 신호(10)는 4×1 다중화기 회로(14)의 출력(15)에 제공된다. 4×1 다중화기 회로(14)는 이 경우에 결과 변화 데이터 레지스터(16)에서 이 출력(15)까지의 4개의 데이터 비트들 중 하나를 인가한다. 결과 변화 데이터 레지스터(16)로부터의 데이터 비트의 선택은 이 경우에 열 어드레스(R2, R3)를 통해 수행된다. 4×1 다중화기 회로(14), 결과 변화 데이터 레지스터(16) 및 열 어드레스(R2, R3)는 이 경우에 도 4와 동일할 수 있다. 2개의 데이터 레지스터(13, 16)가 이 경우에도 8 비트의 폭을 가지는 단일 레지스터에 의해 함께 형성될 수 있다.
JEDEC 표준에 따라, 소위 "IPL 시퀀스"를 통해 시작되는 테스트 모드를 시작하자마자, 테스트 데이터 패턴 레지스터(1) 및 데이터 레지스터(13 및/또는 16)는 테스트 모드 시퀀스(1, 2 및 3)를 통해서 어드레스 라인을 통해 로딩되거나, 4×1 다중화기 회로가 존재하지 않으면, 동작 신호(3)와 결과 변화 신호(10)가 어드레스 또는 IO 라인을 통해 제공된다.
도 6은 x4, x8 및 x16 구성을 허용하는 SDRAM의 형태로 반도체 메모리의 데이터 경로의 개략도이다. 최근의 메모리들은 정상적으로 다수의 블록, 예를 들어 4개의 블록(MA0, MA1, MA2, 및 MA3)으로 나누어진다. 이 블록은 물리적으로 서로 반드시 분리되지는 않는다. 분할은 이 경우에 각 블록이 액세스될 때 특정 다수의 데이터 비트, 예를 들어, 각 경우에, 4개의 데이터 비트(D00-D03, D10-D13, ..., D30-D33)이 액세스 가능하다는 것을 의미하는데, 각 데이터 비트는 액티브 워드 라인(WL)에서 기원하고, 클리어 워드 및 행 어드레스로 이루어지는 것으로 간주되어야 한다. 수리할 경우에, 모든 워드 라인들이 함께 잉여 워드 라인으로 교체되면, 이 데이터 비트들은 다수의 워드 라인(WL)에서 기원할 수 있다.
x4 구성에서, 행 어드레스의 2개의 어드레스 비트들은 다중화기 M4:1를 통해 4×1 선택하기 위해 사용된다. 다중화기 M4:1의 출력은 각각 하나의 IO 인터페이스(IO00, IO01, ..., IO30)에 연결된다. x8 구성에서, 행 어드레스의 하나의 어드레스 비트는 다중화기 M2:1을 통해 2×1 선택하기 위해 사용된다. 다중화기 M2:1의 출력들은 각각 2개의 IO 인터페이스들(IO00-01, ...., IO30-31)에 연결된다. 마지막으로, X16 구성에서, 4개의 데이터 비트들은 각 경우에 각 블록의 4개의 IO 인터페이스(IO00-03, ..., IO30-33)에 연결된다. 도 1에서 도시된 바와 같이, 이 데이터 비트들은 동일한 경우에 라인을 절약하기 위하여, 전술된 다중화기를 통하여 IO 인터페이스에 공급될 수 있다.
본 발명에 따른 하나의 테스트 회로(T)는 각 블록(MA0, ..., MA3)을 위해 제공되고 각 4개의 데이터 비트들 및 x4 구성(IO00, ..., IO30)의 IO 인터페이스 사이에 연결된다. 각각의 테스트 회로(T)는 4 라인들을 통해 테스트 회로에 인가되는 테스트 데이터 패턴 레지스터(1)(패턴 깊이 4) 및 각 라인을 통해 테스트 회로에 인가되는 결과 변화 신호(10)와 동작 신호(3)를 가진다. 테스트 데이터 패턴 레지스터(1)는 테스트 모드를 시작할 때 4개의 어드레스 라인을 통해 로딩된다. 데이터 구성과는 상관 없이, 정상 다중화기 및 정상 IO 인터페이스는 테스트 모드 동안 정지되고, 해당 IO 인터페이스들과 함께 테스트 회로(T)가 동작된다.
각 판독 액세스에 있어서, 결과 변화 신호(10)는 예를 들어, IO 라인(모든 IO 라인들이 필요치는 않음)을 절약하기 위하여 테스트 모드를 위해 사용되지 않는 행 어드레스를 통해 인가되고, 내부 레지스터, 또는 패드를 지지하는 기술된 변화물, 또는 기술된 다중화기 회로를 통해 제공된다.
기술된 본 발명의 실시예는 정상 모드에서, 테스트 결과를 출력하기 위해 사용되는 4개의 IO 인터페이스(16)를 가지는 동일한 데이터 버스 구조를 사용한다. 그러나, 다른 실시예에서, 정상 모드의 4배의 메모리 셀이 동작된다. 4 대신에 16의 테스트 회로로서, 테스트 결과는 각 경우에 4 그룹의 4개의 IO 인터페이스로 출력될 수 있다. IO 인터페이스의 수는 이 실시예에서, 일반적으로 감소되지 않지만, 어드레스 영역은 4배까지 추가로 감소된다.
Claims (21)
- 동일 반도체 칩 상에 형성되고 테스트 될 다수의 소자들을 가지며, 테스트 될 상기 소자들에 대해 테스트 데이터 패턴(D0에서 D5)을 기록하고 판독하기 위한 기록 및 판독 회로, 비교 회로(6), 및 동작 신호(3)에 의해 동작될 수 있는 패턴 변화 회로(2)를 가지는 디지털 반도체 회로 장치를 테스트하기 위한 단일 칩으로 집적된 테스트 회로로서,테스트 데이터 패턴 레지스터(1)는 상기 테스트 데이터 패턴(D0에서 D5)을 임시 저장하기 위해 제공되고, 상기 동작 신호(3)에 의해 동작될 수 있는 상기 패턴 변화 회로(2)는 테스트 될 상기 소자들에 기록하기 전에 상기 테스트 데이터 패턴 레지스터로부터의 상기 테스트 데이터 패턴을 변화시키며, 상기 비교 회로(6)는 테스트 될 상기 소자들의 기록 및 판독 데이터 사이의 차를 테스트하도록 설계되는 것을 특징으로 하는 테스트 회로.
- 제 1 항에 있어서, 상기 패턴 변화 회로를 동작시키기 위한 상기 동작 신호는 상기 반도체 칩 상에 전기적으로 결합된 패턴 변화 회로 패드(4)에 의해 공급되는 것을 특징으로 하는 테스트 회로.
- 제 2 항에 있어서, 상기 디지털 반도체 회로 장치는 두개의 모드(정상 모드 및 테스트 모드)에서 동작 가능하며 상기 반도체 칩 상에 이미 존재하고, 정상 모드에서 상기 디지털 반도체 회로 장치에 신호를 결합시키는 상기 패드는 테스트 모드시 상기 테스트 회로의 상기 패턴 변화 회로에 연결되는 것을 특징으로 하는 테스트 회로.
- 제 3 항에 있어서, 상기 정상 모드에서, 상기 패드는 상기 패턴 변화 회로로부터 분리되는 것을 특징으로 하는 테스트 회로.
- 제 1 항 내지 4 항 중 어느 한 항에 있어서, 테스트되고 테스트 될 다수의 소자들을 가지는 상기 디지털 반도체 회로 장치는 다수의 메모리 셀들을 가지는 반도체 메모리에 의해 형성되는 것을 특징으로 하는 테스트 회로.
- 제 1 항 내지 4 항 중 어느 한 항에 있어서, 상기 비교 회로(6)는 상기 테스트 데이터 패턴의 폭에 해당하는 수의 논리 게이트(6A-6F)를 갖고, 상기 게이트는 비트 단위로 기록 데이터와 판독 데이터를 비교하는 것을 특징으로 하는 테스트 회로.
- 제 6 항에 있어서, 상기 테스트 회로는 상기 비교 회로의 상기 논리 게이트들에 커플링되고 상기 비교 회로의 상기 논리 게이트의 결과들을 조합하여 결과를 형성하는 가산 게이트(7)를 포함하는 것을 특징으로 하는 테스트 회로.
- 제 7 항에 있어서, 상기 테스트 회로의 상기 가산 게이트는 NOR 게이트에 의해 형성되는 것을 특징으로 하는 테스트 회로.
- 제 1 항 내지 4 항 중 어느 한 항에 있어서, 상기 패턴 변화 회로(2)는 상기 테스트 데이터 패턴의 폭에 해당하는 수의 논리 게이트(2A-2F)를 갖고, 상기 게이트는 동작을 위한 동작 신호(3)가 상기 패턴 변화 회로에 인가되자 마자 상기 테스트 데이터 패턴을 비트 단위로 변화시키는 것을 특징으로 하는 테스트 회로.
- 제 1 항 내지 4 항 중 어느 한 항에 있어서, 상기 비교 회로 및 상기 패턴 변화 회로의 상기 논리 게이트들은 배타적-OR 게이트들에 의해 형성되는 것을 특징으로 하는 테스트 회로.
- 제 1 항 내지 4 항 중 어느 한 항에 있어서, 상기 테스트 회로는 상기 테스트 데이터 패턴의 폭에 해당하는 수의 논리 게이트(9A-9D)를 포함하는 결과 변화 회로(9)를 갖고, 상기 논리 게이트는 상기 비교 회로(6)의 상기 논리 게이트들의 출력들에 연결되고, 상기 가산 게이트(7)가 결과 변화 회로의 상기 출력들에 연결되는 것을 특징으로 하는 테스트 회로.
- 제 11 항에 있어서, 상기 결과 변화 회로의 상기 논리 게이트들은 배타적-OR 게이트들에 의해 형성되는 것을 특징으로 하는 테스트 회로.
- 제 1 내지 4 항 중 어느 한 항에 있어서, 상기 결과 변화 회로(9)의 상기 논리 게이트들은 결과 변화 신호(10)에 의해 함께 동작되는 것을 특징으로 하는 테스트 회로.
- 제 1 항에 있어서, 상기 패턴 변화 회로는 상기 테스트 모드에서 사용되지 않는 반도체 메모리 입력 및 출력 라인을 통한 상기 동작 신호에 의해 동작되는 것을 특징으로 하는 테스트 회로.
- 제 1 항에 있어서, 상기 결과 변화 회로는 상기 테스트 모드에서 사용되지 않는 반도체 메모리 입력 및 출력 라인을 통한 상기 결과 변화 신호에 의해 동작되는 것을 특징으로 하는 테스트 회로.
- 제 1 항에 있어서, 상기 비교 회로(6)는 상기 테스트 데이터 패턴 레지스터(1)에 직접 연결되는 것을 특징으로 하는 테스트 회로.
- 제 1 항에 있어서, 상기 가산 게이트(7)의 결과는 상기 테스트 모드에서 사용되지 않는 반도체 메모리 입력 및 출력 라인을 통해서 출력되는 것을 특징으로 하는 테스트 회로.
- 제 1 항에 있어서, 상기 패턴 변화 회로(2)는 출력 신호가 상기 동작 신호(3)이고 데이터 레지스터(13)로부터의 4개의 데이터 값들 중 하나를 상기 출력 신호로서 공급하는 4×1 다중화기 회로(11)에 의해 동작되는 것을 특징으로 하는 테스트 회로.
- 제 1 항에 있어서, 상기 결과 변화 회로(9)는 출력 신호가 상기 결과 변화 신호(10)이고 결과 변화 데이터 레지스터(16)로부터의 4개의 데이터 값중 하나를 상기 출력 신호로서 공급하는 4×1 다중화기 회로(14)에 의해 동작되는 것을 특징으로 하는 테스트 회로.
- 동일 반도체 칩 상에 단일 칩으로 집적된 테스트 회로에 의해 테스트 될 다수의 소자들을 포함하고, 테스트 데이터 패턴의 일시 저장을 위한 테스트 데이터 패턴 레지스터(1)를 포함하며, 테스트 될 상기 소자들에 대해 상기 테스트 데이터 패턴 레지스터의 데이터를 기록하고 판독하기 위한 기록 및 판독 회로를 포함하며, 테스트 될 상기 소자들에 기록된 데이터와 상기 소자들로부터 판독된 데이터 사이의 어떤 차를 테스트하는 비교 회로(6)를 포함하는 디지털 반도체 회로 장치를 테스트하기 위한 방법으로서,테스트 동안, 상기 테스트 데이터 패턴 레지스터에 저장되는 상기 테스트 데이터 패턴은 테스트 될 상기 소자들에 기록되기 전에 변화되는 것을 특징으로 하는 방법.
- 제 20 항에 있어서, 상기 테스트 데이터 패턴 변화를 시작하기 위하여, 동작 신호는 상기 반도체 칩 상의 전기적으로 결합된 테스트 회로 패드를 통해서 공급되는 것을 특징으로 하는 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19806455 | 1998-02-17 | ||
| DE19806455.1 | 1998-02-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010040999A KR20010040999A (ko) | 2001-05-15 |
| KR100383479B1 true KR100383479B1 (ko) | 2003-05-12 |
Family
ID=7857962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-7009020A KR100383479B1 (ko) | 1998-02-17 | 1998-09-30 | 디지털 반도체 회로를 테스트하기 위한 회로 및 방법 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6256243B1 (ko) |
| EP (1) | EP1055238B1 (ko) |
| JP (1) | JP3842971B2 (ko) |
| KR (1) | KR100383479B1 (ko) |
| CN (1) | CN1133173C (ko) |
| DE (1) | DE59801360D1 (ko) |
| TW (1) | TW407209B (ko) |
| WO (1) | WO1999043004A1 (ko) |
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- 1998-09-30 KR KR10-2000-7009020A patent/KR100383479B1/ko not_active IP Right Cessation
- 1998-09-30 EP EP98955360A patent/EP1055238B1/de not_active Expired - Lifetime
- 1998-09-30 JP JP2000532852A patent/JP3842971B2/ja not_active Expired - Fee Related
- 1998-09-30 CN CN988136252A patent/CN1133173C/zh not_active Expired - Fee Related
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130419 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20140417 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20150417 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20170330 Year of fee payment: 15 |
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| LAPS | Lapse due to unpaid annual fee |