KR19980069821A - 반도체 기억 장치 - Google Patents

Abstract

본 발명은, 복수의 입출력 핀(pin)을 1개의 입출력 핀으로 축퇴(縮退)함과 동시에, 보다 적절한 스크램블처리를 실행하는 회로를 구비한 반도체 기억장치를 제공한다.

본 발명의 반도체 기억장치는, 테스트 모드(test mode)를 설정하는 수단과, 테스트 모드 설정시에는 소정 수의 입출력 핀 중의 1개에 입력된 데이터를 상기 소정 수의 입출력 핀의 나머지 핀에 입력하는 회로와, 지정되는 논리 어드레스의 배치순서가 메모리 셀의 물리 어드레스의 배치순서와 같게 되도록, 각 입출력 핀에 입력된 데이터 신호의 값과 메모리 셀에서 판독된 데이터 신호의 값을 선택적으로 반전하는 회로를 각 입출력 핀에 대하여 갖는 회로와, 메모리 셀로부터 소정 수의 입출력 핀에 판독된 데이터로부터 데이터의 판독불량을 판정하고, 그 판정결과를 상기 소정 수의 입출력 핀 중의 1개에 출력하는 회로를 내장한다.

Description

반도체 기억장치

본 발명은, 반도체 기억장치의 디바이스 테스트에 유효한 기술에 관한 것이다.

종래부터 다이나믹 랜덤 액세스 메모리(dynamic random access memory) (DRAM)등의 반도체 기억장치의 테스트나 불량비트의 해석은, 대상이 되는 반도체 기억장치의 각 입출력 핀에 메모리 테스터를 접속하고 메모리 셀 단위에서의 데이터의 기입 및 판독을 실행함으로써 이루어진다.

최근의 반도체 기술의 향상에 의한 DRAM 등의 반도체 기억장치의 대용량화(메모리 셀의 증가)에 따라 디바이스 테스트에 요하는 비용이 증가하였다. 이 테스트 비용의 삭감을 위해, 반도체 기억장치의 내부에는 통상동작에서는 사용되지 않는 테스트 전용 회로를 내재시키는 것이 일반적으로 되어 있다.

또한, DRAM 등의 시장에서는 다(多)비트화의 요구가 강하고, 최근에는 이른바 ×8, ×16라고 하는 다비트품목이 주류를 이루고 있다. 이러한 다비트화에 따른 디바이스의 핀수가 증가하면, 테스터측에 요구되는 핀의 수도 증가한다.

테스터측의 핀수가 일정한 경우, 다비트화에 따르는 디바이스의 핀수의 증가에 의해 단위시간당 테스트할 수 있는 디바이스의 수는 적어져서, 테스트 비용이 증가한다. 이에 대처하기 위하여, 예를 들면 4개의 입출력 핀을 1개의 입출력 핀으로 축퇴시켜 ×16품목이면, 외관상 ×4품목과 동일한 핀수로 하는 테스트 전용의 회로를 내장하는 것이 제안되어 있다. 이와 같이 4개의 입출력 핀을 1개의 입출력 핀으로 축퇴시키는 테스트 전용의 회로를 구비하면, 단위시간당 측정할 수 있는 디바이스의 수를 4배로 증가할 수 있어 테스트 비용을 대폭 삭감할 수 있다.

상기한 반도체 기억장치에서는, 메모리 셀을 최대한 밀집시켜 칩(chip)면적을 감소시키기 때문에, 외부에서 공급되는 어드레스 논리값이나 데이터 논리값, 칩내부의 물리적인 비트의 위치나 거기에 기록되는 데이터는 순차적으로는 대응하지 않는다. 그렇지만 실제의 테스트시에는, 메모리 셀에 기입하는 데이터의 물리적인 어드레스를 지정하고자 하는 것이 많고, 이 논리값과 물리값과의 상위(相違)를 보충하기 위해서 어드레스 스크램블처리나 데이터 스크램블처리를 하는 것이 보통이다. 통상, 메모리 테스터에는 어드레스 스크램블처리나 데이터 스크램블처리를 하기 위한 소프트웨어가 내장되어 있다. 메모리 테스터는, 이 소프트웨어를 이용하여 그 칩에 필요한 스크램블처리를 하고, 디바이스에 스크램블 처리 후의 신호를 공급하여 디바이스의 물리적인 테스트나 해석을 실행한다.

그렇지만, 상기한 바와 같은, 4개의 입출력 핀을 1개의 입출력 핀으로 축퇴시키는 테스트 전용의 내부회로를 구비한 반도체 기억장치의 경우, 외부에 접속하는 테스터에 의해 소프트웨어적으로 데이터 스크램블을 부가하여 테스트를 실행하려고 해도 4개의 입출력 핀에 대하여 처리되어야 하는 데이터 스크램블 논리가 다르면, 소망하는 물리 어드레스에 대한 데이터의 기입 및 판독을 실행할 수 없다고 하는 문제가 있다.

본 발명의 목적은, 상기한 바와 같이 복수의 입출력 핀을 1개의 입출력 핀으로 축퇴시키는 회로를 내장하는 반도체 기억장치로서, 보다 적절한 데이터 스크램블처리를 실행하는 반도체 기억장치를 제공하는 데 있다.

도 1은 본 발명의 반도체 장치의 실시예 1에 관한 DRAM의 구성을 도시한 도면.

도 2는 데이터 입력 제어회로의 구성을 도시한 도면.

도 3은 입력 데이터용 스크램블회로의 구성을 도시한 도면.

도 4a 내지 도 4c는 메모리 셀 어레이에 기입하는 데이터의 패턴을 도시한 도면.

도 5는 입력 데이터 스크램블 논리회로의 일 예를 도시한 도면.

도 6은 출력 데이터 스크램블회로의 구성을 도시한 도면.

도 7은 본 발명의 반도체 기억장치의 실시예 2에 관한 DRAM의 구성을 도시한 도면.

도 8은 입출력 데이터용 스크램블회로의 구성을 도시한 도면.

도 9는 본 발명의 반도체 기억장치의 실시예 3에 관한 DRAM의 구성을 도시한 도면.

도 10은 출력 데이터용 스크램블회로의 구성을 도시한 도면.

도면의 주요부분에 대한 부호의 설명

1 : 클럭 발생 및 제어회로 2 : 어드레스 버퍼

3 : 행 어드레스 디코더 4 : 열 어드레스 디코더

5 : 메모리 셀 어레이 8 : 데이터 입력 제어회로

9 : 입력 데이터용 스크램블회로 10 : 데이터 출력 제어회로

11 : 출력 데이터용 스크램블회로 12 : 테스트 모드 엔트리 판정회로

13 : 센스 앰프

20, 24, 25, 26 : 입력 데이터 전송회로

50, 80, 85, 90 : 입력 데이터 스크램블 논리부

51, 52, 53 : 입력 데이터 스크램블 논리회로

60, 81, 86, 91 : 데이터 스크램블 제어부

100 : 입출력 데이터 스크램블회로

200 : 출력 데이터용 스크램블회로

210, 220, 230, 240 : 출력 데이터 전송회로

260, 270, 280, 290 : 스크램블회로

본 발명의 반도체 기억장치는, 지정된 논리 어드레스에 대응하는 메모리 셀의 물리 어드레스에 데이터의 기입 및 판독을 실행하는 반도체 기억장치에 있어서, 테스트 모드를 설정하는 모드 설정 수단과, 테스트 모드 설정시에는 소정 수의 입출력 핀 중의 1개에 입력된 데이터를 상기 소정 수의 입출력 핀의 나머지의 핀에 입력하는 데이터 입력 제어회로와, 테스트 모드 설정시에는 지정되는 논리 어드레스의 배치순서가 메모리 셀의 물리 어드레스의 배치순서와 같아지게 되도록 데이터 입력 제어회로로부터 입력된 데이터 신호의 값을 선택적으로 반전(反轉)하는 회로를 각 입출력 핀에 대하여 갖는 입력 데이터용 스크램블회로와, 테스트 모드 설정시에는 지정되는 논리 어드레스의 배치순서가 메모리 셀의 물리 어드레스의 배치순서와 같아지게 되도록, 메모리 셀에 의해 판독된 데이터 신호의 값을 선택적으로 반전하는 회로를 각 입출력 핀에 대하여 갖는 출력 데이터용 스크램블회로와, 테스트 모드 설정시에는 출력 데이터용 스크램블회로에서 소정 수의 입출력 핀에 출력된 데이터로부터 데이터의 판독불량을 판정하고, 그 판정결과를 상기 소정 수의 입출력 핀 중의 1개에 출력하는 데이터 출력 제어회로를 내장하는 것을 특징으로 한다.

또한, 본 발명의 반도체 기억장치는, 지정된 논리 어드레스에 대응하는 메모리 셀의 물리 어드레스에 데이터의 기입 및 판독을 실행하는 반도체 기억장치에 있어서, 테스트 모드를 설정하는 모드 설정 수단과, 테스트 모드 설정시에는 소정 수의 입출력 핀 중의 1개에 입력된 데이터를 상기 소정 수의 입출력 핀의 나머지 핀에 입력하는 데이터 입력 제어회로와, 테스트 모드 설정시에는 지정되는 논리 어드레스의 배치순서가 메모리 셀의 물리 어드레스의 배치순서와 같아지게 되도록 데이터 입력 제어회로에 의해 입력된 데이터 신호의 값을 선택적으로 반전하는 회로를 각 입출력 핀에 대하여 갖는 입력 데이터용 스크램블회로와, 테스트 모드 설정시에는 지정되는 논리 어드레스의 배치순서가 메모리 셀의 물리 어드레스의 배치순서와 같아지게 되도록 데이터 입력 제어회로에 의해 입력된 데이터 신호의 값을 선택적으로 반전하는 회로를 각 입출력 핀에 대하여 갖고, 메모리 셀에 의해 소정 수의 입출력 핀에 판독된 데이터로부터 데이터의 판독 불량을 판정하여 그 판정결과를 상기 소정 수의 입출력 핀 중의 1개에 출력하는 회로부와, 테스트 모드 비(非)설정시에는 메모리 셀에 의해 판독된 데이터를 직접 각 입출력 핀에 출력하는 회로부로 구성되는 출력 데이터용 스크램블회로를 내장하는 것을 특징으로 한다.

발명의 실시예

본 발명의 반도체 기억장치는, 복수의 입출력 핀을 1개의 입출력 핀으로 축퇴하는 반도체 기억장치로서, 내부에 테스트용의 스크램블회로를 구비함으로써 테스터측의 소프트웨어처리에 의하지 않더라도 스크램블처리의 실행을 가능하게 한다. 또한, 상기 스크램블회로는 입출력 핀의 각각의 데이터에 대하여 별개로 독립하여 적절한 스크램블처리를 실행하는 회로를 갖는다. 이에 따라, 입출력 핀의 축퇴시에 있어서도, 메모리 셀에 소정의 테스트 패턴을 기입하는 것을 가능하게 한다. 이하에 상기 특징을 구비하는 반도체 기억장치의 실시예 1∼3에 대하여 순차적으로 설명한다.

(실시예 1)

도 1은, 본 발명의 반도체 기억장치의 실시예 1인 DRAM의 구성을 도시한 블럭도이다. 클럭 발생 및 제어회로(1)는, 외부로부터 입력되는 제어신호/RAS 및 /CAS를 수신하여 내부동작에 필요한 클럭이나 제어신호를 생성한다. 또, RAS의 앞에 붙는 /는, 제어신호 RAS의 반전신호인 것을 의미한다. 다른 신호에 대해서도 동일하다.

어드레스 버퍼(2)는, 어드레스 입출력 핀 A₀∼An에 의해 입력되는 어드레스데이터를 일단 저장한다.

행 어드레스 디코더(3)는, 어드레스 버퍼(2)로부터 부여된 어드레스 신호를 내부 어드레스로 디코드하여 메모리 셀 어레이(5)의 내부에 포함되는 특정한 워드선을 활성화한다.

열 어드레스 디코더(4)는, 어드레스 버퍼(2)로부터 부여된 어드레스 신호를 내부 어드레스로 디코드하고, 활성화된 워드선에 연결되는 메모리 셀에서 특정한 데이터를 출력하기 위한 신호를 제공한다.

센스 앰프(13)는, 메모리 셀 어레이(5)에서 판독된 데이터 신호 또는 외부로부터 기입된 데이터 신호를 증폭시킨다.

테스트 모드 엔트리 판정회로(12)는, 통상 L의 신호를 클럭 발생 및 제어회로(1)에 출력하지만, 외부로부터의 특정한 어드레스 신호의 입력에 따라 H의 신호를 클럭 발생 및 제어회로(1)에 출력하여 디바이스의 테스트 모드를 설정한다.

클럭 발생 및 제어회로(1)는, 테스트 모드 엔트리 회로(12)로부터의 H의 신호의 입력에 따라 H의 구동신호TE를 행 어드레스 디코더(3), 열 어드레스 디코더(4), 데이터 입력 제어회로(8), 데이터 출력 제어회로(10)에 출력하여, 이들 회로의 모드를 바꾼다. 또한, 입력 데이터용 스크램블회로(9) 및 출력 데이터용 스크램블회로(11)에 대하여 스크램블 데이터의 종류(메모리 셀에 기입하는 데이터의 패턴)를 선택하는 제어신호ZDTSCR1∼3을 출력한다.

데이터 입력 버퍼(6)는, 데이터 입출력 핀DQ1∼DQn으로부터 입력된 데이터를 일단 저장한다.

데이터 입력 제어회로(8)는, 통상시에는 입력된 데이터 신호WDFn을 그대로 데이터 신호WDn으로서 출력하고, 테스트 모드 설정시에는, 4개의 입출력 핀을 1개의 입출력 핀으로 축퇴시켜서, 예컨대, 데이터 입출력 핀DQ1으로부터 입력된 데이터 신호WDF1를 데이터 신호WD1∼WD4로서 출력한다.

입력 데이터용 스크램블회로(9)는, 통상시에는 입력되는 데이터 신호WDn을 그대로 데이터 신호WDGn으로서 출력하고, 테스트 모드 설정시에는 각 핀으로부터 입력되는 데이터에 대하여 적절한 스크램블처리를 실시한 후, 이를 데이터 신호WDGn으로서 출력한다. 이 스크램블처리는, 메모리 셀 어레이(5)로의 논리 어드레스의 배치순서가 물리 어드레스의 배치순서와 동일하게 되도록, 각 핀으로부터 입력되는 데이터의 값을 선택적으로 반전하여 실행한다. 이 스크램블처리에 의해 메모리 셀 어레이(5)에는 소정의 패턴형상으로 H 또는 L이 기입된다.

출력 데이터용 스크램블회로(11)는, 통상시에는 메모리 셀 어레이(5)로부터 판독된 데이터 신호RDFn을 그대로 데이터 신호RDn으로서 출력하고, 테스트 모드 설정시에는 스크램블처리된 상태로 판독되는 데이터 신호RDFn을 디코드하여 데이터 신호RDn으로서 출력한다.

데이터 출력 제어회로(10)는, 통상시에는 입력되는 데이터 신호RDn를 그대로 데이터 신호RDGn으로서 출력하고, 테스트 모드 설정시에는 4개 데이터 신호 RD1∼RD4마다 메모리 셀의 이상여부를 조사하여 그 판정결과를 데이터 신호RDG1로서 출력한다.

데이터 출력 버퍼(7)는, 데이터 입출력 핀DQ1∼DQn에 데이터를 최종적으로 출력한다.

도 2는, 데이터 입력 제어회로(8)의 구성을 도시한 도면이다. 본 회로에는, 데이터 입력 버퍼(6)로부터 입력되는 4단자분의 데이터 신호WDF1∼WDF4가 입력됨과 동시에, 클럭 발생 및 제어회로(1)로부터 구동신호TE가 입력된다. 데이터 입력 제어회로(8)는, 클럭 발생 및 제어회로(1)로부터 입력되는 구동신호TE가 H인 경우, 4개의 입출력 핀을 1개의 입출력 핀으로 축퇴시킨다. 이에 따라, 메모리 테스트를 실행할 때에 이용하는 핀의 수를 1/4로 줄여서, 메모리 테스터에 의해 동시에 테스트할 수 있는 디바이스의 수를 4배로 증가시킨다.

이 데이터 입력 제어회로(8)는, 4개의 입력 데이터 전송회로(20, 24, 25, 26)를 구비한다. 각 입력 데이터 전송회로(20, 24, 25, 26)의 구성은 동일하고, 각각 구동신호TE, 인버터(27)에 의한 구동신호의 반전신호ZTE가 입력된다. 각 입력 데이터 전송회로(20, 24, 25, 26)의 모든 입력단자TWDFn에는 데이터 신호WDF1가 입력되고, 각 입력 데이터 전송회로(20, 24, 25, 26)의 입력단자WDFn에는 데이터 신호WDFl, WDF2, WDF3, WDF4가 각각 입력된다.

계속해서 도 2를 참조하여, 입력 데이터 전송회로(20)를 예로 들어, 그 구성 및 동작에 대하여 설명한다. 본 회로(20)는, 클럭에 의해 동작이 제어되는 2개의 클럭형(c1ocked) CMOS(21, 22) 및 1개의 인버터(23)로 구성된다. 구동신호TE가 H, 신호ZTE가 L인 경우, 즉 테스트 모드 설정시에는 클럭형 CM0S(22)가 인에이블로 되어 입력단자TWDFn에 입력된 데이터 신호WDF1가 출력단자WDn에서 출력된다. 한편, 구동신호TE가 L, 신호ZTE가 H의 경우, 즉 테스트 모드의 비설정시에는 클럭형 CM0S(21)가 인에이블로 되어 입력단자WDFn에 입력된 데이터 신호WDF1가 출력단자WDn으로부터 출력된다.

입력 데이터 전송회로(24)에서는, L의 구동신호TE가 입력된 경우에 신호 WDF2를 출력하고, H의 구동신호TE가 입력된 경우에 신호WDF1를 출력한다. 입력 데이터 전송회로(25)에서는, L의 구동신호TE가 입력된 경우에 신호WDF3를 출력하고, H의 구동신호TE가 입력된 경우에 신호WDF1를 출력한다. 입력 데이터 전송회로(26)에서는, L의 구동신호TE가 입력된 경우에 신호WDF4를 출력하고, H의 구동신호TE가 입력된 경우에 신호WDF1를 출력한다.

상기 구성을 채용함으로써, 통상상태(구동신호TE=L)에서는 4개의 입출력 핀으로부터 입력되는 데이터 신호WDF1∼WDF4가 그대로 WD1∼WD4로서 다음 단의 입력 데이터용 스크램블회로(9)로 출력된다. 테스트 모드 설정시(구동신호TE=H)에는, 1개의 입출력 핀에 입력된 데이터 신호WDF1가 WD1∼WD4로서 다음 단의 입력 데이터용 스크램블회로(9)로 출력되어, 4개의 입출력 핀의 1개의 입출력 핀으로의 축퇴가 실현된다.

도 3은, 입력 데이터용 스크램블회로(9)의 구성을 도시한 도면이다. 입력 데이터용 스크램블회로(9)에서는, 메모리 셀 어레이(5)에 소정 패턴(체커(checker) 패턴, 스트라이프(stripe) 패턴, 모노(mono) 패턴)의 형상으로 H 또는 L의 데이터가 기입되도록 입력 데이터 신호WD1∼WD4에 대하여 스크램블처리를 실시한다. 또, 테스트 모드 설정시 입력 데이터 신호WD1∼WD4는 모두 데이터 신호RDF1이다. 또한, 테스트 모드 설정시, 데이터 신호WDF1는 H 또는 L의 어느 한쪽의 값으로 고정되어 있다. 입력 데이터용 스크램블회로(9)는, 4개의 입력 데이터 스크램블 논리부(50, 80, 85, 90)와, 동일 구성의 4개의 데이터 스크램블 제어부(60, 81, 86, 91)로 이루어진다. 입력 데이터 스크램블 논리부(50, 80, 85, 90)는, 입력되는 X어드레스 및 Y어드레스에 대응하여 3종류의 스크램블 데이터를 출력한다. 이 스크램블 데이터는, 메모리 셀 어레이(5)에 있어서의 논리 어드레스의 배치순서 및 물리 어드레스의 배치순서와 같아지도록, 입력 데이터 신호WD1∼WD4의 데이터의 값을 선택적으로 반전시키는 데이터이다. 데이터 스크램블 제어부(60, 81, 86, 91)는, 입력 데이터 스크램블 논리부(50, 80, 85, 90)로부터 출력되는 3종류의 스크램블 데이터로부터, 클럭 발생 및 제어부(1)로부터 입력되는 제어신호ZDTSCR1∼3 중 H인 1개의 제어신호에 의해 특정되는 소정의 스크램블 데이터를 EXOR게이트(70, 82, 87, 92)의 한 쪽의 입력단자에 출력한다. 각 EXOR게이트(70, 82, 87, 92)의 나머지 입력단자에는, 데이터 신호WD1∼WD4가 입력된다. 이 EXOR게이트(70, 82, 87, 92)에 있어서, 입력 데이터 신호WD1∼WD4의 스크램블처리가 실행된다. 즉, 각 EXOR게이트는 데이터 스크램블 제어부로부터 출력되는 스크램블 데이터가 H라면, 데이터 신호WDn을 반전한 데이터를 데이터 신호WDGn로서 출력하고, L이라면 데이터 신호WDn을 그대로 데이터 신호WDGn로서 출력한다.

계속해서 도 3를 참조하여 입력 데이터 스크램블 논리부(50)의 구성에 대하여 설명한다. 해당 논리부(50)는, 3개의 논리회로(51, 52, 53)로 구성된다. 논리회로(51)는, 입력되는 X어드레스 및 Y어드레스에 대응하여 메모리 셀 어레이(5)에 도 4a에 도시하는 것과 같은 체커 플래그 형상으로 H 및 L을 교대로 기입하는 스크램블 데이터를 출력한다. 또한, 논리회로(52)는, 입력되는 X어드레스 및 Y어드레스에 대응하여 메모리 셀 어레이(5)에 도 4b에 도시하는 것과 같은 스트라이프 형상으로 H 및 L을 기입하는 스크램블 데이터를 출력한다. 또한, 논리회로(53)는 입력되는 X어드레스 및 Y어드레스에 대응하여 메모리 셀 어레이(5)에 도 4c에 도시하는 바와 같이 H 및 L의 어느 한쪽만을 기입하는 스크램블 데이터를 출력한다. 또, 입력 데이터 스크램블 논리회로의 구성은, 각 디바이스마다, 그리고 각 입출력 핀마다의 논리 어드레스와 물리 어드레스와의 관계에 의해 특정된다. 따라서, 입력 데이터 스크램블 논리회로는 각 논리부마다 적절한 것을 준비한다. 이에 따라, 4개의 입출력 핀에 대응한 적절한 스크램블처리를 실행한다.

도 5는 입력 데이터 논리회로(51)의 구성예를 도시한다. 본 회로에서는, EXOR게이트(55)에 있어서, 회로에 입력되는 X어드레스의 최하위 비트X0의 값과, Y어드레스의 최하위 비트Y0의 값과의 배타적 논리합을 구하고, 또한, EXOR게이트(56)에 있어서 상기 EXOR게이트(55)의 출력과 X어드레스의 하위 1비트X1의 값과의 배타적 논리합을 구한 값을, 입력되는 논리 어드레스의 값에 대응하는 물리 어드레스에 데이터를 기입할지 여부를 제어하는 스크램블 데이터로서 출력한다.

여기서, 다시 도 3을 참조하여 데이터 스크램블 제어부(60)의 구성에 대하여 설명한다. 데이터 스크램블 제어부(60)는, 3개의 클럭형 CMOS(61, 62, 63)를 구비한다. 클럭형 CMOS(61, 62, 63)는 클럭 발생 및 제어회로(1)에서 출력되는 ZDTSCR1∼3에 의해 제어된다. 클럭 발생 및 제어회로(1)은 입력 데이터 스크램블 논리회로(51)를 사용하는 경우, L의 제어신호 ZDTSCR1, H의 제어신호ZDTSCR2, 3을 출력한다. 이 경우, 클럭형 CMOS(61)가 인에이블로 되어, 입력 데이터 스크램블 논리회로(51)에 있어서 생성된 스크램블 데이터(체커 패턴 형상으로 H 및 L을 기입하는 데이터)가 EXOR게이트(70)의 입력단자로 출력된다.

입력 데이터 스크램블 논리회로(52)를 사용하는 경우에는, L의 제어신호 ZDTSCR2, H의 제어신호ZDTSCR1, 3을 출력한다. 이 경우, 클럭형 CMOS(62)가 인에이블로 되어, 입력 데이터 스크램블 논리회로(52)에 있어서 생성된 스크램블 데이터 (스트라이프 패턴 형상으로 H 및 L을 기입하는 데이터)가 EXOR게이트(70)의 입력단자로 출력된다.

입력 데이터 스크램블 논리회로(53)를 사용하는 경우에는, L의 제어신호 ZDTSCR3, H의 제어신호ZDTSCR1, 2를 출력한다. 이 경우, 클럭형 CMOS(63)가 인에이블로 되어, 입력 데이터 스크램블 논리회로(53)에 있어서 생성된 스크램블 데이터(모노 패턴 형상으로 H 및 L의 어느 한쪽만을 기입하는 데이터)가 EXOR게이트(70)의 입력단자로 출력된다.

EXOR게이트(70)는, 데이터 스크램블 제어부(60)로부터 출력되는 스크램블 데이터가 H면 데이터 신호WD1를 반전한 데이터를 데이터 신호WDG1로서 출력하고, L이면 데이터 신호WD1를 그대로 데이터 신호WDG1로서 출력한다.

여기서, 제어신호ZDTSCR1∼3의 전부가 H인 경우, 즉 테스트 모드의 비설정시에는 3입력 AND게이트(도면 중, 3입력 NAND게이트(67)+인버터(68)로 나타낸다)를 통해서 N채널 MOS트랜지스터(69)의 게이트에 H의 신호가 입력된다. 이에 따라, 해당 N채널 MOS트랜지스터(69)가 활성화되어, 데이터 스크램블 제어부(60)로부터의 출력이 L 로 고정되고, EXOR게이트(70)에 입력되는 데이터 신호WD1는 그대로 데이터 신호WDG1로서 출력된다.

출력 데이터용 스크램블회로(11)는, 도 3에 도시하는 입력 데이터용 스크램블회로(9)와 동일한 구성으로 이루어진다. 도 3에는, 출력 데이터용 스크램블회로(11)에 있어서의 입출력 데이터를 괄호내에 기재하여 나타낸다. 즉, EXOR게이트(70, 82, 87, 92)에는 데이터 신호WD1∼WD4 대신에 데이터 신호RDF1∼RDF4가 입력되고, 각 EXOR게이트로부터는 데이터 신호WDG1∼WDG4 대신에 데이터 신호RD1∼RD4가 출력된다.

본 실시예의 메모리와 같이, 4개의 입출력 핀을 1개의 입출력 핀으로 축퇴하여 테스트를 실행하는 경우, 메모리 셀 어레이(5)로부터 판독된 4개의 데이터를 비교판정하고, 그 판정결과를 1개의 입출력 핀에 출력해야만 한다. 테스트 모드 설정시에 있어, 메모리 셀 어레이(5)로의 데이터의 기입 및 판독이 정상적으로 실행된 경우, 데이터 출력 제어회로(10)에 입력되는 데이터 신호RD1∼RD4는, H 또는 L로 된다. 테스트 모드의 설정시, 데이터 출력 제어회로(10)는 4개의 데이터 신호RD1∼RD4의 값을 비교하여 메모리 셀로의 데이터의 기입 및 판독의 이상여부를 조사하여 그 판정결과를 데이터 신호RDG1로서 출력한다. 한편, 테스트 모드의 비설정시에는, 출력 데이터용 스크램블회로(11)로부터 출력되는 데이터 신호RD1∼RD4를 그대로 데이터 신호RDG1∼RDG4로서 데이터 출력 버퍼(7)에 출력한다.

이하, 데이터 출력 제어회로(10)의 구성 및 동작에 대하여 설명한다. 도 6은, 데이터 출력 제어회로(10)의 구성을 도시한 도면이다. 출력 데이터 전송회로(150)에는, 구동신호TE, 인버터(190)에 의한 구동신호TE의 반전신호ZTE, 판독한 데이터 신호RD1, EXNOR게이트로 이루어지는 데이터 비교기(191)로부터의 판별 결과신호TRDn가 입력된다. 2개의 클럭형 CM0S(151, 152)는, 구동신호TE, 반전신호ZTE에 의해 구동 제어된다. 구동신호TE가 H, 즉 테스트 모드 설정시에는, 클럭형 CMOS(152)가 인에이블로 되고, 데이터 비교기(191)로부터 출력되는 판별 결과신호를 데이터 신호RDG1로서 출력한다. 데이터 비교기(191)는, 4단자 입력의 EXNOR게이트로 이루어지고, 입력되는 데이터 신호RD1∼RD4의 값이 H 또는 L의 어느 한쪽만의 경우에 H의 데이터 신호TRDn를 출력한다. 데이터 신호 TRDn는, 인버터(153)에 의해 반전된 후 판별결과를 나타내는 데이터 신호RDG1로서 출력할 수 있다.

다른 한편으로는, 구동신호TE가 L, 즉 테스트 모드의 비설정시에는, 클럭형 CM0S(151)가 인에이블로 되어 데이터 신호RD1를 그대로 데이터 신호RDG1로 하여 출력한다. 또, 클럭형 CMOS(151) 및 (152)로부터 출력되는 신호는, 인버터(153)을 거쳐서 다시 반전되기 때문에, 결과적으로 입력신호와 같은 신호가 출력된다.

출력 데이터 전송회로(160)에는, 구동신호TE, 인버터(190)에 의한 구동신호TE의 반전신호ZTE, 판독한 데이터 신호RD2가 입력된다. 출력 데이터 전송회로(160)는, 1개의 클럭형 CM0S(161) 및 인버터(162)로 구성된다. 구동신호TE가 H, 즉 테스트 모드 설정시에는 클럭형 CMOS(161)가 디스에이블(disable)로 되고, 데이터의 전송은 실행되지 않는다. 또한, 구동신호TE가 L, 즉 테스트 모드의 비설정시에는 클럭형 CM0S(161)가 인에이블로 되어 데이터 신호RD2를 그대로 데이터 신호RDG2로서 출력한다.

출력 데이터 전송회로(170)는, 테스트 모드 설정시에는 데이터의 전송출력을 실행하지 않고, 테스트 모드의 비설정시에는 데이터 신호RD3를 그대로 RDG3로서 출력한다. 출력 데이터 전송회로(180)은, 테스트 모드 설정시에는 데이터의 전송출력을 실행하지 않고, 테스트 모드의 비설정시에는 데이터 신호RD4를 그대로 데이터 신호RDG4로서 출력한다. 또, 출력 데이터 전송회로(170, 180)는, 출력 데이터 전송회로(160)와 같은 구성이며, 여기서의 중복된 설명은 생략한다.

(실시예 2)

도 7은, 본 발명의 반도체 기억장치의 실시예 2인 DRAM의 구성을 도시한 블럭도이다. 도 1에 도시하는 DRAM과 동일한 구성물에는 동일한 참조번호를 붙였다. 도 1에 도시하는 DRAM에서는, 입력 데이터용, 출력데이터용의 스크램블회로(10, 11)를 따로따로 마련하였다. 이미 도 3을 이용하여 설명한 바와 같이, 스크램블회로 자체의 구성은, 입력 데이터용과 출력 데이터용에서 하등의 상이한 부분이 없다. 본 실시예의 DRAM에서는, 도 3에 도시한 입력 데이터용 스크램블회로(10)내의 스크램블 논리부 및 스크램블 제어부를 출력데이터용으로 공유하여 이루어지는 입출력 데이터용 스크램블회로(100)를 구비한다.

도 8은, 입출력 데이터용 스크램블회로(100)의 구성을 도시한 도면이다. 스크램블 논리부(101, 105, 109, 113)는, 먼저 도 3을 이용하여 설명한 스크램블 논리부(50)와 동일한 구성이다. 또한, 스크램블 제어부(102, 106, 110, 114)는, 먼저 도 3을 이용하여 설명한 데이터 스크램블 제어부(60)와 동일한 구성이다. 본 회로는, 입력 데이터 신호WD1∼WD4가 입력되는 EXOR게이트(103, 107, 111, 115) 외에, 출력데이터 신호RDF1∼RDF4가 입력되는 EXOR게이트(104, 108, 112, 116)를 구비하는 것을 특징으로 한다. 또, 각 EXOR게이트의 나머지의 단자에는, 스크램블 제어부(102, 106, 110, 114)로부터 출력되는 스크램블 데이터가 입력된다. 이러한 구성을 채용함으로써, 회로구성을 간단히 하고, 칩면적을 삭감할 수 있다. 또, 회로의 구성 및 동작은, 먼저 도 3을 이용하여 설명한 입력 데이터용 스크램블회로(10) 및 출력 데이터용 스크램블회로(11)와 동일하기 때문에, 여기서의 중복된 설명은 생략한다.

(실시예 3)

통상의 사용시, 반도체 기억장치에서는, 데이터의 판독, 기입에 요구되는 시간 즉, 액세스 시간(access time)이 중요시된다. 특히 데이터의 판독 속도는 고속인 것이 요망된다. 상기 실시예 1 및 2에 개시하는 DRAM에서는, 테스트 모드의 비설정시에 있어서도 판독 및 기입데이터는 스크램블회로를 통과하도록 구성되어 있다. 도 3 및 도 8에 도시한 바와 같이, 스크램블회로내에서 판독 및 기입 데이터는, 비교적 지연시간이 긴 EXOR게이트를 통과하도록 구성되어 있기 때문에, 이것이 원인이 되어 액세스 타임(access time)이 저하된다.

도 9는, 본 발명의 반도체 기억장치의 실시예 3인 DRAM의 구성을 도시한 블럭도이다. 본 DRAM에서는, 데이터를 판독할 때의 액세스 타임의 저하방지를 목적으로 하여 구성한 출력 데이터용 스크램블회로(200)를 구비하는 것을 특징으로 한다. 또, 도 1에 도시하는 DRAM과 동일한 구성물에는 동일한 참조번호를 붙였다.

도 10은, 출력 데이터용 스크램블회로(200)의 구성을 도시한다. 출력 데이터 스크램블회로(200)은, 상기 실시예 1 및 2에 도시한 출력 데이터 스크램블회로(11) 및 입출력 데이터 스크램블회로(100)와 같이 메모리 셀 어레이(5)로부터 판독된 출력 데이터RDF1∼RDF4를 EXOR게이트에 입력하여 스크램블 데이터의 디코드를 실행하는 구성을 채용하지 않고, 판독한 데이터 신호RDF1∼RDF4를 직접 데이터 전송회로(210, 220, 230, 240)에 입력하는 구성을 채용한다. 이에 따라 스크램블 디코드용의 EXOR게이트에서의 지연은 없어지고, 통상사용시의 액세스 타임을 단축시킬 수 있다. 또, 데이터 전송회로(210, 220, 230)는, 도 6의 회로(160, 170, 180)와 동일한 구성이고, 데이터 전송회로(240)는, 도 6의 회로(150)와 동일한 구성이다.

한편, 테스트 모드 설정시의 데이터 비교회로는, 다음과 같이 구성된다. 도면 중의 스크램블회로(260, 270, 280, 290)는, 그 중에 도 3에 도시한 스크램블 논리부(50) 및 데이터 스크램블 제어부(60)와 동일한 구성의 회로가 포함되어 있고, 그 출력은 스크램블 제어부로부터의 출력과 동일하다. 또한, 이 스크램블회로(260, 270, 280, 290)는, 도 8에 도시하는 바와 같이, 입력 데이터용으로 병용하여도 좋다.

도 3을 이용하여 설명한 바와 같이, 스크램블처리를 실행하는 경우, 스크램블회로에서 출력되는 스크램블 데이터가 H면, 입력되는 데이터 신호를 반전출력하고, L이면 그대로 출력한다. 4개의 입출력 핀을 1개의 핀으로 축퇴하는 경우, 올바른 데이터가 메모리 셀로부터 판독되어 있으면, RDF1∼RDF4로 판독된 데이터 중, 스크램블처리에 의해 반전하여 메모리 셀 어레이(5)에 기입된 데이터의 수와 4개의 스크램블회로에서 출력되는 스크램블 데이터의 H신호의 수와는 일치한다. 그래서, 데이터 신호RDF1∼RDF4를 EXNOR게이트(251)에 입력하여 스크램블처리에 의해 반전한 데이터 수에 대응한 신호를 출력시킴과 동시에, 4개의 스크램블회로(260, 270, 280, 290)로부터 출력되는 스크램블 데이터를 EXNOR게이트(252)에 입력하여 해당 EXNOR게이트(252)로부터 출력되는 신호 중의 H신호의 수에 대응한 신호를 출력시킨다. 그리고, EXNOR게이트(251) 및 (252)로부터 출력되는 2개의 신호를 EXNOR게이트(253)에 입력하여 비교하고, 양자의 수가 일치하는지 여부를 조사한다. EXNOR게이트(253)으로부터 출력되는 판별결과는, 출력 데이터 전송회로(240)의 입력단자TRDn에 입력된다. 출력 데이터 전송회로(240)는, 구동신호TE가 H인 경우, 즉 테스트 모드 설정시에는, 이 입력단자TRDn에 입력된 데이터를 반전한 것을 데이터 신호RDG1로서 출력한다. 이러한 구성을 채용함으로써, 테스트 모드 설정시에 있어서의 데이터의 적절한 판별을 실행함과 동시에, 테스트 모드 비설정시에 있어서의 데이터의 판독 속도의 저하를 방지할 수 있다.

본 발명의 반도체 기억장치에서는, 복수의 입출력 핀을 1개의 입출력 핀으로 축퇴하는 경우에 있어서도, 각 입출력 핀에 대하여 스크램블처리를 실행하는 회로를 구비하기 때문에, 테스터측에 의존하지 않고서도 각 입출력 핀마다 논리 어드레스의 배치순서와 물리 어드레스의 배치순서와의 관계에 따라서 메모리 셀에 소정의 패턴 형상으로 H 및 L을 기입하는 스크램블처리를 실행할 수 있어 적절한 디바이스 테스트를 실행할 수 있다.

또한, 본 발명의 반도체 기억장치에서는 통상의 데이터 판독시, 즉 테스트 모드 비설정시에는, 스크램블회로를 통과시키지 않는 구성을 채용함으로써 스크램블회로에 의한 데이터의 판독 속도의 저하를 방지할 수 있다.

Claims (2)

1. 지정된 논리 어드레스에 대응하는 메모리 셀의 물리 어드레스에 데이터의 기입 및 판독을 실행하는 반도체 기억장치에 있어서,

   테스트 모드를 설정하는 모드 설정 수단과,

   테스트 모드 설정시, 소정 수의 입출력 핀 중의 1개에 입력된 데이터를, 상기 소정 수의 입출력 핀의 나머지 핀에 입력하는 데이터 입력 제어회로와,

   테스트 모드 설정시, 지정된 논리 어드레스의 배치순서가 메모리 셀의 물리 어드레스의 배치순서와 같아지도록, 데이터 입력 제어회로로부터 입력된 데이터 신호의 값을 선택적으로 반전시키는 회로를 각 입출력 핀에 대해 구비하고 있는 입력 데이터 스크램블회로와,

   테스트 모드 설정시, 지정된 논리 어드레스의 배치순서가 메모리 셀의 물리 어드레스의 배치순서와 같아지도록, 메모리 셀로부터 판독된 데이터 신호의 값을 선택적으로 반전시키는 회로를 각 입출력 핀에 대해 구비하고 있는 출력 데이터용 스크램블회로와,

   테스트 모드 설정시, 출력 데이터용 스크램블회로에서 소정 수의 입출력 핀에 출력되는 데이터로부터 데이터의 판독불량을 판정하고, 그 판정결과를 상기 소정 수의 입출력 핀 중의 1개에 출력하는 데이터 출력 제어회로

   를 포함하는 것을 특징으로 하는 반도체 기억장치.
2. 지정된 논리 어드레스에 대응하는 메모리 셀의 물리 어드레스에 데이터의 기입 및 판독을 실행하는 반도체 기억장치에 있어서,

   테스트 모드를 설정하는 모드 설정 수단과,

   테스트 모드 설정시, 소정 수의 입출력 핀 중의 1개에 입력된 데이터를 상기 소정 수의 입출력 핀의 나머지의 핀에 입력하는 데이터 입력 제어회로와,

   테스트 모드 설정시, 지정된 논리 어드레스의 배치순서가 메모리 셀의 물리 어드레스의 배치순서와 같아지도록, 데이터 입력 제어회로에 의해 입력된 데이터 신호의 값을 선택적으로 반전시키는 회로를 각 입출력 핀에 대해 구비하고 있는 입력 데이터용 스크램블회로와,

   테스트 모드 설정시, 지정된 논리 어드레스의 배치순서가 메모리 셀의 물리 어드레스의 배치순서와 같아지도록, 데이터 입력 제어회로에 의해 입력된 데이터 신호의 값을 선택적으로 반전시키는 회로를 각 입출력 핀에 대해 구비하고 있고, 메모리 셀로부터 소정 수의 입출력 핀에 판독된 데이터로 데이터의 판독불량을 판정하여 그 판정결과를 상기 소정 수의 입출력 핀 중의 1개에 출력하는 회로부를 구비하고 있으며, 또한, 테스트 모드 비설정시, 메모리 셀에서 판독된 데이터를 직접 각 해당 입출력 핀에 출력하는 회로부를 구비하고 있는 출력 데이터용 스크램블회로

   를 포함하는 것을 특징으로 하는 반도체 기억장치.