KR20000075876A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

반도체 기판(10)의 주면 상에는 소자전극이 배치된 전극 배치 영역을 개구시킨 저탄성률층(20)이 설치되어 있다. 그리고 저탄성률층(20) 상에 외부전극으로 되는 랜드(32)가 설치되며, 소자전극 상의 패드(30)와 랜드(32) 및 양자를 접속하는 금속배선(31)이 일체화된 금속 패턴(33)이 구성되어 있다. 랜드(32)의 일부를 개구시킨 솔더 레지스트막(50)이 형성되고 그 개구 내의 랜드(32) 상에 금속볼(40)이 설치되어 있다. 반도체 장치의 가열 및 냉각으로 인하여 발생하는 열 응력 등의 응력을 저탄성률층(20)에서 흡수하여 금속배선(31)의 단선을 방지할 수 있도록 구성되어 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
최근 전자기기의 소형화 및 기능이 고도화에 따라 반도체 집적회로부를 내장한 반도체 장치도 소형화와 고밀도화 및 실장작업의 신속성 등이 요구되어, 예를 들면 메모리용 패키지로서는 LOC(lead on chip)나 SON(small outline nonlead) 등이 개발되거나, TAB 테이프를 이용한 μBGA(micro ball grid array)(일특표평 06-504408호) 등의 패키지가 개발되고 있다.
이하, μBGA라고 불리는 종래의 반도체 장치 및 그 제조방법에 대하여 도면을 참조하면서 설명하기로 한다.
도 10은 μBGA라고 불리는 종래의 반도체 장치를 도시한 단면도이다. 도 10에 있어서 101은 반도체 소자를 내장하는 반도체 칩, 102는 반도체 칩(101) 상에 형성된 유연성 시트형의 배선회로 시트, 103은 반도체 칩(101)과 배선회로 시트(102) 사이에 개재하는 유연한 저탄성률 재료, 104는 배선층의 일부가 되는 부분리드, 105는 반도체 칩(101) 내의 반도체 소자와 전기적으로 연결된 소자전극, 106은 배선회로 시트(102)의 표면 상에 형성되고 외부 장치와 전기적으로 접속하기 위한 전극이다.
도 10에 도시한 바와 같이 μBGA라고 불리는 종래의 반도체 장치는 반도체 칩(101) 상에 저탄성률 재료(103)를 개재시켜 배선회로 시트(102)가 형성된 구조를 가지며, 반도체 칩(101) 상의 소자전극(105)과 배선회로 시트(102) 상의 표면의 전극(106)이 부분리드(104)에 의하여 전기적으로 접속된 것이다.
다음으로 상기 종래의 반도체 장치의 제조방법에 대하여 도 10을 참조하면서 설명하기로 한다.
먼저 반도체 칩(101) 상에 저탄성률 재료(103)를 개재시켜 유연성 시트형의 배선회로 시트(102)를 접합한다. 이 배선회로 시트(102)는 내부에 배선 패턴을 내장하며, 배선회로 시트(102) 상에는 배선패턴에 접속되는 전극(106)이 설치되고 또 전극(106)으로부터 부분리드(104)가 늘어져 있는 구성으로 되어 있다. 이 경우의 저탄성률 재료(103)는 절연재료이고 접착기능을 갖는 것이다.
다음으로 ˝TAB(tape automated bonding)˝ 작업에서 결합시키는 데에 통상 이용되는 종래의 열압착 또는 초음파 본딩 기술을 이용하여 부분리드(104)와 소자전극(105)을 전기적으로 접속시킨다. 이상과 같이 반도체 장치를 제조해 왔다.
즉 이와 같은 반도체 장치의 구조를 채용함으로써 응력을 완화시키면서 배선회로 시트(102) 상에 2차원적으로 형성되는 다수의 전극(106)을 통하여 외부 기기와 전기적으로 접속할 수 있게 되므로 정보통신기기 및 사무용 전자기기 등의 소형화를 도모하고자 하는 것이다.
( 해결과제 )
그러나 상기 종래의 반도체 장치에 있어서는 다음과 같은 문제점들이 있었다.
첫째로, 상기 종래의 반도체 장치에서는 미리 배선회로 시트(102)를 작성할 필요가 있어서 제조 공정수가 증대한다. 또한 배선회로 시트(102) 자체가 고가이다. 그리고 반도체 칩(101) 상에 저탄성률 재료(103)를 개재시켜 배선회로 시트(102)를 접합시키는 작업을 위해서는 고성능의 마운터(탑재설비)를 갖출 필요가 있어 설비원가가 높아진다. 그 결과 전체적으로 반도체 장치의 제조원가가 높아진다는 문제가 있었다.
둘째로, 소자전극(105)과 배선회로 시트(102)로부터 늘어진 부분리드(104)를 접속할 때, 특히 미세배선 접속의 경우에는 부분리드(104)의 폭과 두께가 작아져 형상이 안정되지 않으므로 소자전극(105)과의 접속이 어려워진다. 그래서 제조원가가 높아짐과 동시에 접속 후의 신뢰성도 떨어진다는 문제가 있었다.
셋째로, 이와 같은 반도체 장치는 구조상, 반도체 칩(101)이 웨이퍼로부터 분리된 후가 아니면 형성할 수 없으므로 작업의 신속성이 떨어지며 반도체 장치의 검사도 웨이퍼 상태에서는 할 수가 없어 반도체 장치의 제조원가 저감에 있어 큰 장애가 되고 있다.
본 발명은 상기 종래의 여러 과제를 해결하는 것으로, 그 목적은 제조공정의 최종단계에 가까운 상태까지 웨이퍼 상태에서 형성 가능한 동시에, 신뢰성과 실장밀도가 높고, 원가가 낮은 반도체 장치 및 그 제조방법을 제공하는 데에 있다.
본 발명은 정보통신기기 및 사무용 전자기기 등에 이용되는 반도체 집적회로부를 내장함과 동시에 외부단자와의 접속배선 등을 가지며 고밀도 실장이 가능한 반도체 장치 및 그 제조방법에 관한 것이다.
도 1은 제 1 실시예에서의 반도체 장치의 구조를, 솔더 레지스트막을 부분적으로 개구시켜 도시한 사시도이다.
도 2는 제 1 실시예에 있어서의 반도체 장치의 단면도이다.
도 3은 제 1 실시예에 있어서의 반도체 장치의 제조공정 중, 박막 금속층 상에 후막 금속층을 형성하기까지의 공정을 도시한 단면도이다.
도 4는 제 1 실시예에 있어서의 반도체 장치의 제조공정 중, 도금 레지스트막을 제거한 후의 공정을 도시한 단면도이다.
도 5는 외부전극 단자로서 도전성 돌기를 갖는 제 2 실시예에 있어서의 반도체 장치의 구조를, 솔더 레지스트막을 개구시켜 도시한 사시도이다.
도 6은 금속배선층의 랜드를 외부전극 단자로서 기능하도록 한 제 3 실시예에 있어서의 반도체 장치의 구조를, 솔더 레지스트막을 개구시켜 도시한 사시도이다.
도 7은 주변부에 소자전극을 배치한 제 4 실시예에 있어서의 솔더 레지스트막을 부분적으로 개구시켜 도시한 사시도이다.
도 8은 제 1∼제 4 실시예에 있어서의 저탄성률층 단부의 단면 형상의 여러 형태를 도시한 반도체 장치의 부분 단면도이다.
도 9는 제 5 실시예에 있어서의 반도체 장치의 검사방법을 도시한 단면도이다.
도 10은 종래의 저탄성률층을 구비한 반도체 장치의 단면도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 각각 이하에 기재되는 반도체 장치와 반도체 장치의 제조방법을 개시한다.
본 발명의 기본적인 반도체 장치는 반도체 소자가 배설된 반도체 기판과, 상기 반도체 기판의 주면 상에 배열되고 상기 반도체 소자에 전기적으로 접속되는 소자전극과, 상기 반도체 기판의 주면 상에 형성되고 절연성 탄성재료로 구성되는 탄성체층과, 적어도 상기 반도체 기판 상의 상기 소자전극을 노출시키도록 상기 탄성체층을 부분적으로 제거하여 형성된 개구부와, 상기 소자전극 상으로부터 상기 탄성체층 상에 걸쳐 연속적으로 형성된 금속배선층과, 상기 금속배선층의 일부로서 상기 탄성체층 상에 설치되고 외부 기기와 전기적으로 접속하기 위한 외부전극을 구비한다.
이로써 탄성체층 상에 금속배선층의 외부전극이 형성되므로 모기판에의 실장 후, 모기판과 반도체 장치의 열 팽창률 차에 의하여 접속부에 부가되는 응력이 탄성체의 탄성에 의하여 흡수된다. 즉 응력 완화기능이 높은 반도체 장치를 실현할 수 있다.
그리고 소자전극으로 이어지는 금속배선층이 외부전극까지 포함해서 일체화되어 설치되므로 반도체 기판 상에 퇴적한 금속막을 패터닝함으로써 형성할 수 있는 구조로 된다. 따라서 상기 종래의 반도체 장치와 같은 배선회로 시트나 이를 형성하기 위한 설비는 필요 없으며, 제조시에 있어서도 상기 종래의 반도체 장치의 제조공정에서의 부분리드와 소자전극을 열압착에 의하여 접속시키는 공정은 불필요하다. 이로써 제조 설비나 제조 공정 수의 삭감 및 접속 곤란성의 회피가 가능해지며 제조원가의 저감을 도모할 수 있다.
뿐만 아니라 반도체 기판이 웨이퍼 상태인 채라도 금속배선층을 형성할 수 있는 구조가 되므로 제조공정을 간략화할 수 있다.
상기 반도체 장치에서의 상기 반도체 기판은 웨이퍼 상태라도 좋고 웨이퍼로부터 분리된 칩 상태라도 좋다.
상기 반도체 장치에서의 상기 탄성체층 중 상기 개구부 부근 단부의 단면 형상은, 반도체 기판의 표면에 대하여 경사진 쐐기형이거나 또는 예각부분이 깎인 형상인 것이 바람직하다.
이들 중 어느 하나에 의하여 금속배선층의 일부에 대한 큰 집중응력의 인가가 회피되기 때문에 금속배선층의 단선 등을 방지할 수 있으므로 반도체 장치의 신뢰성이 향상된다.
상기 반도체 장치에 있어서 상기 금속배선층을 피복하도록 형성되고 도전성 재료를 거부하는 특성을 갖는 보호막과, 상기 보호막을 관통하여 상기 금속배선층의 상기 외부전극의 적어도 일부를 노출시키는 개구를 추가로 구비하며, 상기 외부전극 단자는 상기 개구내에 노출되어 있는 상기 외부전극의 적어도 일부 상에 설치되는 것이 바람직하다.
이로써 금속배선층과 모기판 상의 배선전극 간의 전기적 단락 등이 없는 정상적인 접속관계를 유지하면서 모기판 상으로의 실장성 좋은 반도체 장치를 실현할 수 있다.
상기 반도체 장치에 있어서의 상기 외부전극 단자는 상기 외부전극에 접하도록 설치된 금속볼로 구성해도 좋고, 상기 외부전극에 접하도록 설치된 도전성 돌기로 구성해도 좋다.
또한 보호막의 개구내에 노출되는 상기 외부전극의 적어도 일부를 상기 외부 저극 단자로서 기능시킬 수도 있다.
또한 상기 반도체 장치에 있어서 상기 반도체 기판 상에 상기 소자전극의 위쪽을 개구하여 형성되고 반도체 소자를 보호하기 위한 보호 절연막(passivation film)을 추가로 설치하고 상기 탄성체층을 상기 보호 절연막 상에 형성해 놓을 수가 있다.
이로써 더욱 신뢰성 높은 반도체 장치를 얻을 수가 있다.
본 발명의 반도체 장치의 제조방법 중 기본적인 제조방법은 반도체 소자와 이 반도체 소자에 전기적으로 접속되는 소자전극을 갖는 반도체 기판 상에 절연성 재료로 구성되는 탄성체층을 형성하는 제 1 공정과, 상기 탄성체층 중 상기 소자전극의 위쪽에 위치하는 영역을 선택적으로 제거하여 상기 소자전극을 노출시키는 개구부를 형성하는 제 2 공정과, 상기 탄성체층 및 그 개구부가 형성된 기판 상에, 상기 개구부에 노출된 소자전극의 위로부터 상기 탄성체층에 걸쳐 그 일부가 외부 기기와의 전기적 접속을 위한 외부전극으로서 기능하는 금속배선층을 형성하는 제 3 공정을 구비하고 있다.
이 방법에 의하여 반도체 기판 상에 퇴적된 금속막을 패터닝함으로써 소자전극으로 이어지는 금속배선층을 외부전극까지 포함하여 일체로 형성할 수 있으므로 상기 종래의 반도체 장치와 같은 배선회로 시트나 그것을 위한 설비는 필요 없으며, 상기 종래의 반도체 장치의 제조공정에서의 부분리드와 소자전극을 열압착으로 접속시키는 공정은 불필요하게 된다. 따라서 제조설비나 제조 공정수의 삭감을 도모할 수가 있다. 또한 소자전극 상에 금속배선층을 형성하는 것만으로 양자가 전기적으로 접속되므로 상기 종래의 반도체 장치와 같이 부분리드와 소자전극의 접속에서와 같은 곤란성이 없다. 따라서 제조원가 저감을 도모하면서 본 발명의 기본적인 반도체 장치를 쉽게 실현할 수 있다.
상기 반도체 장치의 기본적인 제조방법에 있어서 웨이퍼 상태의 반도체 기판을 이용하여 상기 제 1∼제 3 공정을 실시하고, 상기 제 3 공정 후에 상기 웨이퍼를 반도체 칩별로 절단하는 공정을 추가로 구비하는 것이 바람직하다.
이 방법에 의하여 칩으로 분할되기 전의 웨이퍼 상태로 다수의 칩 영역에서의 탄성체층이나 금속배선층 등이 형성되므로 제조원가를 대폭 저감시킬 수 있다.
상기 반도체 장치의 기본적인 제조방법에 있어서 상기 제 1 공정 전에 웨이퍼를 반도체 칩별로 절단하는 공정을 추가로 구비하고, 상기 제 1∼제 3 공정을 칩 상태의 반도체 기판을 이용하여 실시해도 좋다.
상기 반도체 장치의 제조방법에 있어서 상기 제 2 공정에서는 상기 탄성체층 중 상기 개구부 부근 단부의 단면 형상을 반도체 기판 표면에 대하여 경사진 쐐기형으로 형성하는 것이 바람직하다.
이 방법에 의하여 단선 등이 적고 신뢰성이 높은 금속배선층을 형성할 수 있다.
상기 반도체 장치의 제조방법에 있어서 상기 제 3 공정 후에, 상기 외부전극의 적어도 일부를 제외한 상기 금속배선층을 피복하는 보호막을 형성하는 공정을 추가로 구비하는 것이 바람직하다.
이 방법에 의하여 땜납 등의 접속 부재를 이용하여 반도체 장치의 외부전극과 모기판 배선의 접속을 쉽고 신속하게 할 수 있다.
상기 반도체 장치의 제조방법에 있어서 상기 금속배선층의 상기 외부전극 상에 금속볼을 탑재하는 공정을 추가로 구비하는 것이 바람직하다.
이 방법에 의하여 금속볼을 이용하여 모기판 상에의 실장을 매우 신속하게 할 수 있는 반도체 장치가 형성된다.
상술한 반도체 장치의 기본적인 제조방법 중 어느 하나에 기재된 반도체 장치의 제조방법에 있어서, 상기 제 3 공정 후에 상기 외부전극에 전기적으로 접속할 수 있는 단자를 갖는 검사판을 상기 반도체 기판 상에 설치하여 상기 반도체 장치를 검사하는 공정을 추가로 구비할 수 있다.
이 방법으로, 탄성체층에 의하여 검사시에 외부전극을 통하여 금속배선층에 부가되는 응력을 흡수하면서 반도체 장치를 검사할 수 있다.
이하, 본 발명의 실시예에 대하여 도면을 참조하면서 설명하기로 한다.
(제 1 실시예)
먼저 본 발명의 제 1 실시예에 대하여 도 1∼도 4를 참조하면서 설명하기로 한다. 도 1은 본 실시예에 있어서의 반도체 장치를, 솔더 레지스트막의 일부를 개구시켜 도시한 사시도이며, 도 2는 본 실시예에 관한 반도체 장치의 단면도이고, 도 3의 (a)∼(e) 및 도 4의 (a)∼(d)는 본 실시예에 있어서의 반도체 장치의 제조공정을 도시한 단면도이다.
도 1 및 도 2에 있어서 10은 트랜지스터 등의 반도체 소자로 구성되는 반도체 집적회로를 내부에 갖는 반도체 기판이다. 이 반도체 기판(10)은 웨이퍼 상태라도 좋고 웨이퍼에서 분리된 칩 상태라도 좋다. 이 반도체 기판(10) 주면의 일부(전극 배치 영역)에는 반도체 기판(10)의 소자전극(11)에 접속되는 패드(30)가 배치되어 있다. 단 본 실시예에서 전극 배치영역은 반도체 기판이 칩으로 분할되어 있는 경우에는 그 중앙부이다. 또한 반도체 기판(10)의 주면 상에서 패드(30)가 배치된 전극 배치 영역을 제외한 영역에, 탄성률이 낮은 절연성 재료로 이루어지는 저탄성률층(20)이 설치되어 있다. 이 저탄성률층(20)은 패드(30)가 형성된 반도체 기판(10)의 주면에 이르는 쐐기 형상의 경사부를 갖고 있다. 즉 반도체 기판(10)의 주면에 수직이 아닌, 예각 부분이 없는 쐐기 형상을 갖고 있다. 저탄성률층(20) 상에는 반도체 기판(10) 내의 반도체 소자와 외부 기기 사이를 오가는 신호를 입출력하기 위한 외부전극으로서 기능하는 랜드(32)가 설치되어 있으며, 이 랜드(32)와 패드(30) 사이를 접속하는 금속배선(31)이 설치되어 있다. 상기 패드(30)와 금속배선(31) 및 랜드(32)는 동일한 금속층으로 이루어지고 합쳐서 금속배선 패턴(33)을 구성하고 있다. 그리고 랜드(32) 상에는 외부전극 단자로서 기능하는 금속볼(40)이 설치되어 있다. 또한 반도체 장치 전체 상에는 금속볼(40)이 형성된 영역을 노출시키고 그 밖의 영역을 피복하는 솔더 레지스트막(50)이 형성되어 있다. 즉 솔더 레지스트막(50)의 개구부에 노출되는 랜드(32)에 금속볼(40)이 접합된 구조로 되어 있다.
여기서 반도체 기판(10)의 주면 중 패드(30) 이외의 영역은 보호 절연막(12)으로 피복되어 있다.
본 실시예의 반도체 장치에 의하면, 바탕이 되는 저탄성률층(20) 상에 금속배선(31)을 설치하므로 반도체 장치를 프린트 기판 등의 모기판 상에 실장하는 경우 등에 있어서, 반도체 장치의 가열 및 냉각에 따라 금속배선(31)에 열 응력 등의 응력이 인가되더라도 금속배선(31)에 부가되는 응력이 완화된다. 따라서 기판 실장시 등에 있어서 금속배선(31)의 단선을 방지할 수 있어 신뢰성이 높은 배선 구조를 실현할 수가 있다.
그리고 반도체 장치의 주면 상에 2차원적으로 외부전극 단자로 되는 랜드(32)가 배치되므로, 좁은 면적에 많은 외부전극 단자의 설치가 가능해짐과 함께 패턴 형성이 가능한 금속배선(31)에 의하여 패드(30)와 랜드(32)를 접속할 수 있는 구조이다. 따라서 소형이고 얇은 반도체 장치이고 다수의 핀이 요구되는 경우에도 대응할 수 있는 반도체 장치이다.
뿐만 아니라 반도체 기판(10) 상의 소자전극(11)과 외부와의 접속 단자(랜드(32)) 사이에 종래와 같이 부분리드를 설치하는 것이 아니라 에칭 등에 의한 패터닝이 가능한 금속배선(31)에 의하여 소자전극(11)과 접속시키는 것이므로, 미세 가공에 적합하고 다수의 핀이 요구되는 경우에도 대응할 수 있는 반도체 장치이다.
또 금속배선(31)으로 이어지는 랜드(32) 상에 외부전극 단자로 되는 금속볼(40)이 설치되어, 프린트 기판 등의 모기판에 반도체 장치를 탑재하는 공정을 극히 용이하고 신속하게 실시할 수 있는 구조로 되어 있지만 그 경우에도 저탄성률층(20)에 의하여 큰 열 용량을 갖는 금속볼(40)로부터 발생하는 열 응력을 흡수할 수 있다.
특히, 반도체 기판(10) 주면 상의 전극 배치 영역에 형성된 저탄성률층(20) 단부의 단면 형상이 예각 부분이 없는 쐐기형이므로 금속배선(31)을 형성하기 쉽고, 금속배선(31)이 쉽게 단선되지 않는다는 특징이 있다.
여기서 본 실시예 및 후술하는 각 실시예에 있어서의 저탄성률층(20)의 두께는 10∼150㎛인 것이 바람직하다. 또한 저탄성률층(20)의 탄성률(young＇s modules)은 10∼000㎏/㎟의 범위인 것이 바람직하며, 10∼1000㎏/㎟의 범위인 것이 보다 더 바람직하다. 또 저탄성률층(20)의 선 팽창률은 5∼200ppm/℃의 범위가 바람직하며, 10∼100ppm/℃ 범위인 것이 보다 더 바람직하다.
다음으로 본 실시예의 반도체 장치의 제조방법에 있어서 도 3의 (a)∼(e) 및 도 4의 (a)∼(d)를 참조하면서 설명하기로 한다. 도 3의 (a)∼(e) 및 도 4의 (a)∼(d)는 도 1 및 도 2에 도시한 반도체 장치의 구조를 실현하기 위한 제조공정을 도시한 단면도이다.
먼저 도 3의 (a)에 도시한 바와 같이 반도체 기판(10)의 주면에 각각 형성된 반도체 기판(10)의 소자전극(11)과 보호 절연막(12) 상에 감광성이 있는 절연 재료를 100㎛ 정도의 두께로 도포하여 건조시킴으로써 절연 재료막(21)을 형성한다.
여기서 본 반도체 장치를 기판 실장했을 때의 열 응력을 경감하기 위해서는, 감광성 절연 재료막(21)의 도포 두께는 도포 이후의 공정에 지장이 없는 범위에서 두꺼울수록 좋고, 예를 들어 500㎛ 정도라도 좋고 1㎜ 정도라도 좋다.
다음으로 도 3의 (b)에 도시한 바와 같이, 건조된 절연 재료막(21)에 대하여 노광과 현상을 순차 실시하고 반도체 기판(10)의 소자전극(11) 부분이 개구된 저탄성률층(20)을 형성한다. 이 경우에 있어서 예를 들어 노광으로 평행광이 아닌 산란광을 이용하고, 개구부에서의 저탄성률층(20)의 단면 형상을 반도체 기판(10)의 주면에 대하여 수직이 아닌 예각 부분이 없는 쐐기형으로 하여 형성한다.
또 감광성을 갖는 절연 재료막(21)으로서는 예를 들어 에스테르 결합형 폴리이미드나 아크릴계 에폭시 등의 폴리머이면 되고, 저탄성률을 갖고 절연성 재료이면 된다.
또한 감광성을 갖는 절연 재료막(21)은 액상 재료를 건조시켜 형성할 필요는 없으며, 미리 필름 상태로 형성된 재료를 이용해도 된다. 이 경우에는 필름 상태의 절연 재료막(21)을 반도체 기판(10) 상에 서로 맞추어 부착시켜 노광 및 현상함으로써 절연성 재료막(21)에 개구부를 형성할 수 있고 반도체 기판(10) 상의 소자전극(11)을 노출시킬 수 있다.
뿐만 아니라 절연 재료막(21)을 구성하는 절연 재료가 감광성을 가질 필요는 없다. 감광성이 없는 절연 재료를 이용하는 경우에는 레이저나 플라즈마에 의한 기계적 가공 또는 에칭 등의 화학적 가공에 의하여 반도체 기판(10) 상의 소자전극(11)을 노출시킬 수가 있다.
다음으로 도 3의 (c)에 도시한 바와 같이, 반도체 기판(10)의 주면에 있어서 진공 증착법, 스퍼터링법, CVD법 또는 무전해 도금법에 의하여 예를 들어 두께가 0.2㎛ 정도의 티탄막과, 그 위에 형성된 두께 0.5㎛ 정도의 구리막으로 이루어지는 박막 금속층(13)을 형성한다.
다음으로 도 3의 (d)에 도시한 바와 같이 박막 금속층(13) 상에 네거티브형 감광성 레지스트를 도포하고 완성제품의 원하는 패턴부 이외를 경화시키고 미감광부를 제거함으로써 도금 레지스트막(14)을 형성한다.
여기서는 도금 레지스트막(14)의 형성시에 네거티브형 감광성 레지스트를 이용하였으나 포지티브형 감광성 레지스트를 이용해도 좋음은 물론이다.
그 후 도 3의 (e)에 도시한 바와 같이 전해 도금법에 의하여 도금 레지스트막(14)이 형성된 부분 이외의 박막 금속층(13) 상에, 예를 들어 구리막으로 이루어지는 후막 금속층(15)을, 예를 들어 20㎛ 정도의 두께로 선택적으로 형성한다.
다음으로 도 4의 (a)에 도시한 바와 같이 후막 금속층(15) 형성 후, 도금 레지스트막(14)을 용융 제거한다.
다음으로 도 4의 (b)에 도시한 바와 같이 박막 금속층(13)과 후막 금속층(15)을 용융할 수 있는 에칭액, 예를 들어 구리막에 대하여는 염화 제2구리 용액이고 티탄막에 대하여는 EDTA 용액으로 전면 에칭하면 후막 금속층(15)보다 층두께가 얇은 박막 금속층(13)이 먼저 제거된다. 이 공정에 의하여 반도체 기판(10)의 주면에서 패드(30)와 금속배선(31) 및 랜드(32)로 구성되는 소정의 금속배선 패턴(33)이 형성된다.
이 때, 도금 레지스트막(14)의 제거 후에 포토리소그래픽 기술을 이용하여 원하는 패턴 형태를 갖는 에칭 레지스트막을 형성하여 후막 금속층(15)을 보호하여도 된다.
다음으로 도 4의 (c)에 도시한 바와 같이 저탄성률층(20) 상에 감광성 솔더 레지스트막을 도포한 후에 포토리소그래픽 기술을 이용하여 랜드(32) 부분만이 노출되도록 하여 솔더 레지스트막(50)을 형성한다. 이 솔더 레지스트막(50)에 의하여 금속배선 패턴(33) 중 랜드(32) 이외의 부분인 패드(30)와 금속배선(31)이 용융된 땜납으로부터 보호된다.
다음으로 도 4의 (d)에 도시한 바와 같이 땜납, 땜납도금된 구리 및 니켈 등으로 이루어지는 금속볼(40)을 랜드(32) 상에 탑재하여 금속볼(40)과 랜드를 용융 접합한다. 이상의 공정에 의하여 본 실시예에 관한 반도체 장치를 얻을 수 있다.
본 실시예의 반도체 장치 제조방법에서는 반도체 기판(10) 표면 상의 소자전극(11)을 노출시키기 위한 저탄성률층(20)의 개구 단부에 단차를 만들지 않고 경사지게 하여 반도체 기판(10)의 표면으로 부드럽게 이어지도록 형성함으로써 금속배선(31)을 형성하기 쉽고 또 쉽게 단선되지 않는 구조를 구성할 수가 있다.
여기서 박막 금속층(13)이나 후막 금속층(15)을 구성하는 재료로서 구리를 사용하였으나 이 대신 크롬, 텅스텐, 티탄/구리, 니켈 등을 사용하여도 좋다. 또 박막 금속층(13)과 후막 금속층(15)을 각각 다른 금속 재료로 구성해 놓고 최종적인 에칭 공정에서는 박막 금속층(13)만을 선택적으로 에칭하는 부식제를 이용하여도 된다.
(제 2 실시예)
다음으로 본 발명의 제 2 실시예에 대하여 도면을 참조하면서 설명하기로 한다. 도 5는 제 2 실시예에 있어서의 반도체 장치를 솔더 레지스트막의 일부를 개구시켜 도시한 사시도이다.
도 5에 있어서 10은 트랜지스터 등의 반도체 소자로 구성되는 반도체 집적회로를 내부에 갖는 반도체 기판이다. 이 반도체 기판(10)은 웨이퍼 상태라도 좋고 웨이퍼에서 분리된 칩 상태라도 좋다. 이 반도체 기판(10) 주면의 일부(전극 배치 영역)에는 반도체 기판(10)의 소자전극(도시 생략)에 접속되는 패드(30)가 배치되어 있다. 단 본 실시예에서는 반도체 기판이 칩으로 분할된 경우에는, 전극 배치 영역은 그 중앙부이다. 그리고 반도체 기판(10) 주면 상에서 패드(30)가 배치된 전극 배치 영역을 제외한 영역에, 탄성률이 낮은 절연성 재료로 이루어지는 저탄성률층(20)이 설치되어 있다. 이 저탄성률층(20)은 패드(30)가 형성된 반도체 기판(10) 주면에 이르는 쐐기형 경사부를 갖고 있다. 즉 반도체 기판(10) 주면에 수직이 아닌 예각 부분이 없는 쐐기형을 갖고 있다. 저탄성률층(20) 상에는 반도체 기판(10) 내의 반도체 소자와 외부 기기 사이를 오가는 신호를 입출력하기 위한 외부전극으로서 기능하는 랜드(32)가 설치되어 있으며, 이 랜드(32)와 패드(30)를 접속하는 금속배선(31)이 설치되어 있다. 상기 패드(30)와 금속배선(31) 및 랜드(32)는 동일한 금속층으로 구성되고 합쳐서 금속배선 패턴(33)을 구성한다. 그리고 반도체 기판(10)의 주면 중 패드(30) 이외의 영역은 보호 절연막(12)으로 피복되어 있다. 이상의 구조는 도 1에 도시한 제 1 실시예에서의 반도체 장치와 마찬가지이다.
여기서 본 실시예에 관한 반도체 장치의 특징은, 솔더 레지스트막(50)의 개구부에 노출되는 랜드(32) 상에는 외부전극 단자로서 금속볼(40) 대신 도전성 돌기(41)가 설치되어 있다.
이 도전성 돌기(41)를 구성하는 재료의 예로서는 땜납 크림을 인쇄 용융하여 랜드(32) 상에 형성된 땜납 범프나, 용융 땜납 내에 침적하여 형성된 땜납 범프, 무전해 도금에 의하여 랜드(32) 상에 형성된 니켈/금 범프 등이 있다. 단 이들 재료에 한정되는 것이 아니다.
본 실시예의 반도체 장치에 의하면 외부전극 단자로서 금속볼(40) 대신 도전성 돌기(41)를 갖추었기 때문에 랜드(32) 상에 각 금속볼(40)을 순차 탑재해 간다는 잔손 드는 공정이 필요 없게 되므로 제조원가가 낮은 반도체 장치를 실현할 수 있다.
(제 3 실시예)
다음으로 본 발명의 제 3 실시예에 대하여 도면을 참조하면서 설명하기로 한다.
도 6은 제 2 실시예에 있어서의 반도체 장치를 솔더 레지스트막의 일부를 개구시켜 도시한 사시도이다.
도 6에서 10은 트랜지스터 등의 반도체 소자로 구성되는 반도체 집적회로를 내부에 갖는 반도체 기판이다. 이 반도체 기판(10)은 웨이퍼 상태라도 좋고 웨이퍼에서 분리된 칩 상태라도 좋다. 이 반도체 기판(10) 주면의 일부(전극 배치 영역)에는 반도체 기판(10)의 소자전극(도시 생략)에 접속되는 패드(30)가 배치되어 있다. 단 본 실시예에서는 반도체 기판이 칩으로 분할된 경우, 전극 배치 영역은 그 중앙부이다. 그리고 반도체 기판(10)의 주면 상에서 패드(30)가 배치된 전극 배치 영역을 제외한 영역에, 탄성률이 낮은 절연성 재료로 이루어지는 저탄성률층(20)이 설치되어 있다. 이 저탄성률층(20)은 패드(30)가 형성된 반도체 기판(10)의 주면에 이르는 쐐기형 경사부를 갖고 있다. 즉 반도체 기판(10)의 주면에 수직이 아닌 예각 부분이 없는 쐐기형을 갖고 있다. 저탄성률층(20) 상에는 반도체 기판(10) 내의 반도체 소자와 외부 기기 사이를 오가는 신호를 입출력하기 위한 랜드(32)가 설치되어 있으며, 이 랜드(32)와 패드(30) 사이를 접속시키는 금속배선(31)이 설치되어 있다. 상기 패드(30)와 금속배선(31) 및 랜드(32)는 동일한 금속층으로 구성되고 합쳐서 금속배선 패턴(33)을 구성한다. 그리고 반도체 기판(10)의 주면 중 패드(30) 이외의 영역은 보호 절연막(12)에 의하여 피복되어 되어 있다. 이상의 구조는 도 1에 도시한 제 1 실시예에서의 반도체 장치와 마찬가지이다.
여기서 본 실시예에 관한 반도체 장치의 특징은 솔더 레지스트막(50)의 개구부에 노출되는 랜드(32) 상에는 금속볼(40)이나 도전성 돌기(41)가 갖춰져 있지 않고 랜드(32) 자체가 외부전극 단자로서 기능하는 점이다. 즉 본 실시예의 반도체 장치는 랜드 그리드 어레이(LGA)형 반도체 장치이다.
본 실시예에 관한 반도체 장치를 모기판 상에 실장할 때는, 모기판의 접속 단자 상에 땜납 크림을 도포하고 재용융시키는 등의 방법으로 랜드(32)와 모기판 상 접속 단자의 전기적 접속을 쉽게 할 수가 있다.
본 실시예에 의하면, 외부전극 단자로서 금속볼(40)을 갖추는 대신에 금속배선 패턴(33)의 일부인 랜드(32)를 이용하는 구조를 취하였으므로 각 금속볼(40)을 순차 형성하는 공정이나 땜납 등의 도전성 돌기(41)를 형성하는 공정이 불필요해져 제조원가가 매우 낮고 실장고도 낮은 반도체 장치를 실현할 수 있다.
(제 4 실시예)
다음으로 제 4 실시예에 대하여 도 7을 참조하면서 설명하기로 한다. 도 7은 제 4 실시예의 반도체 장치의 솔더 레지스트막을 부분적으로 개구하여 도시한 사시도이다.
도 7에 도시한 바와 같이 본 실시예에 관한 반도체 장치에 있어서는 칩 상태의 반도체 기판(10) 주면 상의 외주부에, 반도체 기판의 소자전극(도시 생략)에 접속되는 패드(30)가 배치되어 있다. 그리고 반도체 기판(10)의 주면 상에는 상기 패드(30)가 배치된 외주부를 제외한 영역에 탄성률이 낮은 절연성 재료로 이루어지는 저탄성률층(20)이 설치되어 있다. 이 저탄성률층(20)의 단부는 상기 제 1 실시예와 마찬가지로 쐐기형으로 형성되어 있다. 또 저탄성률층(20) 상에는 반도체 기판(10) 내의 반도체 소자와 외부 기기 사이에서 신호를 입출력하기 위한 외부전극 단자로서 기능하는 랜드(32)가 설치되어 있다. 또한 반도체 기판(10)의 주면 상의 패드(30)로부터 저탄성률층(20)까지 늘어져 랜드(32)에 접속되는 금속배선(31)이 형성되어 있다. 상기 제 1 실시예와 마찬가지로 이 패드(30)와 금속배선(31) 및 랜드(32)는 같은 금속 재료로 일체적으로 형성되어 금속배선 패턴(33)을 구성한다. 그리고 반도체 기판(10)의 주면 중 패드(30) 이외의 영역은 보호 절연막(12)에 의하여 피복되어 있다. 또 랜드(32) 상에는 돌기 형상의 외부단자인 금속볼(40)이 설치되어 있다.
이상과 같이 본 실시예에 의하면 모기판과 전기적 접속을 하기 위한 외부전극 단자는, 칩으로 분리된 상태의 반도체 기판(10)의 주변을 따라 좁은 피치의 직선 형태로 배열된 소자전극 상이 아니고, 이 소자전극으로 이어지는 넓은 피치의 2차원적 그리드 어레이 형상으로 배열된 랜드(32)(외부전극) 상에 형성된 금속볼(14)(외부전극 단자)이다. 이와 같이 금속볼(40)을 통하여 평면적으로 모기판 상의 단자와 전기적 접속을 하면서 모기판 상에 실장할 수 있는 구조이기 때문에 고밀도 실장이 용이한 반도체 장치를 실현할 수 있다.
상기 제 1∼제 4 실시예에서는 저탄성률층 개구부의 단면 즉 반도체 기판과의 경계부가 경사져 있는 경우만을 제시하였으나, 본 발명은 이러한 실시예에 한정되는 것이 아니다. 도 8의 (a)∼(d)는 반도체 기판(10) 상의 저탄성률층(20)의 경계부 형상의 구체적인 예를 제시한 것으로, (a)에서부터 순서대로 곡선형 경사부, 직선형 경사부, 코너부가 예각적인 단차부, 코너부가 둥근 단차부를 설치한 경우의 저탄성률층(20)과 금속배선(31)의 형성을 각각 도시한 단면도이다.
그리고 상기 제 1∼제 4 실시예에서의 제조방법에 있어서는 웨이퍼 상태의 반도체 기판을 칩으로 절단한 다음에 칩 상에 저탄성률층과 배선 패턴 및 솔더 레지스트막, 금속볼 등을 형성하도록 해도 되고, 웨이퍼 상에 저탄성률층, 배선 패턴, 솔더 레지스트막 및 금속볼을 형성하는 공정을 행한 다음에 칩 상태의 반도체 기판을 웨이퍼에서 분리하도록 해도 된다. 또는 웨이퍼 상에 저탄성률층, 배선 패턴, 솔더 레지스트막 및 금속볼을 형성하는 공정 도중의 어느 공정까지 행한 다음에, 웨이퍼에서 칩 상태의 반도체 기판을 절단하고 그 후 반도체 기판에 대하여 나머지 공정을 실시하도록 해도 된다.
(제 5 실시예)
다음으로 웨이퍼 상태에서 반도체 장치의 검사를 하도록 한 예인 제 5 실시예에 대하여 설명하기로 한다. 도 9는 본 실시예에 관한 반도체 장치를 검사할 때의 웨이퍼의 일부를 파단하여 도시한 단면도이다.
도 9에 도시한 바와 같이 웨이퍼(1) 상에는 웨이퍼(1) 내의 반도체 소자로 이어지는 소자전극(11)이 설치되어 있으며, 이 소자전극(11) 상에 패드(30)가 설치되어 있다. 그리고 웨이퍼(1) 상에는 패드(30)가 배치된 영역을 제외한 영역에, 탄성률이 낮은 절연성 재료로 이루어지는 저탄성률층(20)이 설치되어 있다. 이 저탄성률층(20)은 패드(30)가 형성된 부분에서는 쐐기형의 경사부를 갖는다. 저탄성률층(20) 상에는 웨이퍼(1) 내의 반도체 소자와 외부 기기 사이를 오가는 신호를 입출력하기 위한 외부전극으로서 기능하는 랜드(32)가 설치되어 있으며, 이 랜드(32)와 패드(30)를 접속하는 금속배선(31)이 설치되어 있다. 상기 패드(30)와 금속배선(31) 및 랜드(32)는 동일한 금속층으로 구성되고 합쳐져서 금속배선 패턴(33)을 구성한다. 그리고 랜드(32) 상에는 외부전극 단자로서 기능하는 금속볼(40)이 설치되어 있다. 또한 반도체 장치 전체 상에는 금속볼(40)이 형성된 영역을 노출시키고 그 이외의 영역을 피복하는 솔더 레지스트막(50)이 형성되어 있다. 즉 솔더 레지스트막(50)의 개구부에 노출되는 랜드(32)에 금속볼(40)이 접합된 구조로 되어 있다.
한편 웨이퍼(1) 상에는 다수의 접속 단자(62)를 갖는 검사판(61)이, 접속 단자(62)를 아래쪽으로 한 상태로 배치되어 있다. 이 검사판의 각 접속 단자(62)와 웨이퍼(1) 상의 금속볼(40)을 서로 대향하도록 위치를 맞추고 가압하여 양자를 접속시키도록 하고 있다.
그리고 검사판(61)은 전원이나 신호 발생기 그리고 출력신호 검출기를 구비한 검사장치(70)에 전기적으로 접속되어 있다. 그리고 검사판(61) 내에는 도시되어 있지 않으나 상기 검사장치(70)와 접속단자(62)를 전기적으로 접속하기 위한 배선이 설치되어 있다.
본 실시예의 검사방법에 의하면 각 금속볼(40) 및 접속단자(62)의 높이에 차이가 있더라도 웨이퍼(1) 상의 저탄성률층(20)이 완충재 기능을 갖기 때문에 그 차이가 흡수되어 양자를 확실하게 접촉시킬 수 있고 웨이퍼 상태에서 반도체 장치를 검사할 수가 있다. 그리고 웨이퍼 상에 직선상으로 배열된 소자전극(11)끼리의 간격보다, 2차원적으로 배치된 외부전극 단자인 금속볼(40) 간의 간격을 넓게 둘 수 있으므로 검사판(61) 상의 배선 형성도 용이하다.
여기서 접속단자(62)로는 도금법이나 인쇄법에 의하여 검사판(61) 상에 직접 형성된 랜드 형상의 단자를 이용하고 있으나 접속단자(62)와 금속볼(40) 사이에 스프링 프로브나 수직 방향으로만 도전성을 갖는 도전성 시트를 개재시킴으로써 금속볼(40)과 접속단자(62)를 더 확실하게 접촉시킬 수 있다.
또한 웨이퍼 상의 반도체 장치를 소정의 온도로 가열함으로써 번 인 검사방법으로서 이용할 수도 있다. 단 번 인 검사 등 고온에서의 검사를 할 경우에는 검사판(61)은 열 팽창계수가 반도체 소자와 가까운 유리 기재나 세라믹 기재를 이용하는 것이 바람직하다.
그리고 각 반도체 칩으로 절단한 뒤에 금속배선이나 외부전극 단자를 설치한 상태에서 반도체 장치를 검사해도 된다.
이상 설명한 바와 같이 본 발명의 반도체 장치는 웨이퍼 상태인 반도체 기판 상에도 형성 가능한 구조를 가지며, 소형이고 얇은 반도체 장치이며, 종래와 같이 리드에 의한 전극 접속이 아닌 금속배선층에 의하여 전극과 접속시키기 위한 것이므로, 미세 가공에 적합하고 핀이 많은 경우에도 대응 할 수 있는 반도체 장치이다. 뿐만 아니라 탄성체층을 바탕으로 하여 그 위에 외부전극과 일체화된 금속배선층이 형성되어 있으므로 금속배선층의 단선을 방지하고 외부전극의 열 응력을 완충시킬 수 있으며, 기판 실장시 접합의 신뢰성을 향상시킬 수 있다.
또 제조방법에 있어서는 반도체 기판 상에 탄성체층을 형성함으로써 유연성 시트를 생략할 수 있으므로 제조원가를 낮출 수 있으며, 미세한 배선도 형성이 가능하며, 본 반도체 기판을 모기판에 실장 후의 납땜 접합부에 부가되는 열 스트레스를 완화시킬 수 있어 더 낮은 제조원가로 고성능의 소형 반도체 장치를 형성할 수 있다.
본 발명의 반도체 장치 및 그 제조방법은 각종 트랜지스터에 의하여 형성되는 반도체 집적회로를 이용한 전자기기 전반에 적용할 수 있다.

Claims (17)

  1. 반도체 소자가 배설된 반도체 기판과,
    상기 반도체 기판의 주면 상에 배열되고 상기 반도체 소자에 전기적으로 접속되는 소자전극과,
    상기 반도체 기판의 주면 상에 형성되고 절연성 탄성 재료로 이루어지는 탄성체층과,
    적어도 상기 반도체 기판 상의 상기 소자전극을 노출시키도록 상기 탄성체층을 부분적으로 제거하여 형성된 개구부와,
    상기 소자전극 상에서 상기 탄성체층 상에 걸쳐 연속적으로 형성된 금속배선층과,
    상기 금속배선층의 일부로서 상기 탄성체층 상에 설치되고 외부 기기와 전기적으로 접속하기 위한 외부전극을 구비하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 반도체 기판은 웨이퍼 상태인 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 반도체 기판은 웨이퍼에서 절단된 칩 상태인 것을 특징으로 하는 반도체 장치.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 탄성체층 중 상기 개구부 부근의 단부 단면 형상은 반도체 기판의 표면에 대하여 경사진 쐐기형인 것을 특징으로 하는 반도체 장치.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 탄성체층 중 상기 개구부 부근의 단부 단면 형상은 예각 부분이 깎인 형상인 것을 특징으로 하는 반도체 장치.
  6. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 금속배선층을 피복하도록 형성되고 도전성 재료를 거부하는 특성을 갖는 보호막과,
    상기 보호막을 관통하여 상기 금속배선층의 상기 외부전극의 적어도 일부를 노출시키는 개구를 추가로 구비하고,
    상기 외부전극 단자는 상기 개구 내에 노출된 상기 외부전극의 적어도 일부 상에 설치되는 것을 특징으로 하는 반도체 장치.
  7. 제 1항 또는 제 6항에 있어서,
    상기 외부전극 단자는 상기 외부전극에 접하도록 설치된 금속볼에 의하여 구성되는 것을 특징으로 하는 반도체 장치.
  8. 제 1항 또는 제 6항에 있어서,
    상기 외부전극 단자는 상기 외부전극에 접하도록 설치된 도전성 돌기로 이루어지는 것을 특징으로 하는 반도체 장치.
  9. 제 6항에 있어서,
    상기 보호막의 개구 내에 노출된 상기 외부전극의 적어도 일부가 상기 외부전극 단자로서도 기능하는 것을 특징으로 하는 반도체 장치.
  10. 제 1항 내지 제 9항 중 어느 한 항에 있어서,
    상기 반도체 기판 상에 상기 소자전극의 위쪽을 개구시켜 형성되고 반도체 소자를 보호하기 위한 보호 절연막을 추가로 구비하고,
    상기 탄성체층은 상기 보호 절연막 상에 형성되는 것을 특징으로 하는 반도체 장치.
  11. 반도체 소자와 이 반도체 소자에 전기적으로 접속되는 소자전극을 갖는 반도체 기판 상에 절연성 재료로 구성되는 탄성체층을 형성하는 제 1 공정과,
    상기 탄성체층 중 상기 소자 전극의 위쪽에 위치하는 영역을 선택적으로 제거하여 상기 소자전극을 노출시키는 개구부를 형성하는 제 2 공정과,
    상기 탄성체층 및 그 개구부가 형성된 기판 상에, 상기 개구부에 노출된 소자전극 위로부터 상기 탄성체층에 걸쳐 일부가 외부 기기와의 전기적 접속을 하기 위한 외부전극으로서 기능하는 금속배선층을 형성하는 제 3 공정을 구비하는 반도체 장치의 제조방법.
  12. 제 11항에 있어서,
    상기 제 1∼제 3 공정은 웨이퍼 상태인 채의 반도체 기판을 이용하여 실시되며,
    상기 제 3 공정 후에 상기 웨이퍼를 반도체 칩별로 분리하는 공정을 추가로 구비하는 것을 특징으로 하는 반도체 장치.
  13. 제 11항에 있어서,
    상기 제 1 공정 전에 웨이퍼를 반도체 칩별로 절단시키는 공정을 추가로 구비하며,
    상기 제 1∼제 3 공정은 칩 상태의 반도체 기판을 이용하여 실시되는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제 11항 내지 제 13항 어느 한 항에 있어서,
    상기 제 2 공정에서는 상기 탄성체층 중 상기 개구부 부근의 단부 단면 형상을 반도체 기판 표면에 대하여 경사진 쐐기형으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제 11항 내지 제 14항 중 어느 한 항에 있어서,
    상기 제 3 공정 후에, 상기 외부전극의 적어도 일부를 제외한 상기 금속배선층을 피복하는 보호막을 형성하는 공정을 추가로 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제 11항 또는 제 15항에 있어서,
    상기 금속배선층의 상기 외부전극 상에 금속볼을 탑재하는 공정을 추가로 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제 11항 내지 제 16항 중 어느 한 항에 있어서,
    상기 제 3 공정 후, 상기 외부전극에 전기적으로 접속 가능한 단자를 갖는 검사판을 상기 반도체 기판 상에 설치하여 상기 반도체 장치를 검사하는 공정을 추가로 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
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