KR102387541B1 - 반도체 칩, 및 이를 포함하는 플립 칩 패키지와 웨이퍼 레벨 패키지 - Google Patents

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Abstract

반도체 칩은 반도체 기판, 제 1 및 제 2 중앙 패드들, 제 1 및 제 2 주변 패드들, 제 1 패드 라인 및 제 2 패드 라인을 포함할 수 있다. 상기 반도체 기판은 액티브 면을 가질 수 있다. 상기 제 1 및 제 2 중앙 패드들은 상기 액티브 면의 중앙부에 배열될 수 있다. 상기 제 1 및 제 2 주변 패드들은 상기 액티브 면의 가장자리에 배열될 수 있다. 상기 제 1 패드 라인은 상기 제 1 중앙 패드와 상기 제 1 주변 패드를 연결할 수 있다. 상기 제 2 패드 라인은 상기 제 2 중앙 패드와 상기 제 2 주변 패드를 연결할 수 있다. 그러므로, 제 1 및 제 2 중앙 패드뿐만 아니라 제 1 및 제 2 주변 패드들도 플립 칩 본딩용이나 재배선층 연결용으로 사용될 수 되어, 반도체 칩은 패드 배열에 대한 변경없이도 플립 칩 패키지, 웨이퍼 레벨 패키지, 팬-아웃 웨이퍼 레벨 패키지 등으로 용이하게 구현될 수 있다.

Description

반도체 칩, 및 이를 포함하는 플립 칩 패키지와 웨이퍼 레벨 패키지{SEMICONDUCTOR CHIP, AND FLIP CHIP PACKAGE AND WAFER LEVEL PACKAGE INCLUDING THE SAME}
본 발명은 반도체 칩, 및 이를 포함하는 플립 칩 패키지와 웨이퍼 레벨 패키지에 관한 것으로서, 보다 구체적으로는 반도체 칩의 패드 배열, 및 이러한 반도체 칩을 포함하는 플립 칩 패키지과 웨이퍼 레벨 패키지에 관한 것이다.
일반적으로, 반도체 칩은 반도체 칩의 주변 영역에 배치된 주변 패드들, 및 반도체 칩의 중앙부에 배치된 중앙 패드들을 포함할 수 있다. 주변 패드들은 입출력 및 테스트 패드를 포함할 수 있다. 중앙 패드들은 신호 패드들을 포함할 수 있다.
관련 기술들에 따르면, 주변 패드들은 패키지 테스트용이나 와이어 본딩용으로만 사용될 수 있다. 중앙 패드들은 플립 칩 패키지 제조를 위한 본딩용이나 웨이퍼 레벨 패키지 제조를 위한 재배선층 연결용으로 사용될 수 있다. 따라서, 주변 패드들은 플립 칩 본딩용이나 재배선층 연결용으로는 사용되지 않을 수 있다. 이로 인하여, 중앙 패드들만으로는 도전성 범프들 간의 미세한 피치에 대응할 수 없다. 결과적으로, 이러한 구조는 플립 칩 패키지의 크기 증가를 초래할 수 있다. 특히, 시스템-인 패키지(System-In Package : SIP)에서, 반도체 칩들과 패키지 기판 사이의 전기적 연결을 위해서, 패키지 기판은 큰 크기를 가질 수가 있다.
본 발명은 중앙 패드뿐만 아니라 주변 패드도 본딩용이나 재배선층 연결용으로 사용할 수 있는 반도체 칩을 제공한다.
또한, 본 발명은 상기된 반도체 칩을 포함하는 플립 칩 패키지를 제공한다.
아울러, 본 발명은 상기된 반도체 칩을 포함하는 웨이퍼 레벨 패키지를 제공한다.
본 발명의 일 견지에 따른 반도체 칩은 반도체 기판, 제 1 및 제 2 중앙 패드들, 제 1 및 제 2 주변 패드들, 제 1 패드 라인 및 제 2 패드 라인을 포함할 수 있다. 상기 반도체 기판은 액티브 면을 가질 수 있다. 상기 제 1 및 제 2 중앙 패드들은 상기 액티브 면의 중앙부에 배열될 수 있다. 상기 제 1 및 제 2 주변 패드들은 상기 액티브 면의 가장자리에 배열될 수 있다. 상기 제 1 패드 라인은 상기 제 1 중앙 패드와 상기 제 1 주변 패드를 연결할 수 있다. 상기 제 2 패드 라인은 상기 제 2 중앙 패드와 상기 제 2 주변 패드를 연결할 수 있다.
예시적인 실시예들에 있어서, 상기 제 1 중앙 패드와 상기 제 2 중앙 패드는 인접하게 배치될 수 있다. 상기 제 1 주변 패드와 상기 제 2 주변 패드는 인접하게 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제 1 주변 패드와 상기 제 2 주변 패드는 상기 반도체 기판의 측면과 평행한 방향을 따라 일렬로 배열될 수 있다.
예시적인 실시예들에 있어서, 상기 제 1 중앙 패드, 상기 제 1 주변 패드 및 상기 제 1 패드 라인은 동일 평면 상에 위치하는 상부면들을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제 2 중앙 패드, 상기 제 2 주변 패드 및 상기 제 2 패드 라인은 동일 평면 상에 위치하는 상부면들을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 칩은 상기 액티브 면 상에 형성되어 상기 제 1 및 제 2 패드 라인들을 덮고, 상기 제 1 및 제 2 중앙 패드들과 상기 제 1 및 제 2 주변 패드들을 노출시키는 개구부들을 갖는 패시베이션막을 더 포함할 수 있다.
본 발명의 다른 견지에 따른 플립 칩 패키지는 반도체 칩, 패키지 기판 및 제 1 및 제 2 도전성 범프들을 포함할 수 있다. 상기 반도체 칩은 액티브 면을 갖는 반도체 기판, 상기 액티브 면의 중앙부에 배열된 제 1 및 제 2 중앙 패드들, 상기 액티브 면의 가장자리에 배열된 제 1 및 제 2 주변 패드들, 상기 제 1 중앙 패드와 상기 제 1 주변 패드를 연결하는 제 1 패드 라인, 및 상기 제 2 중앙 패드와 상기 제 2 주변 패드를 연결하는 제 2 패드 라인을 포함할 수 있다. 상기 패키지 기판은 상기 액티브 면과 대향할 수 있다. 상기 제 1 및 제 도전성 범프들은 상기 반도체 칩과 상기 패키지 기판 사이에 개재되어, 상기 반도체 칩과 상기 패키지 기판을 전기적으로 연결시킬 수 있다.
예시적인 실시예들에 있어서, 상기 제 1 도전성 범프는 상기 제 1 중앙 패드와 상기 패키지 기판 사이에 개재될 수 있다. 상기 제 2 도전성 범프는 상기 제 2 중앙 패드와 상기 패키지 기판 사이에 개재될 수 있다.
예시적인 실시예들에 있어서, 상기 제 1 도전성 범프는 상기 제 1 주변 패드와 상기 패키지 기판 사이에 개재될 수 있다. 상기 제 2 도전성 범프는 상기 제 2 주변 패드와 상기 패키지 기판 사이에 개재될 수 있다.
예시적인 실시예들에 있어서, 상기 제 1 도전성 범프는 상기 제 1 중앙 패드와 상기 패키지 기판 사이에 개재될 수 있다. 상기 제 2 도전성 범프는 상기 제 2 주변 패드와 상기 패키지 기판 사이에 개재될 수 있다.
예시적인 실시예들에 있어서, 상기 플립 칩 패키지는 상기 패키지 기판 상에 형성되어, 상기 반도체 칩을 덮는 몰딩 부재를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 플립 칩 패키지는 상기 반도체 칩 상에 적층되고, 상기 패키지 기판과 전기적으로 연결된 제 2 반도체 칩을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 플립 칩 패키지는 상기 제 2 반도체 칩과 상기 패키지 기판 사이에 연결된 도전성 와이어를 더 포함할 수 있다.
본 발명의 또 다른 견지에 따른 웨이퍼 레벨 패키지는 반도체 칩, 제 1 재배선층, 제 2 재배선층 및 외부접속단자들을 포함할 수 있다. 상기 반도체 칩은 액티브 면을 갖는 반도체 기판, 상기 액티브 면의 중앙부에 배열된 제 1 및 제 2 중앙 패드들, 상기 액티브 면의 가장자리에 배열된 제 1 및 제 2 주변 패드들, 상기 제 1 중앙 패드와 상기 제 1 주변 패드를 연결하는 제 1 패드 라인, 및 상기 제 2 중앙 패드와 상기 제 2 주변 패드를 연결하는 제 2 패드 라인을 포함할 수 있다. 상기 제 1 재배선층은 상기 제 1 중앙 패드와 상기 제 1 주변 패드 중 어느 하나로부터 연장될 수 있다. 상기 제 2 재배선층은 상기 제 2 중앙 패드와 상기 제 2 주변 패드 중 어느 하나로부터 연장될 수 있다. 상기 외부접속단자들은 상기 제 1 및 제 2 재배선층들에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 웨이퍼 레벨 패키지는 상기 액티브 면 상에 형성되고, 상기 제 1 및 제 2 재배선층들을 부분적으로 노출시키는 개구부들을 갖는 절연막 패턴을 더 포함할 수 있다.
이와 같은 본 발명에 따르면, 제 1 중앙 패드와 제 1 주변 패드가 제 1 패드 라인에 의해서 한 쌍으로 연결되고, 제 2 중앙 패드와 제 2 주변 패드가 제 2 패드 라인에 의해서 한 쌍으로 연결될 수 있다. 그러므로, 제 1 및 제 2 중앙 패드뿐만 아니라 제 1 및 제 2 주변 패드들도 플립 칩 본딩용이나 재배선층 연결용으로 사용될 수 있다. 따라서, 도전성 범프들 사이의 피치가 충분히 넓게 확보될 수가 있게 되어, 이러한 구조의 반도체 칩은 패드 배열에 대한 변경없이도 플립 칩 패키지, 웨이퍼 레벨 패키지, 팬-아웃 웨이퍼 레벨 패키지 등으로 용이하게 구현될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩을 나타낸 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ' 선을 따라 나타낸 단면도이다.
도 3은 도 1의 Ⅲ-Ⅲ' 선을 따라 나타낸 단면도이다.
도 4는 본 발명의 다른 실시예에 따라 도 1에 도시된 반도체 칩을 포함하는 플립 칩 패키지를 나타낸 단면도이다.
도 5는 도 4에 도시된 플립 칩 패키지를 나타낸 평면도이다.
도 6은 도 5의 Ⅵ-Ⅵ' 선을 따라 나타낸 단면도이다.
도 7은 도 5의 Ⅶ-Ⅶ' 선을 따라 나타낸 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따라 도 1에 도시된 반도체 칩을 포함하는 플립 칩 패키지를 나타낸 단면도이다.
도 9는 도 8에 도시된 플립 칩 패키지를 나타낸 평면도이다.
도 10은 도 8의 Ⅹ-Ⅹ' 선을 따라 나타낸 단면도이다.
도 11은 도 8의 ⅩⅠ-ⅩⅠ' 선을 따라 나타낸 단면도이다.
도 12는 본 발명의 또 다른 실시예에 따라 도 1에 도시된 반도체 칩을 포함하는 플립 칩 패키지를 나타낸 단면도이다.
도 13은 도 12에 도시된 플립 칩 패키지를 나타낸 평면도이다.
도 14는 도 12의 ⅩⅣ-ⅩⅣ' 선을 따라 나타낸 단면도이다.
도 15는 도 12의 ⅩⅤ-ⅩⅤ' 선을 따라 나타낸 단면도이다.
도 16은 본 발명의 또 다른 실시예에 따라 도 1에 도시된 반도체 칩을 포함하는 웨이퍼 레벨 패키지를 나타낸 평면도이다.
도 17은 도 16의 ⅩⅦ-ⅩⅦ' 선을 따라 나타낸 단면도이다.
도 18은 도 16의 ⅩⅧ-ⅩⅧ' 선을 따라 나타낸 단면도이다.
도 19는 본 발명의 또 다른 실시예에 따른 도 1에 도시된 반도체 칩을 포함하는 시스템 인 패키지를 나타낸 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
반도체 칩
도 1은 본 발명의 일 실시예에 따른 반도체 칩을 나타낸 평면도이고, 도 2는 도 1의 Ⅱ-Ⅱ' 선을 따라 나타낸 단면도이며, 도 3은 도 1의 Ⅲ-Ⅲ' 선을 따라 나타낸 단면도이다.
도 1 내지 도 3을 참조하면, 본 실시예에 따른 반도체 칩(100)은 반도체 기판(110), 복수개의 중앙 패드들, 복수개의 주변 패드들, 패드 라인들 및 패시베이션막(120)을 포함할 수 있다.
중앙 패드들은 N개일 수 있다. 주변 패드들도 N개일 수 있다. 패드 라인들은 N개의 중앙 패드들과 N개의 주변 패드들을 하나씩 연결하여, 중앙 패드들과 주변 패드들을 한 쌍으로 구성시킬 수 있다. 따라서, 패드 라인들도 N개일 수 있다. 본 실시예에서는, 설명의 편의를 위해서, N개의 중앙 패드들 중 인접하게 배치된 제 1 중앙 패드(112)와 제 2 중앙 패드(114), N개의 주변 패드들 중 인접하게 배치된 제 1 주변 패드(116)와 제 2 주변 패드(118), 및 N개의 패드 라인들 중에서 제 1 패드 라인(130)과 제 2 패드 라인(132)에 대해서만 설명한다.
반도체 기판(110)은 회로 구조물들을 포함할 수 있다. 회로 구조물들을 반도체 기판(110)의 내부에 형성될 수 있다. 반도체 기판(110)은 회로 구조물들과 전기적으로 연결된 액티브 면을 가질 수 있다. 도 2 및 도 3에서, 액티브 면은 반도체 기판(110)의 상부면일 수 있다.
제 1 중앙 패드(112)와 제 2 중앙 패드(114)는 반도체 기판(110)의 액티브 면 중앙부에 배열될 수 있다. 제 1 중앙 패드(112)와 제 2 중앙 패드(114)는 인접하게 배치될 수 있다. 따라서, 제 1 중앙 패드(112)와 제 2 중앙 패드(114) 사이에는 다른 패드들이 위치하지 않을 수 있다.
제 1 주변 패드(116)와 제 2 주변 패드(118)는 반도체 기판(110)의 액티브 면 가장자리에 배열될 수 있다. 제 1 주변 패드(116)와 제 2 주변 패드(118)는 인접하게 배치될 수 있다. 따라서, 제 1 주변 패드(116)와 제 2 주변 패드(118) 사이에는 다른 패드들이 위치하지 않을 수 있다. 또한, 제 1 주변 패드(116)와 제 2 주변 패드(118)는 반도체 기판(110)의 측면과 실질적으로 평행한 방향을 따라 일렬로 배열될 수 있다.
제 1 패드 라인(130)은 반도체 기판(110)의 액티브 면에 배치될 수 있다. 제 1 패드 라인(130)은 제 1 중앙 패드(112)와 제 1 주변 패드(116)를 전기적으로 연결시킬 수 있다. 따라서, 제 1 중앙 패드(112)와 제 1 주변 패드(116)는 제 1 패드 라인(130)에 의해서 한 쌍의 전기적 연결 구조를 가질 수 있다.
제 1 패드 라인(130)은 제 1 중앙 패드(112)와 제 1 주변 패드(116)를 형성하는 공정에 의해서 형성될 수 있다. 예를 들어서, 금속막을 반도체 기판(110)의 액티브 면에 형성한 후, 금속막을 패터닝하여 제 1 중앙 패드(112), 제 1 주변 패드(116) 및 제 1 패드 라인(130)을 동시에 형성할 수 있다. 따라서, 제 1 중앙 패드(112), 제 1 주변 패드(116) 및 제 1 패드 라인(130)은 실질적으로 동일한 평면 상에 위치하는 상부면들을 가질 수 있다.
다른 실시예로서, 제 1 패드 라인(130)은 제 1 중앙 패드(112)와 제 1 주변 패드(116)를 형성하는 공정과는 별도의 공정에 의해서 형성될 수도 있다. 예를 들어서, 제 1 중앙 패드(112)와 제 1 주변 패드(116)를 반도체 기판(110)의 액티브 면에 형성한 이후, 제 1 패드 라인(130)을 제 1 중앙 패드(112)와 제 1 주변 패드(116) 사이에 형성할 수도 있다. 이러한 경우, 제 1 패드 라인(130)의 상부면은 제 1 중앙 패드(112)와 제 1 주변 패드(116)의 상부면들보다 높거나 또는 낮을 수 있다.
제 2 패드 라인(132)은 반도체 기판(110)의 액티브 면에 배치될 수 있다. 제 2 패드 라인(132)은 제 2 중앙 패드(114)와 제 2 주변 패드(118)를 전기적으로 연결시킬 수 있다. 따라서, 제 2 중앙 패드(114)와 제 2 주변 패드(118)는 제 2 패드 라인(132)에 의해서 한 쌍의 전기적 연결 구조를 가질 수 있다.
제 2 패드 라인(132)은 제 2 중앙 패드(114)와 제 2 주변 패드(118)를 형성하는 공정에 의해서 형성될 수 있다. 예를 들어서, 금속막을 반도체 기판(110)의 액티브 면에 형성한 후, 금속막을 패터닝하여 제 2 중앙 패드(114), 제 2 주변 패드(118) 및 제 2 패드 라인(132)을 동시에 형성할 수 있다. 따라서, 제 2 중앙 패드(114), 제 2 주변 패드(118) 및 제 2 패드 라인(132)은 실질적으로 동일한 평면 상에 위치하는 상부면들을 가질 수 있다. 즉, 제 1 중앙 패드(112), 제 2 중앙 패드(114), 제 1 주변 패드(116), 제 2 주변 패드(118), 제 1 패드 라인(130) 및 제 2 패드 라인(132)은 한 번의 패터닝 공정을 통해서 동시에 형성될 수 있다.
다른 실시예로서, 제 2 패드 라인(132)은 제 2 중앙 패드(114)와 제 2 주변 패드(118)를 형성하는 공정과는 별도의 공정에 의해서 형성될 수도 있다. 예를 들어서, 제 2 중앙 패드(114)와 제 2 주변 패드(118)를 반도체 기판(110)의 액티브 면에 형성한 이후, 제 2 패드 라인(132)을 제 2 중앙 패드(114)와 제 2 주변 패드(118) 사이에 형성할 수도 있다. 이러한 경우, 제 2 패드 라인(132)의 상부면은 제 2 중앙 패드(114)와 제 2 주변 패드(118)의 상부면들보다 높거나 또는 낮을 수 있다.
패시베이션막(120)은 반도체 기판(110)의 액티브 면에 형성될 수 있다. 패시베이션막(120)은 제 1 패드 라인(130)과 제 2 패드 라인(132)을 덮을 수 있다. 패시베이션막(120)은 제 1 중앙 패드(112), 제 2 중앙 패드(114), 제 1 주변 패드(116) 및 제 2 주변 패드(118)를 노출시키는 개구부들을 가질 수 있다.
본 실시예에 따르면, 제 1 중앙 패드(112)와 제 1 주변 패드(116)가 제 1 패드 라인(130)에 의해서 서로 연결되고, 제 2 중앙 패드(114)와 제 2 주변 패드(118)가 제 2 패드 라인(132)에 의해서 서로 연결될 수 있다. 따라서, 제 1 중앙 패드(112)와 제 1 주변 패드(116) 중 어느 하나, 제 2 중앙 패드(114)와 제 2 주변 패드(118) 중 어느 하나를 패키지용 단자로서 선택적으로 사용할 수 있다. 결과적으로, 이러한 패드 배열을 갖는 반도체 칩(100)은 플립 칩 패키지, 웨이퍼 레벨 패키지, 팬-아웃 웨이퍼 레벨 패키지 등 여러 가지 유형의 반도체 패키지들로 용이하게 구현될 수 있다.
플립 칩 패키지
도 4는 본 발명의 다른 실시예에 따라 도 1에 도시된 반도체 칩을 포함하는 플립 칩 패키지를 나타낸 단면도이고, 도 5는 도 4에 도시된 플립 칩 패키지를 나타낸 평면도이며, 도 6은 도 5의 Ⅵ-Ⅵ' 선을 따라 나타낸 단면도이고, 도 7은 도 5의 Ⅶ-Ⅶ' 선을 따라 나타낸 단면도이다.
도 4 내지 도 7을 참조하면, 본 실시예에 따른 플립 칩 패키지(200)는 반도체 칩(100), 패키지 기판(210), 제 1 도전성 범프(140), 제 2 도전성 범프(142), 몰딩 부재(220) 및 외부접속단자(230)들을 포함할 수 있다. 본 실시예의 플립 칩 패키지(200)는 제 1 중앙 패드(112)와 제 2 중앙 패드(114)를 패키지용 단자로 사용할 수 있다. 즉, 제 1 패드 라인(130)에 의해서 서로 연결된 제 1 중앙 패드(112)와 제 1 주변 패드(116) 중 제 1 중앙 패드(112), 제 2 패드 라인(132)에 의해서 서로 연결된 제 2 중앙 패드(114)와 제 2 주변 패드(116) 중 제 2 중앙 패드(114)를 패키지용 단자로 사용할 수 있다.
반도체 칩(100)은 도 1에 도시된 반도체 칩(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
반도체 칩(100)의 액티브 면이 아래를 향할 수 있다. 패키지 기판(210)은 반도체 칩(100)의 하부에 배치될 수 있다. 따라서, 패키지 기판(210)의 상부면이 반도체 칩(100)의 액티브 면과 마주볼 수 있다. 패키지 기판(210)은 회로 패턴(212)을 포함할 수 있다. 회로 패턴(212)은 패키지 기판(210)의 상부면을 통해 노출된 상단, 패키지 기판(210)의 하부면을 통해 노출될 하단을 가질 수 있다.
제 1 도전성 범프(140)는 제 1 중앙 패드(112) 상에 형성될 수 있다. 즉, 제 1 도전성 범프(140)는 제 1 중앙 패드(112)와 회로 패턴(212)의 상단 사이에 개재되어, 제 1 중앙 패드(112)를 회로 패턴(212)에 전기적으로 연결시킬 수 있다.
제 2 도전성 범프(142)는 제 2 중앙 패드(114) 상에 형성될 수 있다. 즉, 제 2 도전성 범프(140)는 제 2 중앙 패드(114)와 회로 패턴(212)의 상단 사이에 개재되어, 제 2 중앙 패드(114)를 회로 패턴(212)에 전기적으로 연결시킬 수 있다.
몰딩 부재(220)는 패키지 기판(210)의 상부면에 형성되어, 반도체 칩(100)을 덮을 수 있다. 몰딩 부재(220)는 외부 환경으로부터 반도체 칩(100)을 보호할 수 있다. 몰딩 부재(220)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함할 수 있다.
외부접속단자(230)들은 패키지 기판(210)의 회로 패턴(212) 하단들에 형성될 수 있다. 외부접속단자(230)들은 솔더 볼을 포함할 수 있다.
도 8은 본 발명의 또 다른 실시예에 따라 도 1에 도시된 반도체 칩을 포함하는 플립 칩 패키지를 나타낸 단면도이고, 도 9는 도 8에 도시된 플립 칩 패키지를 나타낸 평면도이며, 도 10은 도 8의 Ⅹ-Ⅹ' 선을 따라 나타낸 단면도이고, 도 11은 도 8의 ⅩⅠ-ⅩⅠ' 선을 따라 나타낸 단면도이다.
본 실시예의 플립 칩 패키지(200a)는 제 1 및 제 2 도전성 범프의 위치들을 제외하고는 도 4에 도시된 플립 패키지(200)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 8 내지 도 11을 참조하면, 본 실시예의 플립 칩 패키지(200a)는 제 1 주변 패드(116)와 제 2 주변 패드(118)를 패키지용 단자로 사용할 수 있다. 즉, 제 1 패드 라인(130)에 의해서 서로 연결된 제 1 중앙 패드(112)와 제 1 주변 패드(116) 중 제 1 주변 패드(116), 제 2 패드 라인(132)에 의해서 서로 연결된 제 2 중앙 패드(114)와 제 2 주변 패드(116) 중 제 2 주변 패드(118)를 패키지용 단자로 사용할 수 있다.
제 1 도전성 범프(140)는 제 1 주변 패드(116) 상에 형성될 수 있다. 즉, 제 1 도전성 범프(140)는 제 1 주변 패드(116)와 회로 패턴(212)의 상단 사이에 개재되어, 제 1 주변 패드(116)를 회로 패턴(212)에 전기적으로 연결시킬 수 있다.
제 2 도전성 범프(142)는 제 2 주변 패드(118) 상에 형성될 수 있다. 즉, 제 2 도전성 범프(140)는 제 2 주변 패드(118)와 회로 패턴(212)의 상단 사이에 개재되어, 제 2 주변 패드(118)를 회로 패턴(212)에 전기적으로 연결시킬 수 있다.
도 12는 본 발명의 또 다른 실시예에 따라 도 1에 도시된 반도체 칩을 포함하는 플립 칩 패키지를 나타낸 단면도이고, 도 13은 도 12에 도시된 플립 칩 패키지를 나타낸 평면도이며, 도 14는 도 12의 ⅩⅣ-ⅩⅣ' 선을 따라 나타낸 단면도이고, 도 15는 도 12의 ⅩⅤ-ⅩⅤ' 선을 따라 나타낸 단면도이다.
본 실시예의 플립 칩 패키지(200b)는 제 1 및 제 2 도전성 범프의 위치들을 제외하고는 도 4에 도시된 플립 패키지(200)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 12 내지 도 15를 참조하면, 본 실시예의 플립 칩 패키지(200b)는 제 1 주중앙 패드(112)와 제 2 주변 패드(118)를 패키지용 단자로 사용할 수 있다. 즉, 제 1 패드 라인(130)에 의해서 서로 연결된 제 1 중앙 패드(112)와 제 1 주변 패드(116) 중 제 1 중앙 패드(112), 제 2 패드 라인(132)에 의해서 서로 연결된 제 2 중앙 패드(114)와 제 2 주변 패드(116) 중 제 2 주변 패드(118)를 패키지용 단자로 사용할 수 있다. 따라서, 비록 도시되지는 않았지만, 제 3 중앙 패드와 제 3 주변 패드가 제 3 패드 라인에 의해서 서로 연결된 경우, 제 3 중앙 패드가 패키지용 단자로 사용될 수 있다.
제 1 도전성 범프(140)는 제 1 중앙 패드(112) 상에 형성될 수 있다. 즉, 제 1 도전성 범프(140)는 제 1 중앙 패드(112)와 회로 패턴(212)의 상단 사이에 개재되어, 제 1 중앙 패드(112)를 회로 패턴(212)에 전기적으로 연결시킬 수 있다.
제 2 도전성 범프(142)는 제 2 주변 패드(118) 상에 형성될 수 있다. 즉, 제 2 도전성 범프(140)는 제 2 주변 패드(118)와 회로 패턴(212)의 상단 사이에 개재되어, 제 2 주변 패드(118)를 회로 패턴(212)에 전기적으로 연결시킬 수 있다.
이와 같이, 제 1 도전성 범프(140)와 제 2 도전성 범프(142)가 중앙 패드와 주변 패드에 번갈아 형성되므로, 제 1 도전성 범프(140)와 제 2 도전성 범프(142)는 충분히 넓은 피치를 가질 수가 있다. 따라서, 범프 형성 공정의 효율이 향상될 수 있다.
웨이퍼 레벨 패키지
도 16은 본 발명의 또 다른 실시예에 따라 도 1에 도시된 반도체 칩을 포함하는 웨이퍼 레벨 패키지를 나타낸 평면도이고, 도 17은 도 16의 ⅩⅦ-ⅩⅦ' 선을 따라 나타낸 단면도이며, 도 18은 도 16의 ⅩⅧ-ⅩⅧ' 선을 따라 나타낸 단면도이다.
도 16 내지 도 18을 참조하면, 본 실시예에 따른 웨이퍼 레벨 패키지(300)는 반도체 칩(100), 제 1 재배선층(310), 제 2 재배선층(312), 절연막 패턴(320), 제 1 외부접속단자(330) 및 제 2 외부접속단자(332)를 포함할 수 있다.
반도체 칩(100)은 도 1에 도시된 반도체 칩(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
제 1 재배선층(310)은 패시베이션막(120)의 상부면에 형성될 수 있다. 제 1 재배선층(310)은 제 1 중앙 패드(112)에 연결될 수 있다. 다른 실시예로서, 제 1 재배선층(310)은 제 1 주변 패드(116)에 연결될 수도 있다. 즉, 제 1 중앙 패드(112)와 제 1 주변 패드(116)는 제 1 패드 라인(130)에 의해 서로 연결되어 있으므로, 제 1 재배선층(310)은 제 1 중앙 패드(112)와 제 1 주변 패드(116) 중 어느 하나로부터 연장될 수 있다.
제 2 재배선층(312)은 패시베이션막(120)의 상부면에 형성될 수 있다. 제 2 재배선층(312)은 제 2 중앙 패드(114)에 연결될 수 있다. 다른 실시예로서, 제 2 재배선층(312)은 제 2 주변 패드(118)에 연결될 수도 있다. 즉, 제 2 중앙 패드(114)와 제 2 주변 패드(118)는 제 2 패드 라인(132)에 의해 서로 연결되어 있으므로, 제 2 재배선층(312)은 제 2 중앙 패드(114)와 제 2 주변 패드(118) 중 어느 하나로부터 연장될 수 있다.
또한, 제 1 재배선층(310)과 제 2 재배선층(312)을 반도체 칩(100)의 측면을 넘어서는 위치까지 연장시키는 것에 의해서, 팬-아웃 웨이퍼 레벨 패키지를 구현할 수도 있다.
절연막 패턴(320)은 패시베이션막(120)의 상부면에 형성될 수 있다. 절연막 패턴(320)은 제 1 재배선층(310)과 제 2 재배선층(312)의 단부들을 노출시키는 개구부들을 가질 수 있다.
제 1 외부접속단자(330)는 절연막 패턴(320)의 개구부를 통해 노출된 제 1 재배선층(310)에 형성될 수 있다. 제 1 외부접속단자(330)는 솔더 볼을 포함할 수 있다.
제 2 외부접속단자(332)는 절연막 패턴(320)의 개구부를 통해 노출된 제 2 재배선층(312)에 형성될 수 있다. 제 2 외부접속단자(332)는 솔더 볼을 포함할 수 있다.
다른 실시예로서, 웨이퍼 레벨 패키지(300)는 재배선층을 포함하지 않고 재 1 중앙 패드(112)와 제 1 주변 패드(116) 중 어느 하나, 및 제 2 중앙 패드(114)와 제 2 주변 패드(118) 중 어느 하나에 형성된 볼 랜드들을 포함할 수도 있다. 이러한 경우, 제 1 및 제 2 외부접속단자(330, 332)들은 볼 랜드들에 형성될 수 있다.
시스템 인 패키지
도 19는 본 발명의 또 다른 실시예에 따른 도 1에 도시된 반도체 칩을 포함하는 시스템 인 패키지를 나타낸 단면도이다.
본 실시예의 시스템 인 패키지(400)는 제 2 반도체 칩을 더 포함한다는 점을 제외하고는 도 12에 도시된 플립 패키지(200b)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 19를 참조하면, 제 2 반도체 칩(410)은 반도체 칩(100)의 상부면에 적층될 수 있다. 제 2 반도체 칩(410)은 접착층을 매개로 반도체 칩(100)의 상부면에 부착될 수 있다. 제 2 반도체 칩(410)은 제 2 본딩 패드(412)들을 포함할 수 있다. 제 2 본딩 패드(412)들은 제 2 반도체 칩(410)의 상부면 가장자리에 배열될 수 있다. 따라서, 제 2 반도체 칩(410)의 상부면이 제 2 반도체 칩(410)의 액티브 면일 수 있다. 제 2 반도체 칩(410)은 컨트롤 칩을 포함할 수 있다. 다른 실시예로서, 반도체 칩(110)과 제 2 반도체 칩(410) 모두가 메모리 칩을 포함할 수도 있다.
도전성 와이어(420)들은 제 2 반도체 칩(410)과 패키지 기판(210)을 전기적으로 연결시킬 수 있다. 도전성 와이어(420)들 각각은 제 2 반도체 칩(410)의 제 2 본딩 패드(412)에 연결된 상단, 및 상단으로부터 연장되어 패키지 기판(210)의 회로 패턴(212) 상단에 연결된 하단을 포함할 수 있다.
몰딩 부재(430)는 패키지 기판(210)의 상부면에 형성되어, 반도체 칩(100)과 제 2 반도체 칩(410)을 덮을 수 있다. 몰딩 부재(430)는 외부 환경으로부터 반도체 칩(100), 제 2 반도체 칩(410) 및 도전성 와이어(420)들을 보호할 수 있다. 몰딩 부재(430)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함할 수 있다.
다른 실시예로서, 시스템 인 패키지(400)는 도 4의 플립 칩 패키지(200) 또는 도 8의 플립 칩 패키지(200a)를 포함할 수도 있다.
상기와 같은 본 실시예들에 따르면, 제 1 중앙 패드와 제 1 주변 패드가 제 1 패드 라인에 의해서 한 쌍으로 연결되고, 제 2 중앙 패드와 제 2 주변 패드가 제 2 패드 라인에 의해서 한 쌍으로 연결될 수 있다. 그러므로, 제 1 및 제 2 중앙 패드뿐만 아니라 제 1 및 제 2 주변 패드들도 플립 칩 본딩용이나 재배선층 연결용으로 사용될 수 있다. 따라서, 도전성 범프들 사이의 피치가 충분히 넓게 확보될 수가 있게 되어, 이러한 구조의 반도체 칩은 패드 배열에 대한 변경없이도 플립 칩 패키지, 웨이퍼 레벨 패키지, 팬-아웃 웨이퍼 레벨 패키지 등으로 용이하게 구현될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 ; 반도체 칩 110 ; 반도체 기판
112 ; 제 1 중앙 패드 114 ; 제 2 중앙 패드
116 ; 제 1 주변 패드 118 ; 제 2 주변 패드
120 ; 패시베이션막 130 ; 제 1 패드 라인
132 ; 제 2 패드 라인 140 ; 제 1 도전성 범프
142 ; 제 2 도전성 범프 210 ; 패키지 기판
212 ; 회로 패턴 220 ; 몰딩 부재
230 ; 외부접속단자 310 ; 제 1 재배선층
312 ; 제 2 재배선층 320 ; 절연막 패턴
330 ; 제 1 외부접속단자 332 ; 제 2 외부접속단자
410 ; 제 2 반도체 칩 412 ; 제 2 본딩 패드
420 ; 도전성 와이어 430 ; 몰딩 부재

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 액티브 면을 갖는 반도체 기판, 상기 액티브 면의 중앙부에 배열된 제 1 및 제 2 중앙 패드들, 상기 액티브 면의 가장자리에 배열된 제 1 및 제 2 주변 패드들, 상기 제 1 중앙 패드와 상기 제 1 주변 패드를 연결하는 제 1 패드 라인, 및 상기 제 2 중앙 패드와 상기 제 2 주변 패드를 연결하는 제 2 패드 라인을 포함하는 반도체 칩;
    상기 액티브 면과 대향하는 패키지 기판; 및
    상기 반도체 칩과 상기 패키지 기판 사이에 개재되어, 상기 반도체 칩과 상기 패키지 기판을 전기적으로 연결시키는 제 1 및 제 2 도전성 범프들을 포함하는 플립 칩 패키지.
  5. 제 4 항에 있어서, 상기 제 1 도전성 범프는 상기 제 1 중앙 패드와 상기 패키지 기판 사이에 개재되고, 상기 제 2 도전성 범프는 상기 제 2 중앙 패드와 상기 패키지 기판 사이에 개재된 플립 칩 패키지.
  6. 제 4 항에 있어서, 상기 제 1 도전성 범프는 상기 제 1 주변 패드와 상기 패키지 기판 사이에 개재되고, 상기 제 2 도전성 범프는 상기 제 2 주변 패드와 상기 패키지 기판 사이에 개재된 플립 칩 패키지.
  7. 제 4 항에 있어서, 상기 제 1 도전성 범프는 상기 제 1 중앙 패드와 상기 패키지 기판 사이에 개재되고, 상기 제 2 도전성 범프는 상기 제 2 주변 패드와 상기 패키지 기판 사이에 개재된 플립 칩 패키지.
  8. 제 4 항에 있어서, 상기 반도체 칩 상에 적층되고, 상기 패키지 기판과 전기적으로 연결된 제 2 반도체 칩을 더 포함하는 플립 칩 패키지.
  9. 제 8 항에 있어서, 상기 제 2 반도체 칩과 상기 패키지 기판 사이에 연결된 도전성 와이어를 더 포함하는 플립 칩 패키지.
  10. 액티브 면을 갖는 반도체 기판, 상기 액티브 면의 중앙부에 배열된 제 1 및 제 2 중앙 패드들, 상기 액티브 면의 가장자리에 배열된 제 1 및 제 2 주변 패드들, 상기 제 1 중앙 패드와 상기 제 1 주변 패드를 연결하는 제 1 패드 라인, 및 상기 제 2 중앙 패드와 상기 제 2 주변 패드를 연결하는 제 2 패드 라인을 포함하는 반도체 칩;
    상기 제 1 중앙 패드와 상기 제 1 주변 패드 중 어느 하나로부터 연장된 제 1 재배선층;
    상기 제 2 중앙 패드와 상기 제 2 주변 패드 중 어느 하나로부터 연장된 제 2 재배선층; 및
    상기 제 1 및 제 2 재배선층들에 형성된 외부접속단자들을 포함하는 웨이퍼 레벨 패키지.
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