KR19990007467A - 에칭 처리동안 로딩 변화를 감소시키기 위한 방법 - Google Patents

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빌헬름 에핑
지멘스 악티엔게젤샤프트
제프리 엘. 포먼
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Abstract

에칭 처리 준비시, 패턴이 적거나 없는 영역 및 심하게 패턴화된 영역을 가지며, 전체 패턴 밀도가 칩에 걸쳐 거의 동일하도록 패턴이 적거나 없는 영역에 비-동작 패턴을 부가한 반도체 칩.

Description

에칭 처리동안 로딩 변화를 감소시키기 위한 방법
본 발명은 반도체 소자 제조, 특히 에칭 처리 동안 로딩 변화를 감소시키는 방법에 관한 것이다.
현대에 다수의 소자는 단일 다이 또는 칩상에 집적된다. 이들 소자는 칩상에서 다양한 구성으로 배열된다. 상기 소자의 배열은 레이아웃으로 불린다. 통상적으로, 레이아웃은 소자를 가지는 활성 영역 및 소자를 위하여 사용되지 않는 비활성 영역을 포함한다. 예를들어, 메모리 칩은 조밀하게 패키지된 트랜지스터 및 저장 노드(메모리 셀)의 어레이, 느슨하게 패키지된 트랜지스터(지원 회로), 붙박이 퓨즈, 본드 패드 및 그와 같은 종류를 포함한다. 상기 소자는 집적 회로를 형성하기 위하여 전도 라인에 의해 서로 접속된다. 상기와 같이, 전체 칩 레이아웃은 조밀하게 패키지된, 복잡한 소자의 어레이를 가지는 영역, 보다 덜 조밀하게 패키지된 소자를 가지는 영역, 및 소자가 없는 다른 영역을 포함한다. 전기 기능구조에 의해 점유되지 않은 칩상의 영역은 평탄화를 위하여 전기적으로 비활성적이고 패턴화되지 않은 영역으로 채워진다. 그래서 완성된 칩은 몇 개의 영역을 가지며, 그 영역중 몇몇은 다른 영역보다 높은 패턴 조밀성을 가진다. 단일 칩상에서 소자의 크기는 폭넓게 변할 수 있다.
에칭같은 임의의 처리 단계는 집적 회로에서 소자의 수 및 배치가 변화하고 패턴 밀도가 집적 회로의 한 영역으로부터 다른 영역으로 변화할 때, 기판을 가로질러 균일하지 않다. 이런 현상은 로딩 변화로서 잘 알려져 있다. 로딩 변화는 소자를 형성하는 결과적인 지형 및 공간의 크기 변화를 유발한다.
설계 규칙이 예를들어, 0.25 미크론 및 그 이하로 보다 작아질 때, 로딩 변화에 의해 유발된 크기 변화는 더욱 문제가 된다. 칩을 가로지르는 크기의 변화 또는 일반적으로 칩을 가로지르는 라인폭 변화(ACLV)는 칩 성능에 악영향을 미치는 타이밍 제어 문제를 유발한다. 부가적으로, ACLV는 검사 구조 및 탐침 패드가 처리 모니터링을 위하여 배치된 보다 덜 조밀한 커프(Kerf) 영역에 조차 영향을 미친다. 검사 구조 크기의 변화는 칩의 제조 단계를 정확하게 모니터하는 것을 어렵게한다.
로딩 결과로 인한 ACLV는 에칭 단계 동안 주변 지형의 패턴 조밀도 또는 에칭될 층 또는 재료의 패턴 인자에 따른다. 패턴 인자는 패턴화 영역 및 패턴화되지 않은 영역의 비율로서 정의된다. 높은 패턴 밀도의 영역에서 개구부는 보다 이방적으로 에칭되어, 수직 측벽을 가지는 개구부를 형성한다. 낮은 패턴 밀도의 영역에서 에칭이 발생할 때, 에칭이 계속될 때 개구부의 측벽상에 보다 많은 증착물이 형성되고, 생성된 측벽은 일반적으로 보다 가늘어진다. 가늘어진 개구부는 지형의 상부로부터 하부의 지형으로 라인폭 변화를 유발하고, 다른 풋프린트(footprint)를 생성한다. 예를들어, 개구부는 도 1에 도시된 바와같이 에칭의 특정 깊이에서 보다 크거나 작다. 도 1에서, 개구부(10)는 보다 이방적으로 에칭되어, 직선 측벽을 가지며 임의의 에칭 깊이에서 균일한 특정 크기(d1)를 가지는 기판(14)에 대한 개구부를 형성한다.
개구부(20)는 약간 가늘어지게 에칭되어, 상부에서보다 기판(14)에서 보다 작은 직경의 개구부를 유발한다. 그래서 개구부(20)의 크기(d2)는 가변하고, 기판(14)에서 풋프린트 또는 직경은 비록 개구부를 만들기 위하여 사용된 에칭 마스크 개구부의 직경이 동일하다 할지라도, 개구부(10) 및 개구부(20)에서 동일하지 않다. 따라서 에칭된 층에서 개구부의 크기는 기판을 가로질러 변화할 수 있다. 상기 크기 변화는 특정 허용오차를 초과할 수 있어서, 악영향을 미친다.
따라서 본 발명의 목적은 칩을 가로질러 로딩 변화를 감소시킴으로써 칩 성능에 악영향을 미치는 타이밍 제어 문제를 해결하고, 칩의 제조 단계를 명확하게 모니터하는 것이다.
도 1은 기판상의 층에서 종래 기술의 이방적이며 탭퍼(taper)되어 에칭된 개구부 단면도.
도 2는 탭퍼된 측벽 유전층을 가지는 종래 기술 게이트의 단면도.
도 3은 다른 패턴 밀도의 영역을 가지는 칩 또는 다이의 평면도.
도 4는 칩상에서 게이트 전도체의 라인폭 측정값 대 낮고 중간의 패턴화 영역으로부터 고밀도 영역으로의 거리의 그래프.
도 5는 소자 어레이에 대한 접속 라인의 평면도.
도 6은 칩의 전체 패턴 밀도가 대략 동일하도록 부가된 패턴을 가지는 칩의 평면도.
*도면의 주요 부분에 대한 부호의 설명*
10 : 개구부 14 : 기판
30 : 전도 게이트 32 : 직선 측벽
34 : 유전층
당업자는 복잡하고 상이한 패턴의 에칭 동안 칩내에서 로딩 변화가 발생하고 상기 로딩 변화는 설계시 전기적으로 비기능적이거나 더미(dummy) 패턴을 편평한 칩상의 영역 또는 다른 영역보다 덜 조밀하게 패키지된 소자를 가지는 영역에 부가함으로써 제거되거나 감소될 수 있다는 것을 발견하였다. 이들 더미 패턴은 가변하는 측벽 패시베이션 및 다른 로딩 효과를 제거함으로써 칩을 가로질러 패턴 밀도가 균일해지게 하고 에칭이 더 균일해지도록 하는 것외에 소자에 관련하여 어떠한 기능도 가지지 않는다.
본 발명은 에칭 처리 동안 발생하는 로딩 변화를 감소시키는 것에 관한 것이다. 소자 제조시, 절연층, 반도체층, 및 전도층은 기판상에 형성된다. 상기 층들은 지형 및 공간을 형성하기 위하여 패턴화된다. 지형 및 공간은 트랜지스터, 캐패시터 및 레지스터같은 구성요소를 형성하기 위하여 패턴화된다. 이들 구성요소는 집적 회로(IC) 소자를 형성하기 위하여 상호접속된다.
소자는 웨이퍼같은 반도체 기판상에 병렬로 제조된다. 예를들어 웨이퍼는 실리콘을 포함한다. 절연체(SOI)상의 실리콘, 게르마늄 또는 갈륨 비화물같은 다른 반도체 웨이퍼도 사용할 수 있다. 일단 소자가 완성되면, 웨이퍼는 IC를 포함하는 각각의 칩으로 다이싱된다. 본 발명의 논의를 간략화하기 위하여, 하나의 IC 배경에서 논의된다.
본 발명에 따라, 에칭은 예를들어, 실리콘, 폴리실리콘, 또는 실리콘 산화물같은 유전체 층을 포함하는 재료를 플라즈마 에칭함으로써 일반적으로 행해진다. 현상되거나 패턴화된 포토레지스트층은 에칭 처리를 위하여 마스크로서 사용한다. 포토레지스트층의 개구부는 목표된 플라즈마 선구 에칭 가스에 의해 에칭되고, 노출되지 않은 영역은 마스크에 의해 에칭 가스로부터 보호된다.
에칭 가스는 목표된 개구부의 프로파일에 따라 선택된다. 만약 직선의 벽을 가진 개구부가 목표되면, 에칭 가스는 이방적으로 에칭하도록 선택된다. 만약 가늘어지는 개구부가 목표되면, 에칭 가스는 개구부의 측벽상에 중합체같은 재료 또는 산화물 또는 질화물 및 그와 동종의 화합물을 증착하는 동안 에칭하도록 선택된다. 집적 회로의 제조동안, 다양한 에칭 단계가 수행된다. 상기 에칭 단계는 다양한 종래 에천트를 사용하여 금속, 실리콘, 실리사이드, 실리콘 산화물, 실리콘 질화물 및 그와 동종을 에칭하는 단계를 포함한다.
예를들어, 트랜지스터 게이트는 실리사이드 또는 폴리실리콘같은 전도 재료층을 증착하고, 마스크층을 통한 에칭에 의해 게이트를 형성하는 단계에 의해 만들어진다. 일반적으로 게이트는 이방성 에칭을 요구하는 직선 측벽을 가지도록 목표된다. 형성된 게이트는 게이트상에 유전층을 증착함으로써 추가 처리에 대해 보호된다. 이런 유전층은 가늘어지는 측벽층을 형성하기 위하여 에칭된다. 이들 측벽층은 게이트의 어느 한측벽상 기판(14)을 이온 주입같은 다른 처리 단계에서의 손상으로부터 보호한다. 상기 경우에, 에칭 가스는 게이트 측벽을 따라 가늘어지는 프로파일을 제공하기 위하여 선택된다. 통상적인 종래 게이트는 도 2에 도시되고, 여기서 전도 게이트(30)는 가늘어지는 유전층(34)으로 커버되는 직선 측벽(32)을 가진다.
알루미늄같은 전도 재료를 사용하여 충전되는 개구부가 유전층에 의해 분리된 소자의 층 사이에 만들어질 때, 보다 가늘어지는 프로파일은 목표되어 개구부는 상부에서 보다 개구부의 하부에서 보다 가늘다. 이것은 개구부가 완전하게 충전되기 전에 개구부의 상부를 밀봉하지 않고 전도 재료에 의한 보다 쉬운 충전을 허용한다. 그래서 에칭동안 측벽이 유전체 또는 중합체 재료로 코팅되도록 에천트가 선택된다. 유전체 또는 중합체 재료를 사용하여 측벽을 코팅하는 것은 패시베이션으로서 알려졌다. 에칭 처리시, 보다 많은 재료가 가늘어지는 측벽을 형성하기 위하여 에칭된 측벽상에 증착된다. 상기와 같이, 측벽의 패시베이션은 구조의 기울기 및 바닥 또는 하부의 개구부 크기에 영향을 준다. 보다 많은 패시베이션은 바닥에서 보다 작은 크기를 가지는 보다 얕은 측벽을 가지는 구조를 유발한다. 역으로, 보다 적은 패시베이션은 바닥에서 보다 큰 크기를 가지는 보다 깊은 측벽을 가진 구조를 유발한다.
개구부의 하부에서 균일한 크기를 가지는 개구부를 얻기 위하여, 모든 개구부의 크기가 실질적으로 칩을 가로질러 동일하고, 그래서 집적 회로내에서 개선된 전체 라인폭 제어가 제공되도록, 에천트는 측벽상에 동일한 양의 재료를 증착하여야 한다. 개구부의 크기가 보다 작을 때, 로딩 변화로 인한 측벽 패시베이션의 변화는 개구부의 크기 및 모양과 소자의 동작에 크게 영향을 미친다. 하부에서 개구부의 크기는 칩을 가로질러 동일하여야 한다. 그러나, 만약 로딩 변화로 인해 개구부의 측벽상에 증착된 재료의 양이 칩을 가로질러 동일하지 않으면, 트렌치의 하부에서 크기의 변화는 도 1에서 점선에 의해 도시된 바와같이 발생한다. 상기에 논의된 바와같은 크기의 변화는 제조 생산량에 반대로 영향을 준다.
본 발명에 따라, 로딩 변화는 주어진 에칭 처리동안 칩을 가로질러 보다 균일한 패턴 인자를 만들음으로써 크기 변화를 피하도록 감소되거나 제거된다. 상기된 바와같이, 패턴 인자는 관심있는 영역상에서 패턴화된 영역 대 패턴화되지 않은 영역의 비율이다. 칩을 가로질러 보다 일정한 패턴 밀도를 만드는 것은 에칭 동안 로딩 변화를 감소시켜 칩을 가로질러 보다 균일한 패턴 밀도 인자를 유발한다. 이것은 칩을 가로질러 보다 균일한 크기 및 보다 가늘어진 에칭 개구부를 형성한다.
본 발명에 따라, 보다 균일한 패턴 인자는 로딩 변화를 감소시키기 위하여 칩을 가로질러 제공된다. 일실시예에서, 패턴은 낮은 패턴 밀도 영역의 에칭 마스크에 제공되고 및/또는 칩을 가로질러 보다 균일한 패턴 밀도를 달성하기 위하여 높은 패턴 밀도 영역에 블록커(blocker)를 제공한다.
도시하기 위하여, 높게 패턴화된 영역은 에칭될 보다 큰 양의 노출 영역을 포함하여, 에칭 로드를 증가시킨다. 역으로, 패턴화되지 않거나 덜 패턴화된 영역에서, 보다 작은 기판 표면이 에칭을 위하여 노출된다. 상기 영역에서, 에칭 로드는 높게 패턴화된 영역과 비교하여 보다 낮다. 그러나, 높게 패턴화된 영역의 에칭 마스크에 블록커를 제공하는 것은 노출된 기판 표면 양을 감소시켜, 에칭 로드를 감소시킨다. 다른 한편, 패턴화되지 않았거나 덜 패턴화된 영역의 에칭 마스크에 패턴을 제공하는 것은 에칭 로드를 증가시킨다. 양쪽중 하나 또는 양쪽의 조합 어느 것을 행함으로써, 칩상의 패턴 인자는 보다 균일하게 된다. 결과적으로, 보다 균일한 로딩은 에칭 처리동안 보다 균일한 라인폭을 생성하도록 발생한다.
패턴 또는 블록커는 다양한 크기, 모양, 또는 구조를 가진다. 그러나, 물론패턴 또는 블록커를 제공할 때 설계자에 의해 제공되는 융통성은 설계 및 처리 파라미터에 의해 제한된다. 예를들어, 설계자는 온-피치(on-pitch) 또는 피치 제한 요구를 가지는 조밀하게 패키지된 활성 영역을 포함하는 영역에서 보다 많은 융통성을 가지지 않는다. 온-피치 또는 제한된 피치는 지형을 분리하는 공간이 최소 지형 크기(F)와 대략적으로 같다는 것을 의미한다. 이들 영역에서, 설계 규칙은 보다 엄중하고, 패턴 또는 블록커를 삽입하기 위한 융통성이 거의 없거나 없다. 그러나, 지형 사이의 간격은 덜 조밀하게 패키지되거나 오프-피치된 지역에서 보다 느슨하고, 칩을 가로질러 보다 일정한 패턴 인자를 생성하기 위하여 패턴 또는 블록커를 주입하는데 설계자에게 보다 많은 융통성을 제공한다.
일실시예에서, 칩을 가로질러 패턴 밀도 또는 패턴 인자는 칩내의 전기 기능 구조에 의해 형성된 가장 높은 패턴 밀도와 실질적으로 동일하다. 통상적으로 칩을 가로질러 패턴 밀도를 동일하게 하는 것은 온-피치 지역 또는 가장 조밀하게 패키지된 전기 기능 구조를 포함하는 지역의 패턴 밀도를 결정하도록 칩의 레이아웃을 시험하는 것을 포함한다. 상기 지역은 설계자에게 최소한의 융통성을 제공한다. 메모리 소자에서, 전기 기능 구조에 의해 형성된 가장 높은 밀도를 가지는 지역은 통상적으로 약 40-50%의 패턴 밀도를 포함하는 어레이 지역이다. 그러나, 가장 조밀하게 패키지된 전기 기능 구조를 가지는 지역에서 패턴 밀도는 IC의 다른 형태와 다르다.
일단 가장 조밀하게 패키지된 영역의 패턴 밀도가 결정되면, 패턴은 가장 조밀하게 패키지된 영역과 동일한 패턴 인자를 생성하기 위하여 보다 덜 조밀하게 패키지된 영역의 나머지 부분에 제공된다. 비-전기적 기능 구조에 의해 형성된 보다 높은 패턴 밀도를 가지는 영역에서, 블록커는 가장 높게 조밀하게 패키지된 전기 기능 영역과 같은 패턴 밀도를 형성하기 위하여 그 내부 패턴 밀도를 감소시키도록 제공된다. 기판을 가로질러 동일한 전체 패턴 밀도를 만듬으로써, 에칭 로딩은 칩을 가로질러 보다 균일하다. 결과적으로, 개구부의 측벽 패시베이션 및 크기는 칩을 가로질러 보다 일정하고, 개선된 라인폭 제어를 유도한다.
도 3은 다이나믹 랜덤 액세스 메모리(DRAM) 칩에 대한 부분 설계 레이아웃의 평면도이다. 싱크로노스 DRAM(DRAM), 스태틱 RAM(SRAM), 또는 리드 온리 메로리(ROM)같은 다른 메모리 칩이 사용될 수 있다. 또한 특수 응용 IC(ASIC) 또는 다른 IC 칩을 포함하는 논리 칩은 사용될 수 있다.
도시된 바와같이, 메모리 칩은 3개의 다른 형태의 영역 또는 지역을 포함한다. 영역(A)은 칩의 온-피치 또는 피치-제한 지역이다. 결과적으로, 영역(A)은 가장 높은 패턴 밀도를 포함한다. 통상적으로, 영역(A)은 메모리 셀의 어레이를 포함한다. 칩의 영역(B)은 영역(A)보다 작은 패턴 밀도를 가지는 오프-피치 지역이다. 오프-피치 지역은 통상적으로 DRAM 칩의 지지 회로를 포함한다. 영역(C)은 조밀하지 않은 칩의 패턴화된 지역이다. 통상적으로, 이 지역은 커프(kerf)로 불린다. DRAM 칩에 대하여, 영역(A)의 패턴 인자는 약 50%이고, 영역(B)은 약 20-30%이고 영역(C)은 약 5-10%이다.
본 발명의 실시예에 따라, 패턴은 패턴 인자를 증가시키기 위하여 영역(B 및 C)에 제공된다. 일실시예에서, 패턴은 칩을 가로질러 보다 균질화된 패턴 밀도 또는 패턴 인자를 유발하기 위하여 보다 덜 조밀하게 패턴화된 영역(B 및 C)의 패턴 밀도를 증가시킨다.
패턴 밀도는 리소그래픽 에칭 마스크에 부가적인 패턴을 제공함으로써 각각의 영역에서 증가된다. 부가적인 패턴은 만약 그것이 설계 및 처리 파라미터에 제공되면, 다양한 모양, 크기, 구조를 가질 수 있다. 예를들어, 패턴에 의해 형성된 지형은 평탄화 기구로서 사용하는 동안 전기적으로 분리되고 어떤 전기적 기능을 가지지 않는다(즉, 개구부는 그것들이 작동 소자에 접속하지 않거나 어떤 소자의 성능에 영향을 미치지 않도록 만들어진다).
에칭 처리를 도시하기 위하여, 마스크는 목표된 패턴을 가지는 웨이퍼의 표면상 레지스트 층을 노출시키기 위하여 사용된다. 레지스트 층은 양 또는 음중 어느 레지스트층이 사용되는지에 따라, 노출되거나 노출되지 않은 영역중 어느 하나를 제거하기 위하여 현상된다. 레지스트 마스크에 의해 보호되지 않은 웨이퍼 부분은 예를들어 반응 이온 에칭(RIE)에 의해 에칭된다. 다른 에칭 처리는 또한 사용할 수 있다. 칩을 가로질러 여러 영역에서 에칭될 재료의 양이 보다 균일하기 때문에, 로딩 변화가 감소된다. 결과적으로, ACLV는 감소되어, 칩을 가로질러 보다 균일한 라인폭을 형성한다. 그래서, 본 발명의 목적은 포토레지스트 마스크의 패턴 밀도를 칩을 가로질러 균일한 레벨로 만드는 것이다.
예를들어, DRAM 칩의 제조시 게이트 전도체의 형성은 웨이퍼의 표면에 걸쳐 폴리실리콘(폴리)의 블랭킷층을 증착시키는 것을 포함한다. 폴리상에 형성된 실리사이드층을 포함하는 폴리사이드같은 다른 층은 게이트 전도체를 형성하는데 유용하다. 통상적으로, 질화물층은 보더리스(boarderlesss) 접촉 방법을 위하여 에칭 정지부로서 사용하기 위하여 폴리상에 형성된다. 일단 게이트 전도체의 다양한 층이 형성되면, 레지스트 층은 그 위에 형성된다. 레지스트 층은 패턴화되고, 게이트 전도체층 부분을 선택적으로 노출시킨다.
어레이 영역에서, 레지스트의 패턴 밀도는 에칭에 의해 형성될 게이트 전도체 층의 어레이 워드라인 때문에 높다. 그러나, 지지 영역 또는 커프같은 비 어레이 영역의 패턴 밀도는 보다 작은 패턴 밀도를 가진다. 칩을 가로질러 패턴 밀도의 균일성을 증가시키기 위하여, 패턴이 지지 및 커프 지역에 제공된다. 결과적으로, 패턴 구조는 로딩 변화를 감소시키기 위하여 다른 패턴화되지 않은 영역에 제공된다. 부가적인 패턴은 워드라인의 게이트 전도체같은 활성 또는 기능 지형로부터 전기적으로 절연된다. 불활성 폴리 구조의 형성은 로딩 변화를 감소시키고; 그래서 예를들어 능동 게이트 전도체 또는 워드 라인의 보다 균일한 라인폭을 형성한다.
도 4는 높은 밀도 영역의 측정된 값 마이너스 설계값(나노미터) 대 오픈 영역(정사각형) 또는 중간 밀도 영역(원)으로부터의 거리의 그래프이다. 상기 그래프는 도 3에 도시된 바와같이 종래 DRAM 레이아웃에서 라인폭상 게이트 전도체 레벨에 대한 패턴 인자의 영향을 도시한다. 기판상의 오픈 영역에 인접한 라인은 도 4에 도시된 바와같이 라인이 오픈 영역으로부터 얼마나 멀리 떨어져 있는가에 따라 라인폭의 넓은 변화를 가진다. 평균화된 라인(1)에 의해 도시된 바와같이, 라인폭은 도 3의 B로 도시된 오픈 영역에 인접하여 약 +13㎚으로부터, -10㎚으로 변화되고 거리는 개방 영역으로부터 약 5000 미크론 커버된다.
평균화된 라인 2에 의해 도시된 바와같이, 측정된 라인폭은 약 10 ㎚이고, 약 -10㎚로 감소되지만 커버된 거리는 중간 밀도 영역 A으로부터 약 2000 미크론이다. 그래서 라인폭 변화는 전체 패터닝 인자가 없는 것으로부터 약 40% 또는 보다 높은 패터닝 인자 사이에서 변화할 때 약 20㎚이다.
기판은 목표된 포토레지스트 패턴을 형성하기 위하여 노출되고, 현상되며, 집적 회로의 전체 패턴 밀도가 약 40-50%이도록 본 발명에 따라 제공된 패턴을 포함한다. 도 5에 도시된 바와같이 라인 어레이를 에칭한 후 라인폭은 화살표에 의해 도시된 바와같이 측정된다.
상기된 바와같이, 당업자는 칩을 가로질러 여러 위치에서 라인이 에칭될 때 약 20㎚의 라인폭 변화를 기대한다.
라인폭은 도 6에 도시된 바와같이 어레이를 따라 다양한 위치에서 높은 밀도 어레이중 4개의 로우가 측정된다. 측정 결과는 테이블 1에 제공되고, 여기에서 위치(1-6)는 어레이를 따른 위치와 일치한다. 도 4로부터 얻어진 정보를 바탕으로, 당업자는 상기 로우가 덜 조밀하게 패턴화된 영역에 인접하기 때문에 위치(1-6)의 상부 및 하부 로우가 중심 로우보다 큰 라인폭을 가지며, 상기 로우가 더 조밀하게 패턴화된 영역에 인접한 라인의 로우에 인접하기 때문에 중간 로우가 보다 작은 라인폭을 가진다는 것을 기대한다.
그러나, 테이블 I의 데이터로부터 도시된 바와같이, 부가된 패터닝은 라인폭 변화를 감소시키고, 덜 조밀하게 패턴화된 영역과 비교하여 더 조밀하게 패턴화된 영역에 인접한 에칭된 라인폭 사이의 차이를 한정하지 않는다. 테이블에서, Dev.는 편차를 나타낸다.
테이블 I
포인트 1 편차 포인트 2 편차 포인트 3 편차
로우 1 390 2.75 389 2.0 392 2.00
로우 2 389 1.75 389 2.0 392 2.00
로우 3 390 2.75 391 4.0 390 -
로우 4 381 5.25 379 8.0 386 4.00
AVG. 편차 AV. 편차 AV. 편차
387 253.13 387 4.0 390 2.00
포인트 4 편차 포인트 5 편차 포인트 6 편차
로우 1 391 2.00 386 2.5 393 0.25
로우 2 383 6.00 389 0.5 392 0.75
로우 3 394 5.00 391 2.5 394 1.25
로우 4 388 1.00 388 0.5 392 0.75
AV. 편차 AV. 편차 AV. 편차
389 3.50 388.5 388.5 392.8 0.75
그래서 라인폭은 다른 패턴 밀도의 영역이 집적 회로에 존재할 때, 약 20 ㎚ 변화하고, 전체 패턴 밀도가 동일하도록 추가의 패턴이 제공될 때, 라인폭은 거의 변화하지 않거나, 약 3-5㎚ 또는 그 이하로 변화한다.
본 발명은 임의의 에칭 단계전에 수행되고, 에칭 단계가 가늘어지는 개구부를 갖도록 수행될 때 특히 중요하다. 에칭 마스크는 포토레지스트가 노출되고 현상된후, 증착된 층이 제거되는 경우 포토레지스트의 개구부가 형성되도록 만들어진다. 예를들어, 만약 알루미늄층이 목표된 전도 라인을 제외하고 알루미늄을 제거하기 위하여 에칭되면, 포토레지스트는 알루미늄이 제거되도록 남아있고 개방된 알루미늄을 커버한다. 그러나, 본 발명에 따라 전체 칩을 가로지르는 전체 패턴은 고려된다. 만약 패턴화되지 않은 영역이 크다면, 추가의 패턴은 전체 패턴 밀도가 칩을 가로질러 대략적으로 동일하도록 포토마스크에 제공된다. 그래서 더미 패턴은 약간 또는 패턴이 없는 영역에 형성된다.
본 발명은 어떤 실시예의 형태로 기술되었지만, 상기와 같이 제한되지 않는다. 본 발명은 더미 지형의 모양 및 위치, 및 집적 회로를 가로질러 전체 패턴 밀도가 변화될 수 있다. 본 발명은 첨부된 청구범위의 범위에 의해 제한된다.
본 발명의 방법에 따라 칩을 가로질러 로딩 변화를 감소시킴으로써 칩 성능에 악영향을 미치는 타이밍 제어 문제를 해결하고, 칩의 제조 단계를 명확하게 모니터하게 한다.

Claims (1)

  1. DRAM 칩을 제조하기 위한 방법에 있어서,
    가장 조밀하게 패키지된 전기 기능 소자를 가지는 칩 내부 지역의 패턴 밀도를 결정하는 단계; 및
    가장 조밀하게 패키지된 전기 기능 소자의 패턴 밀도보다 작은 패턴 밀도를 가지는 칩의 영역에 패턴을 부가하는 단계; 및/또는
    비전기 기능 소자로 인한 보다 높은 밀도를 가지는 지역에 블록커를 부가하는 단계를 포함하고, 상기 블록커 및 패턴을 부가하는 것은 에칭 동안 칩을 가로질러 라인폭을 보다 균일하게 하도록 칩을 가로질러 보다 일정한 패턴 밀도를 유발하는 것을 특징으로 하는 방법.
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