KR100310542B1 - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 셀부의 캐패시터로 인한 단차를 완화시키기 위하여 주변회로부에 PSG 절연막을 형성하되, 상기 PSG 절연막 형성공정전에 주변회로부에 일종의 콘택패드를 형성하고 후속공정으로 상기 콘택패드에 접속되는 금속배선을 형성함으로써 콘택깊이를 감소시켜 전도성이 좋으나 단차피복비가 나쁜 알루미늄으로 금속배선을 형성할 수 있어 반도체소자의 동작특성을 향상시키고 후속공정을 용이하게 실시할 수 있도록 하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 제조방법

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 DRAM 의 경우 메모리 셀 ( memory cell ) 과 주변회로지역 간의 단차를 최소화하며 금속콘택의 깊이를 얕게 형성하게 함으로써 금속 콘택공정시 기판의 손상으로 인해 발생하는 누설전류를 방지하는 동시에 금속배선의 선저항을 감소시켜 전류를 빨리 흘릴수 있는 알루미늄으로 금속배선을 형성할 수 있도록 하는 기술에 관한 것이다.

DRAM 반도체 소자 제조시 셀부와 주변회로부 간에는 캐패시터에 기인한 단차가 존재한다.

반도체 소자의 집적도를 증가시켜 주기 위하여 cell뿐만 아니라 주변회로가 차지하는 면적을 최대한 줄여주는 것이 주어진 웨이퍼의 면적에서 최대로 많은 디바이스를 만들 수 있다. 이를 위하여 셀부와 주변회로부 사이에 존재하는 면적 또한 최대한 줄이고 있다.

그래서 원하는 캐패시터의 면적을 확보하기 위해서는 캐패시터의 높이를 최대한 높여주어야 한다. 그러나 캐패시터의 높이가 높아지면 셀부와 주변회로 지역간의 단차가 더 커지게 되고 그러면 후속 공정시 특히 금속 박막의 패턴닝 공정시 단차에 기인한 포토마스크 작업의 공정 마진 ( margin ) 이 거의 없어지게 되고 단차가 형성되는 지역에 금속배선을 형성하는 식각을 한 후에 큰 단차로 인하여 제거되지 못한 금속 성분의 잔존물이 남게되어 인접한 금속배선과의 단락이 발생하여 원하는 디바이스의 동작을 하지 못하게 할 수 있는 문제점이 있다.

도 1 은 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도이다.

먼저, 반도체기판(20) 상부에 소자분리산화막(1), 게이트전극(2), 비트라인(3)을 형성하고 그 상부를 평탄화시키는 제1층간절연막(4)을 형성한다.

그리고, 저장전극 콘택공정으로 상기 반도체기판(20)을 노출시키는 저장전극 콘택홀을 형성하고 상기 콘택홀을 통하여 상기 반도체기판(20)에 접속되는 캐패시터를 셀부에 형성하고 주변회로부에는 PSG 절연막(6)을 형성한다.

이때, 상기 캐패시터는 제1다결정실리콘막(5) 및 제2다결정실리콘막(8)으로 형성된 하부전극인 저장전극, 유전체막(10) 그리고 제3다결정실리콘막(11)으로 형성된 상부전극인 플레이트전극으로 형성된 것이다.

그 다음에, 셀부 상부에 제2층간절연막(13)을 형성한다.

그리고, 금속배선 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판(10)의 불순물 접합영역, 게이트전극(2), 비트라인(3)을 각각 노출시키는 금속배선 콘택홀을 형성한다.

그리고, 상기 콘택홀을 통하여 상기 반도체기판(10)의 불순물 접합영역, 게이트전극(2), 비트라인(3)에 접속되는 금속배선(14)을 형성한다. (도 1)

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 셀부와 주변회로부의 단차를 완화시키고 금속 콘택공정을 형성하기 전에 콘택길이를 감소시킬 수 있도록 비트라인의 형성공정후 일종의 콘택패드를 형성하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.

도 1 은 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도.

도 2a 내지 도 2k 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도.

도 3a 내지 도 3c 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도.

<도면의 주요부분에 대한 부호의 설명>

1 : 소자분리산화막 2 : 게이트용 다결정실리콘막

3 : 비트라인용 다결정실리콘막 4 : 제1차 층간절연막

5 : 제1다결정실리콘막 6 : PSG 절연막

7 : 제2감광막패턴 8 : 제2다결정실리콘막

9 : 제3감광막패턴 10 : 유전체막

11 : 제3다결정실리콘막 12 : 제4감광막패턴

13 : 제2층간절연막 14 : 금속박막

15 : 제3층간절연막,CVD산화막 16 : 제1감광막패턴

17 : 주변회로의 금속콘택 형성을 위한 섬형태의 감광막

20 : 반도체기판

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법은,

반도체기판 상부에 제1층간절연막을 형성하는 공정과,

상기 반도체기판의 셀부와 주변회로부에 각각 콘택홀을 형성하는 공정과,

상기 콘택홀을 매립하는 제1도전체를 형성하는 공정과,

상기 제1도전체의 주변회로부를 패터닝하되, 후속 금속배선 콘택공정시 콘택패드로 사용되는 공정과,

상기 반도체기판 상부에 PSG 절연막을 형성하는 공정과,

상기 PSG 절연막을 저장전극마스크를 이용하여 패터닝하는 공정과,

전체표면상부에 제2도전체를 일정두께 형성하는 공정과,

상기 주변회로부만을 도포하는 마스크를 이용하여 셀부의 제2도전체를 이방성식각함으로써 상기 PSG 절연막의 측벽에 제2도전체 스페이서를 형성하는 공정과,

전체표면상부에 유전체막과 플레이트전극을 형성하는 공정과,

상기 셀부만을 도포하는 마스크를 이용하여 주변회로부의 플레이트전극, 유전체막 및 제2도전체를 식각하는 공정과,

전체표면상부에 제2층간절연막을 형성하는 공정과,

상기 주변회로부의 제1도전체에 콘택되는 금속배선을 형성하는 공정을 포함하는 것을 제1특징으로한다.

또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법은,

반도체기판 상부에 제1층간절연막을 형성하는 공정과,

상기 반도체기판의 셀부와 주변회로부에 각각 콘택홀을 형성하는 공정과,

상기 콘택홀을 매립하는 제1도전체를 형성하는 공정과,

상기 제1도전체의 주변회로부를 패터닝하되, 후속 금속배선 콘택공정시 콘택패드로 사용되는 공정과,

상기 반도체기판 상부에 PSG 절연막을 형성하는 공정과,

상기 PSG 절연막을 저장전극마스크를 이용하여 패터닝하는 공정과,

전체표면상부에 제2도전체를 일정두께 형성하는 공정과,

상기 제2도전체를 일정두께 식각하여 상기 PSG 절연막의 측벽에 제2도전체 스페이서를 형성하는 공정과,

상기 주변회로부만을 도포하는 감광막패턴을 형성하고 상기 PSG 절연막을 제거하는 공정과,

상기 감광막패턴을 제거하는 공정과,

전체표면상부에 유전체막과 플레이트전극을 형성하는 공정과,

상기 셀부만을 도포하는 마스크를 이용하여 주변회로부의 플레이트전극, 유전체막 및 제2도전체를 식각하는 공정과,

전체표면상부에 제2층간절연막을 형성하는 공정과,

상기 주변회로부의 제1도전체에 콘택되는 금속배선을 형성하는 공정을 포함하는 것을 제2특징으로한다.

한편, 이상의 목적을 달성하기 위한 본 발명의 원리는 다음과 같다.

본 발명의 경우, 캐패시터의 높이에 기인한 셀부와 주변회로 지역 간의 단차를 최소화하는 방안을 강구하였다. 기존에 DRAM 제조시 일반적으로 사용되는 실린더 형태의 캐패시터를 형성할 때 사용되는 PSG 산화막을 보면 다결정실리콘막으로 실린더형의 기둥을 제조하기 위해 사용되고 추후 이 박막은 제거해 버린다. 그런데, 본 발명의 경우 이 PSG 산화막을 주변회로 지역에 존재하게 함으로써 주변회로 지역의 높이를 셀부와 동일하게 유지시켜주어 금속배선 공정과 같은 후속공정시 많은 공정 마진을 가질 수 있도록 한다.

또한, 본 발명의 경우 캐패시터를 반도체기판에 연결하기 위해 콘택홀을 형성할 때, 주변회로 지역의 금속배선에 연결될 콘택홀도 형성시켜 주고 이를 매립하는 도전체를 증착시키고 금속 콘택이 형성될 부분에 포토마스크의 작업을 통하여 일종의 콘택패드를 만들어 줌으로써 후속공정인 금속콘택공정시 콘택 깊이를 감소시켜 콘택공정을 용이하게 하고 반도체기판이 손상되는 현상을 방지할 수 있다.

그리고, 낮은 콘택 깊이로 인하여 단차피복비가 나쁘지만 전도성이 우수한 알루미늄으로 금속배선을 형성할 수 있도록 하여 반도체소자의 동작 특성을 향상시킬 수 있는 것이다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2k 는 본 발명의 제1 실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.

먼저, 반도체기판(20) 상부에 소자분리산화막(1), 게이트전극(2), 비트라인(3)을 형성하고 그 상부를 평탄화시키는 제1층간절연막(4)을 형성한다.

그리고, 상기 제1층간절연막(4) 상부에 제1감광막패턴(16)을 형성한다. 이때, 상기 제1감광막패턴(16)은 셀부와 주변회로부에 동시에 형성한다.

이때, 상기 셀부의 제1감광막패턴(16)은 저장전극 콘택홀을 형성할 수 있도록 형성하고 상기 주변회로부의 제1감광막패턴(16)은 금속배선 콘택홀을 형성할 수 있도록 형성된 것이다. (도 2a)

그 다음, 상기 제1감광막패턴(16)을 마스크로하여 상기 반도체기판(20)을 노출시키는 저장전극 콘택홀을 셀부에 형성하는 동시에 주변회로부에 각각 반도체기판(20), 게이트전극(2) 및 비트라인(3)을 노출시키는 금속배선 콘택홀을 형성한다. (도 2b)

그리고, 상기 저장전극 및 금속배선 콘택홀 측벽에 절연막 스페이서(도시안됨)를 형성한다. 그리고, 상기 콘택홀을 매립하는 제1다결정실리콘막(5)을 전체표면상부에 일정두께 형성하고, 그 상부에 주변회로부의 금속콘택 형성을 위한 섬형태의 감광막(17)을 형성하고 이를 마스크로하여 상기 제1다결정실리콘막(5)을 패터닝하되, 후속공정으로 금속배선과 각각 콘택될 수 있도록 형성한다.

그 다음에, 상기 섬형태의 감광막(17)을 제거한다. (도 2c, 도 2d)

그리고, 캐패시터의 높이를 형성시켜주는 PSG 절연막(6)을 증착시킨다. 그리고, 상기 PSG 절연막(6) 상부에 저장전극마스크(도시안됨)를 이용한 노광 및 현상공정으로 제2감광막패턴(7)을 형성한다. (도 2e)

그리고, 상기 제2감광막패턴(7)을 마스크로하여 상기 PSG 절연막(6)과 제1다결정실리콘막(5)을 식각하고, 상기 제2감광막패턴(7)을 제거한다.

그 다음에, 전체표면상부에 제2다결정실리콘막(8)을 일정두께 형성하고 그 상부에 상기 주변회로부를 도포하는 제3감광막패턴(9)을 형성한다.

그리고, 상기 제3감광막패턴(9)을 마스크로하여 상기 제2다결정실리콘막(8)을 전면 이방성식각공정을 실시함으로써 셀부의 상기 PSG 절연막(6)의 측벽에 제2다결정실리콘막(8) 스페이서가 형성된다. (도 2f)

그 다음에, 상기 제3감광막패턴(9)을 제거하고, 전체표면상부에 유전체막(10)과 플레이트전극인 제3다결정실리콘막(11)을 형성함으로써 캐패시터를 형성한다. (도 2g)

그리고, 상기 셀부만을 도포하여 주변회로부만을 노출시키는 제4감광막패턴(12)을 형성하고 이를 이용하여 상기 제3다결정실리콘막(11), 유전체막(10) 및 제2다결정실리콘막(8)을 식각한다.

그 다음에, 상기 제2감광막패턴(12)을 제거한다. (도 2h, 도 2i)

그리고, 전체표면상부에 제2층간절연막(13)을 형성하고 그 상부에 금속배선(14)을 형성한다.

이때, 상기 금속배선(14)는 상기 주변회로부의 제1다결정실리콘막(5)에 접속되도록 콘택시킨다. (도 2k)

도 3a 내지 도 3c 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도로서, 상기 제1실시예의 도 2e 도의 공정후의 공정을 도시한 것이다.

먼저, 상기 제2감광막패턴(7)을 마스크로하여 상기 제1층간절연막(4)을 노출시키는 PSG 절연막(6)과 제1다결정실리콘막(5)을 식각함으로써 패터닝하고, 그 측벽에 제2다결정실리콘막(8)으로 스페이서를 형성한다. (도 3a)

그 다음에, 상기 주변회로부를 도포하는 제3감광막패턴(9)을 형성하고 상기 셀부의 PSG 절연막(6)을 제거한다. (도 3b)

그리고, 상기 제3감광막패턴(9)을 제거하고 전체표면상부에 유전체막(10)과 상부전극인 플레이트전극을 제3다결정실리콘막(11)으로 형성하고 후속공정으로 금속배선을 형성한다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 셀부와 주변회로부의 단차를 완화시켜 후속공정을 용이하게 하고 콘택깊이를 낮게 형성하여 콘택공정시 유발되는 하부층의 손상을 방지하며 단차피복비가 나쁜 물질을 사용할 수 있도록 공정마진을 향상시킬 수 있어 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (2)

1. 반도체기판 상부에 제1층간절연막을 형성하는 공정과,

   상기 반도체기판의 셀부와 주변회로부에 각각 콘택홀을 형성하는 공정과,

   상기 콘택홀을 매립하는 제1도전체를 형성하는 공정과,

   상기 제1도전체의 주변회로부를 패터닝하되, 후속 금속배선 콘택공정시 콘택패드로 사용되는 공정과,

   상기 반도체기판 상부에 PSG 절연막을 형성하는 공정과,

   상기 PSG 절연막을 저장전극마스크를 이용하여 패터닝하는 공정과,

   전체표면상부에 제2도전체를 일정두께 형성하는 공정과,

   상기 주변회로부만을 도포하는 마스크를 이용하여 셀부의 제2도전체를 이방성식각함으로써 상기 PSG 절연막의 측벽에 제2도전체 스페이서를 형성하는 공정과,

   전체표면상부에 유전체막과 플레이트전극을 형성하는 공정과,

   상기 셀부만을 도포하는 마스크를 이용하여 주변회로부의 플레이트전극, 유전체막 및 제2도전체를 식각하는 공정과,

   전체표면상부에 제2층간절연막을 형성하는 공정과,

   상기 주변회로부의 제1도전체에 콘택되는 금속배선을 형성하는 공정을 포함하는 반도체소자의 제조방법.
2. 반도체기판 상부에 제1층간절연막을 형성하는 공정과,

   상기 반도체기판의 셀부와 주변회로부에 각각 콘택홀을 형성하는 공정과,

   상기 콘택홀을 매립하는 제1도전체를 형성하는 공정과,

   상기 제1도전체의 주변회로부를 패터닝하되, 후속 금속배선 콘택공정시 콘택패드로 사용되는 공정과,

   상기 반도체기판 상부에 PSG 절연막을 형성하는 공정과,

   상기 PSG 절연막을 저장전극마스크를 이용하여 패터닝하는 공정과,

   전체표면상부에 제2도전체를 일정두께 형성하는 공정과,

   상기 제2도전체를 일정두께 식각하여 상기 PSG 절연막의 측벽에 제2도전체 스페이서를 형성하는 공정과,

   상기 주변회로부만을 도포하는 감광막패턴을 형성하고 상기 PSG 절연막을 제거하는 공정과,

   상기 감광막패턴을 제거하는 공정과,

   전체표면상부에 유전체막과 플레이트전극을 형성하는 공정과,

   상기 셀부만을 도포하는 마스크를 이용하여 주변회로부의 플레이트전극, 유전체막 및 제2도전체를 식각하는 공정과,

   전체표면상부에 제2층간절연막을 형성하는 공정과,

   상기 주변회로부의 제1도전체에 콘택되는 금속배선을 형성하는 공정을 포함하는 반도체소자의 제조방법.