CN1196179C - 半导体芯片的制造和布线设计方法 - Google Patents

Abstract

本发明公开了一种半导体芯片及其制造方法和包括该芯片的印刷电路板。在本发明中，有较少图形区或无图形区和高密度图形区的半导体芯片，在腐蚀工艺制备中对有少图形区或无图形区增加不工作的图形，使芯片上的整个图形密度相同。

Description

半导体芯片的制造和布线设计方法

技术领域

本发明涉及一种半导体芯片及其制造方法和包括该芯片的印刷电路板。

背景技术

通常许多器件集成在单个小片或芯片上。这些器件按各种构形排列在芯片上。器件排列称作布图。通常布图包括有器件的有源区和器件不用的无效区。例如，存储器芯片包括密集封装的晶体管阵列和存储节点(存储器单元)，松散封装的晶体管(支承电路)，内装保险丝，连接焊盘等。用导电线使器件相互连接构成集成电路。为此，整个芯片布图包括有密集封装的，器件复杂阵列的区域，和封装密度小的器件区域，和元器件的其它区域。为了芯片平面化的目的，芯片上没被电功能结构占据的区域用电气上无效的未构图的区域填充。因此，构成的芯片有几个区域，其中，有些区域的图形密度高于其它区域的图形密度。同样，单个芯片上的器件尺寸也有很宽的变化。

现已知道，某些工艺步骤，如腐蚀步骤，当集成电路中的器件数量和位置变化时，和集成电路中的一个区域到另一区域的图形密度改变时，会使衬底表面不均匀。这种现象就是公知的装载变化。装载变化引起构成器件的图形和间隔尺寸变化。

当设计尺度变成较小时，如为0.25μm及更低，装载变化引起的尺寸变化更成问题。芯片上的尺寸变化或通常称作芯片上的线宽变化(ACLV)会引起对芯片性能造成负面影响的定时控制问题。此外，ACLV甚至会使为工艺监测用而设置的测试结构和探针盘的切口(Kerf)区的密度下降。测试结构的尺寸变化使其不能精确监视芯片的制造工艺。

作为装载结果的ACLV主要与腐蚀步骤中周围部件的图形密度有关，或与待腐蚀膜层或材料的图形系数有关。图形系数定义为已构图面积与未构图面积之比。在高密度图形区中的开口倾向腐蚀得更不均匀，制成有垂直侧壁的开口。在低图形密度区中腐蚀时，随着腐蚀不断进行在开口侧壁上形成越来越多的沉淀物，构成的侧壁通常锥度更大。锥形开口使部件从顶到底的线宽变化，并构成不同的“脚印”，如图1所示，在特定的腐蚀深度，开口更大或更小。图1中，开口10腐蚀成更不均匀，构成至衬底14的有垂侧壁的开口，并在任何腐蚀深度有均匀的特定尺寸d1。

开口20腐蚀成稍具锥形，使衬底14处的开口直径小于顶部的直径。因此，开口20的尺寸d2是可变化的，使开口10和20在衬底14的“脚印”或直径不同，尽管所用制作它们的腐蚀掩模中的开口直径相同。因此，在腐蚀层中的开口尺寸或大小在整个衬底上是可以变化的。这种尺寸的变化能超出规定的误差，对合格率造成负面影响。

如上所述，要求避免芯片上的尺寸变化。

我们发现，给芯片上按设计增加一些电气上无用的或虚拟的图形，使芯片更平坦或比其它区域的器件封装密度小，来消除或减小复杂而不同的图形腐蚀中芯片出现的装载变化。这些虚拟图形对器件没有任何作用，只是使芯片上的图形密度更均匀，因此通过消除变化的侧壁钝化和其它装载操作使腐蚀更均匀。

发明内容

因此，本发明的目的在于提供一种半导体芯片的布线设计方法，以给芯片上按设计增加一些电气上无用的或虚拟的图形，使芯片更平坦或比其它区域的器件封装密度小，从而消除或减小复杂而不同的图形腐蚀中芯片出现的装载变化。

本发明的目的还在于提供一种制造半导体芯片的方法。

本发明的目的还在于提供一种制造DRAM芯片的方法。

本发明的目的还在于提供一种DRAM芯片。

本发明的目的还在于提供一种包含DRAM芯片的印刷电路板。

根据本发明的一个方面，提供一种半导体芯片的布线设计方法，其包括步骤：在具有比提供最小设计弹性的芯片区域中的图形密度低的图形密度的芯片区域中通过形成附加无功能图形来提高图形密度和/或在具有比提供最小设计弹性的芯片区域中的图形密度高的图形密度的区域中通过添加阻滞物来降低图形密度，其中，籍此所实现的调节导致整个芯片上更一致的图形密度，以在蚀刻过程中获得更均匀的整个芯片线宽。

在本发明的一个优选方式中，具有相对较低图形密度的芯片区域具有比最密集封装的电功能器件的图形密度小的图形密度。

在本发明的一个优选方式中，具有相对较高图形密度的芯片区域具有比最密集封装的电功能器件的图形密度更大的图形密度。

根据本发明的另一个方面，提供一种制造半导体芯片的方法，包括步骤：确定芯片中有最密集封装的电功能器件的区域的图形密度；以及调节芯片的图形密度，以使芯片的图形密度等于芯片中由电功能器件形成的图形密度，使得在蚀刻过程中获得更均匀的整个芯片线宽，其中，调节芯片的图形密度的步骤包括：在具有比芯片中具有最密集封装的电功能器件的区域的图形密度低的图形密度的芯片区域中通过形成附加无功能图形来提高图形密度和/或在具有比芯片中具有最密集封装的电功能器件的区域的图形密度高的图形密度的区域中通过添加阻滞物来降低图形密度。

根据本发明的再一个方面，提供一种利用上述方法制造DRAM芯片的方法。

根据本发明的再一个方面，提供一种DRAM芯片，其中，线宽变化为3-5nm或更小。

根据本发明的再一个方面，提供一种包含前述DRAM芯片的印刷电路板，其中，该DRAM芯片中的线宽变化为3-5nm或更小。

附图说明

图1是衬底上的膜层中现有技术的不均匀的锥形腐蚀开口的剖视图；

图2是其上具有锥形侧壁介质层的现有技术的栅的剖视图；

图3是具有不同图形密度区的芯片或小片的顶视图；

图4是栅导体的线宽测试值与从芯片上的低密度图形区和从中密度图形区到高密度图形区的距离之间的关系曲线图；

图5是器件阵列用的连接线的顶视图；和

图6是为使芯片的全部图形密度大约相同而具有附加图形的芯片的顶视图。

具体实施方式

本发明涉及减小腐蚀工艺中出现的装载变化。器件制造中，在衬底上形成绝缘层、半导体层和导体层。对这些膜层构图，形成各部件和间隔。对各部件和间隔构图，以形成各种元器件，如晶体管，电容器和电阻器。之后，互连这些元器件，构成集成电路(IC)器件。

通常在诸如晶片的半导体衬底上平行地构成多个器件。晶片例如包括硅晶片。其它半导体晶片，例如在绝缘体上的硅(SOI)、锗，或砷化镓也能用。一旦制成器件后，晶片分割成包括IC的许多单个芯片。为简化说明发明，以单个IC为例进行说明。

按本发明，用等离子腐蚀法腐蚀包括例如硅，多晶硅的材料，或氧化硅的介质层。用已显影或已构图的光刻胶层作腐蚀掩模。用规定的等离子前体腐蚀气腐蚀光刻胶层中的开口，而用掩模把未露出的区域保护起来不受腐蚀气体作用。

按要求的开口外形选择腐蚀气体。如果要求开口有直的侧壁，则选用各向异性腐蚀的腐蚀气体。如果要求锥形侧壁，则所选择的腐蚀气体既能腐蚀又能在开口侧壁上淀积材料，如聚合物或化合物，如氧化物或氮化物等。在集成电路制造中，要进行各种腐蚀步骤。这些腐蚀步骤包括用各种常规腐蚀法腐蚀金属，硅，硅化物，氧化硅，氮化硅等。

例如，淀积诸如硅化物或多晶硅的导电材料层，并经掩模层腐蚀形成栅来形成晶体管栅。通常，要求栅有直侧壁，这要求各向异性腐蚀。然后，形成的栅上淀积介质层针对其进一步处理进行保护。腐蚀该介质层，形成锥形侧壁层。这些侧壁层保护栅的各边上的衬底14不被其它工艺步骤，如离子注入步骤损坏。这种情况下，选择腐蚀气体使沿栅侧壁形成锥形外形。典型的常规栅如图2所示，其中，导电栅30有由锥形介质层34覆盖的直侧壁32。

当在用介质层隔开的器件层之间形成开口时，开口要填充如铝的导电材料，并要求有锥度更大的外形，因此，底部的开口比顶部的开口小。这就允许较容易的填充导电材料，使在开口完全填充之前开口顶部不会封闭。因此，选择腐蚀剂，使腐蚀期间用介电材料或聚合材料覆盖侧壁。用介质材料或聚合材料覆盖侧壁是已知的钝化。随着腐蚀不断的进行，腐蚀侧壁上淀积越来越多的材料，从而形成锥形侧壁。因此，侧壁钝化影结构的斜度，影响开口脚或底处的开口尺寸。钝化愈多结构的侧壁越浅，其脚部直径越小。反之，钝化越少，结构的侧壁越陡，其脚部尺寸越大。

要获得具有开口底部尺寸均匀的开口，该腐蚀剂必须在侧壁上淀积该相同量的材料，因此，在整个芯片上的全部开口尺寸基本相同，因此，能提高集成电路中的全部线宽控制。当开口尺寸变得更小时，因装载变化而造成的侧壁钝化中的变化对开口的尺寸和形状和器件的工作有显著地影响。开口底部的尺寸应与芯片上的尺寸相同。但是，如果因为装载变化使开口侧壁上淀积的材料量与芯片上的材料量不同，则沟底的尺寸会变化，如图1中虚线所示。如上所述，这种尺寸变化会对生产合格率造成负面影响。

按本发明，对给定的腐蚀工艺使芯片上的图形系数更均匀能减小或消除装载变化，从而避免尺寸变化。按上述定义，图形系数是有关区域上已构图的面积与未构图的面积之比。使芯片上的图形密度更均匀以减小腐蚀期间装载变化，使芯片上有更均匀的图形密度系数。使芯片上产生尺寸和锥度更均匀的腐蚀开口。

按本发明，为减小装载变化在芯片上设置更均匀的图形系数。在一个实施例中，为了在芯片上获得更均匀的图形密度，在低图形密度区在腐蚀掩模中加入一些图形，和/或在高图形密度区加一些阻滞物(blocker)。

例如，高图形密度区包括更多的要腐蚀的露出区，这就增加了腐蚀负荷。反之，在未构图区或构图区，露出的要腐蚀的小的衬底表面。在这些区域内，腐蚀负荷比高构图密度区的小。但是，高构图密度区中加到腐蚀掩模的一些阻滞物会减少衬底表面的露出量，由此，减小了腐蚀负荷。另一方面，在未构图区或较少的构图区中加到腐蚀掩模中的一些图形，会使腐蚀负荷增大。用上述的一种方法，或两种方法组合使用，可使芯片上的图形系数变得更一致。结果，在腐蚀期间，会出现更均匀装载，能形成更均匀的线宽。

图形或阻滞物可以有各种尺寸、形状或构形。当然，当加图形或阻滞物受设计和工艺参数限制时，对设计者应有一定弹性。例如，对包括按在间距(on-pitch)或受要求限制的间距的高密度包封的多个有源器件的区域设计者不具有很大的弹性。在间距或受限间距是指分隔部件之间的间隔等于最小的部件尺寸(F)。在这些区域内，设计尺度很精确，裕量小，或者说没有可以***图形或阻滞物的余量。但是，在低封装密度区或出间距(off-pitched)区中部件之间的间距量宽松，因此，设计者有更大的弹性，可以加入图形或阻滞物，以在芯片上构成更一致的图形系数。

在一个实施例中，芯片上的图形密度或图形系数基本上等于芯片中按电功能结构构成的最大图形密度。通常，在芯片上均衡图形密度包括检验芯片布局，以确定在该在间距区中或包括封装密度最大的电功能结构的区域中的图形密度。这种区域留给设计者的弹性最小。存储器器件中，由电功能结构构成的具有最大图形密度的区是阵列区，它通常包括40-50％的图形密度。但是，有最大封装密度的电功能结构的该区域中的图形密度不同于其它类型的IC。

一旦确定了最大封装密度区的图形密度，就对该剩余的小封装密度区加入一些图形，以使其中的图形系数大约与有最大封装密度的区域中的图形系数相等。在由非电功能结构构成的较高图形密度区中加入阻滞物，以降低其中的图形密度，使其图形密度约等于最大封装密度电功能区的图形密度。使芯片上的所有图形密度大约相同，芯片上的腐蚀负载更均匀。结果，芯片上的开口侧壁钝化和尺寸更一致，使线宽控制性更好。

图3是动态随机存取存储器(DRAM)芯片的局部设计布图的顶视图。其它存储器芯片，如同步DRAM(SDRAM)，静态RAM(SRAM)，或只读存储器(ROM)可以用。包括专门用途的IC(ASIC)的逻辑芯片或其它IC芯片也能用。

如图示，存储器芯片包括三个不同类型的面积或区域。区域A是芯片的在间距区或间距受限区。结果，面积A包括最大图形密度。通常面积A包括存储器单元阵列。芯片的面积B是比面积A的图形密度低的出间距区。该出间距(off-pitch)区通常包括DRAM芯片的支承电路。面积C是芯片的图形稀少区。通常，该区叫做切口(kerf)。对DRAM芯片而言，面积A的图形系数约是50％，面积B的图形系数约是20-30％，面积C的图形系数约是5-10％。

按本发明的一个实施列，为增加其中的图形系数给B和C区加一些图形。在一个实施例中，这些图形使构图密度较低的B区和C区的图形密度增加，从而使芯片上有更均匀的图形密度或图形系数。

在光刻腐蚀掩模中加入附加图形，使各区中的图形密度增大。在设计和工艺参数中设置的附加图形有各种形状，尺寸和结构。例如，用多个图形构成的部件是电气上不相连的，而且无任何电功能，即，构成开口，它们不与工作器件连接，或不影响任何器件性能。只是用于平面化的辅助手段。

为了说明腐蚀工艺，用有规定图形的掩模曝光晶片表面上的光刻胶层。之后，光刻胶层显影，按所用的光刻胶是正的或是负的而去掉已曝光的或没曝光的区域之后，用例如反应离子腐蚀(RIE)腐蚀未被光刻胶掩模保护的晶片部分。其它腐蚀方法也可以用。由于芯片上各个区域内被腐蚀掉的材料量更均匀，因此，减少了装载变化。结果，ACLV减小，在芯片上形成了更均匀的线宽。因此，本发明的目的是，使芯片上光刻胶掩模的图形密度均匀。

例如，DRAM芯片制造中，栅导体的形成包括在晶片整个表面上淀积多晶硅层。在栅导体形成中也用在多晶硅底层上形成的包括硅化物层的多晶硅化物的其它层。通常，在多晶硅层上形成的氮化物层用作无界面接触型式的腐蚀停止层。一旦形成栅导体的各种膜层，就在其上形成光刻胶层。对光刻胶层构图，选择地露出栅导体层的某些部分。

在阵列区域内，由于阵列字线是腐蚀进栅导体层中而构成的，因此，光刻胶层的图形密度大。但是，非阵列区域的图形密度，如支承区或切口中的图形密度低。为了提高芯片上的图形密度的均匀性，给支承区和切口区加入多个图形。结果，给其它形式的未构图区加入图形结构，使装载变化减小。附加的图形与有源区或功能部件，如字线的栅导体是电隔离的。建立无用的多晶结构能减小装载变化，以构成例如有源栅导体或字线的更均匀的线宽。

图4是高密度区的负设计值的测试值(nm)与从宽开口区(方形)或从中密度区(圆环形)的距离之间的关系曲线图。曲线示出了栅导体高度的图形系数对根据图3所示的常规DRAM布图的线宽的影响。如图4所示，邻近衬底上的开口区的线根据离开口区有多远而在线宽中有一个宽的变化。从平均线标记1可以看到，邻近开口区，如图3中“B”所示的线宽变化为+13nm，至离开口约5000μm处，线宽变化到约-10nm。

如由平均线2所示。测试线宽约为10nm，并减小到约-10nm，但现在覆盖的距离是只离中密度区“A”约为2000μm。因此，当全部图形系数从0变到约40％或更高图形系数时，线宽度化约为20nm。

衬底曝光和显影构成规定的光刻胶图形，按本发明包括附加的图形，从而使集成电路的全部图形密度是约40-50％。如图5所示，线阵列腐蚀之后，线宽测试值如箭头所示。

如上所述，预计芯片上各处被腐蚀的线的线宽变化约为20nm。

线宽是对高密度阵列的四行沿阵列的各点测试的结果。如图6所示。测试结果列于表1中。其中位置1-6对应沿阵列的位置。根据图4所提供的信息，预计，位置1-6的顶和底行比中心行的线宽要大。因为，它们邻近图形密度较低区，中间行的线宽较小，因为它们邻近的线行邻近图形密度更大的区。

但是，从表1所列数据看出，附加图形减小线宽变化，与低密度图形区相比，不能确定邻近高密度图形区的腐蚀的线宽之间的差。表中“Dev”表示偏差。

表I

点1

偏差.

点2

偏差.

点3

偏差.

行1	390	2.75	389	2.0	392	2.00
							行2	389	1.75	389	2.0	392	2.00
行3	390	2.75	391	4.0	390	-
							行4	381	5.25	379	8.0	386	4.00
	AVG.平均值	DEV.偏差	AV.平均值	DEV.偏差	AV.平均值	DEV.偏差
								387	3.13	387	4.0	390	2.00
						点4		偏差.	点5	偏差.	点6	偏差.
行1	391	2.00	386	2.5	393								0.25
						行2	383	6.00	389	0.5	392	0.75
行3	394	5.00	391	2.5	394								1.25
						行4	388	1.00	388	0.5	392	0.75
	AV.平均值	DEV.偏差	AV.平均值	DEV.偏差	AV.平均值								DEV.偏差
							389	3.50	388.5	1.5	392.8	0.75

因此，当集成电路中有不同的图形密度时，线宽变化约为20nm，当加入附加图形使整个图形密度相同时，线宽变化极小，仅约为3-5nm或更小。

可在任何一个工艺步骤之前实施本发明，当进行了有锥形开口的腐蚀步骤时实施本发明特别重要。通常形成腐蚀掩模，在光刻胶曝光和显影之后，在要去除的淀积层的光刻胶中形成开口。例如，如果要腐蚀铝层，除了规定的导线之外，其余的铝应去除，留下被光刻胶覆盖的铝，去除了铝的地方形成开口。但是，按本发明，要考虑整个芯片上的图形的总数。如果有大的未构图区，部件图形加到光掩模上，则使芯片上整个图形密度相同。因此，在有小的图形或没图形的区域内要形成虚拟图形。

已用实施例形式说明了本发明，但本发明不限于此。本发明可在虚拟部件的形状和位置和集成电路上的整个图形密度等方面的改变。本发明应仅由权利要求书来确定其保护的范围。

Claims (5)

1.一种半导体芯片的布线设计方法，包括步骤：

在具有比提供最小设计弹性的芯片区域中的图形密度低的图形密度的芯片区域中通过形成附加无功能图形来提高图形密度和/或在具有比提供最小设计弹性的该芯片区域中的图形密度高的图形密度的区域中通过添加阻滞物来降低图形密度，其中，籍此所实现的调节导致整个芯片上更一致的图形密度，以在蚀刻过程中获得更均匀的整个芯片线宽。

2.如权利要求1所述的布线设计方法，其中，提供最小设计弹性的该芯片区域是具有最密集封装的电功能器件的区域。

3.一种制造半导体芯片的方法，包括步骤：

确定芯片中有最密集封装的电功能器件的区域的图形密度；以及

调节芯片的图形密度，以使芯片的图形密度等于芯片中由电功能器件形成的图形密度，使得在蚀刻过程中获得更均匀的整个芯片线宽，

其中，调节芯片的图形密度的步骤包括：

在具有比芯片中具有最密集封装的电功能器件的区域的图形密度低的图形密度的芯片区域中通过形成附加无功能图形来提高图形密度和/或在具有比芯片中具有最密集封装的电功能器件的区域的图形密度高的图形密度的区域中通过添加阻滞物来降低图形密度。

4.如权利要求3所述的方法，其用于制造DRAM芯片。

5.如权利要求4所述的方法，其中该DRAM芯片的线宽变化为3-5nm或更小。

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