JPH1174365A - Ｄｒａｍチップの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＲＡＭの製造にあたり、チップ全体にわた
る寸法や線幅の変動を回避できるようにする。 【解決手段】 ほとんどパターンの設けられていない領
域と、パターンのまったく設けられていない領域と、高
密度にパターニングされた領域とを有する半導体チップ
のエッチプロセスにあたり、パターン密度全体がチップ
全体にわたりほぼ同じであるよう、ほとんどパターンの
ない領域またはパターンのまったくない領域に非動作パ
ターンを加える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＲＡＭチップの
製造方法に関する。

【０００２】

【従来の技術】現在、単一のダイまたはチップ上には多
数のディバイスが集積されている。それらのディバイス
の配置をレイアウトと称する。典型的にはそのようなレ
イアウトには、ディバイスの設けられたアクティブエリ
アとディバイスのために利用されていない非アクティブ
エリアとが含まれている。たとえばメモリチップは、密
に詰め込まれたトランジスタアレイとストレージノード
（メモリセル）、ぎっしりとは詰め込まれていないトラ
ンジスタ（サポート回路）、ビルトインヒューズ（buil
t-in fuses）、ボンディングパッド等によって構成され
ている。これらのディバイスは導体ラインにより互いに
接続されており、それによって集積回路が形成される。
このように、チップレイアウト全体には、密に詰め込ま
れた複雑なディバイスアレイを有するエリアと、そのよ
うに密には詰め込まれていないディバイスを有するエリ
アと、ディバイスを有していないその他のエリアとが含
まれている。電気的に機能する構造物によって占有され
ていないチップ上のエリアは、平坦化の目的で、電気的
に非アクティブなパターン化されていないエリアによっ
て満たすことができる。したがって、このようにして形
成されたチップは複数のエリアを有することになり、そ
れらのエリアのうちのいくつかは他のエリアよりもかな
り高いパターン密度を有することになる。しかも、シン
グルチップ上のディバイスサイズはかなり変化する可能
性がある。

【０００３】周知のように、エッチングなど特定のプロ
セスステップは１つの基板全体にわたって均一には行わ
れず、このことが生じるのは殊に、集積回路内でディバ
イスの個数や配置が変化し、パターン密度が集積回路の
各エリアごとに異なる場合である。この現象はローディ
ング変化（"loading variation"）として知られてい
る。そしてこのローディング変化によって、結果として
形成されるディバイスを成すフィーチャやスペースの寸
法に関して変動が引き起こされてしまう。

【０００４】デザインルールがいっそう小さくなると、
たとえば０．２５μｍ以下になると、ローディング変化
によって引き起こされた寸法に関する変動がいっそう問
題となる。チップ全体にわたる寸法の変化、もっと一般
的には”チップ全体にわたる線幅の変化（across chip
linewidth variation, ACLV）”と称する変化によっ
て、タイミングコントロールの問題が引き起こされ、こ
の問題はチップの性能に対し悪影響を及ぼすものであ
る。これに加えてＡＣＬＶは、プロセス監視のためにテ
スト構造やプローブパッドの配置されているたいして密
ではない切溝ないしカーフ（kerf）のエリアに対してす
ら作用を及ぼす。テスト構造の寸法に関する変動によっ
て、チップの製造プロセスを精確に監視するのが難しく
なってしまう。

【０００５】ローディングの結果としてのＡＣＬＶは基
本的に、エッチステップ中の周辺フィーチャのパターン
密度またはエッチングされている層または材料のパター
ン率（pattern factor）に依存する。パターン率とは、
パターニングされているエリアとパターニングされてい
ないエリアとの比として定義されるものである。高パタ
ーン密度のエリアにおける開口部はいっそう異方性でエ
ッチングされる傾向にあり、このことで垂直な側壁をも
つ開口部が形成される。低パターン密度のエリアにおい
てエッチングを行う場合、エッチングを続けると開口部
側壁にいっそう多くの堆積物が生成され、形成された側
壁は一般にいっそうテーパ形状になる。そしてテーパ形
状の開口部によって、フィーチャの最上端から最下端に
かけて線幅の変化が引き起こされ、異なる”足跡”が形
成され、たとえば図１に示されているように、エッチン
グの特定の深さのところで開口部がいっそう大きくなっ
たりいっそう小さくなったりする。図１の場合、開口部
１０はいっそう異方性でエッチングされたものであり、
これによって基板１４に対し、ストレートな側壁を有し
エッチングにおけるいかなる深さでも均一な所定の寸法
ｄ１をもつ開口部が形成される。

【０００６】開口部２０はいくらかテーパを伴ってエッ
チングされており、その結果、基板１４のところでは最
上端よりも小さい直径の開口部が生じることになる。し
たがって開口部２０の寸法ｄ２は変動しており、基板１
４における”足跡”または直径は開口部１０と開口部２
０とで同じではなく、これは開口部作成に使用されるエ
ッチマスクにおける開口部の直径がたとえ等しくても同
じにならない。このため、エッチングされる層における
開口部のサイズまたは寸法は、基板全体にわたり変動す
る可能性がある。このような寸法の変動が所定の許容範
囲を超えてしまう可能性もあり、これによって歩留まり
に悪影響が及ぼされる。

【０００７】

【発明が解決しようとする課題】したがって本発明の課
題は、チップ全体にわたる寸法の変動を回避できるよう
にすることにある。

【０００８】

【発明を解決するための手段】本発明によればこの課題
は、最も密に詰め込まれた電気的機能ディバイスを有す
るチップ内の領域のパターン密度を求め、最も密に詰め
込まれた電気的機能ディバイスのパターン密度よりも低
いパターン密度を有するチップ領域にパターンを加え、
および／または非電気的機能ディバイスの結果として比
較的高い密度を有する領域にはブロッカを加え、ブロッ
カおよびパターンを加えることで、チップ全体にわたり
いっそうばらつきのないパターン密度を生じさせ、これ
によりエッチング中、チップ全体にわたりいっそう均一
な線幅を生じさせることにより解決される。

【０００９】

【発明の実施の形態】ローディング変化は、込み入った
異なるパターンのエッチング中にチップ内で発生する
が、これはデザインにあたり電気的に機能しないパター
ンつまりダミーパターンを、平坦であるかさもなければ
他のエリアよりもディバイスが密に詰め込まれていない
チップ状のエリアに加えることでなくすことができ、あ
るいは低減できることが判明した。それらのダミーパタ
ーンはチップ全体にわたりパターン密度をいっそう均一
にさせること以外にディバイスに関連するいかなる機能
も有しておらず、したがって変動する側壁パッシベーシ
ョンやその他のローディング効果がなくなることでエッ
チングがいっそう均一になる。

【００１０】

【実施例】本発明は、エッチプロセス中に生じるローデ
ィング変化の低減にかかわる。ディバイス製造において
基板上に絶縁層、半導体層および導電層が形成される。
これらの層がパターニングされてフィーチャおよびスペ
ースが形成される。その際、これらのフィーチャおよび
スペースは、トランジスタやキャパシタや抵抗などのコ
ンポーネントが形成されるようにパターニングされる。
次に、それらのコンポーネントが相互接続されて集積回
路（ＩＣ）ディバイスが形成される。

【００１１】ディバイスは典型的には、ウェハなどの半
導体基板上に並行して製造される。このウェハはたとえ
ばシリコンから成る。ＳＯＩ（silicon on insulato
r）、ゲルマニウムまたはガリウムヒ素など他の半導体
ウェハも有用である。ディバイスが完成するとウェハが
ダイシングされ、ＩＣを有する個々のチップが形成され
る。なお、本発明の説明を簡単にするため、ここでは単
一のＩＣというコンテキストで説明する。

【００１２】本発明によればエッチングは一般に、たと
えばシリコン、ポリシリコンまたはシリコン酸化物など
の誘電層を含む材料のプラズマエッチングにより行われ
る。このようなエッチプロセスのためのマスクとして、
現像されたまたはパターニングされたホトレジスト層が
用いられる。ホトレジスト層における開口部は所望のプ
ラズマ予備エッチガスによりエッチングされ、露出して
いないエリアはマスクによってエッチガスから保護され
る。

【００１３】エッチガスは、所望の開口部の縦断面に依
存して選ばれる。直線的な壁をもつ開口部が望ましい場
合には、異方性にエッチングの行われるエッチガスが選
ばれる。また、テーパ形状の開口部が望ましい場合に
は、ポリマなどの材料や、酸化物、窒化物等の化合物を
開口部の側壁に堆積させながらエッチングを行うエッチ
ガスが選ばれる。集積回路の製造中、様々なエッチステ
ップが実行される。そのようなエッチステップには、金
属、シリコン、シリサイド、シリコン酸化物、シリコン
窒化物のエッチングおよび種々の慣用のエッチャントを
使用する同等のエッチングが含まれる。

【００１４】たとえばトランジスタのゲートは、シリサ
イドやポリシリコンなど導電材料から成る層を堆積さ
せ、マスク層を通したエッチングによるゲート生成によ
り形成される。一般にゲートは直線的な側壁を有するこ
とが望まれ、そのためには異方性エッチングが必要とさ
れる。この場合、形成されたゲートは、ゲートの上に誘
電層を堆積させることで後続処理に対し保護される。こ
の誘電層は、テーパ形状の側壁の層が形成されるようエ
ッチングされる。そしてこれらの側壁層によりゲートの
どちらの側においても、イオン注入のような他の処理ス
テップによるダメージから基板１４が保護される。この
ような場合、エッチガスは、ゲート側壁に沿ってテーパ
形状の縦断面が生じるように選定される。図２には、典
型的な慣用のゲートが示されている。この場合、導電性
のゲート３０は直線的な側壁３２を有しており、これは
テーパ形状の誘電層３４によって覆われている。

【００１５】誘電層により分離されたディバイスの層の
間に開口部を設け、この開口部をアルミニウムなどの導
電材料で充填すべき場合、開口部の底部が開口部の頂部
よりも小さくなるよう、いっそうテーパ形状の縦断面が
望まれる。このことにより、開口部が完全に充填される
前に開口部の頂部を閉じてしまうことなく、開口部を導
電材料によりいっそう簡単に充填できるようになる。し
たがってエッチャントは、誘電材料または重合体材料に
よるエッチング中に側壁が被覆されるように選定され
る。誘電材料または重合体材料による側壁の被覆は、パ
ッシベーションとして知られている。エッチングが進行
すると、いっそう多くの材料がエッチングされた側壁に
堆積し、テーパ形状の側壁が形成される。このようにし
て側壁のパッシベーションにより構造の傾斜に作用が及
ぼされ、つまりは基部ないし底部における開口部の寸法
に作用が及ぼされる。パッシベーションが多くなると、
基部においていっそう小さい寸法をもついっそう浅い側
壁の構造が生じる。これとは逆にパッシベーションが少
なくなると、基部においていっそう大きい寸法をもつい
っそう急峻な側壁の構造が生じる。

【００１６】開口部底部において均一な寸法を有する開
口部を得るためには、エッチャントが側壁に同じ材料の
量だけ側壁に堆積しなければならず、このようにするこ
とで開口部のすべての寸法がチップ全体にわたり実質的
に同じになり、このことで集積回路において線幅全体の
コントロールが改善されるようになる。開口部の寸法が
小さくなると、ローディング変化に起因する側壁パッシ
ベーションの変化によって、開口部のサイズおよび形状
ならびにディバイスの動作に重大な影響が及ぼされる。
底部における開口部の寸法は、チップ全体にわたり同じ
でなければならない。しかし、ローディング変化に起因
して開口部側壁上に堆積する材料量の変動が、チップ全
体にわたり同じでなければ、図１の破線で示されている
ようにトレンチ底部の寸法が変わる。このような寸法変
化は、先に述べたようにディバイス製造に対し悪影響を
与える。

【００１７】本発明によればローディング変化が低減さ
れあるいはなくされ、このようにして所定のエッチプロ
セスにおいてチップ全体にわたりパターン率をいっそう
均一にすることで、寸法の変動を回避できるようにな
る。先に述べたとおりパターン率（pattern factor）と
は、対象領域においてパターニングされた領域とパター
ニングされていない領域との比のことである。また、パ
ターン密度をチップ全体にわたりいっそう一定にすれば
するほど、エッチング中のローディング変化が減少し、
その結果、チップ全体にわたりいっそう均一なパターン
密度が得られる。そしてこのことでチップ全体にわた
り、エッチングされた開口部のいっそう均一なサイズと
テーパが生じることになる。

【００１８】本発明によれば、チップ全体にわたりいっ
そう均一なパターン率が得られ、これによってローディ
ング変化が低減される。１つの実施形態によれば、チッ
プ全体にわたりいっそう均一なパターン密度が達成され
るよう、低パターン密度の領域においてエッチマスクに
パターンが付加され、および／または、高パターン密度
の領域にブロッカ（blocker）が加えられる。

【００１９】例示のため、たくさんパターニングされた
領域には、エッチングされるべきいっそう多くの量の露
出領域が含まれており、したがってこのことでエッチロ
ード（etch load）が増大する。これとは反対に、パタ
ーニングされていない領域または少ししかパターニング
されていない領域では、エッチングのためにいっそう僅
かな基板表面しか露出されていない。このような領域に
おいては、エッチロードはたくさんパターニングされた
領域よりも小さい。ところが、たくさんパターニングさ
れた領域のエッチマスクにブロッカを加えることによっ
て露出された基板の量が低減され、これによってエッチ
ロードが減少する。他方、パターニングされていない領
域または少ししかパターニングされていない領域では、
エッチマスクにパターンを付加することでエッチロード
が増やされる。これら両方のうちのいずれか一方または
これらの組み合わせによって、チップ全体にわたるパタ
ーン率がいっそう均一になる。その結果、エッチプロセ
ス中、いっそう均一なローディングが生じることにな
り、これによっていっそう均一な線幅が形成される。

【００２０】これらのパターンやブロッカは、種々のサ
イズ、形状または構造をもつものとすることができる。
とはいうものの、パターンやブロッカを付加するときに
設計者に与えられるフレキシビリティは、デザインやプ
ロセスパラメータによって制限されることはいうまでも
ない。たとえば、オンピッチ（on-pitch）またはピッチ
制限された要求によって密に詰め込まれたアクティブ領
域では、設計者にとってたいしたフレキシビリティはな
い。オンピッチまたはピッチ制限されたとは、フィーチ
ャを分離するスペースが最小フィーチャサイズ（Ｆ）に
ほぼ等しいことを意味する。そのような領域ではデザイ
ンルールはいっそう厳しくなり、このことでパターンや
ブロッカを挿入するためのフレキシビリティはほとんど
ないかまったくない。しかしながら、あまり密には詰め
込まれていない領域ないしオフピッチ（off-pitch）の
領域では、各フィーチャ間のスペーシングはそれよりも
緩められており、したがってパターンまたはブロックの
実装に関し設計者に対しいっそう多くのフレキシビリテ
ィが与えられ、このことでチップ全体にわたりいっそう
一定のパターン率が得られるようになる。

【００２１】１つの実施形態によれば、チップ全体にわ
たるパターン密度またはパターン率は、チップ内の電気
的機能構造物により形成された最も高いパターン密度に
合わせて均等化される。典型的には、チップ全体にわた
るパターン密度の均等化にあたりチップレイアウトを調
べて、オンピッチ領域におけるパターン密度あるいは電
気的機能構造物が最も密に詰め込まれた領域におけるパ
ターン密度を決定する。このような領域においては、設
計者に対し最小のフレキシビリティしか与えられないこ
とが多い。メモリディバイスの場合、電気的機能構造物
により形成された最も高いパターン密度の領域はアレイ
領域であって、この領域は典型的には約４０〜５０％の
パターン密度を有している。しかし、電気的機能構造物
が最も密に詰め込まれた領域におけるパターン密度は、
他の形式のＩＣについてはそれぞれ異なる可能性があ
る。

【００２２】最も密に詰め込まれた領域におけるパター
ン密度が決定されれば、次に、あまり密には詰め込まれ
ていない他の領域にパターンが加えられ、これによって
最も密に詰め込まれた領域のパターン率と等しいパター
ン率がその領域において生じるようになる。電気的に機
能しない構造物により形成された比較的高いパターン密
度の領域にはブロッカ（blocker）が加えられ、これに
よりその領域において、最も密に詰め込まれた電気的に
機能する領域におけるパターン密度と等しいパター密度
が得られるようになる。基板全体にわたり全パターン密
度をほぼ等しくすることにより、チップ全体にわたりエ
ッチローディングがいっそう均一になる。その結果、側
壁のパッシベーションや開口部の寸法がチップ全体にわ
たりばらつきがいっそう少なくなり、これにより線幅の
コントロールが改善されることになる。

【００２３】図３には、ダイナミックランダムアクセス
メモリ（ＤＲＡＭ）チップに関する部分的な設計レイア
ウトの平面図が示されている。なお、シンクロナスＤＲ
ＡＭ（ＳＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡ
Ｍ）、あるいはリードオンリーメモリ（ＲＯＭ）などそ
の他のメモリチップも使用できる。また、特定用途向け
ＩＣ（ＡＳＩＣ）や他のＩＣチップを含むロジックチッ
プも使用できる。

【００２４】図示されているように、このメモリチップ
には３つの異なる形式の領域が含まれている。領域Ａ
は、チップにおけるオンピッチまたはピッチ制限された
領域である。したがって領域Ａは、最も高いパターン密
度を有している。典型的には、領域Ａにはメモリセルア
レイが含まれている。チップにおいて領域Ｂはオフピッ
チ領域であり、領域Ｂは領域Ａよりも低いパターン密度
である。オフピッチ領域は典型的には、ＤＲＡＭチップ
のサポート回路から成る。領域Ｃは、このチップにおい
てはまばらにパターニングされた領域である。典型的に
は、この領域はカーフ（kerf）と呼ばれる。ＤＲＡＭチ
ップの場合、領域Ａのパターン率は約５０％であり、領
域Ｂは約２０〜３０％、領域Ｃは約５〜１０％である。

【００２５】本発明の１つの実施形態によれば、領域Ｂ
とＣに対しそこにおけるパターン率を高めるためパター
ンが加えられる。１つの実施形態の場合にはパターンに
より、あまり密にパターニングされていない領域ＢとＣ
におけるパターン密度が高められ、その結果、チップ全
体にわたりいっそう均一にされたパターン密度またはパ
ターン率が生じることになる。

【００２６】パターン密度は、個々の領域においてリソ
グラフィエッチマスクに付加的なパターンを加えること
により高められる。付加的なパターンは、種々の形状、
サイズ、コンフィグレーションを有することができる
が、この場合、それらがデザインおよび設計パラメータ
内にあることを前提とする。たとえば、パターンにより
形成されたフィーチャは電気的に分離されており、平坦
化支援としての役割を果たす一方で、いかなる電気的な
機能も有していない（すなわち動作ディバイスと接続し
ないよう、ないしはディバイス性能になんら影響を与え
ないよう開口部が形成される）。

【００２７】エッチプロセスを説明すると、所望のパタ
ーンを有するウェハの基板上においてレジスト層を露光
するためマスクが使用される。次にレジスト層が現像さ
れ、ポジティブレジスト層が用いられるのかネガティブ
レジスト層が用いられるのかに応じて、露光された領域
または露光されていない領域が除去される。続いて、レ
ジストマスクによって保護されていないウェハ部分が、
たとえば反応性イオンエッチング（ＲＩＥ）によってエ
ッチングされる。他のエッチプロセスも有用である。チ
ップ全体における種々の領域においてエッチングされる
材料の量がいっそう均一になっているので、ローディン
グ変化が低減される。その結果、ＡＣＬＶが低減され、
チップ全体にわたりいっそう均一な線幅が生成される。
したがって本発明の目標は、ホトレジストマスクのパタ
ーン密度をチップ全体にわたり均一なレベルにすること
である。

【００２８】たとえば、ＤＲＡＭチップ製造においてゲ
ート導体の形成にあたり、ウェハの表面上にポリシリコ
ン（poly）のブランケット層を堆積させる。ポリシリコ
ンの上に形成されたシリサイド層を有するポリサイドな
ど他の層も、ゲート導体形成に有用である。典型的に
は、ボーダレスコンタクト設計（boarderless contacts
chemes）のためのエッチストップとして用いるために、
ポリシリコンの上に窒化物層が形成される。ゲート導体
の種々の層が形成されると、その上にレジスト層が形成
される。レジスト層はパターニングされ、導体層の一部
分が選択的に露光される。

【００２９】アレイ領域ではレジストのパターン密度は
高い。それというのも、アレイのワードラインはゲート
導体層へのエッチングにより形成されるものだからであ
る。しかし、サポート領域やカーフなど非アレイ領域の
パターン密度はそれよりも低い。チップ全体にわたるパ
ターン密度の均一性を高めるため、サポート領域やカー
フ領域にパターンが付加される。つまり、ローディング
変化を減少させるため、パターニングされていない他の
領域にパターンが加えられることになる。これらの付加
的なパターンは、アクティブないし機能的なフィーチャ
とは電気的に絶縁されている。不活性のポリシリコン構
造体を形成することでローディング変化が減少し、これ
によりたとえばアクティブなゲート導体またはワードラ
インのいっそう均一な線幅が生じるようになる。

【００３０】図４は、高密度領域において測定値から設
計値をマイナスしたもの（単位ｎｍ）と、広い開口領域
からの距離（正方形）または中位の密度の領域（円）か
らの距離との関係を示すグラフである。このグラフは、
図３に示したような慣用のＤＲＡＭレイアウトにおいて
ゲート導体レベルに関するパターン率が線幅に及ぼす影
響を示している。基板上の開口領域に隣接する線は、図
４に示されているとおり線が開口領域からどれだけ隔た
っているのかに依存して、線幅に関して幅広い変化を有
している。参照符号１の付された平均特性曲線からわか
るように線幅は、図３のＢとして示した開口領域に隣り
合う約＋１３ｎｍから、開口領域から約５０００μｍ離
れたところの約−１０ｎｍの線幅まで変化している。

【００３１】また、参照符号２の付された平均特性曲線
に示されているように、測定された線幅は約１０ｎｍで
あり、これは約−１０ｎｍまで減少しているが、これの
及ぶ距離は平均密度領域”Ａ”から約２０００μｍまで
である。したがって、空き領域から４０％あるいはそれ
以上のパターン率までパターン率全体が変化したとき、
線幅の変化は約２０ｎｍである。

【００３２】所望のフォトレジストパターンを形成する
ため、基板は露光され現像されるが、本発明によればそ
れらのパターンには、集積回路全体のパターン密度が約
４０〜５０％となるよう、付加的なパターンが含まれ
る。図５に示されているように線のアレイがエッチング
された後、矢印で示されているように線幅を測定した。

【００３３】上述のとおり、チップ全体にわたり様々な
場所で線がエッチングされると、線幅に関して約２０ｎ
ｍの変化が見込まれる。

【００３４】図６に示されているとおり、アレイに沿っ
た種々のポイントにおける高密度アレイの４つの列につ
いて線幅を測定した。測定結果を以下で表１に示す。こ
こでポイント１〜６はアレイに沿った各ポイントに対応
する。図４から得られた情報に基づき予期されるのは、
ポイント１〜６の頂部の列と底部の列は、あまり密には
パターニングされていない領域と隣接しているため、中
央の列よりも広い線幅をもつことと、中央の列は、いっ
そう密にパターニングされた領域における線の列と隣り
合っているため、いっそう小さい線幅を有することであ
る。

【００３５】しかし、表１に示されているように、パタ
ーニングを加えることで線幅の変化が抑えられ、密にパ
ターニングされた領域に隣り合うエッチングされた線幅
と、あまり密にはパターニングされていない領域に隣り
合うエッチングされた線幅との間で、明確な差がなくな
ている。この表において、”ＤＥＶ．”は偏差を表す。

【００３６】

【表１】

【００３７】このように、集積回路内に種々異なるパタ
ーン密度の領域が存在しているときには線幅が約２０ｎ
ｍほど変化しているのに対し、パターン密度全体が等し
くなるよう余分にパターンを加えたときには、線幅は非
常に僅かにしか変化せず、約３〜５ｎｍまたはそれ以下
までしか変化しない。

【００３８】本発明は、いかなるエッチステップの前で
あっても実行でき、エッチングステップがテーパ形状の
開口部を有するように実施されるときに殊に重要であ
る。エッチマスクは一般に、ホトレジストが露光され現
像された後、堆積した層を除去すべきところにホトレジ
スト内の開口部が形成されるように作られる。たとえ
ば、所望の導体ラインを除いてアルミニウムが除去され
るようアルミニウム層をエッチングすべきときには、残
すべきアルミニウム層がホトレジストにより覆われ、ア
ルミニウムを除去すべきところは覆われない。しかし本
発明によれば、チップ全体にわたるパターンすべての状
態が考慮される。パターニングされていない大きな領域
が存在するのであれば、パターン密度全体がチップ全体
にわたりほぼ同じになるよう、ホトマスクにさらにパタ
ーンが加えられる。このため、ほとんどパターンのない
領域またはパターンのまったくない領域に、ダミーパタ
ーンが形成されることになる。

【００３９】本発明をいくつかの実施形態として説明し
てきたが、本発明はそれらに限定されるものではない。
本発明は、ダミーフィーチャの形状や配置ならびに集積
回路全体にわたるパターン密度全体に関して変更可能で
ある。そして本発明は、特許請求の範囲によってのみ制
約されるものである。

【図面の簡単な説明】

【図１】基板上の１つの層において異方性およびテーパ
形状にエッチングされた従来技術の開口部を示す縦断面
図である。

【図２】テーパ形状の側壁をもつ誘電層が上に設けられ
た従来技術のゲートを示す図である。

【図３】異なるパターン密度の領域をもつチップの平面
図である。

【図４】ゲート導体における線幅の測定値と、チップ上
で僅かにしかパターニングされていない領域、中程度に
パターニングされた領域から高密度にパターニングされ
た領域までの距離との関係を示すグラフである。

【図５】ディバイスのアレイのためのコネクションライ
ンの平面図である。

【図６】チップのパターン密度全体がほぼおなじになる
ようパターンの加えられたチップの平面図である。

【符号の説明】

１０，２０ 開口部 １４ 基板 ３０ ゲート ３２ ゲート側壁 ３４ テーパ形状の誘電層 Ａ 最も高い密度の領域 Ｂ オフピッチ領域 Ｃ まばらにパターニングされた領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンドレアス クルーヴェ アメリカ合衆国 ヴァーモント エセック ス ジャンクション カントリーサイド ドライヴ 35 (72)発明者 ラース リーブマン アメリカ合衆国 ニューヨーク ポウキー プシー コーンウェル ストリート ５ (72)発明者 フランク プライン アメリカ合衆国 ニューヨーク ワッピン ガーズ フォール ハイ ヴュー ロード 29 (72)発明者 トーマス ツェル ドイツ連邦共和国 ドレスデン ルイーゼ ンシュトラーセ ５アー

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ＤＲＡＭチップの製造方法において、 最も密に詰め込まれた電気的機能ディバイスを有するチ
   ップ内の領域のパターン密度を求め、 最も密に詰め込まれた電気的機能ディバイスのパターン
   密度よりも低いパターン密度を有するチップ領域にパタ
   ーンを加え、 および／または非電気的機能ディバイスの結果として比
   較的高い密度を有する領域にはブロッカを加え、 ブロッカおよびパターンを加えることで、チップ全体に
   わたりいっそうばらつきのないパターン密度を生じさ
   せ、これによりエッチング中、チップ全体にわたりいっ
   そう均一な線幅を生じさせることを特徴とする、 ＤＲＡＭチップの製造方法。