KR100546143B1 - 반도체소자의 도전배선 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 도전배선 형성방법에 관한 것으로, 반도체기판 상부에 하부 도전층을 일정두께 형성하고 하부 도전층 패턴마스크와 상부 도전층 패턴마스크를 이용하여 상기 하부도전층을 패터닝하고, 후속공정으로 상기 상부 도전층 패턴마스크를 이용하여 패터닝된 하부 도전층에 접속되는 상부 도전층을 형성함으로써 상부 도전층과 하부 도전층의 브릿지 ( bridge ) 현상을 방지하고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 도전배선 형성방법에 관한 것으로, 특히 고집적화에 따라 유발될 수 있는 도전배선 간의 브릿지 ( bridge ) 를 방지하는 방법에 관한 것이다.
반도체 메모리 소자의 도전배선으로는 워드라인, 비트라인 및 금속배선 등이 있으며 캐패시터와 같이 도전물질로 형성하는 캐패시터가 있다.
일반적인 반도체 메모리 소자인 디램은 반도체기판 상부에 소자분리막을 형성하고, 활성영역에 워드라인을 형성한 다음, 상기 워드라인 상부에 평탄화된 하부절연층을 형성하고 상기 반도체기판에 접속되는 비트라인을 형성한 다음, 그 상부를 평탄화시키는 층간절연막을 형성하고 상기 반도체기판에 접속되는 저장전극을 형성한 다음, 상부를 평탄화시키는 다른 층간절연막을 형성하고 상기 반도체기판에 접속되는 금속배선을 형성하였다.
그러나, 반도체소자가 고집적화됨에따라 비트라인과 워드라인 간의 거리가 좁아져 브릿지가 유발될 수 있게 되었다.
도 1 은 종래기술에 따른 반도체소자의 도전배선 형성방법을 도시한 단면도이다.
먼저, 반도체기판(41) 상부에 활성영역을 정의하는 소자분리막(43)을 형성한다.
그리고, 상기 반도체기판(41) 상에 워드라인(도시안됨)을 형성하고, 후속공정으로 형성될 비트라인과 저장전극의 콘택패드(45)를 동시에 형성한다.
그리고, 상기 비트라인 콘택패드(45)에 접속되는 비트라인(47)이 구비되는 하부절연층(49)을 형성하고, 상기 저장전극 콘택패드(45)를 노출시키는 저장전극 콘택홀(51)을 형성한다.
그리고, 상기 저장전극 콘택홀(51)을 통하여 상기 콘택패드(45)에 접속되는 저장전극(53)을 형성한다. (도 1)
상기한 바와같이 종래기술에 따른 반도체소자의 도전배선 형성방법은, 도 1 의 ⓐ 부분과 같이 비트라인과 저장전극(53) 사이의 간격이 좁아 오정렬시 브릿지가 유발될 수 있으므로 정렬마진이 감소하여 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 콘택플러그에 접속되는 비트라인과 저장전극 마스크를 이용하여 비트라인의 형성공정시 패터닝함으로써 비트라인과 저장전극의 오정렬로 인한 브릿지를 방지할 수 있어 반도체소자의 고집적화를 가능하게 하는 반도체소자의 도전배선 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 도전배선 형성방법은,
반도체기판의 불순물 접합영역에 접속되는 콘택패드를 형성하는 공정과,
전체표면상부에 하부절연층을 형성하는 공정과,
상기 하부절연층을 통하여 상기 콘택패드에 접속되는 비트라인용 도전체를 형성하는 공정과,
비트라인 마스크와 저장전극 마스크를 이용하여 상기 비트라인용 도전체를 패터닝함으로써 비트라인과 저장전극 콘택플러그를 형성하는 공정과,
전체표면상부에 층간절연막을 형성하고 이를 통하여 상기 저장전극 콘택플러그를 노출시키는 저장전극 콘택홀을 형성하는 공정을 포함하는 것을 제1특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 도전배선 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11)에 활성영역을 정의하는 소자분리막(13)을 형성한다. 그리고, 상기 반도체기판(11)의 활성영역에 워드라인(도시안됨)을 형성하고 상기 반도체기판에 불순물 접합영역(도시안됨)을 형성한다.
그리고, 상기 불순물 접합영역에 접속되는 콘택패드(15)를 형성한다. 이때, 상기 콘택패드(15)는 비트라인용과 저장전극용이 모두 형성된 것이다.
그 다음에, 전체표면상부를 평탄화시키는 하부절연층(16)을 형성하고 상기 비트라인용과 저장전극용 콘택패드(15)를 모두 노출시키는 비트라인 콘택홀(17)과 저장전극 제1콘택홀(19)을 형성한다.
그리고, 상기 콘택홀 측벽에 절연막 스페이서(21)를 형성한다. 그리고, 상기 콘택패드(15)에 접속되는 비트라인용 도전체(23)를 형성하고 그 상부에 반사방지막(미도시)인 산화질화막을 형성한다. 이때, 상기 비트라인용 도전체(23)은 다결정실리콘으로 형성한다. (도 2a)
그 다음, 비트라인 마스크와 저장전극 마스크를 이용하여 상기 비트라인용 도전체(23)와 반사방지막(25) 적층구조를 동시에 정의함으로써 비트라인(27)과 저장전극 콘택플러그(29)를 형성한다.
여기서, ⓑ 는 상기 비트라인 마스크와 저장전극 마스크를 이용하여 정의된 적층구조의 평면도를 도시한다. (도 2b)
그 다음, 전체표면상부를 평탄화시키는 층간절연막(31)을 형성하고 그 상부에 감광막패턴(33)을 형성한다. 이때, 상기 감광막패턴(33)은 저장전극 콘택마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한다.
그리고, 상기 감광막패턴(33) 측벽에 폴리머 스페이서(35)를 형성한다. 이때, 상기 폴리머 스페이서(35)는 상기 감광막패턴(33)의 형성공정시 폴리머를 유발시켜 형성한 것이다.
그 다음, 상기 감광막패턴(33)을 마스크로하여 상기 저장전극 콘택플러그(29)를 노출시키는 저장전극 제2콘택홀(37)을 형성한다. (도 2c, 도 2d)
후속공정으로 상기 저장전극 제2콘택홀(37)을 통하여 상기 저장전극 콘택플러그(29)에 접속되는 저장전극을 형성한다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 도전배선 형성방법은, 하부 도전층의 패터닝 공정시 상부 도전층 마스크를 이용하여 동시에 패터닝하고 후속공정으로 이에 콘택되는 상부 도전층을 형성함으로써 상부 도전층과 하부 도전층의 단락 문제를 해결하고 상부 도전층 콘택홀의 에스펙트비를 줄일 수 있어 반도체소자의 고집적화를 가능하게 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 효과가 있다.
도 1 은 종래기술에 따른 반도체소자의 도전배선 형성방법 형성방법을 도시한 단면도.
도 2a 내지 도 2d 는 본 발명의 실시예에 따른 반도체소자의 도전배선 형성방법 형성방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
11,41 : 반도체기판 13,43 : 소자분리막
15,45 : 콘택패드 16,49 : 하부절연층
17 : 비트라인 콘택홀 19,51 : 저장전극 제1콘택홀
21 : 절연막 스페이서 23 : 비트라인용 도전체
25 : 반사방지막 27,47 : 비트라인
29 : 저장전극 콘택플러그 31 : 층간절연막
33 : 감광막패턴 35 : 저장전극 제2콘택홀
Claims (1)
- 반도체기판의 불순물 접합영역에 접속되는 콘택패드를 형성하는 공정과,전체표면상부에 하부절연층을 형성하는 공정과,상기 하부절연층을 통하여 상기 콘택패드에 접속되는 비트라인용 도전체를 형성하는 공정과,비트라인 마스크와 저장전극 마스크를 이용하여 상기 비트라인용 도전체를 패터닝함으로써 비트라인과 저장전극 콘택플러그를 형성하는 공정과,전체표면상부에 층간절연막을 형성하고 이를 통하여 상기 저장전극 콘택플러그를 노출시키는 저장전극 콘택홀을 형성하는 공정을 포함하는 반도체소자의 도전배선 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019980062036A KR100546143B1 (ko) | 1998-12-30 | 1998-12-30 | 반도체소자의 도전배선 형성방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019980062036A KR100546143B1 (ko) | 1998-12-30 | 1998-12-30 | 반도체소자의 도전배선 형성방법 |
Publications (2)
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| KR20000045478A KR20000045478A (ko) | 2000-07-15 |
| KR100546143B1 true KR100546143B1 (ko) | 2006-03-31 |
Family
ID=19568732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980062036A KR100546143B1 (ko) | 1998-12-30 | 1998-12-30 | 반도체소자의 도전배선 형성방법 |
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| Country | Link |
|---|---|
| KR (1) | KR100546143B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100693879B1 (ko) * | 2005-06-16 | 2007-03-12 | 삼성전자주식회사 | 비대칭 비트 라인들을 갖는 반도체 장치 및 이를 제조하는방법 |
-
1998
- 1998-12-30 KR KR1019980062036A patent/KR100546143B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
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