KR19980071586A - 반도체 디바이스 시험장치 - Google Patents

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KR19980071586A
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도시유키 네기시
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Abstract

피시험 IC의 하나의 핀에 대하여 복수의 핀유니트를 사용하지 않고 피시험 IC 의 고속시험을 행할 수 있는 IC 테스터를 제공한다. 피시험 IC(10)의 각 핀마다 제1 및 제2의 두 패턴발생기(PG1, PG2)와, 각각 파형기억기(WFM1, WFM2)를 구비한 제1 및 제2 파형기억기(FC1, FC2)와, 제1 및 제2의 논리비교기(DC1, DC2)와, 제1 및 제2의 불량해석메모리(FM1, FM2)를 설치한다. 제1 패턴발생기에 의해 제1파형기억기의 홀수 어드레스를 액세스하고, 제2패턴발생기에 의해 제2 파형기억기의 짝수 어드레스를 액세스하고, 두 개의 파형 정형기로부터의 파형 데이터를 통상속도 주기의 1/2 주기로 다중화하고, 제1 및 제2의 세트·리세트 플립플롭(SRFF1, SRFF2)을 세트·리세트시킨다. 이에 따라 2배속의 시험패턴신호를 생성하고, 피시험 IC의 2배속의 테스트를 실현한다.

Description

반도체 디바이스 시험장치
본발명은 반도체 디바이스, 특히 그 대표예인 반도체 집적회로(이하, IC라함)를 시험하는데 적합한 반도체 디바이스 시험장치(일반적으로 IC 테스터라함)에 관한 것이다.
가령, 반도체 메모리소자와 같은 IC를 시험하는 종래의 반도체 디바이스 시험장치(이하, IC 테스터라함)의 일예의 개략 구성을 도 4에 도시한다. 이 IC 테스터는 타이밍 발생기(TG)와, 패턴발생기(PG)와, 파형정형기(FC)와, 논리비교기(DC)와, 불량해석메모리(FM)를 포함한다.
타이밍 발생기(TG)는 패턴발생기(PG) 혹은 그밖의 각부에 기준이 되는 타이밍클록(TC)을 부여한다. 패턴발생기(PG)는 시험해야할 IC(피시험IC, 일반적으로 DUT 라함)(10)에 인가하는 시험패턴신호(PAT)를 발생시키기 위한 패턴발생명령(PATABC)과, 논리비교기(DC)에 부여하는 기대치신호(EXP)를 발생시키기 위한 기대치데이터(EXP·DATA)를 출력하고, 이들 신호를 파형정형기(FC)에 부여한다.
파형정형기(FC)는 패턴발생기(PG)에서 부여된 패턴발생명령과 기대치 데이터에 따라 피시험 IC(10)에 인가하는 시험패턴신호(PAT)와, 논리비교기(DC)에 부여하는 기대치신호(EXP)를 생성한다. 피시험 IC(10)는 파형정형기(FC)를 통하여 보내오는 제어신호(CNTL·SIG)에 의해 그 기입 및 판독동작이 제어되고, 파형정형기(FC)에서 인가되는 시험패턴신호를 기입동작과, 그 기입한 데이터를 판독하는 동작을 반복한다.
피시험 IC(10)에서 판독한 데이터는 논리비교기(DC)에 있어서 기대치신호와 비교되고, 양 신호간에 불일치가 있는지 여부가 검출된다. 불량해석메모리(FM)는 논리비교기(DC)에 있어서 불일치가 발생할때마다 피시험 IC(10)의 불량발생 어드레스와 동일 어드레스에 불량발생을 표시하는 페일데이터(failure data)를 기억한다. 이 때문에 불량해석메모리(FM)에는 패턴발생기(PG)에서 데이터판독을 위하여 피시험 IC(10)에 부여되는 어드레스신호와 같은 어드레스신호(ADR·SIG)가 부여된다. 기억된 페일데이터를 시험종료후의 불량해석메모리(FM)에서 판독함으로써 피시험 IC의 불량해석을 행할수 있다.
이상은 IC 테스터의 전체 구성과 동작의 개요이다. 본발명은 피시험 IC(10)의 각 핀(단자)마다 설치되는 이 기술분야에서는 핀유니트(pin unit)라 일컫는 디바이스의 개량에 관한 것으로 그 목적하는 바는 간단한 구성으로 고속동작을 가능하게 하는 일이다.
도 5는 피시험 IC의 각핀마다 설치되는 종래의 핀유니트 일예의 회로구성 개요를 나타낸다. 각 핀유니트는 동일 구성의 것으로 되기 때문에 도 5에는 1개의 핀에 대한 핀유니트의 회로구성만을 표시한다.
핀유니트(UN)는 패턴발생기(PG)와, 파형정형기(FC)와, 논리비교기(DC)와, 불량해석메모리(FM)와, 파형정형기(FC)로부터의 아날로그 출력신호를 피시험 IC(10)에 기입하는 드라이버(DR)와, 피시험 IC(10)에서 판독된 데이터의 논리치를 비교하는 H(고) 논리비교기(CPH) 및 L(저) 논리비교기(CPL)에 의해 구성되어 있다.
패턴발생기(PG)에는 패턴메모리가 설치되고, 이 패턴메모리의 각 어드레스에 피시험 IC(10)의 핀에 가령「1」논리(H논리)의 논리파형을 부여하는 패턴발생명령 1 (PATABC= 1), 「0」논리 (L 논리)의 논리파형을 부여하는 패턴발생명령 0 (PATABC= 0), 기대치신호가 L논리라는 것을 표시하는 기대치 데이터 L (PATABC= L), 기대치신호가 H 논리라는 것을 표시하는 기대치 데이터 H (PATABC= H), 기대치신호가 하이임피던스(high impedance)라는 것을 표시하는 기대치 데이터 Z (PATABC= Z)등이 기억되고, 이들 각 패턴발생명령 및 기대치 데이터가 패턴발생 프로그램으로 지정되는 순서로 패턴발생기(PG)에서 판독된다.
패턴발생기(PG)에서 판독된 패턴발생명령(PATABC) 및 기대치 데이터는 파형정형기(FC)에 부여되고, 이 파형정형기(FC)에 있어서 패턴발생명령에 대응한 아날로그 파형을 갖는 시험패턴신호 PAT(도 6c 참조) 및 기대치신호(EXP)가 생성된다. 이 생성된 시험패턴신호(PAT)가 드라이버(DR)를 통하여 피시험 IC(10)의 하나의 핀에 입력된다. 기대치신호(EXP)는 논리비교기(DC)에 부여된다.
또한, 파형정형기(FC)는 시험패턴신호(PAT)외에 드라이버(DR)의 상태를 제어하는 드라이버 제어신호(DRE)를 출력한다.
드라이버 제어신호(DRE)는 드라이버(DR)의 제어단자에 공급되고 드라이버(DR)출력단자의 상태를 출력모드와 하이임피던스모드(출력정지모드)로 바꾸는 제어를 행한다. 구체적으로 설명하면, 드라이버(DR)가 시험패턴신호(PAT)를 출력하는 출력모드에 있어서는 도 6e에 도시된 바와 같이, 드라이버(DR)의 제어단자에 인가되는 드라이버 제어신호(DRE)는 가령 H 논리 상태를 유지하고, 드라이버(DR)의 출력단자를 활성상태로 유지한다. 이에 비해, 피시험 IC(10)에 기입한 데이터를 이 피시험 IC(10)에서 판독하는 하이임피던스모드에 있어서는 드라이버(DR)의 제어단자에 인가되는 드라이버 제어신호(DRE)는 가령 L 논리 상태를 유지하고, 드라이버(DR)의 출력단자를 하이임피던스 상태(출력정지상태)로 유지한다.
피시험 IC(10)에서 데이터가 판독되는 판독모드사이(드라이버(DR)의 출력단자 상태가 하이임피던스모드인 사이), H 논리비교기(CPH)는 피시험 IC(10)에서 판독되는 데이터 파형의 논리레벨이 정규 H 논리레벨(Href)을 가지고 있는지 여부를 판정하고, 판정신호(SH)를 출력하고, H 논리비교기(CPL)는 피시험 IC(10)에서 판독되는 데이터파형의 논리레벨이 정규 L논리레벨(Lref)을 가지고 있는지 여부를 판정하여 판정신호(SL)를 출력한다.
구체적으로 설명하면, 도 7에 도시된 바와같이 H 논리비교기(CPH)는 피시험 IC(10)에서 판독되는 신호(SIC)의 전위가 정규 H 논리레벨(Href)보다 높은 레벨일때는 0 논리를 출력하고, 기타 상태에서는 1 논리를 출력한다. 또, L 논리비교기(CPL)는 신호(SIC)의 전위가 정규 L 논리레벨(Lref)보다 낮은레벨일때는 0 논리를 출력하고, 기타 상태에서는 1 논리를 출력한다. 또한, 판정신호(SH, SL)는 실제로는 스트로브펄스(STRB1, STRB2; 도 6f 참조)에 의해 각각 타발되고(스트로브펄스( STRB1, STRB2)의 앤드가 빠짐), 이 스트로브펄스(STRB1, STRB2)의 공급시점의 판정결과가 판정신호(SH, SL)로서 각각 출력된다.
논리비교기(DC)는 비교기(CPH, CPL)가 판정한 결과를 수용하여 그 판정신호(SH 또는 SL)와 파형정형기(FC)에서 보내오는 기대치신호(EXP)를 비교하여 불일치일때마다 불량해석메모리(FM)의 피시험 IC(10)의 불량발생 어드레스와 동일 어드레스에 불량발생을 나타내는 가령「1」논리의 파형데이터를 기입한다. 가령, 피시험 IC(10)의 불량발생 어드레스가「2」일때는 불량해석메모리(FM)의 어드레스「2」에 「1」논리를 기입한다.
상기 핀유니트(UN)의 파형정형기(FC)와 논리비교기(DC)부분의 회로구성을 도 8에 더 상세히 도시되어 있다.
파형정형기(FC)는 패턴발생기(PG)로부터의 패턴발생명령(PATABC; 이 예에서는 3비트 명령)이 입력되는 파형기억기(WFM)와, 이 파형기억기(WFM)로부터의 출력신호에 의해 시험패턴신호(PAT)를 생성하는 게이트군(이 예에서는 4개의 AND 게이트와 2개의 OR게이트로됨) 및 제1 세트·리세트 플립플롭(SRFF1)의 조합회로와, 상기 파형기억기(WFM)로부터의 출력신호에 의해 드라이버 제어신호(DRE)를 생성하는 게이트군(이 예에서는 2개의 AND게이트로됨) 및 제2세트·리세트 플립플롭(SRFF2)의 조합회로에 의해 구성되어 있다.
파형기억기(WFM)에는 이 예에서는 H 논리의 파형데이터(T1S, T2S), L 논리의파형데이터(T1R, T2R), 드라이버 제어신호(DRE)의 논리레벨을 정하는 파형데이터(T3L, T4T), 기대치신호의 논리레벨을 정하는 파형데이터(EXP1, EXP1Z, EXP2, EXP2Z)등이 미리 기억되어 있다.
패턴발생기(PG)로 부터의「1」논리의 패턴발생명령에 의해 파형기억기(WFM)에서 H논리의 파형데이터(T1S)가 판독되면, 이 파형데이터(T1S)상승부분이 대응하는 AND게이트에 있어서 클록(T1)으로 타발되어(클록(T1)과의 앤드가 잡혀져서) 도 6b 에 도시된 펄스(T1)가 형성된다. 이 펄스가 제1세트·리세트 플립플롭(SRFF1)의 세트단자(S)에 부여되고, 그 전연(前緣)에서 이 플립플롭(SRFF1)에서 「1」논리의 출력을 발생시킨다. 즉, 실파형을 갖는 시험패턴신호(PAT; 도 6c참조)의 전연(상승)의 타이밍이 규정된다.
다음에, 패턴발생기(PG)로 부터의 「0」논리의 패턴발생명령에 의해 파형기억기(WFM)에서 파형데이터(T1R)가 판독되면, 이 파형데이터(T1R)의 상승부분이 AND 게이트에 있어서 클록(T1)으로 타발되어 도 6b표시 펄스(T1')가 형성된다. 이 펄스가 제1세트·리세트 플립플롭(SRFF1)의 리세트단자(R)에 부여되고, 그 전연에서 이 플립플롭(SRFF1)의 「1」논리의 출력을 「0」논리로 반전시킨다. 즉, 실파형을 갖는 시험패턴신호(PAT)의 후연(하강)의 타이밍이 규정된다.
도 6에는 표시되지 않으나, 파형기억기(WFM)에서 파형데이터(T2S, T2R)가 판독될 경우에도, 상기 경우와 같이 이들 파형데이터(T2S, T2R)의 상승부분이 대응하는 AND 게이트에 있어서 클록(T2)에 의해 각각 타발되어 제1 세트·리세트 플립플롭(SRFF1)의 세트 및 리세트단자에 각각 부여되고, 이 플립플롭(SRFF1)에서 실파형을 갖는 시험패턴신호(PAT)가 발생된다.
또한, 시험패턴신호(PAT)를 피시험 IC에 기입하는 모드에 있어서는 패턴발생기(PG)로 부터의 패턴발생명령에 의해 파형기억기(WFM)에서 파형데이터(T3L)이 판독되고 이 파형데이터(T3L)의 상승부분이 대응하는 AND 게이트에 있어서 클록(T3)으로 타발되어(클록(T3)과의 앤드가 잡혀져서) 도 6d 에 도시된 표시펄스(T3)가 형성된다. 이 펄스가 제2세트·리세트 플립플롭(SRFF2)의 세트단자(S)에 부여되고, 그 전연에서 이 플립플롭(SRFF2)에서 「1」논리의 출력을 발생시킨다. 즉, 실파형을 갖는 드라이버 제어신호(DRE; 도 6e참도)의 전연(상승)의 타이밍이 규정된다.
또, 패턴발생기(PG)로 부터의 패턴발생명령에 의해 파형기억기(WFM)에서 파형데이터(T4T)가 판독되고, 이 파형데이터(T4T)의 상승부분이 대응하는 AND 게이트에 있어서 클록(T4)으로 타발되어 도 6d에 도시된 펄스(T4)가 형성된다. 이 펄스가 제2세트·리세트 플립플롭(SRFF2)의 리세트단자(R)에 부여되고, 그 전연에서 이 플립플롭(SRFF2)의 「1」논리 출력을 「0」논리로 반전시킨다. 즉, 실파형을 갖는 드라이버 제어신호(DRE)의 후연(하강)의 타이밍이 규정된다.
논리비교기(DC)는 이 예에서는 기대치신호(EXP1, EXP1Z)가 각 비반전 입력에 공급되는 2개의 AND 게이트와, 기대치신호(EXP2, EXP2Z)가 각 비반전입력에 공급되는 2개의 AND 게이트와, 이들 AND 게이트 출력신호를 다중화하여 불량해석메모리(FM)에 부여하는 1개의 OR 게이트를 구성된다. 또, 기대치신호(EXP1, EXP1Z)가 공급되는 AND 게이트의 다른쪽 입력에는 H논리비교기(CPH)의 출력(SH)이 각각 공급되고, 기대치신호(EXP2, EXP2Z)가 공급되는 AND 게이트의 다른쪽 입력에는 L 논리비교기(CPL)의 출력(SL)이 각각 공급된다. 또한, 기대치신호(EXP1Z, EXP2Z)가 공급되는 AND 게이트의 다른쪽 입력은 반전입력으로 되어 있다.
논리비교기(DC)는 기대치신호(EXP1, EXP1Z)와 H논리비교기(CPH)에서 출력되는 판정신호(SH)를 비교하고, 혹은 기대치신호(EXP2, EXP2Z)와 L논리비교기(CPL)에서 출력되는 판정신호(SL)을 비교하여, 기대치신호와 판정신호가 일치하지 않을때에, 즉, 기대치신호의 논리와 피시험 IC(10)가 출력하는 신호(S1C)의 논리가 불일치일때에 OR게이트를 통하여 「1」논리의 페일데이터를 출력하여 불량해석메모리(FM)에 기입한다.
상기 IC 테스터의 동작속도는 도 6 에 도시된 주기(T)에 의해 결정된다. 이 동작속도를 고속화하는 한 방법으로 종래 이 기술분야에서 핀멀티플렉스(pin multiplex) 방식이라 일컫는 방식이 존재한다. 이 핀 멀티플렉스 방식이란, 도 5와 도 8에 도시된 1핀분의 핀유니트(UN) 회로구성을 2핀분 준비하고, 2핀분의 파형정형기(FC)를 시분할(時分割) 동작시켜서 2배속의 시험패턴신호를 생성시키고, 또 논리비교동작도 2핀분의 논리비교기(DC)를 시분할 동작시켜서 2배속의 논리비교기를 실행시키도록 구성하여 시험을 행하는 방식이다.
이 핀 멀티플렉스 방식으로 2배속으로 동작시킬 경우 1핀분의 핀유니트(UN)를 2핀분 사용하여 동작시키는 것이므로 시험가능한 피시험 IC의 핀수가 반감되는 결함이 발생한다.
주지하는 바와같이 IC 테스터는 시험가능한 피시험 IC의 핀수가 시전에 정해져서 제조되기 때문에 각 IC 의 테스터에 준비되어있는 핀유니트 수에는 제한이 있다. 이와같이 수에 제한이 있는 핀유니트를 1개의 핀에 대하여 2핀분 사용하여 IC 의 고속시험을 행하면, 고속시험을 행할수 있는 피시험 IC의 핀수는 통상 속도의 경우의 반수로 되는 고속시험을 2회 실행할 필요가 생긴다. 따라서, 실제로는 고속시험이 되지 않는다는 결점이 있다.
본발명의 목적은 시험가능한 피시험 반도체 디바이스의 핀수를 감소하지 않고 고속시험을 행할수 있는 반도체 디바이스 시험장치를 제공함에 있다.
도 1은 본발명에 따른 반도체 디바이스 시험장치의 실시예를 나타내는 회로구성도,
도 2는 도 1 에 도시된 반도체 디바이스 시험장치의 동작을 설명하기 위한 파형도,
도 3은 도 1 에 도시된 반도체 디바이스 시험장치에 의해 얻는 작용효과의 설명도,
도 4는 종래의 IC 테스터의 일예에 대한 개략구성을 도시한 블록도,
도 5는 도 4 에 도시된 IC 테스터중의 핀유니트 회로구성을 도시한 블록도,
도 6은 도 5 에 도시된 핀유니트의 동작을 설명하는 파형도,
도 7은 도 5 에 도시된 핀유니트중의 H 논리 및 L 논리 비교기의 동작을 설명하는 파형도,
도 8은 도 5 에 도시된 핀유니트중의 파형정형기 및 논리비교기의 상세한 회로구성을 도시한 블록도.
본발명에 따르면 패턴발생기가 발생하는 패턴발생명령에 의해 파형정형기수단에서 피시험 반도체 디바이스에 부여하는 시험패턴신호와, 논리비교기에 부여하는 기대치신호를 발생시켜 상기 시험패턴신호를 피시험 반도체 디바이스에 인가하여 피시험 반도체 디바이스 시험하는 반도체 디바이스 시험장치에 있어서, 피시험 반도체 디바이스의 각 핀마다 설치되는 핀유니트 각각이 제1 및 제2 2개의 패턴발생수단과, 상기 2개의 패턴발생수단의 한쪽으로 부터의 패턴발생명령이 부여되는 제1 파형기억수단과, 상기 2개의 패턴발생수단의 어느 한쪽으로 부터의 패턴발생명령이 부여되는 제2파형기억수단을 구비한 파형정형수단과, 통상속도의 시험패턴신호의 생성시에는 상기 2개의 패턴발생수단의 어느 한쪽으로부터의 패턴발생명령만을 상기 제 1 및 제2의 파형기억수단에 동시에 공급하고, 고속의 시험패턴신호생성시에는 상기 2개의 패턴발생수단의 한쪽으로 부터의 패턴발생명령을 상기 제1의 파형기억수단에 부여하고, 또한 상기 2개의 패턴발생수단의 다른쪽으로 부터의 패턴발생명령을 상기 제2 파형기억수단에 부여하도록 상기 2개의 패턴발생수단으로부터의 패턴발생명령의 공급로를 바꾸는 전환수단과, 상기 제1 및 제2 파형기억수단에서 판독된 파형데이터에 의해 시험패턴신호를 생성하는 수단을 구비한 반도체 디바이스 시험장치가 제공된다.
바람직한 실시예에 있어서는 상기 시험패턴신호를 생성하는 수단을 통상속도의 시험패턴신호의 주기에서 1/2 주기까지의 주기를 갖는 시험패턴신호를 생성할수 있다.
또, 피시험 반도체 디바이스의 각핀마다 설치되는 상기 핀유니트 각각은 또한, 피시험 반도체 디바이스에서 판독된 데이터와 상기 제1 파형기억수단에서 공급되는 기대치신호를 논리비교하는 제1논리비교기와, 피시험 반도체 디바이스에서 판독된 데이터와 상기 제2파형기억수단에서 공급되는 기대치신호를 논리비교하는 제2논리비교기와, 상기 제1 논리비교기로 부터의 비교결과를 기억하는 제1 불량해석메모리와, 상기 제2 논리비교기로부터의 비교결과를 기억하는 제2 불량해석메모리와, 상기 제1 및 제2 논리비교기로부터의 비교결과를 상기 제1 및 제2 불량해석메모리에 동시에 공급하도록 비교결과의 공급로를 전환하는 전환수단을 포함한다.
고속의 시험패턴신호 생성시키는 상기 2개의 패턴발생수단 한쪽으로 부터의 패턴발생명령에 의해 상기 제1 파형기억수단의 홀수 어드레스가 액세스되고, 또한 상기 2개의 패턴발생수단의 다른쪽으로부터의 패턴발생명령으로 상기 제2파형기억수단의 짝수 어드레스가 액세스된다.
이와같이 본발명에서는 피시험 반도체 디바이스의 각핀마다 패턴발생기를 2개 설치하고, 이들 2개의 패턴발생기에서 동시에 2개의 패턴발생명령을 발생시키고, 그 2개의 패턴발생명령을 2개의 파형정형기에 부여하여 2개의 파형데이터에 부여하여 2개의 파형데이터를 발생시키고, 이들 2개의 파형데이터를 다중화함으로써 2배속의 시험패턴신호를 생성한다. 따라서, 이 2배속 시험패턴신호를 피시험 반도체 디바이스에 공급하면 고속시험을 실행할수 있다.
상기 본발명의 구성에 따르면 각 핀유니트마다 고속동작을 가능하게 하는 것이므로 고속동작시에도 타 유니트는 각각 독립하여 타 핀유니트로서 사용할수 있다. 따라서, 시험가능한 핀수가 감소하지 않는다.
바람직한 실시예의 상세한 설명
이하, 본발명에 의한 반도체 디바이스 시험장치의 1실시예에 대하여 도 1∼ 도 3을 참조하여 상세히 설명한다. 또한, 이하에 있어서는 이해를 돕기위하여 반도체 디바이스의 대표예인 IC를 시험하는 IC 테스터에 본발명을 작용할 경우에 대하여 설명하나, 본발명이 IC 이외의 다른 반도체 디바이스를 시험하는 반도체 디바이스 시험장치에도 동일하게 적용된다는 것은 말할 나위도 없다.
도 1은 본발명은 적용한 IC 테스터의 1실시예 회로구성을 나타내는 블록도이다. 또, 도 4, 도 5 및 도 8과 대응하는 부분 소자에는 동일부호를 부기하여 나타내고, 필요없는 한 그 설명을 생략한다.
본 발명에서는 도 1 에 도시된 바와같이 각 핀유니트(UN)에 제1 및 제2 2개의 패턴발생기(PGl, PG2)와, 제1 및 제2 2개의 파형정형기(FC1, FC2)와, 제1 및 제2 2개의 논리비교기(DC1, DC2)와, 통상의 테스트와 고속테스트의 전환을 행하는 전환기인 제1, 제2 및 제3의 3개의 멀티플렉서(MUX1, MUX2, MUX3)와, 제1 및 제2 2개의 불량해석메모리(FM1, FM2)를 설치한다.
제1, 제2 및 제3 멀티플렉서(MUX1∼MUX3)는 통상의 테스트에 있어서는 그들 입력단자(A)를 선택하는 상태로 설정된다. 즉, 이 통상의 테스트상태에서는 제1멀티플렉서(MUX1)에 의해 제1 패턴발생기(PGl)가 출력하는 3비트의 패턴발생명령이 2개의 파형정형기(FC1, FC2)에 1테스트주기(T)마다 동시에 입력되고, 이들 2개의 파형정형기(FC1, FC2)에서 1테스트주기(T)에 있어서 파형데이터가 동시에 판독되고, 도 6에서 설명한 것과 같은 주기(T)의 속도로 피시험 IC(10) 시험이 실행된다. 또, 제2와 제3멀티플렉서(MUX2, MUX3)도 각 입력단자(A)가 선택되어 있으므로 제1 및 제2 불량해석메모리(FM1, FM2)에 페일데이터가 동시에 기입된다.
이에 비해, 고속테스트에 있어서는 제1∼ 제3멀티플렉서(MUX1∼MUX3)는 그들 입력단자(B)를 선택하는 상태로 설정된다. 즉, 이 고속의 테스트 상태에서는 제1멀티플렉서(MUX1)에 의해 제1패턴발생기(PG1)가 출력하는 3비트의 패턴발생명령은 제1파형정형기(FCl)에만 입력되고, 또 제2패턴발생기(PG2)가 출력하는 3비트의 패턴발생명령이 제2 파형정형기(FC2)에만 입력된다. 또한, 제2 및 제3 멀티플렉서(MUX2, MUX3)도 그들 입력단자 B가 선택되어 있으므로 제1논리비교기(DC1)의 페일데이터는 제1불량해석메모리(FM1)에만 기입되고, 또 제2논리비교기(DC2)의 페일데이터는 제2 불량해석메모리(FM2)에만 기입된다. 따라서 페일데이터가 제1 및 제2 불량해석메모리(FM1, FM2)에 따로따로 공급되므로 고속의 페일데이터를 기억하기가 가능해진다.
또, 도 1은 고속테스트 상태를 예시하고 있으므로 패턴발생기(PGl, PG2)의 어드레스, 불량해석메모리(FM1, FM2)의 어드레스는 홀수만으로 또 짝수만으로 되어 있으나, 실제로는 2개의 패턴발생기(PGl, PG2) 및 2개의 불량해석메모리(FM1, FM2)의 어드레스는 1에서 순번대로 되어 있다(홀수 및 짝수 어드레스를 포함). 2개의 파형정형기(FC1, FC2)의 파형기억기(WFM1, WFM2)도 실제로는 홀수 및 짝수의 파형데이터(양 파형기억기를 조합한 파형데이터)를 기억하고 있다.
다음에 고속테스트시의 동작에 대하여 설명한다. 고속테스트시에는 제1∼제3 멀티플렉서(MUX1∼MUX3)는 각각 입력단자 B를 선택한다. 제1 멀티플렉서(MUX1)가 입력단자 B를 선택함으로써 제1 및 제2 패턴발생기(PGl, PG2)에서 각각 출력되는 패턴발생명령(PATABC, PATABC')은 대응하는 제1 및 제2파형정형기(FC1, FC2)에 동시에 따로따로 부여되고. 이들 2개의 파형정형기(FC1, FC2)에서 동시에 2개의 파형데이타가 출력된다. 이들 파형데이터 상승부분을 AND 게이트군에 있어서 클록(T1∼ T4)으로 타발하고(클록 T1∼ T4와의 앤드를 각각 취하고), 또한 이들 타발한 펄스를 T/2의 주기로 오아게이트군(OR)에 있어서 다중화하고, 실파형을 갖는 고속의 시험패턴신호(PAT) 및 드라이버 제어신호(DRE)를 발생시킨다.
구체적으로 설명하면, 고속테스트시에는 제1 패턴발생기(PGl)는 도 1의 예시와 같이 그 홀수 어드레스만이 액세스되어 홀수 어드레스의 3비트의 패턴발생명령(PATABC)을 출력한다. 제2패턴발생기(PG2)는 그 짝수 어드레스만이 액세스되어 동일하게 짝수 어드레스의 3비트 패턴발생명령(PATABC')를 출력한다. 이들 패턴발생기(PATABC, PATABC')는 대응하는 제1 및 제2파형정형기(FCl, FC2)에 각각 입력된다.
우선, 제1패턴발생기(PGl)의 어드레스1로부터의 「1」논리의 패턴발생명령에 의해 제1파형기억기(WFM1)에서 파형데이터(T1S)가 판독되면 이 파형데이터(T1S)의 상승부분이 대응하는 AND 게이트에 있어서 클록(T1)으로 타발되어(클록(T1)과의 앤드가 잡혀져서) 도 1b 에 도시된 펄스(T1)가 형성된다. 이 펄스가 제1 세트·리세트 플립플롭(SRFF1)의 세트단자(S)에 부여되고, 그 전연에서 이 플립플롭(SRFF1)에서「1」논리의 출력을 발생시킨다.
동시에 제2패턴발생기(PG2)의 어드레스 2로부터의 「0」논리의 패턴 발생명령에 의해 제2파형기억기(WFM2)에서 파형데이터(T2R)가 판독되면 이 파형데이터(T2R)의 상승 부분이 대응하는 AND 게이트에 있어서 클록(T2) 으로 타발되어(클록( T2)과의 앤드가 잡혀져서) 도 1b 에 도시된 펄스(T2)가 형성된다. 이 펄스가 제1 세트·리세트 플립플롭(SRFF1)의 리세트단자(R)에 부여되고, 그 전연에서 이 플립플롭(SRFF1)에서「1」논리의 출력을 「0」논리의 출력으로 반전시킨다.
이들 제1의 주기(T)에 있어서의 펄스(T1, T2)는 T/2 주기로 오아게이트군(OR)에 있어서 다중화된다. 따라서, 전반의 T/2의 주기에 있어서 파형데이터(T1S)가 최초의 클록(T1)에 의해 타발되고, 후반의 T/2의 주기에 있어서 파형데이터(T2R)이 최초의 클록(T2)에 의해 타발되면, 도 1c 에 도시된 바와같이 T/2 주기의 시험패턴신호(PAT)가 생성된다. 이 T/2 주기의 시험패턴신호(PAT)는 드라이버(DR)를 통하여 피시험 IC (10)에 공급된다.
T/2 주기의 시험패턴신호(PAT)는 통상의 테스트모드에 있어서 시험패턴신호의 주기(T)의 1/2이므로, 그 속도는 2배가 된다. 따라서 2배의 속도로 즉 고속으로 피시험 IC 시험을 실행할수 있다. 또한, 후반의 T/2 주기에 있어서 최초의 클록(T2)에 따른 시간으로 후의 클록에 의해 파형데이터(T2R)를 타발하면, 2배보다는 느리나 통상의 테스트모드보다는 빠른 고속시험을 행할수 있다. 즉, 통상 속도와 그 2배 속도 사이의 임의의 속도로 시험을 행할 수 있다.
또한, 시험패턴신호를 피시험 IC에 기입하는 모드에 있어서는 제1 패턴발생기(PG1)의 패턴발생명령에 의해 제1 파형기억기(WFM1)에서 H 논리의 파형데이터(T3L)가 판독되고, 이 파형데이터(T3L)의 상승부분이 대응하는 AND 게이트에 있어서 클록(T3)으로 타발되어(클록(T3)과의 앤드가 잡혀져서) 도 Id 에 도시된 펄스(T3)가 형성된다. 이 펄스가 제2 세트·리세트 플립플롭(SRFF2)의 세트단자(S)에 부여되고, 그 전연에서 이 플립플롭(SRFF2)에서 「1」논리의 출력을 발생시킨다.
또, 제2 패턴발생기(PG2)로부터의 패턴발생명령에 의해 제2파형기억기(WFM2)에서 파형데이터(T4T)가 판독되고, 이 파형데이터(T4T)의 상승부분이 대응하는 AND 게이트에 있어서 클록(T4)으로 타발되어 도 1d 에 도시된 펄스(T4)가 형성된다. 이 펄스가 제2세트·리세트 플립플롭(SRFF2)의 리세트단자(R)에 부여되고, 그 전연에서 이 플립플롭(SRFF2)의 「1」논리의 출력을 「0」논리로 반전시킨다.
이리하여 도 1e에 도시된「1」논리의 드라이버 제어신호(DRE)가 생성되어 드라이버(DR)의 제어단자에 부여된다. 이에따라 드라이버(DR)는 그 제어단자에 「1」논리가 인가되어 출력모드가 되므로 배속의 시험패턴신호(PAT)를 피시험 IC (10)에 인가한다. 드라이버 제어신호(DRE)가 「0」논리로 하강하면, 드라이버(DR)는 고 임피던스로 전환되고, 출력정지상태가 되므로 피시험 IC (10)에서 판독출력(SIC)을 비교기(CPH, CPL)에 수용하는 상태로 제어된다.
다음에 기입한 데이터를 피시험 IC (10)에서 판독하는 모드에 있어서는 제1패턴발생기(PG1)로 부터의 기대치 데이터「L」(PATABC= L), 제2패턴발생기(PG2)로부터의 기대치 데이터「H」(PATABC= H)에 의해 제1파형기억기(WFM1)에서 기대치신호(EXP1, EXP1Z), 제2 파형기억기(WFM2)에서 기대치신호(EXP2, EXP2Z)가 발생되고 대응하는 제1 및 제2논리비교기(DC1, DC2)에 보내진다.
제1논리비교기(DC1)는 이 예에서는 기대치신호(EXP1, EXP1Z)가 각 비반전 입력에 공급되는 2개의 AND 게이트와 이들 AND 게이트 출력을 다량화하여 출력하는 1개의 OR회로로 구성되어 있고, 제2논리비교회로(DC2)는 기대치신호(EXP2, EXP2Z)가 각 비반전 입력에 공급되는 2개의 AND 게이트와 이들 AND 게이트 출력을 다량화하여 출력하는 1개의 OR회로로 구성되어 있다.
제1논리비교기(DC1)는 기대치신호(EXP1)와 H논리비교기(CPH)의 비교출력기(SH)과의 앤드와, 기대치신호(EXP1Z)와 비교출력(SH)의 반전출력과의 앤드를 각각 잡고, 또 제2논리비교회로는 기대치신호(EXP2)와 L논리비교기(CPL)의 비교출력(SL)과의 앤드와 기대치신호(EXP2Z)와 비교출력(SL)의 반전출력과의 앤드를 각각 잡는다.
제1논리비교기(DC1)의 AND게이트로 부터의 비교결과는 제2멀티플렉서(MUX2)를 통하여 제1불량해석메모리(FM1)에 기억되고, 제2논리비교기(DC2)의 AND 게이트로부터의 비교결과는 제3멀티플렉서(MUX3)를 통하여 제2불량해석메모리(FM2)에 기억된다. 이리하여 통상 속도의 2배의 속도로 페일데이터를 기억할수 있고, 2배 속에서의 시험이 행해진다.
이상 설명한 바와같이 본발명에 따르면 각 핀유니트(UN)마다 제2패턴 발생기(PG2), 제2 파형정형기(FC2), 제2논리비교기(DC2), 제2불량해석메모리(FM2)를 부가했으므로 다른 핀유니트를 쓰지 않고 2배속의 테스트를 실행할수 있다. 따라서 시험기능한 IC의 핀수를 줄이지 않고 고속시험을 실행할수 있으므로 핀수가 많고, 게다가 고속동작형 메모리라도 고속으로 시험할수 있는 이점이 얻어진다.
또, 제2패턴발생기(PG2), 제2파형정형기(FC2), 제2논리비교기(DC2), 제2불량해석메모리(FM2)의 구성은 1개의 핀유니트 구성보다 상당히 규모가 작다. 따라서, 작은 규모의 구성을 부가하는 것만으로 고속시험을 실현할수 있으므로 코스트에 관하여도 핀유니트를 증설하기 보다 염가로 실현된다는 이점이 얻어진다.
또한, 본발명에 따르면 고속테스트시에 2개의 패턴발생기(PG1, PG2)에 기입하는 패턴발생명령은 도 3a와 같이, 가령 핀 No.1에 관하여 어드레스 순번으로 패턴발생명령을 「1」,「0」, 「L」,「H」, ...로 기술하면 되고, 기술에 잘못이 발생하는 비율을 낮게 억제할수 있는 특징이 있다.
이에 비해 종래의 핀멀티 방식에 따르면 도 3b에 도시된 바와같이 핀 No.1 및 핀No.2를 조합하는 것으로 하면, 핀 No.1 라 핀 No.2의 각 패턴발생기에 동일 어드레스마다 패턴발생기「1」과「0」 및「L」과「H」를 기술하지 않으면 안된다. 이 종래의 기술 방법은 패턴발생명령이 어드레스 순번으로 배열되지 않기 때문에 기술 오차가 일어나기 쉬운 결점이 있다.
또, 본발명에서는 멀티플렉서(MUX1∼MUX3)를 설치한 구성으로 했기 때문에 고속테스트 뿐만아니라 통상 속도의 테스트를 행할수 있다는 이점도 있다.

Claims (4)

  1. 패턴발생기가 발생하는 패턴발생명령에 의해 파형정형수단에서 피시험 반도체 디바이스에 부여하는 시험패턴신호와, 논리비교기에 부여하는 기대치신호를 발생시키고, 상기 시험패턴신호를 피시험 반도체 디바이스에 인가하여 피시험 반도체 디바이스 시험장치를 시험하는 반도체 디바이스 시험장치에 있어서, 피시험 반도체 디바이스의 각 핀마다 설치되는 핀유니트 각각이 제1 및 제2 2개의 패턴발생수단과, 상기 2개의 패턴발생수단 한쪽으로 부터의 패턴발생명령이 부여되는 제1의 파형기억수단과, 상기 2개의 패턴발생수단의 어느 한쪽으로 부터의 패턴발생명령이 부여되는 제2 파형기억수단을 구비한 파형정형수단과, 통상속도의 시험패턴신호 생성시에는 상기 2개의 패턴발생수단의 어느 한쪽으로부터의 패턴발생명령만을 상기 제1 및 제2 파형기억수단에 동시에 공급하고, 고속의 시험패턴신호 생성시에는 상기 2개의 패턴발생수단 한쪽으로부터의 패턴발생명령은 상기 제1 파형기억수단에 부여하고, 또한 상기 2개의 패턴발생수단의 다른쪽으로부터의 패턴발생명령은 상기 제2파형기억수단에 부여하도록 상기 2개의 패턴발생수단으로부터의 패턴발생명령 공급로를 전환하는 전환수단과, 상기 제1 및 제2 파형기억수단에서 판독된 파형데이터에 의해 시험패턴신호를 생성하는 수단을 구비한 것을 특징으로 하는 반도체 디바이스 시험장치.
  2. 제 1 항에 있어서, 상기 시험패턴신호를 생성하는 수단은, 통상속도의 시험패턴신호의 주기에서 그 1/2의 주기까지의 주기를 갖는 시험패턴신호를 생성하는 것을 특징으로 하는 반도체 디바이스 시험장치.
  3. 제 1 항에 있어서, 피시험 반도체 디바이스의 각 핀마다 설치되는 상기 핀유니트 각각이 또한, 피시험 반도체 디바이스에서 판독된 데이터와 상기 제1 파형기억수단에서 공급되는 기대치신호를 논리비교하는 제1논리비교기와, 피시험 반도체 디바이스에서 판독된 데이터와 상기 제2 파형기억수단에서 공급되는 대기치신호를 논리비교하는 제2 논리비교기와, 상기 제1 논리비교기로부터의 비교결과를 기억하는 제1불량해석메모리와, 상기 제2 논리비교기로부터의 비교결과를 기억하는 제2 불량해석메모리와, 상기 제1 및 제2 논리비교기로부터의 비교결과를 상기 제1 및 제2 불량해석메모리에 동시에 공급하도록 비교결과 공급로를 전환하는 전환수단을 포함하는 것을 특징으로 하는 반도체 디바이스 시험장치.
  4. 제 1 항에 있어서, 고속의 시험패턴신호 생성시에는 상기 2개의 패턴발생수단의 한쪽으로 부터의 패턴발생명령에 의해 상기 제1 파형기억수단의 홀수 어드레스가 액세스되고, 또한 상기 2개의 패턴발생수단의 다른쪽으로부터의 패턴발생명령에 의해 상기 제2 파형기억수단의 짝수 어드레스가 액세스되는 것을 특징으로 하는 반도체 디바이스 시험장치.
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