JP2720761B2 - 半導体集積回路試験装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路（ＩＣ）
の電気的特性を試験する試験装置（テスタ）に係わり、
このＩＣテスタに内蔵されるパタンメモリ部を自己診断
する機能を備えたＩＣテスタに関する。

【０００２】

【従来の技術】従来のＩＣテスタは、被試験ＩＣに電源
電圧および所定の入力信号を供給するとともに、これら
の入力信号に応答して被試験ＩＣから供給される出力信
号を、あらかじめＩＣテスタのパタンメモリ部に記憶さ
せた期待値と比較することにより、被試験ＩＣの電気的
特性を試験するのが一般的である。

【０００３】従来のＩＣテスタのパタンメモリ部とその
周辺部の要部の構成をブロック図で示した図３を参照す
ると、従来のＩＣテスタは、制御部１、タイミング発生
部２、パタン制御部３、切換部４、パタンメモリ部５、
波形形成・比較部７およびピンエレクトロニクス部８と
を備え、制御部１はメモリ部（不図示）に格納されてい
るテストプログラムがデータバス１１を経て供給され、
そのテストプログラムの命令に応答してＩＣテスタ内部
のパタン制御部３、切換部４、パタンメモリ部５、波形
形成比較部７、およびピンエレクトロニクス部８に所定
の信号をそれぞれ供給する。タイミング発生部２は制御
部１、波形形成・比較部７、およびパタン制御部３に所
定のタイミングを生成するもとになる基本タイミング信
号を発生し供給する。パタン制御部３は制御部１から供
給される制御信号１４に応答して、タイミング発生部２
から供給されるタイミングをもとに所定のサイクルタイ
ムでアドレスデータを生成し、パタンメモリ部５に供給
する。この従来例におけるテストパタンの一例を示す図
４（ａ）を参照すると、このテストパタンは被試験ＩＣ
の機能を試験するためのものであり、被試験ＩＣの入出
力論理値、すなわち真理値表に相当するものである。パ
タンメモリ部５は格納されたテストパタンをパタン制御
部３の制御のもとで波形形成・比較部７に供給する。

【０００４】波形形成・比較部７ではパタンメモリ部５
から供給されるこのテストパタンを制御部１の指示に応
答して所定のタイミングで波形形成し、ピンエレクトロ
ニクス部８に供給する。この従来例におけるピンエレク
トロニクス部の出力波形の一例を示す図４（ｂ）を参照
すると、ピンエレクトロニクス部８はテストパタンを所
定の電圧レベルに増幅し制御部１の制御信号に応答して
被試験ＩＣに供給する。被試験ＩＣではこれらの信号に
基づいて動作し、その結果の対応する信号がピンエレク
トロニクス部８を経て波形形成・比較部７に供給され
る。波形形成・比較部７ではこれらの出力信号がパタン
メモリ部５の前述した入出力論理値、すなわち期待値の
テストパタンと所定のサンプリングタイミングで比較さ
れ、その結果が制御部１に供給されそこで被試験ＩＣの
良否判定が行われるように構成されている。

【０００５】再び図４（ａ）を参照すると、テストパタ
ンは行方向に被試験ＩＣのピン数に対応して１〜２５６
分割され、列方向にアドレス値０，１，…，Ｘ，Ｘ＋
１，…，１Ｍが設定され、その交点に所定のテストパタ
ンが書き込まれている。また図４（ｂ）を併せて参照す
ると、例えばピンｍおよびｎにおいてアドレスｘ，ｘ＋
１，ｘ＋２，……，ｘ７には図４（ａ）に示したパタン
に対応してピンｍには１（ハイレベル），０（ロウレベ
ル），１，０，……，０、およびピンｎには１，１，
０，０，１，０，０，０の波形信号が波形形成・比較部
７から出力される。

【０００６】一方、ＩＣの高集積化および多機能化に伴
ない、これらのＩＣの電気的特性を試験するＩＣテスタ
も多ピン化および高速化が図られてきた。この電気的特
性試験に用いられるテストパタンの容量もＩＣの高集積
化、多機能化、および信頼性向上を達成するために数百
万パタンも必要となってきている。このような状況に対
応するために、ＩＣテスタのパタンメモリ部も数百万パ
タンの容量を有するようになってきた。このＩＣテスタ
のパタンメモリ部５のデータ保持およびスピード特性等
の電気的特性を診断することは、試験の信頼性を確保す
る意味でも重要である。このパタンメモリ部の診断をす
るには、例えば、制御部１によるテストパタンの書き込
みおよび読み出しで良否を確認するものと、被試験ＩＣ
を搭載するテストボード上で２対のテストピンを短絡
し、一方のピンから試験信号を供給し他方のピンでその
信号を受けて良否を確認するものとがある。

【０００７】まず、前者の制御部によるパタンメモリ部
の自己診断技術について説明すると、制御部１は１６ビ
ットあるいは３２ビット系のコンピュータが用いられ
る。ここではパタンメモリ部５の容量を２５６ピン×百
万パタン（以下、１Ｍと称す）、制御部１のコンピュー
タが一度に処理できるデータを３２ビットとした場合に
ついて説明する。パタンメモリのデータ格納領域を示す
図６を参照すると、パタンメモリ部５は行方向のメモリ
を２５６個のピンに対応させ、これを３２分割すると１
ブロックが３２ビットを有する１３１，０７２個のブロ
ックになる。これらのブロックに対し、制御部１のコン
ピュータはパタン制御部３と、切換部４とを制御しなが
らパタンメモリ部５にテストパタンを書き込み、その後
これらの書き込んだテストパタンを読み出してパタンメ
モリ部５の特性を判定する。

【０００８】書込み動作を説明するためのタイミングチ
ャートを示した図５（ａ）、および読出し動作を説明す
るためのタイミングチャートを示した図５（ｂ）を併せ
て参照すると、制御部１は処理サイクルに従って（図５
（ａ）の（イ））パタンメモリ部５を診断するアドレス
データ、つまりアドレスＡｍで列番号がＢ１、Ｂ２、
…、Ｂ８、アドレスＡ（ｍ＋１）で列番号Ｂ１、Ｂ２、
…に対応させたテストパタンをパタン制御部３に送出す
る（図５（ａ）の（ロ））。さらに診断されるピン群、
つまり３２ピン分ずつが順次列番号Ｂ１、Ｂ２、…が選
択されるように切換部４に切換制御をさせる（図５
（ａ）の（ハ））。パタン制御部３は供給されたアドレ
スデータＡｍ、Ａ（ｍ＋１）、…でパタンメモリ部５を
アドレスする（図５（ａ）の（ニ））。この状態で制御
部１は切換部４を制御しながら順次３２ピン分ずつのテ
ストパタンＢ１Ｗ、Ｂ２Ｗ、…をデータバス１１からパ
タンメモリ部５に最終アドレスまで書き込む（図５
（ａ）の（ホ））。

【０００９】さらに、制御部１は再度パタン制御部３お
よび切換部４を制御しながらパタンメモリ部５に書き込
んだテストパタンの読み出しを行なう。読み出し処理
は、上述した書き込み処理と同様に、制御部１はパタン
制御部３にアドレスデータを供給し（図５（ｂ）の
（イ））、切換部４を制御しながらデータバス１１を介
して読み出し対象ピンを選択するとともに、順次３２ピ
ン分ずつのテストパタンを最終アドレスまでパタンメモ
リ部５から読み出す（図５（ｂ）の（ロ）〜（ニ））。
これらの読み出されたテストパタンを制御部１は書き込
んだテストパタンと比較し一致しているか否か判定す
る。

【００１０】上述した従来技術と類似の技術を用いた他
の例が「特開昭５９−１４６４９９号公報」に記載され
ている。図８を参照すると、同図に主要部をブロック図
で示した同公報記載のメモリ試験装置は、テストプロセ
ッサ１、パターン発生器２、タイミング発生器３、フェ
イルメモリ４、比較器５、およびマルチプレクサ６を備
え、テストプロッサ１とパターン発生器２とタイミング
発生器３とフェイルメモリ４とはバス（ＢＵＳ）を介し
て共通接続され、タイミング発生器のストローブＳＴＢ
はパターン発生器２と比較器５とフェイルメモリ４とに
供給され、パターン発生器２の出力は比較器５とマルチ
プレクサ６に供給され、比較器５の出力はマルチプレク
サ６に供給される。このマルチプレクサ６の出力はフェ
イルメモリ４に供給されるように構成されている。

【００１１】このメモリ試験装置は、パターン発生器２
からアドレスＡと期待値Ｂとを試験時のレイトで発生さ
せ、この期待値Ｂと比較器５の出力とをマルチプレクサ
６で切替え、期待値Ｂのテストパタンをフェイルメモリ
４に書き込む。書き込まれたテストパタンは、ＢＵＳを
通してテストプロッサ１に読み取られ、期待値Ｂのテス
トパタンと比較されて自己診断が行なわれる。

【００１２】次に、エレクトロニクス部８から信号を出
力しながらパタンメモリ部５を診断する場合について説
明する。対のテストピンによるパタンメモリ部の自己診
断処理に使用するテストパタンの一例を示す図７を参照
すると、ＩＣテスタのパタンメモリ部５は１面が（ピン
数）×（パタンの深さ）で構成された複数の面（この例
ではパタンメモリＡ，Ｂ，およびＣの３面）のパタンメ
モリが用いられる。

【００１３】これら３面のテストパタンを組み合せてピ
ンエレクトロニクス部８へ供給する出力信号としてドラ
イブ信号（ＤＲＶ）、およびピンエレクトロニクス部８
に接続される被検査ＩＣ（不図示）の出力信号と比較す
るための期待値信号（ＣＭＰ）の論理、つまりハイレベ
ルを１、ロウレベルを０として生成する。

【００１４】例えば、パタンメモリＡ，Ｂ，およびＣが
それぞれ０，０，１のときはＤＲＶは０であり、ＣＭＰ
はマスク（ＭＡＳＫ）される。また、パタンメモリＡ，
Ｂ，Ｃがそれぞれ０，０，０のときはＤＲＶはハイイン
ピーダンス（Ｈｉｚ）であり、ＣＭＰはロウ（Ｌ）レベ
ルの期待値となるように設定されている。これらの信号
によるパタンメモリ部５の診断は次のとおりである。

【００１５】すなわち、ここでは被検査ＩＣではなくパ
タメモリ部５の診断であるから、ピンエレクトロニクス
部８のブロックＰごとに設けられた対のテストピンを、
テストボード（不図示）上で短絡１６し、その一方のピ
ンをＤＲＶモードに、他方のピンをＣＭＰモードにし
て、ＤＲＶモードのピン出力がＣＭＰモードのピンに供
給されるようにする。この信号が再びブロックＰから波
形形成・比較部７に戻され、上述した図７の３面のパタ
ンメモリによりＤＲＶの信号の論理と一致するように予
じめ作成された期待値のテストパタンと波形形成・比較
部７において比較されてパタンメモリ部５の診断がなさ
れていた。

【００１６】

【発明が解決しようとする課題】上述した従来のＩＣテ
スタにおいては、パタンメモリ部の動作を診断する機能
がないために次のような欠点があった。すなわち、ＩＣ
テスタ内部の制御部によるパタンメモリ部の自己診断機
能は、制御部に用いられるコンピュータの処理ビット
幅、つまり１６ビットおよび３２ビットと、パタンメモ
リ部のデータ幅に対応させたピン数分とを比較すると、
パタンメモリ部の方がはるかに大きい。したがって、パ
タンメモリ部の行方向、つまりピン方向に対し、コンピ
ュータの処理ビット幅で分割しブロック化せざるを得な
い。図６に示したパタンメモリが１面（２５６ピン×１
Ｍ）の場合を参照すると、８，３８７，３２８ブロック
である。

【００１７】これら各ブロックに対し、ピン群を選択す
るための切替制御、テストパタンの書込み、あるいは読
み出しおよび判定を行なう必要がある。一般に、制御部
に使用されるコンピュータの演算処理、つまりインスト
ラクション処理時間は数マイクロ時間から数十マイクロ
時間を要する。この時間単位でアドレス送出、テストパ
タン書き込み、テストパタン読み出し、および判定等を
処理するために、結局はメモリ診断処理時間としては数
十分から数時間を要することになり、ＩＣテスタの稼働
時間の効率が低下することになる。

【００１８】さらに、制御部によるパタンメモリ部ある
いはフエイルメモリの診断ではコンピュータの処理時間
とＩＣテスタのパタン発生サイクル時間とは大幅に異な
る。

【００１９】上述したように、コンピュータの処理時間
は数マイクロ時間から数十マイクロ時間を要するのに対
し、ＩＣテスタのパタン発生サイクル時間は、例えば動
作周波数１００ＭＨｚ対応のＩＣテスタで１０ナノ秒と
なりはるかに速い。パタンメモリ部の処理時間で問題と
なるのはそのスピード特性であるから、このように動作
速度の遅いコンピュータの処理能力では、ＩＣの実動作
時間に対応したパタンメモリ部の特性を診断できないと
いう重大な欠点があった。

【００２０】一方、パタンメモリ部５から読み出した内
容をエレクトロニクス部８から出力し、対のピンで診断
する場合は、上述した実動作時間に対応した診断が可能
である。しかし、診断されるべきパタンメモリ部５にそ
の診断の良否判定の基準となる期待値を記憶させること
は診断結果の品質に問題があり不合理である。また、図
７で示した多面のメモリで構成されるようなメモリパタ
ン部の診断の場合は、使用するテストパタンの種類が多
くなるから、これらテストパタンを格納する時間が長大
になり、ＩＣテスタの稼働時間の効率が低下するという
欠点があった。さらに、波形形成・比較部、ピンエレク
トロニクス部等の経路、および対のパタンメモリ等によ
り故障個所の特定が困難という欠点があった。

【００２１】本発明の目的は、上述した従来の欠点に鑑
みなされたものであり、パタンメモリ部の自己診断の処
理時間を短縮し、かつ実動作仕様での自己診断が可能な
ＩＣテスタを提供することにある。

【００２２】

【課題を解決するための手段】本発明のＩＣ試験装置
は、被試験半導体装置の入出力ピンと少なくとも同数の
テスタピンを有し、外部メモリから供給される所定のテ
ストプログラムに基づき内蔵するパタンメモリ部にあら
かじめ格納されたテストパタンを前記テスタピンを介し
て前記被試験半導体装置に供給することによって前記被
試験半導体装置の電気的特性を試験するとともに、前記
パタンメモリ部の自己診断の機能をも備える半導体集積
回路試験装置において、内蔵するタイミング発生部から
供給されるタイミング信号により前記自己診断用のテス
トパタンを発生するテストパタン発生部を備え、行方向
に前記テスタピンに対応する数のメモリが、列方向には
所定のアドレス数に対応する数のメモリがそれぞれ配置
される前記パタンメモリ部に対して、前記テストパタン
発生部から所定の制御信号に応答して出力される前記自
己診断用のテストパタンを伝達するデータバスは前記テ
スタピンに対応する数のビット幅で配設され、前記自己
診断時には、所定のアドレスで指定される前記列方向の
メモリに対して、前記データバスから前記ビット幅でか
つ前記タイミング信号に同期して一度に前記自己診断用
のテストパタンを書き込むことにより、前記被試験半導
体装置の実動作速度と同等のテストレートで試験するこ
とを特徴とする。

【００２３】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の実施例を示すブロック図で
ある。図１を参照すると、本発明のＩＣテスタは、制御
部１と、タイミング発生部２と、パタン制御部３と、切
換部４および６と、パタンメモリ部５と、波形形成・比
較部７と、ピンエレクトロニクス部８と、データバス１
１および１２とを備える。

【００２４】図４で示した従来のＩＣ試験装置と異なる
構成要素は、制御部１から出力される制御信号に応答し
てテストパタンをパタンメモリ部５に選択的に供給する
ための切換部４と、パタンメモリ部５から読み出された
テストパタンを制御部１から出力される制御信号に応答
して波形形成・比較部７に選択的に供給する切換部６
と、タイミング発生部２から供給されるタイミング信号
により生成したテストパタンを制御部１から出力される
制御信号に応答して切換・判定部１０およびパタンメモ
リ部５に供給するメモリデータ発生部９と、メモリデー
タ発生部９から供給されるテストパタンおよび切換部６
から供給されるパタンメモリ部５から読出したテストパ
タンとをタイミング発生部２のタイミングをもとに生成
した所定のタイミングと同期させながら比較し、その判
定結果を制御部１に供給する切換・判定部１０と、メモ
リデータ発生部９のテストパタンをパタンメモリ部５に
供給するためのデータバス１２とをさらに付加したこと
である。それ以外の構成要素は従来例と同一でありその
説明は省略する。

【００２５】本実施例の動作説明用タイミングチャート
を示す図２および従来例と同様であるパタンメモリ部５
のデータ格納領域を示す図６を併せて参照すると、制御
部１からパタンメモリ部５に対する診断指示信号１３が
メモリデータ発生部９に供給され、さらにパタン制御部
３に対しては診断開始アドレスデータ１４（例えばＡ
ｍ）が供給される。この診断処理の実行中において、制
御部１はデータバス１１とパタンメモリ部５との経路を
切換部４で、パタンメモリ部５と波形形成・比較部６と
の経路を切換部６でそれぞれ遮断するように切換制御を
する。

【００２６】パタン制御部３はメモリデータ発生部９と
同期しながら動作し、パタン発生サイクルにしたがいパ
タンメモリ部５にアドレスデータＡｍ、Ａ（ｍ＋１）、
Ａ（ｍ＋２）、…を順次供給する（図２（ａ）の（イ〜
ハ））。メモリデータ発生部９は制御部１およびタイミ
ング発生部２から供給される信号に応答してパタンメモ
リ部５に書き込むテストパタンを生成し、データバス１
２を経由してパタンメモリ部５に供給する（図２（ａ）
の（ニ））。このデータバス１２はテスタピン数に等し
いビット幅を有しており、パタン制御部１がアドレスデ
ータＡｍ、Ａ（ｍ＋１）、Ａ（ｍ＋２）、…に対応し
て、テストパタンをパタンメモリ部５にテスタピン数の
幅で１度に書き込むことができる。

【００２７】次に、読み出し処理は、制御部１が読み出
したアドレスデータをパタン制御部３に供給し（図２
（ｂ）の（イ）（ロ））、パタン制御部３は読み出しア
ドレスデータをパタンメモリ部５に供給する。このアド
レスデータに応答して読み出されたテストパタンは切換
部６で制御部１の制御信号で切換えられて切換・判定部
１０に供給される。切換・判定部１０ではメモリデータ
発生部９で生成してパタンメモリ部５に書き込んだテス
トパタンが記憶されており、この記憶されたテス トパタ
ンと切換・判定部１０を経て供給されるパタンメモリ部
５から読み出したテストパタンとが比較され良否が判定
される（図２（ｂ）の（ハ）（ニ））。判定結果は信号
線１５により制御部１に供給される。

【００２８】上述したように本発明のＩＣテスタは、制
御部１のアドレス発生サイクルが、ＩＣテスタのテスト
レートとなるタイミング信号を発生するタイミング発生
部２の最高テストレートであっても、パタンメモリ部５
に書き込まれたテストパタンを読み出し、その良否判定
を実行することができる。

【００２９】また、ロジックＩＣでもメモリを内蔵した
ＩＣも多くなってきており、それに伴ってロジック用Ｉ
Ｃテスタにおいてもメモリテスト機能を備えたものが増
えている。これらのＩＣテスタでも上述したメモリテス
ト回路、すなわち、アドレス、テストパタン発生、およ
び比較機能を用いてパタンメモリ部の診断が可能である
ことは勿論である。つまり、図１におけるパタンメモリ
部５にテストパタンを書き込むデータバス１１と、パタ
ンメモリ部５から読み出したテストパタンを送出する経
路に相当するものとをこれらのＩＣテスタのメモリテス
ト回路に備えることにより可能である。

【００３０】さらに、本発明では、パタンメモリ部の自
己診断について述べたが、ＩＣテスタが有するフェイル
メモリ部（不図示）の自己診断にも容易に応用が可能で
ある。

【００３１】

【発明の効果】以上説明したように、本発明のＩＣテス
タは、行方向に前記テスタピンに対応する数のメモリ
が、列方向には所定のアドレス数に対応する数のメモリ
がそれぞれ配置されたパタンメモリ部に書き込むテスト
パタンを、タイミング発生部のタイミング信号に同期し
て発生するメモリデータ発生部と、これらのテストパタ
ンをパタンメモリ部へ送出するためのテスタピン数に等
しいビット幅をもつデータバスと、パタンメモリ部から
読み出したテストパタンを切換・判定部へ送出するため
の切換部と、この切換部から読み出したテストパタンを
書き込んだテストパタンと比較しその良否を判定するた
めの切換・判定部とを従来のＩＣテスタにさらに付加
し、パタンメモリ部の自己診断をするようにした。した
がって、短時間で、かつＩＣの実動作状態と同等な条件
のテストレートでパタンメモリ部の特性自己診断ができ
るという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】（ａ）図１における書き込み動作を説明するた
めのタイミングチャートである。 （ｂ）図１における読み出し動作を説明するためのタイ
ミングチャートである。

【図３】従来のＩＣテスタのパタンメモリ部とその周辺
部の要部を示すブロック図である。

【図４】（ａ）従来例におけるテストパタンの一例を示
す図である。 （ｂ）従来例におけるピンエレクトロニクス部の出力波
形の一例を示す図である。

【図５】（ａ）図３における書き込み動作を説明するた
めのタイミングチャートである。 （ｂ）図３における読み出し動作を説明するためのタイ
ミングチャートである。

【図６】図１および図３におけるパタンメモリ部のデー
タ格納領域を示す図である。

【図７】従来例における対のテストピンによるパタンメ
モリ部の自己診断処理に使用するテストパタンの一例を
示す図である。

【図８】従来のＩＣテスタの他の例におけるテストプロ
セッサとその周辺部の要部を示すブロック図である。

【符号の説明】

１ 制御部 ２ タイミング発生部 ３ パタン制御部 ４，６ 切換部 ５ パタンメモリ部 ７ 波形形成・比較部 ８ ピンエレクトロニクス部 ９ メモリデータ発生部 １０ 切換・判定部 １１，１２ データバス １３ 診断指示信号 １４ 診断開始アドレスデータ １５ タイミング信号

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 被試験半導体装置の入出力ピンと少なく
   とも同数のテスタピンを有し、外部メモリから供給され
   る所定のテストプログラムに基づき内蔵するパタンメモ
   リ部にあらかじめ格納されたテストパタンを前記テスタ
   ピンを介して前記被試験半導体装置に供給することによ
   って前記被試験半導体装置の電気的特性を試験するとと
   もに、前記パタンメモリ部の自己診断の機能をも備える
   半導体集積回路試験装置において、内蔵するタイミング
   発生部から供給されるタイミング信号により前記自己診
   断用のテストパタンを発生するテストパタン発生部を備
   え、行方向に前記テスタピンに対応する数のメモリが、
   列方向には所定のアドレス数に対応する数のメモリがそ
   れぞれ配置される前記パタンメモリ部に対して、前記テ
   ストパタン発生部から所定の制御信号に応答して出力さ
   れる前記自己診断用のテストパタンを伝達するデータバ
   スは前記テスタピンに対応する数のビット幅で配設さ
   れ、前記自己診断時には、所定のアドレスで指定される
   前記列方向のメモリに対して、前記データバスから前記
   ビット幅でかつ前記タイミング信号に同期して一度に前
   記自己診断用のテストパタンを書き込むことにより、前
   記被試験半導体装置の実動作速度と同等のテストレート
   で試験することを特徴とする半導体集積回路試験装置。