JPH04208880A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04208880A JPH04208880A JP2340108A JP34010890A JPH04208880A JP H04208880 A JPH04208880 A JP H04208880A JP 2340108 A JP2340108 A JP 2340108A JP 34010890 A JP34010890 A JP 34010890A JP H04208880 A JPH04208880 A JP H04208880A
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- JP
- Japan
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- test
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- circuits
- outputs
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- Granted
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000012360 testing method Methods 0.000 claims abstract description 56
- 230000006870 function Effects 0.000 claims description 2
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体装置のテスト法に関し、特にＢＩＳＴ付
きＲＡＭマクロセルを複数個有する場合のゲートアレイ
方式半導体装置のテスト法に関する。
きＲＡＭマクロセルを複数個有する場合のゲートアレイ
方式半導体装置のテスト法に関する。
［従来の技術］
従来、ＲＡＭ等のマクロセルを含むゲートアレイの種類
としては、特定ＲＡＭのマクロパターンを有するＲＡＭ
付きゲートアレイ及びゲートアレ、イセルの組合せを利
用してＲＡＭマクロを構成するＳＯＧ型ゲートアレイが
知られていた。
としては、特定ＲＡＭのマクロパターンを有するＲＡＭ
付きゲートアレイ及びゲートアレ、イセルの組合せを利
用してＲＡＭマクロを構成するＳＯＧ型ゲートアレイが
知られていた。
この篠ゲートアレイにおいて、通常ＲＡＭマクロセルの
試験では、データ入力、データ出力、書き込み信号人力
、アドレス入力等を他の一般入力、出力信号ピンと外部
端子と共用して実施する。すなわちテストモード時にお
いては、外部から直接にデータ等の入力を行い、ＲＡＭ
を動作させてテストを行ってきた。
試験では、データ入力、データ出力、書き込み信号人力
、アドレス入力等を他の一般入力、出力信号ピンと外部
端子と共用して実施する。すなわちテストモード時にお
いては、外部から直接にデータ等の入力を行い、ＲＡＭ
を動作させてテストを行ってきた。
また、テストに必要な信号を内部で発生させるテスト（
ＢＩＳＴ）回路をともなったＲＡＭを使用した場合でも
、個々の回路内で閉じたテストをそれぞれ実行していた
。
ＢＩＳＴ）回路をともなったＲＡＭを使用した場合でも
、個々の回路内で閉じたテストをそれぞれ実行していた
。
［発明が解決しようとする課題］
近年、ＳＯＧ型ゲートアレイ構成が、増加しており、構
成が異なるＲＡＭを複数固有するＳＯＧ型ゲートアレイ
も登場している。しかしながら、このようなＲＡＭを複
数有していると、個別にテストが実行されるのでテスト
に必要とするビン数が増加するという問題点があった。
成が異なるＲＡＭを複数固有するＳＯＧ型ゲートアレイ
も登場している。しかしながら、このようなＲＡＭを複
数有していると、個別にテストが実行されるのでテスト
に必要とするビン数が増加するという問題点があった。
テスト入力を通常の入力、出力信号とテスト信号を共用
化するにしても、共用されるビンに付随して設けられた
分岐回路が性能を悪化させるという欠点がある。
化するにしても、共用されるビンに付随して設けられた
分岐回路が性能を悪化させるという欠点がある。
またＢＩＳＴ回路を用いたとしても、ＲＡＭの構成など
が異なるとテスト入力を共用化することは困難であった
。
が異なるとテスト入力を共用化することは困難であった
。
［課題を解決するための手段］
本発明の要旨は、記憶回路として機能する複数のマクロ
セルを有する半導体装置において、上記複数のマクロセ
ルにそれぞれ付随して設けられ、外部から供給されるテ
ストイネーブル信号ζこより活性化され外部から供給さ
れるテストクロックに応答してマクロセルにテストデー
タと制御信号を供給し、各マクロセルの記憶回路の機能
を表すテスト信号を出力する複数のテスト回路と、複数
のテスト回路から出力されるテスト信号から良否を判定
し、その結果を外部に出力する良否判定回路とを備えた
ことである。
セルを有する半導体装置において、上記複数のマクロセ
ルにそれぞれ付随して設けられ、外部から供給されるテ
ストイネーブル信号ζこより活性化され外部から供給さ
れるテストクロックに応答してマクロセルにテストデー
タと制御信号を供給し、各マクロセルの記憶回路の機能
を表すテスト信号を出力する複数のテスト回路と、複数
のテスト回路から出力されるテスト信号から良否を判定
し、その結果を外部に出力する良否判定回路とを備えた
ことである。
［発明の作用コ
本発明の構成によると、テスト回路はテストクロック信
号及びテストイネーブル信号を人力し、マクロセルの記
憶回路の構成によらない期待値を表すテスト信号を出力
し、良否判定回路がテスト信号に基づき半導体装置とし
ての良否を判断する。
号及びテストイネーブル信号を人力し、マクロセルの記
憶回路の構成によらない期待値を表すテスト信号を出力
し、良否判定回路がテスト信号に基づき半導体装置とし
ての良否を判断する。
［実施例］
第１図は第１実施例を示すブロック図であり、ケートア
レイは複数のＲＡＭ１２，１３，１７を含んて半導体チ
ップ１１上に集積されている。各ＲＡＭ１２．１３はそ
の動作のみを制御し、かつＲＡＭ出力をマルチプレクサ
により出力するＢＩＳＴ回路１２ ａ、 １３ ａ、
１７ ａが付随して設けられている。各ＢＩＳＴ回
路１２ａ、１３ａ、１７ａの出力は良否判定回路として
の比較器１８に接続されており、第２図に示されている
ように、アドレス発生部２３はテストイネーブル信号２
２で活性化されテストクロック信号２１により歩進する
アドレスを出力する。タイミング発生部２７もテストイ
ネーブル信号により活性化されアドレスの歩道ごとにタ
イミング信号を発生し、このタイミング信号に同期して
、ライトデータ発生部２４はＲＡＭ１２，１３．１７に
テスト書き込みデータを、ライトパルス発生部２５はＲ
ＡＭ］２゜１３．１７のテスト書き込みパルス発生部に
タイミング信号を供給する。ＲＡＭ１２，１３，１７か
ら出力されるデータは出力第１次比較器２６に供給され
、比較器１８に送られる。比較器１８はＢＩＳＴ回路１
２ａ、１３ａ、１７ａから送られて来る信号を比較して
良否を判定し、その結果をピン１６に出力する。
レイは複数のＲＡＭ１２，１３，１７を含んて半導体チ
ップ１１上に集積されている。各ＲＡＭ１２．１３はそ
の動作のみを制御し、かつＲＡＭ出力をマルチプレクサ
により出力するＢＩＳＴ回路１２ ａ、 １３ ａ、
１７ ａが付随して設けられている。各ＢＩＳＴ回
路１２ａ、１３ａ、１７ａの出力は良否判定回路として
の比較器１８に接続されており、第２図に示されている
ように、アドレス発生部２３はテストイネーブル信号２
２で活性化されテストクロック信号２１により歩進する
アドレスを出力する。タイミング発生部２７もテストイ
ネーブル信号により活性化されアドレスの歩道ごとにタ
イミング信号を発生し、このタイミング信号に同期して
、ライトデータ発生部２４はＲＡＭ１２，１３．１７に
テスト書き込みデータを、ライトパルス発生部２５はＲ
ＡＭ］２゜１３．１７のテスト書き込みパルス発生部に
タイミング信号を供給する。ＲＡＭ１２，１３，１７か
ら出力されるデータは出力第１次比較器２６に供給され
、比較器１８に送られる。比較器１８はＢＩＳＴ回路１
２ａ、１３ａ、１７ａから送られて来る信号を比較して
良否を判定し、その結果をピン１６に出力する。
第３図は本発明の実施例であり、比較回路の他にスピー
ド測定用のフリップフロップ３５ａ〜３５ｃを含めた良
否判定回路３Ａとしての比較器３６の例である。図にお
いて、３１は半導体チップ、３７はテストクロック、３
８はテストイネーブル信号、３２〜３４はＲＡＭ、３２
ａ 〜３４ａはＢＩｓは１回路である。回路動作は第１
実施例と同様なので省略する。
ド測定用のフリップフロップ３５ａ〜３５ｃを含めた良
否判定回路３Ａとしての比較器３６の例である。図にお
いて、３１は半導体チップ、３７はテストクロック、３
８はテストイネーブル信号、３２〜３４はＲＡＭ、３２
ａ 〜３４ａはＢＩｓは１回路である。回路動作は第１
実施例と同様なので省略する。
［発明の効果］
本発明は以上説明したように、ワードピット構成によら
ないテスト出力とするテスト回路と良否判定回路により
、良否判定の簡易化を図ることができ、またテスト端子
数の削減という効果を有する。さらζこテストプログラ
ムテストパターンの生成等の工数の削減されるという効
果を有する。
ないテスト出力とするテスト回路と良否判定回路により
、良否判定の簡易化を図ることができ、またテスト端子
数の削減という効果を有する。さらζこテストプログラ
ムテストパターンの生成等の工数の削減されるという効
果を有する。
第１図は第１実施例のブロック図、第２図はＢＩＳＴ回
路を示すブロック図、第３図は第２実施・例のブロック
図である。 １１・・・・・・・・半導体チップ、 １２．１７．１３・・・ＲＡＭマクロ、１４・・・・・
・・・・テストクロック入力信号、１２ａ、 １３ａ、
１７ａ・・・ ・８１８１回路、１５・・・・・・・
・テストイネーブル信号、１６・・・・・・・・テスト
出力、 １８・・・・・・・・比較器良否判定比較器、２１・・
・・・・・・テストクロック信号、２２・・・・・・・
・テストイネーブル信号、２３・・・・・・・・アドレ
ス発生部、２４・・・・・・・・ライトデータ発生部、
２５・・・・・・・・ライトパルス発生部、２６・・・
・・・・・出力第１次比較器、２７・・・・・・・・タ
イミング発生部、３１・・・・・・・・半導体チップ、 ３２．３３，３４ｋ・・ＢＩＳＴ（ｔＲＡＭマクロ、３
５．３５’、３５” ・・・フリップフロップ、３６
・・・・・・・比較器、 ３７・・・・・・・テストクロック信号、３８・・・・
・・・テストイネーブル信号、３９・・・・・・・テス
ト出力信号、 ３Ａ・・・・・・・フリップフロップ付良否判定回路。 特許出願人 日本電気株式会社
路を示すブロック図、第３図は第２実施・例のブロック
図である。 １１・・・・・・・・半導体チップ、 １２．１７．１３・・・ＲＡＭマクロ、１４・・・・・
・・・・テストクロック入力信号、１２ａ、 １３ａ、
１７ａ・・・ ・８１８１回路、１５・・・・・・・
・テストイネーブル信号、１６・・・・・・・・テスト
出力、 １８・・・・・・・・比較器良否判定比較器、２１・・
・・・・・・テストクロック信号、２２・・・・・・・
・テストイネーブル信号、２３・・・・・・・・アドレ
ス発生部、２４・・・・・・・・ライトデータ発生部、
２５・・・・・・・・ライトパルス発生部、２６・・・
・・・・・出力第１次比較器、２７・・・・・・・・タ
イミング発生部、３１・・・・・・・・半導体チップ、 ３２．３３，３４ｋ・・ＢＩＳＴ（ｔＲＡＭマクロ、３
５．３５’、３５” ・・・フリップフロップ、３６
・・・・・・・比較器、 ３７・・・・・・・テストクロック信号、３８・・・・
・・・テストイネーブル信号、３９・・・・・・・テス
ト出力信号、 ３Ａ・・・・・・・フリップフロップ付良否判定回路。 特許出願人 日本電気株式会社
Claims (1)
- 【特許請求の範囲】 記憶回路として機能する複数のマクロセルを有する半導
体装置において、上記複数のマクロセルにそれぞれ付随
して設けられ、外部から供給されるテストイネーブル信
号により活性化され外部から供給されるテストクロック
に応答してマクロセルにテストデータと制御信号を供給
し、各マクロセルの記憶回路の機能を表すテスト信号を
出力する複数のテスト回路と、 複数のテスト回路から出力されるテスト信号から良否を
判定し、その結果を外部に出力する良否判定回路とを備
えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340108A JP3057760B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340108A JP3057760B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04208880A true JPH04208880A (ja) | 1992-07-30 |
| JP3057760B2 JP3057760B2 (ja) | 2000-07-04 |
Family
ID=18333797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2340108A Expired - Lifetime JP3057760B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3057760B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5553082A (en) * | 1995-05-01 | 1996-09-03 | International Business Machines Corporation | Built-in self-test for logic circuitry at memory array output |
| US7057948B2 (en) | 2003-04-28 | 2006-06-06 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having a test function |
| JP2006252702A (ja) * | 2005-03-11 | 2006-09-21 | Nec Electronics Corp | 半導体集積回路装置及びその検査方法 |
| JP2007179731A (ja) * | 1997-06-23 | 2007-07-12 | Samsung Electronics Co Ltd | メモリロジック複合半導体装置及びメモリテスト方法 |
| JP2007294015A (ja) * | 2006-04-25 | 2007-11-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路、及びｂｉｓｔ回路設計方法 |
-
1990
- 1990-11-30 JP JP2340108A patent/JP3057760B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5553082A (en) * | 1995-05-01 | 1996-09-03 | International Business Machines Corporation | Built-in self-test for logic circuitry at memory array output |
| JP2007179731A (ja) * | 1997-06-23 | 2007-07-12 | Samsung Electronics Co Ltd | メモリロジック複合半導体装置及びメモリテスト方法 |
| US7057948B2 (en) | 2003-04-28 | 2006-06-06 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having a test function |
| JP2006252702A (ja) * | 2005-03-11 | 2006-09-21 | Nec Electronics Corp | 半導体集積回路装置及びその検査方法 |
| JP2007294015A (ja) * | 2006-04-25 | 2007-11-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路、及びｂｉｓｔ回路設計方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3057760B2 (ja) | 2000-07-04 |
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