DE19807237A1

DE19807237A1 - Halbleiterbauelement-Testgerät

Info

Publication number: DE19807237A1
Application number: DE19807237A
Authority: DE
Inventors: Toshiyuki Negishi
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1997-02-21
Filing date: 1998-02-20
Publication date: 1998-09-03
Anticipated expiration: 2018-02-21
Also published as: JPH10232271A; KR19980071586A; US6119257A; TW358886B; KR100295546B1; JP3501200B2; DE19807237C2

Description

Die vorliegende Erfindung bezieht sich auf ein Halbleiterbauelement-Testgerät, das üblicherweise auch als IC-Tester bezeichnet wird und das zum Testen von Halbleiterbauelementen, insbeson dere von integrierten Halbleiterschaltungen, geeignet ist. Die integrierten Halbleiterschaltungen werden im folgenden auch als ICs bezeichnet und stellen typische Beispiele für Halbleiterbauele mente dar.

In Fig. 4 ist der allgemeine Aufbau eines herkömmlichen Halbleiterbauelement-Testgeräts dargestellt, das im folgenden auch als IC-Tester bezeichnet wird und zum Testen von integrierten Schaltungen bzw. ICs wie etwa Halbleiterspeicherelementen ausgelegt ist. Das Halbleiterbauele ment-Testgerät weist einen Zeitsteuerungsgenerator bzw. Taktgenerator TG, einen Mustergene rator PG, eine Wellenformereinrichtung FC, einen logischen Vergleicher DC und einen Fehler analysespeicher FM auf.

Der Taktgenerator TG erzeugt einen Referenzzeitsteuerungstakt bzw. Referenztakt für den Mustergenerator PG und für verschiedene andere Abschnitte. Der Mustergenerator PG gibt einen Mustererzeugungsbefehl (PAT_ABC), auf dessen Grundlage ein Testmustersignal, das an einen zu testenden IC (im folgenden auch als im Test befindlicher IC bezeichnet) anzulegen ist, erzeugt wird, und Erwartungswertdaten (EXP.DATA) ab, auf deren Grundlage ein Erwartungswertsignal zu generieren ist, das an den logischen Vergleicher DC anzulegen ist. Der Mustergenerator PG legt diese Signale an die Wellenformereinrichtung FC an.

Die Wellenformereinrichtung FC erzeugt ein Testmustersignal PAT, das an den zu testenden IC 10 angelegt werden soll, und ein Erwartungswertsignal EXP, das an den logischen Vergleicher DC anzulegen ist, auf der Grundlage des Mustererzeugungsbefehls und der Erwartungswertda ten, die von dem Mustergenerator PG zugeführt werden. Der Vorgang des Einschreibens eines Testsignals in den im Test befindlichen IC 10 sowie des Auslesens des Testmustersignals aus dem im Test befindlichen IC 10 wird durch ein Steuersignal (CNTL.SIG), das über die Wellenfor mereinrichtung FC zugeführt wird, derart gesteuert, daß der Vorgang des Einschreibens eines von der Wellenformereinrichtung FC zugeführten Testmustersignals in den im Test befindlichen IC 10 und der Vorgang des Auslesens der in den IC eingeschriebenen Daten aus dem IC abwechselnd wiederholt werden.

Die aus dem im Test befindlichen IC 10 ausgelesenen Daten werden in dem logischen Verglei cher DC mit Erwartungswertdaten verglichen, um hieraus zu erfassen, ob diese beiden Signale übereinstimmen oder nicht. Der Fehleranalysespeicher FM speichert jedesmal dann, wenn durch den logischen Vergleicher DC eine fehlende Übereinstimmung erfaßt wird, Fehlerdaten, die das Auftreten eines Fehlers repräsentieren, unter der gleichen Adresse wie derjenigen Adresse des im Test befindlichen ICs 10, bei der der Fehler aufgetreten ist. Zu diesem Zweck wird das gleiche Adreßsignal (ADR.SIG) wie dasjenige, das an den im Test befindlichen IC 10 zum Auslesen der Daten aus diesem angelegt wird, von dem Mustergenerator PG an den Fehleranalysespeicher FM angelegt. Eine Fehleranalyse des im Test befindlichen ICs 10 läßt sich dadurch erzielen, daß die in dem Fehleranalysespeicher FM gespeicherten Fehlerdaten nach dem Abschluß des Tests aus dem Fehleranalysespeicher FM ausgelesen werden.

Vorstehend ist der globale Aufbau bzw. die allgemeine Struktur und die Betriebsweise des IC- Testers erläutert. Die vorliegende Erfindung bezieht sich auf eine Verbesserung einer Einrichtung, die in diesem technischen Gebiet üblicherweise auch als Stifteinheit bzw. Kontakteinheit oder Anschlußeinheit bezeichnet wird. Für jeden Stift bzw. Kontaktstift oder Anschluß eines im Test befindlichen ICs 10 ist jeweils eine Stifteinheit bzw. Anschlußeinheit vorgesehen.

Eine Aufgabe der vorliegenden Erfindung besteht darin, ein mit hoher Geschwindigkeit betreibba res Halbleiterbauelement-Testgerät zu schaffen, bei dem eine einfach aufgebaute Anschlußein heit zum Einsatz kommt.

In Fig. 5 ist der allgemeine Schaltungsaufbau einer herkömmlichen Anschlußeinheit UN darge stellt, die für jeden der Stifte bzw. Anschlüsse eines im Test befindlichen ICs 10 vorgesehen ist. Da jede Anschlußeinheit jeweils die gleiche Ausgestaltung aufweisen kann, ist in Fig. 5 lediglich der Schaltungsaufbau einer Stifteinheit bzw. Anschlußeinheit für einen einzigen Stift bzw. Anschluß dargestellt.

Die Anschlußeinheit UN weist einen Mustergenerator PG, eine Wellenformerschaltung FC, einen logischen Vergleicher DC, einen Fehleranalysespeicher FM, einen Treiber DR zum Einschreiben eines von der Wellenformerschaltung FC stammenden analogen Signals in einen im Test befindlichen IC 10, einen für die H-Logik (Hoch-Logik) bzw. den hohen logischen Pegel vorgese henen Vergleicher CPH und einen für die L-Logik (Niedrig-Logik) bzw. für den niedrigen logischen Pegel L vorgesehenen Vergleicher CPL auf.

In dem Mustergenerator PG ist ein Musterspeicher vorgesehen, in dem in jeder Adresse dessel ben z. B. ein Mustererzeugungsbefehl "1" (PAT_ABC = "1") zum Anlegen einer einer logischen "1" (logisch H oder hoher logischer Pegel) entsprechenden logischen Wellenform bzw. eines entsprechenden logischen Signals an einen Stift bzw. Anschluß des im Test befindlichen ICs 10, ein Mustererzeugungsbefehl "0" (PAT_ABC = "0") zum Anlegen einer einer logischen "0" (logisch L oder niedriger logischer Pegel) entsprechenden logischen Wellenform bzw. eines entsprechenden logischen Signals an einen Stift bzw. Anschluß des im Test befindlichen ICs 10, Erwartungs wertdaten "L" (PAT_ABC = "L"), die repräsentieren, daß das Erwartungswertsignal ein logisches L bzw. einen niedrigen logischen Pegel aufweist, Erwartungswertdaten "H" (PAT_ABC = "H"), die repräsentieren, daß ein Erwartungswertsignal logisch H bzw. einem hohen logischen Pegel entsprechen, und ein Erwartungsmustererzeugungsbefehl "Z" (PAT_ABC = "Z"), der repräsentiert, daß ein Erwartungswertsignal hohe Impedanz besitzt, und dergleichen gespeichert werden oder sind. Diese Mustererzeugungsbefehle und Erwartungswertdaten werden aus dem Mustergenera tor PG mit derjenigen Sequenz bzw. Reihenfolge ausgelesen, die durch ein Mustergenerierungs programm spezifiziert ist.

Ein Mustererzeugungsbefehl PAT_ABC und Erwartungswertdaten, die aus dem Mustergenerator PG ausgelesen werden, werden an die Wellenformereinrichtung FC angelegt, in der ein Testmuster signal PAT (siehe Fig. 6C) mit einer analogen Wellenform entsprechend dem Mustererzeugungs befehl sowie ein Erwartungswertsignal EXP erzeugt oder generiert werden. Das Testmustersignal PAT wird an einen der Stifte bzw. Anschlüsse des im Test befindlichen ICs 10 über den Treiber DR angelegt. Das Erwartungswertsignal EXP wird an den logischen Vergleicher DC angelegt.

Die Wellenformereinrichtung FC gibt weiterhin ein Treibersteuersignal DRE zusätzlich zu dem Testmustersignal PAT ab, wobei das Treibersteuersignal DRE zum Steuern des Zustands des Treibers DR dient.

Das Treibersteuersignal DRE wird an einen Steueranschluß des Treibers DR für dessen Steuerung derart, daß der Zustand eines Ausgangsanschlusses des Treibers DR auf einen Ausgabemodus oder auf einen Modus mit hoher Impedanz (Sperrung des Ausgabemodus) umgeschaltet wird, angelegt. Genauer gesagt, bleibt das Treibersteuersignal DRE, das an den Steueranschluß des Treibers DR angelegt wird, z. B. bei dem logischen Pegel H (hoher logischer Pegel) während des Ausgabemodus, bei dem der Treiber DR ein Testmustersignal PAT abgibt, wie dies in Fig. 6E gezeigt ist. Durch den hohen logischen Pegel des Treibersteuersignals DRE wird der Ausgangs anschluß des Treibers DR im aktiven Zustand gehalten. Auf der anderen Seite bleibt das Treibersteuersignal DRE, das an den Steueranschluß des Treibers DR angelegt wird, während des Modus bzw. Betriebs mit hoher Impedanz, bei dem die in den im Test befindlichen IC 10 eingeschriebenen Daten aus diesem ausgelesen werden, bei dem logischen Pegel L (niedriger logischer Pegel), um hierdurch den Ausgangsanschluß des Treibers DR im Zustand mit hoher Impedanz zu halten (Zustand, bei dem eine Ausgabe gesperrt wird, oder inaktiver Zustand).

Während des Auslesebetriebs, bei dem die Daten aus dem im Test befindlichen IC 10 ausgelesen werden, während sich der Zustand des Ausgangsanschlusses des Treibers DR in dem Betrieb mit hoher Impedanz befindet, ermittelt der für den hohen logischen Pegel H vorgesehene Vergleicher CPH, ob der logische Pegel der Wellenform der Daten, die aus dem im Test befindlichen IC 10 ausgelesen worden sind, den normalen logischen hohen Pegel H_ref aufweist oder nicht, und gibt ein Beurteilungs- bzw. Ergebnissignal H ab, wohingegen der für den niedrigen logischen Pegel L vorgesehene Vergleicher CPL ermittelt, ob der logische Pegel der Wellenform der Daten, die aus dem im Test befindlichen IC 10 ausgelesen worden sind, dem normalen niedrigen logischen Pegel L_ref entspricht, und gibt ein Beurteilungs- bzw. Ergebnissignal SL ab.

Wie in Fig. 7 näher dargestellt ist, gibt der für den hohen logischen Pegel H vorgesehene Vergleicher CPH ein einer logischen 0 entsprechendes Ausgangssignal ab, wenn das elektrische Potential eines Signals S_IC, das aus dem im Test befindlichen IC 10 ausgelesen worden ist, höher ist als der normale logische hohe Pegel H_ref. In den anderen Fällen gibt der logische Vergleicher CPH ein einer logischen 1 entsprechendes Signal ab. Auf der anderen Seite erzeugt der für den niedrigen logischen Pegel L vorgesehene Vergleicher CPL ein einer logischen 0 entsprechendes Signal, wenn das elektrische Potential des Signals S_IC niedriger ist als der normale logische niedrige Pegel L_ref, während er in den anderen Fällen ein einer logischen 1 entsprechendes Signal erzeugt. Die Beurteilungssignale SH und SL werden in der Praxis durch Abtast- bzw. Abfrageim pulse STRB1 und STRB2 (siehe Fig. 6F) jeweils ausgelesen bzw. abgefragt. Tatsächlich bedeutet dies, daß die Beurteilungssignale SH und SL einer UND-Verknüpfung mit den Abfrageimpulsen STRB1 bzw. STRB2 unterzogen werden und daß die Ergebnisse der Beurteilungen zu denjenigen Zeitpunkten, zu denen die Abfrageimpulse STRB1 und STRB2 angelegt werden, jeweils als die Beurteilungssignale bzw. Ergebnissignale SH bzw. SL ausgegeben werden.

Der logische Vergleicher DC wird von den Vergleichern CPH und CPL mit den Beurteilungssigna len bzw. Ergebnissignalen SH und SL gespeist und vergleicht diese Beurteilungssignale SH und SL mit den Erwartungswertsignalen EXP, die von der Wellenformereinrichtung FC erzeugt werden. Jedesmal dann, wenn die Beurteilungssignale SH oder SL nicht mit dem entsprechenden Erwartungswertsignal EXP übereinstimmen, werden Fehlerdaten, die das Auftreten eines Fehlers repräsentieren und z. B. einer logischen "1" entsprechen, in den Fehleranalysespeicher FM unter der gleichen Adresse wie diejenige Adresse des im Test befindlichen ICs 10, bei der der Fehler aufgetreten ist, eingeschrieben. Wenn z. B. diejenige Adresse des im Test befindlichen ICs 10, bei der der Fehler aufgetreten ist, die Adresse "2" ist, wird eine logische "1" in die bzw. unter der Adresse "2" des Fehleranalysespeichers FM eingeschrieben.

Fig. 8 zeigt den Schaltungsaufbau des Abschnitts der Wellenformereinrichtung FC und des logischen Vergleichers DC der Anschlußeinheit UN in größeren Einzelheiten.

Die Wellenformereinrichtung FC weist einen Wellenformspeicher WFM, in den ein von dem Mustergenerator PG erzeugter Mustererzeugungsbefehl PAT_ABC eingegeben bzw. eingelesen wird (der Mustererzeugungsbefehl besteht bei diesem Beispiel aus einem Befehl mit drei Bits), eine Verknüpfungsschaltung in Form einer Torschaltungsgruppe (bei dem vorliegenden Beispiel besteht die Verknüpfungsschaltung aus vier UND-Gliedern und zwei ODER-Gliedern) und ein erstes, setzbares und rücksetzbares Flip-Flop (RS-Flip-Flop) SRFF1 für die Erzeugung eines Testmustersignals PAT auf der Grundlage der aus dem Wellenformspeicher WFM ausgegebenen Ausgangssignale auf. Die Wellenformereinrichtung FC enthält weiterhin eine Verknüpfungsschal tung in Form einer Torschaltungsgruppe (die Verknüpfungsschaltung besteht bei dem vorliegen den Beispiel aus zwei UND-Gliedern) und ein zweites setzbares und rücksetzbares Flip-Flop (RS- Flip-Flop) SRFF2 für die Erzeugung eines Treibersteuersignals DRE auf der Grundlage der von dem Wellenformspeicher WFM abgegebenen Ausgangssignale.

In dem Wellenformspeicher WFM sind bei dem vorliegenden Beispiel bereits vorab die folgenden Daten gespeichert: Wellenformdaten T1S und T2S, die jeweils hohen logischen Pegel aufweisen, Wellenformdaten T1R und T2R, die jeweils niedrigen logischen Pegel aufweisen, Wellenformda ten T3L und T4T, die einen logischen Pegel für das Treibersteuersignal DRE definieren, Wellen formdaten EXP1, EXP1Z, EXP2 und EXP2Z, die jeweils einen logischen Pegel des Erwartungs wertsignals definieren, und ähnliche bzw. weitere Daten gespeichert.

Wenn die Wellenformdaten T1S, die den hohen logischen Pegel "H" aufweisen, aus dem Wellenformspeicher WFM als Reaktion auf einen Mustererzeugungsbefehl, der von dem Muster generator PG stammt und einer logischen "1" entspricht, ausgelesen werden, wird der anstei gende Abschnitt der Wellenformdaten T1S durch einen Taktimpuls T₁ mit Hilfe des zugeordneten UND-Glieds ausgeblendet bzw. herausgegriffen, d. h. es wird der ansteigende Abschnitt der Wellenformdaten T1S einer UND-Verknüpfung mit dem Taktimpuls T₁ durch das zugehörige UND-Glied unterzogen, so daß ein Impuls T1 erzeugt wird, wie er in Fig. 6B gezeigt ist. Dieser Impuls T1 wird an einen Setzanschluß S des ersten setz- und rücksetzbaren Flip-Flops SRFF1 angelegt, so daß durch das erste setz- und rücksetzbare Flip-Flop SRFF1 ein einer logischen "1" entsprechendes Ausgangssignal an der führenden Flanke des Impulses erzeugt wird. Somit ist die zeitliche Lage der führenden Kante (Anstieg) eines Testmustersignals PAT definiert, das eine reelle oder tatsächliche Wellenform (siehe Fig. 6C) aufweist.

Wenn nachfolgend die dem niedrigen logischen Pegel "L" entsprechenden Wellenformdaten T1R aus dem Wellenformspeicher WFM als Reaktion auf einen Mustererzeugungsbefehl, der von dem Mustergenerator PG erzeugt wird und einer logischen "0" entspricht, ausgelesen werden, wird der ansteigende Abschnitt der Wellenformdaten T1R durch einen Taktimpuls T₁ in dem bzw. durch das zugehörige UND-Glied herausgegriffen, d. h. es wird der ansteigende Abschnitt der Wellenformdaten T1S einer UND-Verknüpfung mit dem Taktimpuls T₁ durch das zugehörige UND-Glied unterzogen, so daß ein Impuls T1, erzeugt wird, wie er in Fig. 6B dargestellt ist. Dieser Impuls T1, wird an einen Rücksetzanschluß R des ersten, setz- und rücksetzbaren Flip- Flops SRFF1 angelegt, um hierdurch das einer logischen "1" entsprechende Ausgangssignal des ersten, setz- und rücksetzbaren Flip-Flops SRFF1 bei der führenden bzw. vorderen Flanke des Impulses zu invertieren, d. h. auf den Wert logisch "0" zu bringen. Hierdurch wird die zeitliche Lage der nacheilenden bzw. hinteren Flanke (Abfall) des Testmustersignals PAT definiert, das eine reelle bzw. tatsächliche Wellenform aufweist.

Auch wenn dies in Fig. 6 nicht dargestellt ist, werden in einem Fall, bei dem die Wellenformda ten T2S, T2R aus dem Wellenformspeicher WFM ausgelesen werden, die ansteigenden Abschnit te dieser Wellenformdaten T2S, T2R gleichartig wie in dem vorstehend beschriebenen Fall durch einen Taktimpuls T₂ und die zugehörigen UND-Glieder jeweils herausgegriffen, so daß sie an den Setzanschluß S bzw. an den Rücksetzanschluß R des ersten setz- und rücksetzbaren Flip-Flops SRFF1 anlegbar sind. Hierdurch wird ein Testmustersignal PAT, das eine reelle bzw. korrekte Wellenform aufweist, durch das erste, setz- und rücksetzbare Flip-Flop SRFF1 erzeugt.

In einem Schreibbetrieb, bei dem ein Testmustersignal PAT in einen im Test befindlichen IC 10 eingeschrieben wird, werden ferner die Wellenformdaten T3L aus dem Wellenformspeicher WFM als Reaktion auf einen Mustererzeugungsbefehl, der von dem Mustergenerator PG zugeführt wird, ausgelesen, und es wird der ansteigende Abschnitt der Wellenformdaten T3L durch einen Taktimpuls T₃ mittels des zugehörigen UND-Glieds ausgeblendet bzw. herausgegriffen. Dies bedeutet, daß der ansteigende Abschnitt der Wellenformdaten T3L eher UND-Verknüpfung mit dem Taktimpuls T₃ durch das zugehörige UND-Glied unterzogen wird, so daß ein Impuls T3 erzeugt wird, wie er in Fig. 6D gezeigt ist. Dieser Impuls T3 wird an einen Setzanschluß S des zweiten, setz- und rücksetzbaren Flip-Flops SRFF2 angelegt, um hierdurch ein einer logischen "1" entsprechendes Ausgangssignal durch das zweite, setz- und rücksetzbare Flip-Flop SRFF2 an der vorderen Flanke des Impulses zu generieren. Hierdurch wird die zeitliche Lage der führenden bzw. vorderen Flanke (ansteigende Flanke) eines Treibersteuersignals DRE definiert, das eine reelle bzw. konkrete Wellenform (siehe Fig. 6E) aufweist.

Ferner werden die Wellenformdaten T4T aus dem Wellenformspeicher WFM als Reaktion auf einen Mustererzeugungsbefehl, der von dem Mustergenerator PG erzeugt wird, ausgelesen und es wird der ansteigende Abschnitt der Wellenformdaten T4T durch einen Taktimpuls T₄ mittels des zugehörigen UND-Glieds herausgegriffen bzw. ausgeblendet. Dies bedeutet, daß der ansteigende Abschnitt der Wellenformdaten T4T einer UND-Verknüpfung mit dem Taktimpuls T₄ in dem zugehörigen UND-Glied unterzogen wird, so daß ein Impuls T4 erzeugt wird, wie er in Fig. 6D dargestellt ist. Dieser Impuls T4 wird an einen Rücksetzanschluß R des zweiten, setz- und rücksetzbaren Flip-Flops SRFF2 angelegt, wodurch das einer logischen "1" entsprechende Ausgangssignal des zweiten, setz- und rücksetzbaren Flip-Flops SRFF2 bei der führenden Flanke des Impulses invertiert, d. h. in eine logische "0" geändert wird. Hierdurch wird die zeitliche Lage der nacheilenden bzw. hinteren Flanke (abfallende Flanke) des Treibersteuersignals DRE definiert, das eine reelle Wellenform aufweist.

Der logische Vergleicher DC weist bei diesem Beispiel zwei UND-Glieder auf, die an ihren jeweiligen, nicht invertierenden Eingängen jeweils mit Erwartungswertsignalen EXP1 bzw. EXP1Z gespeist werden. Der logische Vergleicher DC enthält ferner zwei weitere UND-Glieder, die an ihren jeweiligen, nicht invertierenden Eingängen mit Erwartungswertsignalen EXP2 und EXP2Z gespeist werden, sowie ein ODER-Glied zur Multiplexbehandlung bzw. Multiplexverschachtelung oder ODER-Verknüpfung der von diesen vier UND-Gliedern abgegebenen Ausgangssignale, wobei das in Multiplexform vorliegende Signal an den Fehleranalysespeicher FM angelegt wird. Ferner wird das von dem für den hohen logischen Pegel H vorgesehenen Vergleicher CPH abgegebene Ausgangssignal SH jeweils an die anderen, nicht invertierenden Eingänge der UND-Glieder angelegt, an die die Erwartungswertsignale EXP1 und EXP1Z angelegt sind. Das von dem für den niedrigen logischen Pegel L vorgesehenen Vergleicher CPL abgegebene Ausgangssignal SL wird jeweils an die anderen, nicht invertierenden Eingänge der UND-Glieder angelegt, denen die Erwartungswertsignale EXP2 und EXP2Z zugeführt werden. Die anderen Eingänge der UND- Glieder, an die die Erwartungswertsignale EXP1Z und EXP2Z angelegt werden, stellen hierbei invertierende Eingänge dar.

Der logische Vergleicher DC vergleicht das Erwartungswertsignal EXP1 oder EXP1Z mit einem Beurteilungssignal SH, das von dem für den hohen logischen Pegel H vorgesehenen Vergleicher CPH abgegeben wird, oder das Erwartungswertsignal EXP2 oder EXP2Z mit einem Beurteilungs signal SL, das von dem für den niedrigen logischen Pegel L vorgesehenen Vergleicher CPL abgegeben wird. Wenn das Erwartungswertsignal nicht mit dem Beurteilungssignal überein stimmt, d. h. wenn das Signal S_IC, das von dem im Test befindlichen IC 10 ausgegeben wird, nicht in Übereinstimmung mit dem Pegel des Erwartungswertsignal- steht, gibt der logische Vergleicher DC über das ODER-Glied Fehlerdaten aus, die einer logischen "1" entsprechen, wobei die Fehlerdaten in den Fehleranalysespeicher FM eingeschrieben werden.

Die Arbeitsgeschwindigkeit des vorstehend beschriebenen Halbleiterbauelement-Testgeräts bzw. IC-Testers ist durch die Periode T bestimmt, die in Fig. 6 gezeigt ist. Als eine der Möglichkeiten, die Arbeitsgeschwindigkeit zu erhöhen, ist bislang ein Verfahren vorgeschlagen worden, das in dem vorliegenden technischen Gebiet als ein Stift- bzw. Anschluß-Multiplexverfahren bezeichnet wird. Dieses Stift- bzw. Anschluß-Multiplexverfahren ist derart ausgelegt, daß ein Test ausge führt wird, bei dem die Schaltungsausgestaltung für einen Stift bzw. Anschluß, die in den Fig. 5 und 8 gezeigt ist, jeweils durch zwei Sätze für jeweils einen Stift bzw. Anschluß vorgesehen wird, und daß die beiden Wellenformereinrichtungen FC in den beiden Sätzen in zeitteilender Weise betrieben werden, um hierdurch ein Testmustersignal zu erzeugen, das eine doppelt so hohe Geschwindigkeit oder Rate besitzt, und daß zwei logische Vergleicher DC in den beiden Sätzen in zeitteilender Weise so betrieben werden, daß sie ihre logischen Vergleichsvorgänge mit einer doppelt so großen Geschwindigkeit oder Rate ausführen.

Damit das Halbleiterbauelement-Testgerät bzw. der IC-Tester bei Einsatz dieses Stift- bzw. Anschlußmultiplexverfahrens mit einer hohen Geschwindigkeit betrieben werden kann, die doppelt so groß ist wie die normale Geschwindigkeit, müssen folglich zwei Sätze von Stifteinhei ten bzw. Anschlußeinheiten UN für einen Stift eingesetzt werden. Folglich tritt das Problem auf, daß die Anzahl von Stiften bzw. Anschlüssen eines im Test befindlichen ICs, die jeweils gleichzeitig getestet werden können, auf die Hälfte reduziert ist.

Da jedoch ein Halbleiterbauelement-Testgerät bzw. IC-Tester bekanntlich so hergestellt wird, daß die Anzahl von jeweils zu einem Zeitpunkt, d. h. gleichzeitig, testbaren Stifte bzw. Anschlüsse eines im Test befindlichen ICs vorab festgelegt ist, ergibt sich eine Beschränkung hinsichtlich der Anzahl von Anschlußeinheiten UN, die in jedem IC-Tester bereitgestellt sind. Dies bedeutet, daß die Anzahl von Anschlußeinheiten, die bereits vorab in jedem IC-Tester bereitgestellt werden, auf eine festgelegte Zahl beschränkt ist. Falls, wie vorstehend erwähnt, zwei Sätze von Anschluß einheiten für einen Stift eingesetzt werden, um hierdurch einen mit hoher Geschwindigkeit ablaufenden Test eines ICs durchführen zu können, ist die Anzahl von Stiften bzw. Anschlüssen eines im Test befindlichen ICs, die gleichzeitig mit hoher Geschwindigkeit getestet werden können, auf die Hälfte der Anzahl von Stiften bzw. Anschlüssen diese ICs beschränkt, die bei einem mit normaler Geschwindigkeit ablaufenden Test getestet werden können. Demzufolge ergibt sich die Notwendigkeit, daß ein mit hoher Geschwindigkeit ablaufender Test zweimal ausgeführt wird, was zu dem Nachteil führt, daß ein mit hoher Geschwindigkeit ablaufender Test durch ein solches Stift- bzw. Anschluß-Multiplexverfahren tatsächlich nicht erzielbar ist.

Es ist eine Aufgabe der vorliegenden Erfindung, ein Halbleiterbauelement-Testgerät zu schaffen, das imstande ist, einen Hochgeschwindigkeitstest auszuführen, ohne daß die Anzahl von Stiften bzw. Anschlüssen eines im Test befindlichen Halbleiterbauelements, die gleichzeitig testbar sind, verringert ist.

Diese Aufgabe wird mit den im Patentanspruch 1 genannten Merkmalen gelöst.

Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

Gemäß der vorliegenden Erfindung wird ein Halbleiterbauelement-Testgerät geschaffen, bei dem ein Testmustersignal, das an ein im Test befindliches Halbleiterbauelement anzulegen ist, und Erwartungswertsignale, die an einen logischen Vergleicher anzulegen sind, durch eine Wellen formereinrichtung als Reaktion auf Mustererzeugungsbefehle erzeugt werden, die ihrerseits durch einen Mustergenerator generiert worden sind. Das Testmustersignal wird hierbei an das im Test befindliche Halbleiterbauelement für dessen Test angelegt. Das erfindungsgemäße Halbleiter bauelement-Testgerät weist Stift- bzw. Anschlußeinheiten auf, die jeweils für einen entspre chenden Anschluß aus den Anschlüssen des im Test befindlichen Halbleiterbauelements vorgesehen sind und von denen jede Anschlußeinheit die folgenden Komponenten aufweist: eine erste und eine zweite, d. h. insgesamt zwei Mustererzeugungseinrichtungen; eine Wellenformer einrichtung, die eine erste Wellenformspeichereinrichtung, die durch eine der beiden Musterer zeugungseinrichtungen mit Mustererzeugungsbefehlen gespeist wird, und eine zweite Wellen formspeichereinrichtung enthält, die von der anderen der beiden Mustererzeugungseinrichtungen mit Mustererzeugungsbefehlen gespeist wird; eine Schalteinrichtung zum Umschalten der Zuführungspfade bzw. Zuleitungspfade für die Mustererzeugungsbefehle, die von den beiden Mustererzeugungseinrichtungen zu den beiden Wellenformspeichereinrichtungen führen, so daß lediglich einer der Mustererzeugungsbefehle von jeweils einer der beiden Mustererzeugungsein richtungen gleichzeitig zu der ersten und der zweiten Wellenformspeichereinrichtung dann, wenn ein Testmustersignal mit der normalen Geschwindigkeit erzeugt wird, zugeführt wird, wohinge gen dann, wenn ein Testmustersignal mit einer höheren Geschwindigkeit als der normalen Geschwindigkeit erzeugt wird, Mustererzeugungsbefehle von einer der beiden Mustererzeu gungseinrichtungen zu der ersten Wellenformspeichereinrichtung sowie Mustererzeugungsbe fehle von der anderen der beiden Mustererzeugungseinrichtungen zu der zweiten Wellenform speichereinrichtung zugeführt werden; und eine Einrichtung zum Erzeugen eines Testmustersig nals auf der Grundlage der Wellenformdaten, die aus der ersten und der zweiten Wellenformspei chereinrichtung ausgelesen werden.

In vorteilhafter Ausgestaltung der vorliegenden Erfindung erzeugt die zum Erzeugen des Testmu stersignals ausgelegte Einrichtung ein Testmustersignal, das eine beliebige Periode besitzt, die zwischen der Periode eines Testmustersignals bei der normalen Geschwindigkeit und der Hälfte dieser Periode liegt.

Ferner weist jede der Anschlußeinheiten vorzugsweise folgende Merkmale auf: einen ersten logischen Vergleicher zum Vergleichen von Daten, die aus einem im Test befindlichen Halbleiter bauelement ausgelesen werden, mit einem Erwartungswertsignal, das von der ersten Wellen formspeichereinrichtung zugeführt wird; einen zweiten logischen Vergleicher zum Vergleichen von Daten, die aus dem im Test befindlichen Halbleiterbauelement ausgelesen werden, mit einem Erwartungswertsignal, das von der zweiten Wellenformspeichereinrichtung zugeführt wird; einen ersten und/oder zweiten Fehleranalysespeicher zum Speichern des durch den ersten und/oder zweiten logischen Vergleicher erzeugten Vergleichsergebnisses; und eine Schalteinrichtung bzw. Umschalteinrichtung zum Umschalten der Zuführungspfade bzw. Leitungspfade für die Ver gleichsergebnisse, die von den beiden logischen Vergleichern zu den beiden Fehleranalysespei chern führen, um hierdurch die Vergleichsergebnisse gleichzeitig von dem ersten und dem zwei ten logischen Vergleicher zu dem ersten und dem zweiten Fehleranalysespeicher zu leiten.

In demjenigen Fall, bei dem ein Testmustersignal mit einer hohen Geschwindigkeit erzeugt wird, wird durch die von einer der beiden Mustererzeugungseinrichtungen erzeugten Mustererzeu gungsbefehle auf ungeradzahlige Adresse der ersten Wellenformspeichereinrichtung zugegriffen, wohingegen auf die geradzahligen Adressen der zweiten Wellenformspeichereinrichtung durch die Mustererzeugungsbefehle zugegriffen wird, die von dem anderen der beiden Mustergenerato ren bzw. von der anderen der beiden Mustererzeugungseinrichtungen stammen.

Bei der vorliegenden Erfindung sind gemäß der vorstehenden Beschreibung zwei Mustergenerato ren (Mustererzeugungseinrichtungen) für jeden der Stifte bzw. Anschlüsse oder Kontakte eines im Test befindlichen ICs vorgesehen, durch die zwei Mustererzeugungsbefehle gleichzeitig erzeugt werden. Die beiden Mustererzeugungsbefehle werden separat jeweils zu entsprechenden Wellenformereinrichtungen geleitet, so daß von diesen Wellenformereinrichtungen zwei Wellen formdaten generiert werden, die einer Multiplexbehandlung unterzogen werden, um hierdurch ein Testmustersignal mit einer hohen Geschwindigkeit zu erzeugen, die doppelt so groß ist wie die normale Geschwindigkeit. Als Ergebnis dieser Ausgestaltung ist es möglich, einen Hochge schwindigkeitstest für das Halbleiterbauelement auszuführen, indem dieses Testmustersignal, dessen Geschwindigkeit doppelt so groß ist wie die normale Geschwindigkeit, an das im Test befindliche Halbleiterbauelement angelegt wird.

Bei der vorliegenden Erfindung mit dem vorstehend beschriebenen Aufbau kann ein Hochge schwindigkeitsbetrieb für jede Anschlußeinheit auch in einem Fall durchgeführt werden, bei dem eine oder mehrere Anschlußeinheiten mit hoher Geschwindigkeit betrieben werden, wobei die verbleibenden Anschlußeinheiten hierbei unabhängig voneinander eingesetzt werden können. Die Anzahl von gleichzeitig testbaren Anschlüssen bzw. Kontakten eines Halbleiterbauelements ist daher nicht verringert.

Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen näher beschrieben.

Fig. 1 zeigt ein Blockschaltbild, in dem ein Ausführungsbeispiel eines in Übereinstimmung mit der vorliegenden Erfindung stehenden Halbleiterbauelement-Testgeräts dargestellt ist,

Fig. 2 zeigt eine Wellenformdarstellung zur Erläuterung der Arbeitsweise des in Fig. 1 dargestellten Halbleiterbauelement-Testgeräts,

Fig. 3 zeigt eine Darstellung zur Erläuterung der funktionellen Effekte, die mit dem Halbleiter bauelement-Testgerät erzielbar sind, das in Fig. 1 dargestellt ist,

Fig. 4 zeigt ein Blockschaltbild, in dem der allgemeine Aufbau eines herkömmlichen IC- Testers dargestellt ist,

Fig. 5 zeigt ein Blockschaltbild, in dem der Schaltungsaufbau einer der Anschlußeinheiten bei dem in Fig. 4 gezeigten IC-Tester dargestellt ist,

Fig. 6 zeigt eine Wellenformdarstellung zur Erläuterung der Arbeitsweise der in Fig. 5 gezeigten Anschlußeinheit,

Fig. 7 zeigt eine Wellenformdarstellung zur Erläuterung der Arbeitsweise eines für den hohen logischen Pegel vorgesehenen Vergleicher und eines für den niedrigen logischen Pegel vorgesehenen Vergleichens in der in Fig. 5 gezeigten Anschlußeinheit, und

Fig. 8 zeigt ein Blockschaltbild, in dem der Schaltungsaufbau der Anschlußeinheit, die in Fig. 5 dargestellt ist, in größeren Einzelheiten gezeigt ist.

Im folgenden wird ein Ausführungsbeispiel des in Übereinstimmung mit der vorliegenden Erfindung stehenden Halbleiterbauelement-Testgeräts unter Bezugnahme auf die Fig. 1 bis 3 erläutert. In der nachfolgenden Beschreibung wird zum Zwecke der Erleichterung des Verständ nisses ein Fall beschrieben, bei dem die vorliegende Erfindung bei einem IC-Tester zum Einsatz kommt, der zum Testen von ICs, die typische Beispiele für Halbleiterbauelemente darstellen, ausgelegt ist. Es versteht sich jedoch, daß die vorliegende Erfindung in gleichartiger Weise auch bei einem Halbleiterbauelement-Testgerät eingesetzt werden kann, das zum Testen von anderen Halbleiterbauelementen als ICs ausgelegt ist.

Fig. 1 zeigt ein Blockschaltbild, in dem der Schaltungsaufbau eines Ausführungsbeispiels des Halbleiterbauelement-Testgeräts (IC-Tester) dargestellt ist, das in erfindungsgemäßer Weise ausgebildet ist. Hierbei sind Abschnitte oder Elemente in Fig. 1, die den in den Fig. 4, 5 und 8 gezeigten Abschnitten oder Elementen entsprechen, mit den gleichen Bezugszeichen versehen. Diese Abschnitte oder Elemente werden daher, soweit nicht erforderlich, nicht nochmals beschrieben.

Wie in Fig. 1 gezeigt ist, sind bei der vorliegenden Erfindung für jede bzw. in jeder Stift- bzw. Anschlußeinheit UN des IC-Testers ein erster und ein zweiter (d. h. zwei) Mustergeneratoren PG1 und PG2, eine erste und eine zweite (d. h. zwei) Wellenformereinrichtungen FC1 und FC2, ein erster und ein zweiter (d. h. zwei) logische Vergleicher DC1 und DC2, ein erster, ein zweiter und ein dritter, d. h. insgesamt drei Multiplexer MUX1, MUX2 und MUX3, die Schalter zum Umschal ten zwischen einem mit normaler Geschwindigkeit erfolgenden Test und einem mit hoher Geschwindigkeit erfolgenden Test darstellen, und ein erster und ein zweiter Fehleranalysespei cher FM1 und FM2 vorgesehen.

Jeder der Multiplexer MUX1-MUX3 ist bei dem mit normaler Geschwindigkeit durchgeführten Test so eingestellt, daß ihre Eingangsanschlüsse A selektiert sind, d. h. daß die Eingangsan schlüsse A mit ihren Ausgangsanschlüssen C verbunden sind. Genauer gesagt, wird bei diesem mit normaler Geschwindigkeit bzw. Frequenz erfolgenden Test ein Mustererzeugungsbefehl, der aus drei Bits besteht und von dem ersten Mustergenerator PG1 abgegeben wird, gleichzeitig an die beiden Wellenformereinrichtungen FC1 und FC2 für eine Testperiode T mit Hilfe des ersten Multiplexers MUX1 eingangsseitig angelegt, und es werden Wellenformdaten gleichzeitig aus diesen beiden Wellenformereinrichtungen FC1 und FC2 in einer Testperiode T ausgelesen, so daß ein Test des im Test befindlichen ICs 10 mit einer Geschwindigkeit oder Rate bzw. Frequenz ausgeführt wird, die die gleiche Periode T wie die Geschwindigkeit oder Rate bzw. Frequenz besitzt wie diejenige, die unter Bezugnahme auf Fig. 6 erläutert worden ist. Da ferner auch bei dem zweiten und bei dem dritten Multiplexer MUX2 und MUX3 jeweils deren Eingangsanschlüs se A selektiert sind, d. h. diese Eingangsanschlüsse A mit ihren Ausgangsanschlüssen C verbun den sind, werden Fehlerdaten gleichzeitig in den ersten und den zweiten Fehleranalysespeicher FM1 und FM2 eingeschrieben.

Im Unterschied hierzu ist jedoch bei einem mit hoher Geschwindigkeit bzw. Frequenz erfolgenden Test jeder der Multiplexer MUX1 bis MUX3 derart eingestellt, daß ihre Eingangsanschlüsse B selektiert sind, d. h. daß diese Eingangsanschlüsse B mit ihren jeweiligen Ausgangsanschlüssen C verbunden sind. Bei diesem mit hoher Geschwindigkeit bzw. Frequenz erfolgenden Test wird hierbei ein Mustererzeugungsbefehl, der drei Bits aufweist und von dem ersten Mustergenerator PG1 abgegeben wird, lediglich in die erste Wellenformereinrichtung FC1 eingangsseitig einge speist, wohingegen ein Mustererzeugungsbefehl, der drei Bits aufweist und von dem zweiten Mustergenerator PG2 abgegeben wird, lediglich an die zweite Wellenformereinrichtung FC2 mittels des ersten Multiplexers MUX1 angelegt wird. Da ferner der zweite und der dritte Multiplexer MUX2 und MUX3 so eingestellt sind, daß ihre Eingangsanschlüsse B selektiert sind, d. h. daß ihre Eingangsanschlüsse B mit ihren Ausgangsanschlüssen C verbunden sind, werden Fehlerdaten, die von dem ersten logischen Vergleicher DC1 stammen, lediglich in den ersten Fehleranalysespeicher FM1 eingeschrieben, während Fehlerdaten, die von dem zweiten logischen Vergleicher DC2 stammen lediglich in den zweiten Fehleranalysespeicher FM2 eingeschrieben werden. Als Ergebnis werden Fehlerdaten separat zu dem ersten und dem zweiten Fehleranaly sespeicher FM1 und FM2 gespeist, so daß es demzufolge möglich ist, Fehlerdaten mit einer hohen Geschwindigkeit bzw. Frequenz zu speichern, d. h. Fehlerdaten in den Fehleranalysespei chern FM1 und FM2 mit hoher Geschwindigkeit oder Rate bzw. Frequenz zu speichern.

In Fig. 1 ist hierbei der Zustand dargestellt, der bei einem mit hoher Geschwindigkeit erfolgenden Test vorliegt und bei dem die Adressen der Mustergeneratoren PG1 und PG2 sowie die Adressen der Fehleranalysespeicher FM1 und FM2 derart gezeigt sind, daß die Adressen des Mustergene rators PG1 und des Fehleranalysespeichers FM1 lediglich ungeradzahlige Adressen sind, und die Adressen des Mustergenerators PG2 und des Fehleranalysespeichers FM2 lediglich geradzahlige Adressen sind. Tatsächlich liegen jedoch die Adressen der beiden Mustergeneratoren PG1 und PG2 sowie die Adressen der beiden Fehleranalysespeicher FM1 und FM2 in der von der Adresse 1 ausgehenden Reihenfolge vor und schließen somit sowohl die ungeradzahligen als auch die geradzahligen Adressen ein. Ferner sind auch in den Wellenformspeichern WFM1 und WFM2 der beiden Wellenformeinrichtungen FC1 und FC2 tatsächlich sowohl ungeradzahlige als auch geradzahlige Wellenformdaten gespeichert (eine Kombination aus den Wellenformdaten der beiden Wellenformspeicher).

Im folgenden wird die Arbeitsweise der Anschlußeinheit UN bei einem mit hoher Geschwindigkeit bzw. Frequenz ablaufenden Test in größeren Einzelheiten erläutert. Im Fall des mit hoher Geschwindigkeit durchgeführten Tests selektiert jeder der ersten bis dritten Multiplexer MUX1 bis MUX3 jeweils den Eingangsanschluß B, so daß dieser mit seinem jeweiligen Ausgangsan schluß C verbunden ist. Da in dem ersten Multiplexer MUX1 der Eingangsaanschluß B ausge wählt ist, werden die Mustererzeugungsbefehle PAT_ABC und PAT_ABC., die jeweils von dem ersten bzw. von dem zweiten Mustergenerator PG1 bzw. PG2 abgegeben werden, separat und jeweils gleichzeitig in die entsprechenden, zugehörigen ersten und zweiten Wellenformereinrichtungen FC1 und FC2 eingespeist, von denen die beiden Wellenformdaten gleichzeitig ausgegeben werden. Diese Wellenformdaten werden hinsichtlich ihrer ansteigenden Abschnitte jeweils mit Hilfe der Takte T₁-T₄ mittels einer Gruppe von UND-Gliedern herausgegriffen (d. h. einer UND- Verknüpfung mit den Takten T₁-T₄ unterzogen), und es werden die herausgegriffenen Impulse mit Hilfe einer Gruppe von ODER-Gliedern einer Multiplexverschachtelung bzw. ODER-Verknüp fung für die bzw. mit der Periode T/2 unterzogen, wodurch ein Testmustersignal PAT mit hoher Geschwindigkeit bzw. Frequenz und ein Treibersteuersignal DRE mit hoher Geschwindigkeit bzw. Frequenz erzeugt werden, die jeweils eine reelle bzw. geeignete Wellenform besitzen.

Dies soll nachfolgend in größeren Einzelheiten erläutert werden. Im Fall eines mit hoher Ge schwindigkeit ablaufenden Tests wird lediglich auf die ungeradzahligen Adressen des ersten Mustergenerators PG1 zugegriffen, wie dies in Fig. 1 gezeigt ist, so daß ein Mustererzeugungs befehl PAT_ABC mit drei Bits von einer der ungeradzahligen Adressen ausgegeben wird. In gleichartiger Weise wird lediglich auf die geradzahligen Adressen des zweiten Mustergenerators PG2 zugegriffen, so daß ein Mustererzeugungsbefehl PAT_ABC'. mit drei Bits von einer der geradzahligen Adressen ausgegeben wird. Diese Mustererzeugungsbefehle PAT_ABC und PAT_ABC'. werden jeweils an die entsprechende erste bzw. zweite Wellenformereinrichtung FC1 bzw. FC2 angelegt.

Wenn nun die Wellenformdaten T1S aus dem ersten Wellenformspeicher WFM1 als Reaktion auf einen einer logischen "1" entsprechenden Mustererzeugungsbefehl von der Adresse "1" des ersten Mustergenerators PG1 ausgelesen werden, wird der ansteigende Abschnitt dieser Wellenformdaten T1S mittels des zugehörigen UND-Glieds durch den Taktimpuls T₁ ausgeblendet bzw. herausgegriffen, d. h. es wird der ansteigende Abschnitt der Wellenformdaten T1S einer UND-Verknüpfung mit dem Taktimpuls T₁ in dem zugehörigen UND-Glied unterzogen, so daß ein Impuls T1 erzeugt wird, wie er in (Fig. 1B bzw. in) Fig. 2 bei dem Kurvenzug B dargestellt ist. Dieser Impuls T1 wird an einen Setzanschluß S des ersten, setz- und rücksetzbaren Flip-Flops SRFF1 angelegt, so daß das erste setz- und rücksetzbare Flip-Flop SRFF1 ein einer logischen "1" entsprechendes Ausgangssignal bei der führenden bzw. ansteigenden Flanke des Impulses erzeugt.

Zur gleichen Zeit wird dann, wenn die Wellenformdaten T2R aus dem zweiten Wellenformspei cher WFM2 als Reaktion auf einen einer logischen "0" entsprechenden Mustererzeugungsbefehl von der Adresse "2" des zweiten Mustergenerators PG2 ausgelesen werden, der ansteigende Abschnitt der Wellenformdaten T2R durch einen Taktimpuls T₂ mit Hilfe des zugehörigen UND- Glieds ausgeblendet bzw. herausgegriffen, d. h. es wird der ansteigende Abschnitt der Wellen formdaten T2R einer UND-Verknüpfung mit dem Taktimpuls T₂ mittels des zugehörigen UND- Glieds unterzogen, so daß ein Impuls T2 gebildet wird, wie er in (Fig. 1B bzw. in) Fig. 2 bei dem Kurvenzug B dargestellt ist. Dieser Impuls T2 wird an einen Rücksetzanschluß R des ersten, setz- und rücksetzbaren Flip-Flops SRFF1 angelegt, wodurch das Ausgangssignal des ersten, setz- und rücksetzbaren Flip-Flops SRFF1 von dem bisherigen logischen Wert "1" auf den einer logischen "0" entsprechenden Wert bei der führenden bzw. ansteigenden Flanke des Impulses invertiert, d. h. gewechselt wird.

Diese Impulse T1 und T2 in der ersten Periode T werden mit Hilfe der Gruppe von ODER-Gliedern OR einer Multiplex-Verschachtelung bzw. ODER-Verknüpfung für die Hälfte der Periode T bzw. für die Halbierung dieser Periode T unterzogen. In einem Fall, bei dem die Wellenformdaten T1S durch den ersten Takt T₁ in der ersten halben Periode (T/2) herausgegriffen werden, und die Wellenformdaten T2R durch den ersten Takt T₂ in der zweiten Hälfte der Periode (T/2) herausge griffen werden, wird ein Testmustersignal PAT erzeugt, das eine Periode T/2 besitzt, wie es durch den Kurvenzug C in Fig. 2 veranschaulicht ist. Dieses Testmustersignal PAT mit der halben Periode (bzw. Periode T/2) wird über den Treiber DR an den im Test befindlichen IC 10 angelegt.

Da die Periode T/2 des Testmustersignals PAT halb so groß ist wie die Periode T eines Testmu stersignals während des normalen Testmodus bzw. des Testbetriebs mit normaler Geschwindig keit, ist die Geschwindigkeit oder Rate bzw. Frequenz des Testmustersignals PAT mit der Periode T/2 doppelt so groß wie die Geschwindigkeit oder Rate bzw. Frequenz des Testmustersignals mit der Periode T. demzufolge ist es möglich, einen im Test befindlichen IC einem Test zu unterzie hen, der mit einer Geschwindigkeit oder Rate bzw. Frequenz ausgeführt wird, die doppelt so groß ist, wie die normale Geschwindigkeit oder Rate bzw. Frequenz, so daß eine hohe Ge schwindigkeit oder Rate bzw. Frequenz erzielt wird. Falls ferner in der letzteren halben Periode (T/2) die Wellenformdaten T2R durch einen Takt herausgegriffen werden, der zeitlich später liegt als der Takt T₂, kann ein Test eines ICs mit einer Geschwindigkeit oder Rate bzw. Frequenz ausgeführt werden, die schneller ist als die normale Geschwindigkeit, aber langsamer ist als das doppelte der normalen Geschwindigkeit. Es ist somit möglich, einen Test eines ICs mit einer beliebigen Geschwindigkeit oder Rate bzw. Frequenz durchzuführen, die zwischen der normalen Geschwindigkeit und einer Geschwindigkeit liegt, die doppelt so groß ist, wie die normale Geschwindigkeit.

Ferner werden bei demjenigen Vorgang, bei dem ein Testmustersignal in einen im Test befindli chen IC eingeschrieben wird, die einem hohen logischen Pegel "H" entsprechenden Wellen formdaten T3L aus dem ersten Wellenformspeicher WFM1 als Reaktion auf einen von dem ersten Mustergenerator PG1 zugeführten Mustererzeugungsbefehl ausgelesen, und es wird der ansteigende Abschnitt der Wellenformdaten T3L mit Hilfe des zugehörigen UND-Glieds durch einen Taktimpuls T₃ herausgegriffen, d. h. es wird der ansteigende Abschnitt der Wellenformda ten T3L einer UND-Verknüpfung mit dem Taktimpuls T₃ mit Hilfe des zugehörigen UND-Glieds unterzogen, so daß ein Impuls T3 gebildet wird, der in dem Kurvenzug D in Fig. 2 dargestellt ist. Dieser Impuls T3 wird an einen Setzanschluß S des zweiten, setz- und rücksetzbaren Flip-Flops SRFF2 angelegt, so daß das zweite, setz- und rücksetzbare Flip-Flop SRFF2 ein einer logischen "1" entsprechendes Ausgangssignal bei der führenden bzw. ansteigenden Flanke des Impulses erzeugt.

Ferner werden die Wellenformdaten T4T aus dem zweiten Wellenformspeicher WFM2 als Reaktion auf einen Mustererzeugungsbefehl ausgelesen, der von dem zweiten Mustergenerator PG2 stammt. Der ansteigende Abschnitt der Wellenformdaten T4T wird mit Hilfe des zugeordne ten UND-Glieds durch einen Taktimpuls T₄ ausgeblendet bzw. herausgegriffen, d. h. es wird der ansteigende Abschnitt der Wellenformdaten T4T einer UND-Verknüpfung mit dem Taktimpuls T₄ mit Hilfe des zugehörigen UND-Glieds unterzogen, so daß ein Impuls T4 erzeugt wird, der in dem Kurvenzug D in Fig. 2 dargestellt ist. Dieser Impuls T4 wird an einen Rücksetzanschluß R des zweiten, setz- und rücksetzbaren Flip-Flops SRFF2 angelegt, wodurch das einer logischen "1" entsprechende Ausgangssignal des zweiten, setz- und rücksetzbaren Flip-Flops SRFF2 nun auf den einer logischen "0" entsprechenden Wert bei der führenden bzw. vorderen Flanke des Impulses invertiert bzw. umgeschaltet wird.

Somit wird ein Treibersteuersignal DRE erzeugt, das in Fig. 2 bei dem Kurvenzug E dargestellt ist und den einer logischen "1" entsprechenden Wert aufweist. Dieses Treibersteuersignal DRE wird an den Steueranschluß des Treibers DR angelegt. Als Ergebnis dessen wechselt der Treiber DR auf den Ausgabemodus wegen des Anlegens der logischen "1" an seinen Steueranschluß über, so daß ein Testmustersignal PAT mit einer Geschwindigkeit bzw. Frequenz, die doppelt so groß ist wie die normale Geschwindigkeit bzw. Frequenz, an einen im Test befindlichen IC 10 angelegt wird. Wenn das Treibersteuersignal DRE auf eine logische "0" abfällt, schaltet der Treiber DR wieder auf den Betrieb mit hoher Impedanz um, so daß er in den Zustand gelangt, bei dem eine Ausgabe gesperrt wird. Demzufolge wird der Treiber DR so gesteuert, daß er einen Zustand annimmt, bei dem ein ausgelesenes Ausgangssignal S_IC, das von dem im Test befindli chen IC 10 stammt, an die Vergleicher CPH und CPL angelegt wird.

Nachfolgend werden bei der Betriebsweise, bei der Daten, die in den im Test befindlichen IC 10 eingeschrieben worden sind, aus diesem ausgelesen werden, die Erwartungswertsignale EXP1 und EXP1Z durch den ersten Wellenformspeicher WFM1 sowie die Erwartungswertsignale EXP2 und EXP2Z von dem zweiten Wellenformspeicher WFM2 jeweils in Abhängigkeit von den Erwartungswertdaten "L" (PAT_ABC = L), die von dem ersten Mustergenerator PG1 erzeugt werden, bzw. in Abhängigkeit von den Erwartungswertdaten "H" (PAT_ABC = H), die von dem zweiten Mustergenerator PG2 stammen, erzeugt. Diese Erwartungswertsignale EXP1 und EXP1Z sowie EXP2 und EXP2Z werden jeweils an den zugehörigen ersten bzw. zweiten logischen Vergleicher DC1 bzw. DC2 angelegt.

Der erste logische Vergleicher DC1 weist bei diesem Ausführungsbeispiel zwei UND-Glieder, an deren jeweilige, nicht invertierende Eingänge die Erwartungswertsignale EXP1 bzw. EXP1Z angelegt werden, und eine ODER-Schaltung auf, die die von diesen UND-Gliedern abgegebenen Ausgangssignale einer Multiplexverschachtelung bzw. einer ODER-Verknüpfung unterzieht, um hierdurch ein multiplexverschachteltes bzw. ODER-verknüpftes Signal zu erzeugen. Der zweite logische Vergleicher DC2 weist bei dem vorliegenden Ausführungsbeispiel zwei UND-Glieder, an deren jeweilige, nicht invertierende Eingänge die Erwartungswertsignale EXP2 bzw. EXP2Z jeweils angelegt werden, und eine ODER-Schaltung auf, die die von diesen UND-Gliedern abgegebenen Ausgangssignale einer Multiplexverschachtelung, d. h. einer ODER-Verknüpfung unterzieht, um hierdurch ein multiplexbehandeltes bzw. ODER-verknüpftes Signal ausgangsseitig zu erzeugen.

Der erste logische Vergleicher DC1 bildet eine UND-Verknüpfung des Erwartungswertsignals EXP1 und eines Vergleichsausgangssignals SH, das von dem für den hohen logischen Pegel H vorgesehenen Vergleicher CPH stammt, und führt eine UND-Verknüpfung des Erwartungswert signals EXP1Z und eines Signals durch, das durch Invertierung des Vergleichsausgangssignals SH gewonnen ist, das von dem für den hohen logischen Pegel H vorgesehenen Vergleicher CPH abgegeben wird. Der zweite logische Vergleicher DC2 bewirkt eine UND-Verknüpfung des Erwartungswertsignals EXP2 und eines Vergleichsausgangssignals SL, das von dem für den niedrigen logischen Pegel L vorgesehenen CPL stammt, und führt eine UND-Verknüpfung des Erwartungswertsignals EXP2Z und eines Signals durch, das durch Invertierung des Vergleichs ausgangssignals SL gebildet ist, das von dem für den niedrigen logischen Pegel L vorgesehenen Vergleicher CPL abgegeben wird.

Die Vergleichsergebnisse bzw. Ausgangssignale, die von den UND-Gliedern des ersten logischen Vergleichers DC1 erzeugt werden, werden mit Hilfe des zweiten Multiplexers MUX2 in dem ersten Fehleranalysespeicher FM1 gespeichert. Die Vergleichsergebnisse bzw. Ausgangssignale, die von den UND-Gliedern des zweiten logischen Vergleichers DC2 erzeugt werden, werden in dem zweiten Fehleranalysespeicher FM2 mit Hilfe des dritten Multiplexers MUX3 gespeichert. Es ist somit möglich, die Fehlerdaten in den Fehleranalysespeichern mit einer Geschwindigkeit oder Rate zu speichern, die doppelt so groß ist wie die normale Geschwindigkeit oder Rate. Damit kann ein Test eines ICs mit einer Geschwindigkeit oder Rate realisiert werden, die doppelt so groß ist wie die normale Geschwindigkeit oder Rate bzw. Frequenz.

Wie vorstehend erläutert, sind in Übereinstimmung mit der vorliegenden Erfindung ein zweiter Mustergenerator PG2, eine zweite Wellenformereinrichtung FC2, ein zweiter logischer Verglei cher DC2 und ein zweiter Fehleranalysespeicher FM2 zu jeder Anschlußeinheit UN hinzugefügt. Es ist daher möglich, einen Test eines ICs mit einer Geschwindigkeit bzw. Frequenz auszuführen, die doppelt so groß ist wie die normale Geschwindigkeit, ohne daß jedoch eine weitere An schlußeinheit hinzugefügt werden müßte. Als Folge hiervon kann ein mit hoher Geschwindigkeit ablaufender Test ausgeführt werden, ohne daß die Anzahl von Stiften bzw. Kontaktanschlüssen eines ICs, die jeweils gleichzeitig getestet werden können, verringert werden müßte. Es wird somit der Vorteil erzielt, daß sogar beliebige Speicher eines hohe Arbeitsgeschwindigkeit aufweisenden Typs, der viele Stifte bzw. Anschlüsse oder Kontakte aufweist, mit hoher Geschwindigkeit getestet werden können.

Ferner weist die Anordnung bzw. Hinzufügung eines zweiten Mustergenerators PG2, einer zweiten Wellenformereinrichtung FC2, eines zweiten logischen Vergleichers DC2 und eines zweiten Fehleranaylsespeichers FM2 erheblich kleinere Abmessungen auf als eine gesamte, vollständig aufgebaute Anschlußeinheit. Somit kann ein mit hoher Geschwindigkeit erfolgender Test dadurch erreicht werden, daß lediglich eine geringe Abmessungen aufweisende Schaltungs konfiguration zu einem IC-Tester hinzugefügt wird. Es wird demzufolge der Vorteil erzielt, daß ein mit hoher Geschwindigkeit ausführbarer Test mit geringeren Kosten erzielbar ist, verglichen mit denjenigen Kosten, die durch die Hinzufügung einer weiteren, vollständigen Anschlußeinheit für jeden Anschluß verursacht würden.

Ferner können gemäß der vorliegenden Erfindung die Mustererzeugungsbefehle, die in die beiden Mustergeneratoren PG1 und PG2 einzuschreiben bzw. eingeschrieben sind, zum Beispiel im Hinblick auf den Stift Nr. 1 in der Reihenfolge der Adressen jeweils als "1", "0", "L", "H", beschrieben bzw. eingestuft werden, wie dies in Fig. 3A näher dargestellt ist. Es ergibt sich damit die Eigenheit, daß die Rate, mit der Fehler bei der Beschreibung bzw. Festlegung der Mustererzeugungsbefehle auftreten, auf einen niedrigeren Wert abgesenkt werden kann.

Im Gegensatz hierzu müssen bei dem herkömmlichen Stift- bzw. Anschluß-Multiplexverfahren dann, wenn angenommen wird, daß die beiden Anschlußeinheiten für einen Stift bzw. Anschluß Nr. 1 und einen Stift bzw. Anschluß Nr. 2 zusammengefaßt sind, die Mustererzeugungsbefehle "1" und "0" unter den gleichen Adressen der jeweiligen Mustergeneratoren, die mit dem Anschluß Nr. 1 und dem Anschluß Nr. 2 verknüpft sind, beschrieben bzw. eingeschrieben werden, und es müssen die nachfolgenden Mustererzeugungsbefehle "L" und "H" unter den nachfolgenden, gleichen Adressen (d. h. derselben Adresse) der jeweiligen Mustergeneratoren beschrieben bzw. eingeschrieben werden, die dem Anschluß Nr. 1 und dem Anschluß Nr. 2 entsprechen. Dies ist in Fig. 3B näher dargestellt. Da die Mustererzeugungsbefehle bei dieser herkömmlichen Beschreibungsweise bzw. Festlegungsweise nicht in der Reihenfolge der Adressen angeordnet sind, tritt dort der Nachteil auf, daß die Gefahr besteht, daß ein Fehler bei der Beschreibung bzw. Festlegung auftreten kann.

Die vorliegende Erfindung ist ferner derart ausgestaltet, daß die Multiplexer MUX1 bis MUX3 vorgesehen sind. Es ergibt sich folglich der Vorteil, daß nicht nur ein mit hoher Geschwindigkeit ablaufender Test ausgeführt werden kann, sondern auch ein mit normaler Geschwindigkeit durchgeführter Test durchgeführt werden kann.

Claims

1. Halbleiterbauelement-Testgerät zum Testen von Halbleiterbauelementen, mit einer Wellenformereinrichtung (FC1, FC2), die in Abhängigkeit von durch einen Mustergenerator (PG1, PG2) erzeugten Mustererzeugungsbefehlen ein Testmustersignal, das an ein im Test befindliches Halbleiterbauelement (10) anzulegen ist, und Erwartungswertsignale, die an einen logischen Vergleicher (DC1, DC2) anzulegen sind, erzeugt, wobei das Testmustersignal an das im Test befindliche Halbleiterbauelement für dessen Test angelegt wird, und mit Anschlußeinheiten (UN), die jeweils für die jeweiligen Anschlüsse des im Test befindlichen Halbleiterbauelements (10) vorgesehen sind, dadurch gekennzeichnet, daß jede Anschlußeinheit (UN) aufweist:
eine erste und eine zweite Mustererzeugungseinrichtung (PG1, PG2),
eine Wellenformereinrichtung (FC1, FC2), die eine erste Wellenformspeichereinrichtung,
die von einer der beiden Mustererzeugungseinrichtungen mit Mustererzeugungsbefehlen gespeist wird, und eine zweite Wellenformspeichereinrichtung aufweist, die von der anderen der beiden Mustererzeugungseinrichtungen mit Mustererzeugungsbefehlen gespeist wird,
eine Schalteinrichtung (MUX1, MUX2, MUX3) zum Umschalten der Zuführungspfade der Mustererzeugungsbefehle von den beiden Mustererzeugungseinrichtungen zu den beiden Wellenformspeichereinrichtungen, derart, daß in einem Fall, bei dem ein Testmustersignal mit der normalen Geschwindigkeit erzeugt wird, lediglich die Mustererzeugungsbefehle von einer der beiden Mustererzeugungseinrichtungen gleichzeitig zu der ersten und der zweiten Wellenform speichereinrichtung geleitet werden, und daß in einem Fall, bei dem ein Testmustersignal mit einer höheren Geschwindigkeit als der normalen Geschwindigkeit erzeugt wird, Mustererzeu gungsbefehle von einer der beiden Mustererzeugungseinrichtungen zu der ersten Wellenform speichereinrichtung geführt werden und Mustererzeugungsbefehle von der anderen der beiden Mustererzeugungseinrichtungen zu der zweiten Wellenformspeichereinrichtung geleitet werden, und
eine Testmustersignalerzeugungseinrichtung zum Erzeugen eines Testmustersignals auf der Basis der Wellenformdaten, die aus der ersten und der zweiten Wellenformspeichereinrich tung ausgelesen worden sind.

2. Halbleiterbauelement-Testgerät nach Anspruch 1, dadurch gekennzeichnet, daß die Testmustersignalerzeugungseinrichtung ein Testmustersignal erzeugt, das eine beliebige Periode besitzt, die zwischen der Periode eines Testmustersignals bei der normalen Geschwindigkeit und der Hälfte dieser Periode liegt.

3. Halbleiterbauelement-Testgerät nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jede Anschlußeinheit (UN) umfaßt:
einen ersten logischen Vergleicher (DC1) zum Vergleichen von Daten, die aus einem im Test befindlichen Bauelement (10) ausgelesen werden, mit einem Erwartungswertsignal, das von der ersten Wellenformspeichereinrichtung zugeführt wird,
einen zweiten logischen Vergleicher (DC2) zum Vergleichen von Daten, die aus dem im Test befindlichen Halbleiterbauelement (10) ausgelesen werden, mit einem Erwartungswertsig nal, das von der zweiten Wellenformspeichereinrichtung zugeführt wird,
einen ersten Fehleranalysespeicher (FM1) zum Speichern eines von dem ersten logi schen Vergleicher (DC1) gebildeten Vergleichsergebnisses,
einen zweiten Fehleranalysespeicher (FM2), und
eine Umschalteinrichtung zum Umschalten der Zuführungspfade der von den beiden logischen Vergleichern (DC1, DC2) erzeugten Vergleichsergebnisse zu den beiden Fehleranalyse speichern (FM1, FM2) derart, daß die von den beiden logischen Vergleichern erzeugten Ver gleichsergebnisse gleichzeitig zu dem ersten und dem zweiten Fehleranalysespeicher zuführbar sind.

4. Halbleiterbauelement-Testgerät nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß dann, wenn ein Testmustersignal mit einer hohen Geschwindigkeit erzeugt wird, auf die ungeradzahligen Adressen der ersten Wellenformspeichereinrichtung durch die Mustererzeugungsbefehle, die von einer der beiden Mustererzeugungseinrichtungen erzeugt werden, zugegriffen wird, und daß auf die geradzahligen Adressen der zweiten Wellenformspei chereinrichtung durch Mustererzeugungsbefehle zugegriffen wird, die von der anderen der beiden Mustererzeugungseinrichtungen stammen.