JPH11353897A - Ｉｃ試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 多Ｉ／Ｏのメモリ素子を用いて被測定ＩＣの
各セル単位のフェイルデータの累積書き込み処理を行え
るようにする。 【解決手段】 多Ｉ／Ｏのメモリ素子は指定アドレスと
データの読み出し及び書き込みを制御するイネーブル信
号とに基づいてデータの入出力処理を行う。ライトイネ
ーブル信号発生手段は、指定アドレスの１サイクル中の
後半部分に書き込み許可を示すライトイネーブル信号を
出力する。従って、メモリ素子は指定アドレスの１サイ
クル中の前半部分で、指定アドレスに存在するデータを
入出力端子から出力し、その後半部分で入出力端子に供
給されているデータを指定アドレスに書き込むという入
出力動作を行う。データ書き込み制御手段は１サイクル
の前半部分でパス／フェイルデータとメモリ素子の入出
力端子からのデータとの論理和信号をとり、その後半部
分にこの論理和信号をメモリ素子の入出力端子にフィー
ドバックする。論理和信号がフェイルデータの場合に
は、メモリ素子にはフェイルデータが累積して書き込ま
れるようになる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＣデバイス（集
積回路）の電気的特性を検査するＩＣ試験装置に係り、
特にＩＣデバイスの不良箇所などの詳細解析に用いられ
るフェイルメモリの構成に改良を加えたＩＣ試験装置に
関する。

【０００２】

【従来の技術】性能や品質の保証されたＩＣデバイスを
最終製品として出荷するためには、製造部門、検査部門
の各工程でＩＣデバイスの全部又は一部を抜き取り、そ
の電気的特性を検査する必要がある。

【０００３】ＩＣ試験装置はこのような電気的特性を検
査する装置である。ＩＣ試験装置は、被測定ＩＣに所定
の試験用パターンデータを与え、それによる被測定ＩＣ
の出力データを読み取り、被測定ＩＣの基本的動作及び
機能に問題が無いかどうかを被測定ＩＣの出力データか
ら不良情報を解析し、電気的特性を検査している。

【０００４】ＩＣ試験装置におけるファンクション試験
は被測定ＩＣの入力端子にパターン発生手段から所定の
試験用パターンデータを与え、それによる被測定ＩＣの
出力データを読み取り、被測定ＩＣの基本的動作及び機
能に問題が無いかどうかを検査するものである。すなわ
ち、ファンクション試験は、アドレス、データ、書込み
イネーブル信号、チップセレクト信号などの被測定ＩＣ
の各入力信号の入力タイミングや振幅などの入力条件な
どを変化させて、その出力タイミングや出力振幅などを
試験したりするものである。

【０００５】図３は従来のＩＣ試験装置の概略構成を示
すブロック図である。ＩＣ試験装置は大別してテスタ部
５０とＩＣ取付装置７０とから構成される。テスタ部５
０は制御手段５１、ＤＣ測定手段５２、タイミング発生
手段５３、パターン発生手段５４、ピン制御手段５５、
ピンエレクトロニクス５６、フェイルメモリ５７及び入
出力切替手段５８から構成される。テスタ部５０はこの
他にも種々の構成部品を有するが、本明細書中では必要
な部分のみが示されている。

【０００６】制御手段５１はＩＣ試験装置全体の制御、
運用及び管理等を行うものであり、マイクロプロセッサ
構成になっている。従って、図示していないが、制御手
段５１はシステムプログラムを格納するＲＯＭや各種デ
ータ等を格納するＲＡＭ等を有する。制御手段５１は、
ＤＣ測定手段５２、タイミング発生手段５３、パターン
発生手段５４、ピン制御手段５５及びフェイルメモリ５
７にテスタバス（データバス、アドレスバス、制御バ
ス）６９を介して接続されている。

【０００７】制御手段５１は、直流試験用のデータをＤ
Ｃ測定手段５２に、ファンクション試験開始用のタイミ
ングデータをタイミング発生手段５３に、テストパター
ン発生に必要なプログラムや各種データ等をパターン発
生手段５４に出力する。この他にも制御手段５１は各種
のデータをテスタバス６９を介してそれぞれの構成部品
に出力している。また、制御手段５１は、ＤＣ測定手段
５２内の内部レジスタ、フェイルメモリ５７及びピン制
御手段５５内のパス／フェイル（ＰＡＳＳ／ＦＡＩＬ）
レジスタ６３Ｐから試験結果を示すデータ（直流データ
やパス／フェイルデータＦａｉｌ）を読み出して、それ
らを解析し、被測定ＩＣ７１の良否を判定する。

【０００８】タイミング発生手段５３は、制御手段５１
からのタイミングデータを内部メモリに記憶し、それに
基づいてパターン発生手段５４、ピン制御手段５５及び
フェイルメモリ５７に高速の動作クロックＣＬＫを出力
すると共にデータの書込及び読出のタイミング信号ＰＨ
をピン制御手段５５に出力する。従って、パターン発生
手段５４、ピン制御手段５５及びフェイルメモリ５７の
動作速度は、この高速動作クロックＣＬＫによって決定
し、被測定ＩＣ７１に対するデータ書込及び読出のタイ
ミングはこのタイミング信号ＰＨによって決定する。フ
ォーマッタ６０からピンエレクトロニクス５６に出力さ
れる試験信号Ｐ２、及びＩ／Ｏフォーマッタ６１から入
出力切替手段５８に出力される切替信号Ｐ６の出力タイ
ミングはタイミング発生手段５３からのタイミング信号
ＰＨに応じて制御される。また、タイミング発生手段５
３は、パターン発生手段５４からのタイミング切替用制
御信号ＣＨを入力し、それに基づいて動作周期や位相等
を適宜切り替えるようになっている。

【０００９】パターン発生手段５４は、制御手段５１か
らのパターン作成用のデータ（マイクロプログラム又は
パターンデータ）を入力し、それに基づいたパターンデ
ータＰＤをピン制御手段５５のデータセレクタ５９に出
力する。すなわち、パターン発生手段５４はマイクロプ
ログラム方式に応じた種々の演算処理によって規則的な
試験パターンデータを出力するプログラム方式と、被測
定ＩＣに書き込まれるデータと同じデータを内部メモリ
（パターンメモリと称する）に予め書き込んでおき、そ
れを被測定ＩＣと同じアドレスで読み出すことによって
不規則（ランダム）なパターンデータ（期待値データ）
を出力するメモリストアド方式で動作する。

【００１０】ピン制御手段５５はデータセレクタ５９、
フォーマッタ６０、Ｉ／Ｏフォーマッタ６１、コンパレ
ータロジック回路６２及びパス／フェイル（ＰＡＳＳ／
ＦＡＩＬ）レジスタ６３Ｐから構成される。

【００１１】データセレクタ５９は、各種の試験信号作
成データ（アドレスデータ・書込データ）Ｐ１、切替信
号作成データＰ５及び期待値データＰ４を記憶したメモ
リで構成されており、パターン発生手段５４からのパタ
ーンデータをアドレスとして入力し、そのアドレスに応
じた試験信号作成データＰ１及び切替信号作成データＰ
５をフォーマッタ６０及びＩ／Ｏフォーマッタ６１に、
期待値データＰ４をコンパレータロジック回路６２にそ
れぞれ出力する。

【００１２】フォーマッタ６０は、データセレクタ５９
からの試験信号作成データ（アドレスデータ・書込デー
タ）Ｐ１をタイミング発生手段５３からのタイミング信
号ＰＨに同期したタイミングで加工して所定の印加波形
を作成し、それを試験信号Ｐ２としてピンエレクトロニ
クス５６のドライバ６４に出力する。

【００１３】Ｉ／Ｏフォーマッタ６１はデータセレクタ
５９からの切替信号作成データＰ５をタイミング発生手
段５３からのタイミング信号ＰＨに同期したタイミング
で加工して所定の印加波形を作成し、それを切替信号Ｐ
６として入出力切替手段５８に出力する。

【００１４】コンパレータロジック回路６２は、ピンエ
レクトロニクス５６のアナログコンパレータ６５からの
出力Ｐ３と、データセレクタ５９からの期待値データＰ
４とをタイミング発生手段５３からのタイミングで比較
判定し、その判定結果を示すパス／フェイルデータＦａ
ｉｌをパス／フェイルレジスタ６３Ｐ及びフェイルメモ
リ５７に出力する。

【００１５】パス／フェイルレジスタ６３Ｐは、ファン
クション試験においてコンパレータロジック回路６２に
よってフェイル（ＦＡＩＬ）と判定されたかどうかを記
憶するレジスタである。

【００１６】ピンエレクトロニクス５６は、複数のドラ
イバ６４及びアナログコンパレータ６５から構成され
る。アナログコンパレータ６５はＩＣ取付装置７０のそ
れぞれの入出力端子に対して１個又は複数個設けられて
おり、入出力切替手段５８を介してドライバ６４といず
れか一方が接続されるようになっている。入出力切替手
段５８は、Ｉ／Ｏフォーマッタ６１からの切替信号Ｐ６
に応じてドライバ６４及びアナログコンパレータ６５の
いずれか一方と、ＩＣ取付装置７０の入出力端子との間
の接続状態を切り替えるものである。

【００１７】ドライバ６４は、ＩＣ取付装置７０の入出
力端子、すなわち被測定ＩＣ７１のアドレス端子、デー
タ入力端子、チップセレクト端子、ライトイネーブル端
子等の信号入力端子に、入出力切替手段５８を介して、
ピン制御手段５５のフォーマッタ６０からの試験信号Ｐ
２に応じたレベルの信号を印加し、所望のテストパター
ンを被測定ＩＣ７１に書き込む。

【００１８】アナログコンパレータ６５は、被測定ＩＣ
７１のデータ出力端子から入出力切替手段５８を介して
出力される信号を入力し、基準電圧ＶＯＨ，ＶＯＬと比
較し、その比較結果を読出データＰ３としてコンパレー
タロジック回路６２に出力する。通常、アナログコンパ
レータ６５は基準電圧ＶＯＨ用と基準電圧ＶＯＬ用の２
つのコンパレータから構成されるが、図では省略してあ
る。

【００１９】フェイルメモリ５７は、コンパレータロジ
ック回路６２から出力されるパス／フェイルデータＦａ
ｉｌをパターン発生手段５４からのアドレス信号ＰＧＡ
Ｄに対応したアドレス位置にタイミング発生手段５３か
らの高速動作クロックＣＬＫのタイミングで記憶するも
のである。フェイルメモリ５７は被測定ＩＣ７１が不良
だと判定された場合にその不良箇所などを詳細に解析す
る場合に用いられるものである。このフェイルメモリ５
７に記憶されたパス／フェイルデータＦａｉｌは制御手
段５１によって読み出され、図示していないデータ処理
用の装置に転送され、解析される。

【００２０】

【発明が解決しようとする課題】従来のＩＣ試験装置
は、被測定ＩＣの不良ビットの救済を介助する目的で、
被測定ＩＣの電気的特性の実試験中にフェイルメモリの
アドレス空間に不良ビット箇所をマッピングする機能
と、実試験終了後にフェイルメモリを読出して被測定Ｉ
Ｃ内の冗長線に不良ビットを割り付ける救済機能とを有
している。ＩＣの量産品のランイ試験では、これらの機
能により被測定ＩＣの良、不良、救済の可否、救済など
を行っている。

【００２１】従来、ＩＣ試験装置に搭載されているフェ
イルメモリは、被測定ＩＣの全メモリセルをフェイルメ
モリ内のメモリアレイ上に構築し、フェイルが発生した
サイクルで被測定ＩＣに印加されているアドレスとフェ
イルが発生したＩ／Ｏからマッピングされるフェイルメ
モリのメモリアレイ上に“１”を累積書き込みしてい
た。

【００２２】従来のＩＣ試験装置では、このフェイルメ
モリを図４に示すように１ビット構成のメモリ素子のラ
イトイネーブル信号（ＷＥ（図ではアクティブローを示
すバーが示されている））を制御してビット単位毎に行
っていた。すなわち、被測定ＩＣ４１のメモリセルから
の出力をコンパレータ回路４２で比較判定し、その比較
判定された結果であるパス／フェイルデータをマルチプ
レクサ４３を介して所定の１ビット構成のメモリ素子４
４Ａに書き込むようにしている。なお、図では、４つの
被測定ＩＣに対応して１ビット構成のメモリ素子がそれ
ぞれ割り当てられている場合を示している。１つのメモ
リ素子４４Ａは被測定ＩＣの１つのメモリセルに対応し
ている。

【００２３】このように１ビット構成のメモリ素子を用
いた場合、１つの被測定ＩＣの１つのメモリセルのフェ
イルデータだけを記録すればよいので、図示のように常
時ハイレベル“１”のデータを供給し、フェイルデータ
に基づいてライトイネーブル信号ＷＥを発生させるとい
う単純な構成でフェイルメモリを構築することができ
た。

【００２４】ところが、最近では、メモリ素子のほとん
どが多Ｉ／Ｏ化（多ビット化）しているため、従来のよ
うな構成でフェイルメモリを構築することが困難になっ
てきた。また、多Ｉ／Ｏのメモリ素子はライトイネーブ
ル信号端子が全てのＩ／Ｏに対して１本しか存在しない
ため、従来のような構成ではビット単位の制御ができな
いという問題を有する。

【００２５】本発明は上述の点に鑑みてなされたもので
あり、多Ｉ／Ｏのメモリ素子を用いて被測定ＩＣの各セ
ル単位のフェイルデータの累積書き込み処理を行うこと
のできるフェイルメモリを備えたＩＣ試験装置を提供す
ることを目的とする。

【００２６】

【課題を解決するための手段】この発明に係るＩＣ試験
装置は、共通の入出力端子を複数有し、被測定ＩＣのア
ドレスを指定するための指定アドレスとイネーブル信号
とに基づいて前記入出力端子からデータを入出力するメ
モリ素子と、前記指定アドレスの１サイクル中の後半部
分に書き込み許可を示すライトイネーブル信号を出力す
るライトイネーブル信号発生手段と、前記指定アドレス
の１サイクル中の前半部分でパス／フェイルデータと前
記メモリ素子の入出力端子から出力されるデータとの論
理和信号をとり、前記指定アドレスの１サイクル中の後
半部分で前記論理和信号を前記メモリ素子の入出力端子
にフィードバックするデータ書き込み制御手段とを具え
たものである。

【００２７】メモリ素子は共通の入出力端子すなわちＩ
／Ｏポートを複数有する多Ｉ／Ｏメモリである。メモリ
素子は指定アドレスとデータの読み出し及び書き込みを
制御するイネーブル信号とに基づいてデータの入出力処
理を行う。ライトイネーブル信号発生手段は、指定アド
レスの１サイクル中の後半部分に書き込み許可を示すラ
イトイネーブル信号を出力する。従って、メモリ素子は
指定アドレスの１サイクル中の前半部分で、指定アドレ
スに存在するデータを入出力端子から出力するようにな
る。そして、メモリ素子は１サイクル中の後半部分で入
出力端子に供給されているデータを指定アドレスに書き
込むという入出力動作を行う。このライトイネーブル信
号に同期して、データ書き込み制御手段は動作する。す
なわち、データ書き込み制御手段は１サイクルの前半部
分でパス／フェイルデータとメモリ素子の入出力端子か
らのデータとの論理和信号をとる。どちらかの信号がフ
ェイルデータ（ハイレベル“１”）の場合にはフェイル
データを示す論理和信号が出力されることになる。デー
タ書き込み制御手段は１サイクルの後半部分にこの論理
和信号をメモリ素子の入出力端子にフィードバックして
いるので、論理和信号がフェイルデータの場合には、メ
モリ素子にはフェイルデータが累積して書き込まれるこ
とになる。このように多Ｉ／Ｏのメモリ素子を用いてフ
ェイルメモリを構成した場合でも、従来の場合と同様に
フェイルデータの累積書き込みを行うことができる。

【００２８】出願時の請求項２に記載された本発明に係
るＩＣ試験装置は、前記請求項１に記載のＩＣ試験装置
の一実施態様として、前記書き込み制御手段を、前記指
定アドレスの１サイクル中の後半部分の書き込み許可を
示す期間に同期したタイミングでゲートを開くゲートオ
ン信号を出力するゲート制御手段と、前記パス／フェイ
ルデータと前記メモリ素子の入出力端子からのデータと
の論理和信号を出力するオア回路と、前記オア回路の出
力を前記ゲートオン信号に応じて前記メモリ素子の入出
力端子及び前記オア回路の入力端子にフィードバックす
るゲート回路とで構成したものである。書き込み制御手
段はオア回路とゲート回路で構成することができるの
で、回路規模を大きくすることなく、従来のフェイルメ
モリと同様の機能を持たせることができる。

【００２９】

【発明の実施の形態】以下、本発明の一実施の形態を添
付図面に従って説明する。図１は、本発明に係るＩＣ試
験装置の不良解析を目的としたフェイルメモリの詳細構
成を示す図である。このフェイルメモリは共通の入出力
端子４個を有する４Ｉ／Ｏのメモリ素子を用いて構築さ
れている。フェイルメモリ自体の記録容量などは図４の
フェイルメモリと同じである。この４Ｉ／Ｏのメモリ素
子１のアウトイネーブル端子ＯＥとチップセレクト端子
ＣＳは共に接地されている。従って、ライトイネーブル
がアクティブでない場合には、メモリ素子のＩ／Ｏから
はアドレスに対応したデータが出力される。メモリ素子
１のアドレス端子ＡＤはパターン発生手段５４からのア
ドレス信号ＡＤＲを入力し、ライトイネーブル端子ＷＥ
はライトイネーブル信号発生回路２からのライトイネー
ブル信号ＷＥＳを入力する。

【００３０】メモリ素子１の入出力端子Ｉ／Ｏ−１〜Ｉ
／Ｏ−４には、オア回路３１〜３４及びゲート回路４１
〜４４からなる書き込み制御手段が接続される。書き込
み制御手段は各コンパレータからのフェイルデータＦＤ
を一方の論理和端子に入力し、メモリ素子１の入出力端
子Ｉ／Ｏ−１〜Ｉ／Ｏ−４からのデータを他方の論理和
端子に入力するオア回路３１〜３４と、このオア回路３
１〜３４の出力をその他方の論理和端子及びメモリ素子
１の入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ４にフィードバックす
るゲート回路４１〜４４とから構成される。

【００３１】ゲート回路４１〜４４はライトイネーブル
信号ＷＥＳに同期した信号によってゲート処理される。
なお、図では、メモリ素子１に供給されるライトイネー
ブル信号ＷＥＳと同じものがゲート回路４１〜４４に供
給されるように示しているが、実際はライトイネーブル
信号ＷＥＳよりもタイミングの早い信号がゲート回路４
１〜４４に供給されるようにしてある。

【００３２】図２は、図１の多Ｉ／Ｏのメモリ素子１を
用いたフェイルメモリのフェイルデータ取り込み動作を
示すタイミングチャート図である。フェイルデータＦＤ
はアドレス信号ＡＤＲに同期して発生する。ライトイネ
ーブル信号ＷＥＳは、サイクルイネーブル信号とレート
信号ＲＡＴＥに基づいて生成される。レート信号はクロ
ックレートを示す信号であり、サイクルイネーブル信号
はそのクロック中のどのタイミングでアクティブなライ
トイネーブル信号を出力するかを示す信号である。従っ
て、ライトイネーブル信号ＷＥＳは図２のように１クロ
ック内の前半部分では非アクティブとなり、後半部分の
一部でアクティブとなるような信号である。すなわち、
１クロック内の非アクティブ部分はメモリ素子１からの
データ読み出し期間ＲＥＡＤとなり、アクティブ部分は
データ書き込み期間ＷＲＩＴＥとなる。

【００３３】図２のようなライトイネーブル信号ＷＥＳ
に応じて、メモリ素子１の入出力端子Ｉ／Ｏ−１〜Ｉ／
Ｏ−４には図のようなデータＤｉｏが発生する。すなわ
ち、データ読み出し期間ＲＥＡＤではメモリ素子１内の
データが有効タイミング期間ＶＡＩＲＩＤの間だけ出力
される。その後の書き込み期間ＷＲＩＴＥには、ゲート
回路４１〜４４から出力される新たなデータ（パス／フ
ェイルデータ）が新データ書き込みタイミングＮＥＷの
間にメモリ素子１に書き込まれる。従って、パス／フェ
イルデータがフェイルデータＦＤの場合には、この新デ
ータ書き込みタイミングＮＥＷにハイレベル“１”のフ
ェイルデータＦＤがメモリ素子１の対応するアドレスに
書き込まれるようになる。

【００３４】なお、上述の実施の形態では、書き込み制
御手段をオア回路とゲート回路で構成する場合について
説明したが、これに限らず、これ以外の論理回路で構成
してもよいことは言うまでもない。

【００３５】

【発明の効果】本発明によれば、多Ｉ／Ｏのメモリ素子
を用いて被測定ＩＣの各セル単位のフェイルデータの累
積書き込み処理を行うことができ、従来の１ビット構成
のメモリ素子を用いていたときよりもフェイルメモリの
実装効率を向上できるという効果がある。

【図面の簡単な説明】

【図１】 本発明に係るＩＣ試験装置のフェイルメモリ
を４個の入出力端子のメモリ素子で構築した場合の一部
詳細構成を示す図である。

【図２】 図１のフェイルメモリの動作例を示すタイミ
ングチャート図である。

【図３】 従来のＩＣ試験装置の概略構成を示すブロッ
ク図である。

【図４】 従来のＩＣ試験装置のフェイルメモリの一部
概略構成を示す図である。

【符号の説明】

１…４Ｉ／Ｏメモリ素子、２…ライトイネーブル信号発
生回路、３１〜３４…オア回路、４１〜４４…ゲート回
路、５０…テスタ部、５１…制御手段、５２…ＤＣ測定
手段、５３…タイミング発生手段、５４…パターン発生
手段、５５…ピン制御手段、５６…ピンエレクトロニク
ス、５７，５７ａ〜５７ｄ…フェイルメモリ、５８…入
出力切替手段、５９…データセレクタ、６０…フォーマ
ッタ、６１…Ｉ／Ｏフォーマッタ、６２…コンパレータ
ロジック回路、６３Ｐ…パス／フェイルレジスタ、６４
…ドライバ、６５…アナログコンパレータ、６９…テス
タバス、７０…ＩＣ取付装置、７１…被測定ＩＣ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 共通の入出力端子を複数有し、被測定Ｉ
   Ｃのアドレスを指定するための指定アドレスとイネーブ
   ル信号とに基づいて前記入出力端子からデータを入出力
   するメモリ素子と、 前記指定アドレスの１サイクル中の後半部分に書き込み
   許可を示すライトイネーブル信号を出力するライトイネ
   ーブル信号発生手段と、 前記指定アドレスの１サイクル中の前半部分でパス／フ
   ェイルデータと前記メモリ素子の入出力端子から出力さ
   れるデータとの論理和信号をとり、前記指定アドレスの
   １サイクル中の後半部分で前記論理和信号を前記メモリ
   素子の入出力端子にフィードバックするデータ書き込み
   制御手段とを具えたことを特徴とするＩＣ試験装置。
2. 【請求項２】 前記書き込み制御手段は、 前記指定アドレスの１サイクル中の後半部分の書き込み
   許可を示す期間に同期したタイミングでゲートを開くゲ
   ートオン信号を出力するゲート制御手段と、 前記パス／フェイルデータと前記メモリ素子の入出力端
   子からのデータとの論理和信号を出力するオア回路と、 前記オア回路の出力を前記ゲートオン信号に応じて前記
   メモリ素子の入出力端子及び前記オア回路の入力端子に
   フィードバックするゲート回路とからなることを特徴と
   する請求項１に記載のＩＣ試験装置。