JPH11353897A - Ic試験装置 - Google Patents
Ic試験装置Info
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- JPH11353897A JPH11353897A JP10161989A JP16198998A JPH11353897A JP H11353897 A JPH11353897 A JP H11353897A JP 10161989 A JP10161989 A JP 10161989A JP 16198998 A JP16198998 A JP 16198998A JP H11353897 A JPH11353897 A JP H11353897A
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Abstract
(57)【要約】
【課題】 多I/Oのメモリ素子を用いて被測定ICの
各セル単位のフェイルデータの累積書き込み処理を行え
るようにする。 【解決手段】 多I/Oのメモリ素子は指定アドレスと
データの読み出し及び書き込みを制御するイネーブル信
号とに基づいてデータの入出力処理を行う。ライトイネ
ーブル信号発生手段は、指定アドレスの1サイクル中の
後半部分に書き込み許可を示すライトイネーブル信号を
出力する。従って、メモリ素子は指定アドレスの1サイ
クル中の前半部分で、指定アドレスに存在するデータを
入出力端子から出力し、その後半部分で入出力端子に供
給されているデータを指定アドレスに書き込むという入
出力動作を行う。データ書き込み制御手段は1サイクル
の前半部分でパス/フェイルデータとメモリ素子の入出
力端子からのデータとの論理和信号をとり、その後半部
分にこの論理和信号をメモリ素子の入出力端子にフィー
ドバックする。論理和信号がフェイルデータの場合に
は、メモリ素子にはフェイルデータが累積して書き込ま
れるようになる。
各セル単位のフェイルデータの累積書き込み処理を行え
るようにする。 【解決手段】 多I/Oのメモリ素子は指定アドレスと
データの読み出し及び書き込みを制御するイネーブル信
号とに基づいてデータの入出力処理を行う。ライトイネ
ーブル信号発生手段は、指定アドレスの1サイクル中の
後半部分に書き込み許可を示すライトイネーブル信号を
出力する。従って、メモリ素子は指定アドレスの1サイ
クル中の前半部分で、指定アドレスに存在するデータを
入出力端子から出力し、その後半部分で入出力端子に供
給されているデータを指定アドレスに書き込むという入
出力動作を行う。データ書き込み制御手段は1サイクル
の前半部分でパス/フェイルデータとメモリ素子の入出
力端子からのデータとの論理和信号をとり、その後半部
分にこの論理和信号をメモリ素子の入出力端子にフィー
ドバックする。論理和信号がフェイルデータの場合に
は、メモリ素子にはフェイルデータが累積して書き込ま
れるようになる。
Description
【0001】
【発明の属する技術分野】本発明は、ICデバイス(集
積回路)の電気的特性を検査するIC試験装置に係り、
特にICデバイスの不良箇所などの詳細解析に用いられ
るフェイルメモリの構成に改良を加えたIC試験装置に
関する。
積回路)の電気的特性を検査するIC試験装置に係り、
特にICデバイスの不良箇所などの詳細解析に用いられ
るフェイルメモリの構成に改良を加えたIC試験装置に
関する。
【0002】
【従来の技術】性能や品質の保証されたICデバイスを
最終製品として出荷するためには、製造部門、検査部門
の各工程でICデバイスの全部又は一部を抜き取り、そ
の電気的特性を検査する必要がある。
最終製品として出荷するためには、製造部門、検査部門
の各工程でICデバイスの全部又は一部を抜き取り、そ
の電気的特性を検査する必要がある。
【0003】IC試験装置はこのような電気的特性を検
査する装置である。IC試験装置は、被測定ICに所定
の試験用パターンデータを与え、それによる被測定IC
の出力データを読み取り、被測定ICの基本的動作及び
機能に問題が無いかどうかを被測定ICの出力データか
ら不良情報を解析し、電気的特性を検査している。
査する装置である。IC試験装置は、被測定ICに所定
の試験用パターンデータを与え、それによる被測定IC
の出力データを読み取り、被測定ICの基本的動作及び
機能に問題が無いかどうかを被測定ICの出力データか
ら不良情報を解析し、電気的特性を検査している。
【0004】IC試験装置におけるファンクション試験
は被測定ICの入力端子にパターン発生手段から所定の
試験用パターンデータを与え、それによる被測定ICの
出力データを読み取り、被測定ICの基本的動作及び機
能に問題が無いかどうかを検査するものである。すなわ
ち、ファンクション試験は、アドレス、データ、書込み
イネーブル信号、チップセレクト信号などの被測定IC
の各入力信号の入力タイミングや振幅などの入力条件な
どを変化させて、その出力タイミングや出力振幅などを
試験したりするものである。
は被測定ICの入力端子にパターン発生手段から所定の
試験用パターンデータを与え、それによる被測定ICの
出力データを読み取り、被測定ICの基本的動作及び機
能に問題が無いかどうかを検査するものである。すなわ
ち、ファンクション試験は、アドレス、データ、書込み
イネーブル信号、チップセレクト信号などの被測定IC
の各入力信号の入力タイミングや振幅などの入力条件な
どを変化させて、その出力タイミングや出力振幅などを
試験したりするものである。
【0005】図3は従来のIC試験装置の概略構成を示
すブロック図である。IC試験装置は大別してテスタ部
50とIC取付装置70とから構成される。テスタ部5
0は制御手段51、DC測定手段52、タイミング発生
手段53、パターン発生手段54、ピン制御手段55、
ピンエレクトロニクス56、フェイルメモリ57及び入
出力切替手段58から構成される。テスタ部50はこの
他にも種々の構成部品を有するが、本明細書中では必要
な部分のみが示されている。
すブロック図である。IC試験装置は大別してテスタ部
50とIC取付装置70とから構成される。テスタ部5
0は制御手段51、DC測定手段52、タイミング発生
手段53、パターン発生手段54、ピン制御手段55、
ピンエレクトロニクス56、フェイルメモリ57及び入
出力切替手段58から構成される。テスタ部50はこの
他にも種々の構成部品を有するが、本明細書中では必要
な部分のみが示されている。
【0006】制御手段51はIC試験装置全体の制御、
運用及び管理等を行うものであり、マイクロプロセッサ
構成になっている。従って、図示していないが、制御手
段51はシステムプログラムを格納するROMや各種デ
ータ等を格納するRAM等を有する。制御手段51は、
DC測定手段52、タイミング発生手段53、パターン
発生手段54、ピン制御手段55及びフェイルメモリ5
7にテスタバス(データバス、アドレスバス、制御バ
ス)69を介して接続されている。
運用及び管理等を行うものであり、マイクロプロセッサ
構成になっている。従って、図示していないが、制御手
段51はシステムプログラムを格納するROMや各種デ
ータ等を格納するRAM等を有する。制御手段51は、
DC測定手段52、タイミング発生手段53、パターン
発生手段54、ピン制御手段55及びフェイルメモリ5
7にテスタバス(データバス、アドレスバス、制御バ
ス)69を介して接続されている。
【0007】制御手段51は、直流試験用のデータをD
C測定手段52に、ファンクション試験開始用のタイミ
ングデータをタイミング発生手段53に、テストパター
ン発生に必要なプログラムや各種データ等をパターン発
生手段54に出力する。この他にも制御手段51は各種
のデータをテスタバス69を介してそれぞれの構成部品
に出力している。また、制御手段51は、DC測定手段
52内の内部レジスタ、フェイルメモリ57及びピン制
御手段55内のパス/フェイル(PASS/FAIL)
レジスタ63Pから試験結果を示すデータ(直流データ
やパス/フェイルデータFail)を読み出して、それ
らを解析し、被測定IC71の良否を判定する。
C測定手段52に、ファンクション試験開始用のタイミ
ングデータをタイミング発生手段53に、テストパター
ン発生に必要なプログラムや各種データ等をパターン発
生手段54に出力する。この他にも制御手段51は各種
のデータをテスタバス69を介してそれぞれの構成部品
に出力している。また、制御手段51は、DC測定手段
52内の内部レジスタ、フェイルメモリ57及びピン制
御手段55内のパス/フェイル(PASS/FAIL)
レジスタ63Pから試験結果を示すデータ(直流データ
やパス/フェイルデータFail)を読み出して、それ
らを解析し、被測定IC71の良否を判定する。
【0008】タイミング発生手段53は、制御手段51
からのタイミングデータを内部メモリに記憶し、それに
基づいてパターン発生手段54、ピン制御手段55及び
フェイルメモリ57に高速の動作クロックCLKを出力
すると共にデータの書込及び読出のタイミング信号PH
をピン制御手段55に出力する。従って、パターン発生
手段54、ピン制御手段55及びフェイルメモリ57の
動作速度は、この高速動作クロックCLKによって決定
し、被測定IC71に対するデータ書込及び読出のタイ
ミングはこのタイミング信号PHによって決定する。フ
ォーマッタ60からピンエレクトロニクス56に出力さ
れる試験信号P2、及びI/Oフォーマッタ61から入
出力切替手段58に出力される切替信号P6の出力タイ
ミングはタイミング発生手段53からのタイミング信号
PHに応じて制御される。また、タイミング発生手段5
3は、パターン発生手段54からのタイミング切替用制
御信号CHを入力し、それに基づいて動作周期や位相等
を適宜切り替えるようになっている。
からのタイミングデータを内部メモリに記憶し、それに
基づいてパターン発生手段54、ピン制御手段55及び
フェイルメモリ57に高速の動作クロックCLKを出力
すると共にデータの書込及び読出のタイミング信号PH
をピン制御手段55に出力する。従って、パターン発生
手段54、ピン制御手段55及びフェイルメモリ57の
動作速度は、この高速動作クロックCLKによって決定
し、被測定IC71に対するデータ書込及び読出のタイ
ミングはこのタイミング信号PHによって決定する。フ
ォーマッタ60からピンエレクトロニクス56に出力さ
れる試験信号P2、及びI/Oフォーマッタ61から入
出力切替手段58に出力される切替信号P6の出力タイ
ミングはタイミング発生手段53からのタイミング信号
PHに応じて制御される。また、タイミング発生手段5
3は、パターン発生手段54からのタイミング切替用制
御信号CHを入力し、それに基づいて動作周期や位相等
を適宜切り替えるようになっている。
【0009】パターン発生手段54は、制御手段51か
らのパターン作成用のデータ(マイクロプログラム又は
パターンデータ)を入力し、それに基づいたパターンデ
ータPDをピン制御手段55のデータセレクタ59に出
力する。すなわち、パターン発生手段54はマイクロプ
ログラム方式に応じた種々の演算処理によって規則的な
試験パターンデータを出力するプログラム方式と、被測
定ICに書き込まれるデータと同じデータを内部メモリ
(パターンメモリと称する)に予め書き込んでおき、そ
れを被測定ICと同じアドレスで読み出すことによって
不規則(ランダム)なパターンデータ(期待値データ)
を出力するメモリストアド方式で動作する。
らのパターン作成用のデータ(マイクロプログラム又は
パターンデータ)を入力し、それに基づいたパターンデ
ータPDをピン制御手段55のデータセレクタ59に出
力する。すなわち、パターン発生手段54はマイクロプ
ログラム方式に応じた種々の演算処理によって規則的な
試験パターンデータを出力するプログラム方式と、被測
定ICに書き込まれるデータと同じデータを内部メモリ
(パターンメモリと称する)に予め書き込んでおき、そ
れを被測定ICと同じアドレスで読み出すことによって
不規則(ランダム)なパターンデータ(期待値データ)
を出力するメモリストアド方式で動作する。
【0010】ピン制御手段55はデータセレクタ59、
フォーマッタ60、I/Oフォーマッタ61、コンパレ
ータロジック回路62及びパス/フェイル(PASS/
FAIL)レジスタ63Pから構成される。
フォーマッタ60、I/Oフォーマッタ61、コンパレ
ータロジック回路62及びパス/フェイル(PASS/
FAIL)レジスタ63Pから構成される。
【0011】データセレクタ59は、各種の試験信号作
成データ(アドレスデータ・書込データ)P1、切替信
号作成データP5及び期待値データP4を記憶したメモ
リで構成されており、パターン発生手段54からのパタ
ーンデータをアドレスとして入力し、そのアドレスに応
じた試験信号作成データP1及び切替信号作成データP
5をフォーマッタ60及びI/Oフォーマッタ61に、
期待値データP4をコンパレータロジック回路62にそ
れぞれ出力する。
成データ(アドレスデータ・書込データ)P1、切替信
号作成データP5及び期待値データP4を記憶したメモ
リで構成されており、パターン発生手段54からのパタ
ーンデータをアドレスとして入力し、そのアドレスに応
じた試験信号作成データP1及び切替信号作成データP
5をフォーマッタ60及びI/Oフォーマッタ61に、
期待値データP4をコンパレータロジック回路62にそ
れぞれ出力する。
【0012】フォーマッタ60は、データセレクタ59
からの試験信号作成データ(アドレスデータ・書込デー
タ)P1をタイミング発生手段53からのタイミング信
号PHに同期したタイミングで加工して所定の印加波形
を作成し、それを試験信号P2としてピンエレクトロニ
クス56のドライバ64に出力する。
からの試験信号作成データ(アドレスデータ・書込デー
タ)P1をタイミング発生手段53からのタイミング信
号PHに同期したタイミングで加工して所定の印加波形
を作成し、それを試験信号P2としてピンエレクトロニ
クス56のドライバ64に出力する。
【0013】I/Oフォーマッタ61はデータセレクタ
59からの切替信号作成データP5をタイミング発生手
段53からのタイミング信号PHに同期したタイミング
で加工して所定の印加波形を作成し、それを切替信号P
6として入出力切替手段58に出力する。
59からの切替信号作成データP5をタイミング発生手
段53からのタイミング信号PHに同期したタイミング
で加工して所定の印加波形を作成し、それを切替信号P
6として入出力切替手段58に出力する。
【0014】コンパレータロジック回路62は、ピンエ
レクトロニクス56のアナログコンパレータ65からの
出力P3と、データセレクタ59からの期待値データP
4とをタイミング発生手段53からのタイミングで比較
判定し、その判定結果を示すパス/フェイルデータFa
ilをパス/フェイルレジスタ63P及びフェイルメモ
リ57に出力する。
レクトロニクス56のアナログコンパレータ65からの
出力P3と、データセレクタ59からの期待値データP
4とをタイミング発生手段53からのタイミングで比較
判定し、その判定結果を示すパス/フェイルデータFa
ilをパス/フェイルレジスタ63P及びフェイルメモ
リ57に出力する。
【0015】パス/フェイルレジスタ63Pは、ファン
クション試験においてコンパレータロジック回路62に
よってフェイル(FAIL)と判定されたかどうかを記
憶するレジスタである。
クション試験においてコンパレータロジック回路62に
よってフェイル(FAIL)と判定されたかどうかを記
憶するレジスタである。
【0016】ピンエレクトロニクス56は、複数のドラ
イバ64及びアナログコンパレータ65から構成され
る。アナログコンパレータ65はIC取付装置70のそ
れぞれの入出力端子に対して1個又は複数個設けられて
おり、入出力切替手段58を介してドライバ64といず
れか一方が接続されるようになっている。入出力切替手
段58は、I/Oフォーマッタ61からの切替信号P6
に応じてドライバ64及びアナログコンパレータ65の
いずれか一方と、IC取付装置70の入出力端子との間
の接続状態を切り替えるものである。
イバ64及びアナログコンパレータ65から構成され
る。アナログコンパレータ65はIC取付装置70のそ
れぞれの入出力端子に対して1個又は複数個設けられて
おり、入出力切替手段58を介してドライバ64といず
れか一方が接続されるようになっている。入出力切替手
段58は、I/Oフォーマッタ61からの切替信号P6
に応じてドライバ64及びアナログコンパレータ65の
いずれか一方と、IC取付装置70の入出力端子との間
の接続状態を切り替えるものである。
【0017】ドライバ64は、IC取付装置70の入出
力端子、すなわち被測定IC71のアドレス端子、デー
タ入力端子、チップセレクト端子、ライトイネーブル端
子等の信号入力端子に、入出力切替手段58を介して、
ピン制御手段55のフォーマッタ60からの試験信号P
2に応じたレベルの信号を印加し、所望のテストパター
ンを被測定IC71に書き込む。
力端子、すなわち被測定IC71のアドレス端子、デー
タ入力端子、チップセレクト端子、ライトイネーブル端
子等の信号入力端子に、入出力切替手段58を介して、
ピン制御手段55のフォーマッタ60からの試験信号P
2に応じたレベルの信号を印加し、所望のテストパター
ンを被測定IC71に書き込む。
【0018】アナログコンパレータ65は、被測定IC
71のデータ出力端子から入出力切替手段58を介して
出力される信号を入力し、基準電圧VOH,VOLと比
較し、その比較結果を読出データP3としてコンパレー
タロジック回路62に出力する。通常、アナログコンパ
レータ65は基準電圧VOH用と基準電圧VOL用の2
つのコンパレータから構成されるが、図では省略してあ
る。
71のデータ出力端子から入出力切替手段58を介して
出力される信号を入力し、基準電圧VOH,VOLと比
較し、その比較結果を読出データP3としてコンパレー
タロジック回路62に出力する。通常、アナログコンパ
レータ65は基準電圧VOH用と基準電圧VOL用の2
つのコンパレータから構成されるが、図では省略してあ
る。
【0019】フェイルメモリ57は、コンパレータロジ
ック回路62から出力されるパス/フェイルデータFa
ilをパターン発生手段54からのアドレス信号PGA
Dに対応したアドレス位置にタイミング発生手段53か
らの高速動作クロックCLKのタイミングで記憶するも
のである。フェイルメモリ57は被測定IC71が不良
だと判定された場合にその不良箇所などを詳細に解析す
る場合に用いられるものである。このフェイルメモリ5
7に記憶されたパス/フェイルデータFailは制御手
段51によって読み出され、図示していないデータ処理
用の装置に転送され、解析される。
ック回路62から出力されるパス/フェイルデータFa
ilをパターン発生手段54からのアドレス信号PGA
Dに対応したアドレス位置にタイミング発生手段53か
らの高速動作クロックCLKのタイミングで記憶するも
のである。フェイルメモリ57は被測定IC71が不良
だと判定された場合にその不良箇所などを詳細に解析す
る場合に用いられるものである。このフェイルメモリ5
7に記憶されたパス/フェイルデータFailは制御手
段51によって読み出され、図示していないデータ処理
用の装置に転送され、解析される。
【0020】
【発明が解決しようとする課題】従来のIC試験装置
は、被測定ICの不良ビットの救済を介助する目的で、
被測定ICの電気的特性の実試験中にフェイルメモリの
アドレス空間に不良ビット箇所をマッピングする機能
と、実試験終了後にフェイルメモリを読出して被測定I
C内の冗長線に不良ビットを割り付ける救済機能とを有
している。ICの量産品のランイ試験では、これらの機
能により被測定ICの良、不良、救済の可否、救済など
を行っている。
は、被測定ICの不良ビットの救済を介助する目的で、
被測定ICの電気的特性の実試験中にフェイルメモリの
アドレス空間に不良ビット箇所をマッピングする機能
と、実試験終了後にフェイルメモリを読出して被測定I
C内の冗長線に不良ビットを割り付ける救済機能とを有
している。ICの量産品のランイ試験では、これらの機
能により被測定ICの良、不良、救済の可否、救済など
を行っている。
【0021】従来、IC試験装置に搭載されているフェ
イルメモリは、被測定ICの全メモリセルをフェイルメ
モリ内のメモリアレイ上に構築し、フェイルが発生した
サイクルで被測定ICに印加されているアドレスとフェ
イルが発生したI/Oからマッピングされるフェイルメ
モリのメモリアレイ上に“1”を累積書き込みしてい
た。
イルメモリは、被測定ICの全メモリセルをフェイルメ
モリ内のメモリアレイ上に構築し、フェイルが発生した
サイクルで被測定ICに印加されているアドレスとフェ
イルが発生したI/Oからマッピングされるフェイルメ
モリのメモリアレイ上に“1”を累積書き込みしてい
た。
【0022】従来のIC試験装置では、このフェイルメ
モリを図4に示すように1ビット構成のメモリ素子のラ
イトイネーブル信号(WE(図ではアクティブローを示
すバーが示されている))を制御してビット単位毎に行
っていた。すなわち、被測定IC41のメモリセルから
の出力をコンパレータ回路42で比較判定し、その比較
判定された結果であるパス/フェイルデータをマルチプ
レクサ43を介して所定の1ビット構成のメモリ素子4
4Aに書き込むようにしている。なお、図では、4つの
被測定ICに対応して1ビット構成のメモリ素子がそれ
ぞれ割り当てられている場合を示している。1つのメモ
リ素子44Aは被測定ICの1つのメモリセルに対応し
ている。
モリを図4に示すように1ビット構成のメモリ素子のラ
イトイネーブル信号(WE(図ではアクティブローを示
すバーが示されている))を制御してビット単位毎に行
っていた。すなわち、被測定IC41のメモリセルから
の出力をコンパレータ回路42で比較判定し、その比較
判定された結果であるパス/フェイルデータをマルチプ
レクサ43を介して所定の1ビット構成のメモリ素子4
4Aに書き込むようにしている。なお、図では、4つの
被測定ICに対応して1ビット構成のメモリ素子がそれ
ぞれ割り当てられている場合を示している。1つのメモ
リ素子44Aは被測定ICの1つのメモリセルに対応し
ている。
【0023】このように1ビット構成のメモリ素子を用
いた場合、1つの被測定ICの1つのメモリセルのフェ
イルデータだけを記録すればよいので、図示のように常
時ハイレベル“1”のデータを供給し、フェイルデータ
に基づいてライトイネーブル信号WEを発生させるとい
う単純な構成でフェイルメモリを構築することができ
た。
いた場合、1つの被測定ICの1つのメモリセルのフェ
イルデータだけを記録すればよいので、図示のように常
時ハイレベル“1”のデータを供給し、フェイルデータ
に基づいてライトイネーブル信号WEを発生させるとい
う単純な構成でフェイルメモリを構築することができ
た。
【0024】ところが、最近では、メモリ素子のほとん
どが多I/O化(多ビット化)しているため、従来のよ
うな構成でフェイルメモリを構築することが困難になっ
てきた。また、多I/Oのメモリ素子はライトイネーブ
ル信号端子が全てのI/Oに対して1本しか存在しない
ため、従来のような構成ではビット単位の制御ができな
いという問題を有する。
どが多I/O化(多ビット化)しているため、従来のよ
うな構成でフェイルメモリを構築することが困難になっ
てきた。また、多I/Oのメモリ素子はライトイネーブ
ル信号端子が全てのI/Oに対して1本しか存在しない
ため、従来のような構成ではビット単位の制御ができな
いという問題を有する。
【0025】本発明は上述の点に鑑みてなされたもので
あり、多I/Oのメモリ素子を用いて被測定ICの各セ
ル単位のフェイルデータの累積書き込み処理を行うこと
のできるフェイルメモリを備えたIC試験装置を提供す
ることを目的とする。
あり、多I/Oのメモリ素子を用いて被測定ICの各セ
ル単位のフェイルデータの累積書き込み処理を行うこと
のできるフェイルメモリを備えたIC試験装置を提供す
ることを目的とする。
【0026】
【課題を解決するための手段】この発明に係るIC試験
装置は、共通の入出力端子を複数有し、被測定ICのア
ドレスを指定するための指定アドレスとイネーブル信号
とに基づいて前記入出力端子からデータを入出力するメ
モリ素子と、前記指定アドレスの1サイクル中の後半部
分に書き込み許可を示すライトイネーブル信号を出力す
るライトイネーブル信号発生手段と、前記指定アドレス
の1サイクル中の前半部分でパス/フェイルデータと前
記メモリ素子の入出力端子から出力されるデータとの論
理和信号をとり、前記指定アドレスの1サイクル中の後
半部分で前記論理和信号を前記メモリ素子の入出力端子
にフィードバックするデータ書き込み制御手段とを具え
たものである。
装置は、共通の入出力端子を複数有し、被測定ICのア
ドレスを指定するための指定アドレスとイネーブル信号
とに基づいて前記入出力端子からデータを入出力するメ
モリ素子と、前記指定アドレスの1サイクル中の後半部
分に書き込み許可を示すライトイネーブル信号を出力す
るライトイネーブル信号発生手段と、前記指定アドレス
の1サイクル中の前半部分でパス/フェイルデータと前
記メモリ素子の入出力端子から出力されるデータとの論
理和信号をとり、前記指定アドレスの1サイクル中の後
半部分で前記論理和信号を前記メモリ素子の入出力端子
にフィードバックするデータ書き込み制御手段とを具え
たものである。
【0027】メモリ素子は共通の入出力端子すなわちI
/Oポートを複数有する多I/Oメモリである。メモリ
素子は指定アドレスとデータの読み出し及び書き込みを
制御するイネーブル信号とに基づいてデータの入出力処
理を行う。ライトイネーブル信号発生手段は、指定アド
レスの1サイクル中の後半部分に書き込み許可を示すラ
イトイネーブル信号を出力する。従って、メモリ素子は
指定アドレスの1サイクル中の前半部分で、指定アドレ
スに存在するデータを入出力端子から出力するようにな
る。そして、メモリ素子は1サイクル中の後半部分で入
出力端子に供給されているデータを指定アドレスに書き
込むという入出力動作を行う。このライトイネーブル信
号に同期して、データ書き込み制御手段は動作する。す
なわち、データ書き込み制御手段は1サイクルの前半部
分でパス/フェイルデータとメモリ素子の入出力端子か
らのデータとの論理和信号をとる。どちらかの信号がフ
ェイルデータ(ハイレベル“1”)の場合にはフェイル
データを示す論理和信号が出力されることになる。デー
タ書き込み制御手段は1サイクルの後半部分にこの論理
和信号をメモリ素子の入出力端子にフィードバックして
いるので、論理和信号がフェイルデータの場合には、メ
モリ素子にはフェイルデータが累積して書き込まれるこ
とになる。このように多I/Oのメモリ素子を用いてフ
ェイルメモリを構成した場合でも、従来の場合と同様に
フェイルデータの累積書き込みを行うことができる。
/Oポートを複数有する多I/Oメモリである。メモリ
素子は指定アドレスとデータの読み出し及び書き込みを
制御するイネーブル信号とに基づいてデータの入出力処
理を行う。ライトイネーブル信号発生手段は、指定アド
レスの1サイクル中の後半部分に書き込み許可を示すラ
イトイネーブル信号を出力する。従って、メモリ素子は
指定アドレスの1サイクル中の前半部分で、指定アドレ
スに存在するデータを入出力端子から出力するようにな
る。そして、メモリ素子は1サイクル中の後半部分で入
出力端子に供給されているデータを指定アドレスに書き
込むという入出力動作を行う。このライトイネーブル信
号に同期して、データ書き込み制御手段は動作する。す
なわち、データ書き込み制御手段は1サイクルの前半部
分でパス/フェイルデータとメモリ素子の入出力端子か
らのデータとの論理和信号をとる。どちらかの信号がフ
ェイルデータ(ハイレベル“1”)の場合にはフェイル
データを示す論理和信号が出力されることになる。デー
タ書き込み制御手段は1サイクルの後半部分にこの論理
和信号をメモリ素子の入出力端子にフィードバックして
いるので、論理和信号がフェイルデータの場合には、メ
モリ素子にはフェイルデータが累積して書き込まれるこ
とになる。このように多I/Oのメモリ素子を用いてフ
ェイルメモリを構成した場合でも、従来の場合と同様に
フェイルデータの累積書き込みを行うことができる。
【0028】出願時の請求項2に記載された本発明に係
るIC試験装置は、前記請求項1に記載のIC試験装置
の一実施態様として、前記書き込み制御手段を、前記指
定アドレスの1サイクル中の後半部分の書き込み許可を
示す期間に同期したタイミングでゲートを開くゲートオ
ン信号を出力するゲート制御手段と、前記パス/フェイ
ルデータと前記メモリ素子の入出力端子からのデータと
の論理和信号を出力するオア回路と、前記オア回路の出
力を前記ゲートオン信号に応じて前記メモリ素子の入出
力端子及び前記オア回路の入力端子にフィードバックす
るゲート回路とで構成したものである。書き込み制御手
段はオア回路とゲート回路で構成することができるの
で、回路規模を大きくすることなく、従来のフェイルメ
モリと同様の機能を持たせることができる。
るIC試験装置は、前記請求項1に記載のIC試験装置
の一実施態様として、前記書き込み制御手段を、前記指
定アドレスの1サイクル中の後半部分の書き込み許可を
示す期間に同期したタイミングでゲートを開くゲートオ
ン信号を出力するゲート制御手段と、前記パス/フェイ
ルデータと前記メモリ素子の入出力端子からのデータと
の論理和信号を出力するオア回路と、前記オア回路の出
力を前記ゲートオン信号に応じて前記メモリ素子の入出
力端子及び前記オア回路の入力端子にフィードバックす
るゲート回路とで構成したものである。書き込み制御手
段はオア回路とゲート回路で構成することができるの
で、回路規模を大きくすることなく、従来のフェイルメ
モリと同様の機能を持たせることができる。
【0029】
【発明の実施の形態】以下、本発明の一実施の形態を添
付図面に従って説明する。図1は、本発明に係るIC試
験装置の不良解析を目的としたフェイルメモリの詳細構
成を示す図である。このフェイルメモリは共通の入出力
端子4個を有する4I/Oのメモリ素子を用いて構築さ
れている。フェイルメモリ自体の記録容量などは図4の
フェイルメモリと同じである。この4I/Oのメモリ素
子1のアウトイネーブル端子OEとチップセレクト端子
CSは共に接地されている。従って、ライトイネーブル
がアクティブでない場合には、メモリ素子のI/Oから
はアドレスに対応したデータが出力される。メモリ素子
1のアドレス端子ADはパターン発生手段54からのア
ドレス信号ADRを入力し、ライトイネーブル端子WE
はライトイネーブル信号発生回路2からのライトイネー
ブル信号WESを入力する。
付図面に従って説明する。図1は、本発明に係るIC試
験装置の不良解析を目的としたフェイルメモリの詳細構
成を示す図である。このフェイルメモリは共通の入出力
端子4個を有する4I/Oのメモリ素子を用いて構築さ
れている。フェイルメモリ自体の記録容量などは図4の
フェイルメモリと同じである。この4I/Oのメモリ素
子1のアウトイネーブル端子OEとチップセレクト端子
CSは共に接地されている。従って、ライトイネーブル
がアクティブでない場合には、メモリ素子のI/Oから
はアドレスに対応したデータが出力される。メモリ素子
1のアドレス端子ADはパターン発生手段54からのア
ドレス信号ADRを入力し、ライトイネーブル端子WE
はライトイネーブル信号発生回路2からのライトイネー
ブル信号WESを入力する。
【0030】メモリ素子1の入出力端子I/O−1〜I
/O−4には、オア回路31〜34及びゲート回路41
〜44からなる書き込み制御手段が接続される。書き込
み制御手段は各コンパレータからのフェイルデータFD
を一方の論理和端子に入力し、メモリ素子1の入出力端
子I/O−1〜I/O−4からのデータを他方の論理和
端子に入力するオア回路31〜34と、このオア回路3
1〜34の出力をその他方の論理和端子及びメモリ素子
1の入出力端子I/O1〜I/O4にフィードバックす
るゲート回路41〜44とから構成される。
/O−4には、オア回路31〜34及びゲート回路41
〜44からなる書き込み制御手段が接続される。書き込
み制御手段は各コンパレータからのフェイルデータFD
を一方の論理和端子に入力し、メモリ素子1の入出力端
子I/O−1〜I/O−4からのデータを他方の論理和
端子に入力するオア回路31〜34と、このオア回路3
1〜34の出力をその他方の論理和端子及びメモリ素子
1の入出力端子I/O1〜I/O4にフィードバックす
るゲート回路41〜44とから構成される。
【0031】ゲート回路41〜44はライトイネーブル
信号WESに同期した信号によってゲート処理される。
なお、図では、メモリ素子1に供給されるライトイネー
ブル信号WESと同じものがゲート回路41〜44に供
給されるように示しているが、実際はライトイネーブル
信号WESよりもタイミングの早い信号がゲート回路4
1〜44に供給されるようにしてある。
信号WESに同期した信号によってゲート処理される。
なお、図では、メモリ素子1に供給されるライトイネー
ブル信号WESと同じものがゲート回路41〜44に供
給されるように示しているが、実際はライトイネーブル
信号WESよりもタイミングの早い信号がゲート回路4
1〜44に供給されるようにしてある。
【0032】図2は、図1の多I/Oのメモリ素子1を
用いたフェイルメモリのフェイルデータ取り込み動作を
示すタイミングチャート図である。フェイルデータFD
はアドレス信号ADRに同期して発生する。ライトイネ
ーブル信号WESは、サイクルイネーブル信号とレート
信号RATEに基づいて生成される。レート信号はクロ
ックレートを示す信号であり、サイクルイネーブル信号
はそのクロック中のどのタイミングでアクティブなライ
トイネーブル信号を出力するかを示す信号である。従っ
て、ライトイネーブル信号WESは図2のように1クロ
ック内の前半部分では非アクティブとなり、後半部分の
一部でアクティブとなるような信号である。すなわち、
1クロック内の非アクティブ部分はメモリ素子1からの
データ読み出し期間READとなり、アクティブ部分は
データ書き込み期間WRITEとなる。
用いたフェイルメモリのフェイルデータ取り込み動作を
示すタイミングチャート図である。フェイルデータFD
はアドレス信号ADRに同期して発生する。ライトイネ
ーブル信号WESは、サイクルイネーブル信号とレート
信号RATEに基づいて生成される。レート信号はクロ
ックレートを示す信号であり、サイクルイネーブル信号
はそのクロック中のどのタイミングでアクティブなライ
トイネーブル信号を出力するかを示す信号である。従っ
て、ライトイネーブル信号WESは図2のように1クロ
ック内の前半部分では非アクティブとなり、後半部分の
一部でアクティブとなるような信号である。すなわち、
1クロック内の非アクティブ部分はメモリ素子1からの
データ読み出し期間READとなり、アクティブ部分は
データ書き込み期間WRITEとなる。
【0033】図2のようなライトイネーブル信号WES
に応じて、メモリ素子1の入出力端子I/O−1〜I/
O−4には図のようなデータDioが発生する。すなわ
ち、データ読み出し期間READではメモリ素子1内の
データが有効タイミング期間VAIRIDの間だけ出力
される。その後の書き込み期間WRITEには、ゲート
回路41〜44から出力される新たなデータ(パス/フ
ェイルデータ)が新データ書き込みタイミングNEWの
間にメモリ素子1に書き込まれる。従って、パス/フェ
イルデータがフェイルデータFDの場合には、この新デ
ータ書き込みタイミングNEWにハイレベル“1”のフ
ェイルデータFDがメモリ素子1の対応するアドレスに
書き込まれるようになる。
に応じて、メモリ素子1の入出力端子I/O−1〜I/
O−4には図のようなデータDioが発生する。すなわ
ち、データ読み出し期間READではメモリ素子1内の
データが有効タイミング期間VAIRIDの間だけ出力
される。その後の書き込み期間WRITEには、ゲート
回路41〜44から出力される新たなデータ(パス/フ
ェイルデータ)が新データ書き込みタイミングNEWの
間にメモリ素子1に書き込まれる。従って、パス/フェ
イルデータがフェイルデータFDの場合には、この新デ
ータ書き込みタイミングNEWにハイレベル“1”のフ
ェイルデータFDがメモリ素子1の対応するアドレスに
書き込まれるようになる。
【0034】なお、上述の実施の形態では、書き込み制
御手段をオア回路とゲート回路で構成する場合について
説明したが、これに限らず、これ以外の論理回路で構成
してもよいことは言うまでもない。
御手段をオア回路とゲート回路で構成する場合について
説明したが、これに限らず、これ以外の論理回路で構成
してもよいことは言うまでもない。
【0035】
【発明の効果】本発明によれば、多I/Oのメモリ素子
を用いて被測定ICの各セル単位のフェイルデータの累
積書き込み処理を行うことができ、従来の1ビット構成
のメモリ素子を用いていたときよりもフェイルメモリの
実装効率を向上できるという効果がある。
を用いて被測定ICの各セル単位のフェイルデータの累
積書き込み処理を行うことができ、従来の1ビット構成
のメモリ素子を用いていたときよりもフェイルメモリの
実装効率を向上できるという効果がある。
【図1】 本発明に係るIC試験装置のフェイルメモリ
を4個の入出力端子のメモリ素子で構築した場合の一部
詳細構成を示す図である。
を4個の入出力端子のメモリ素子で構築した場合の一部
詳細構成を示す図である。
【図2】 図1のフェイルメモリの動作例を示すタイミ
ングチャート図である。
ングチャート図である。
【図3】 従来のIC試験装置の概略構成を示すブロッ
ク図である。
ク図である。
【図4】 従来のIC試験装置のフェイルメモリの一部
概略構成を示す図である。
概略構成を示す図である。
1…4I/Oメモリ素子、2…ライトイネーブル信号発
生回路、31〜34…オア回路、41〜44…ゲート回
路、50…テスタ部、51…制御手段、52…DC測定
手段、53…タイミング発生手段、54…パターン発生
手段、55…ピン制御手段、56…ピンエレクトロニク
ス、57,57a〜57d…フェイルメモリ、58…入
出力切替手段、59…データセレクタ、60…フォーマ
ッタ、61…I/Oフォーマッタ、62…コンパレータ
ロジック回路、63P…パス/フェイルレジスタ、64
…ドライバ、65…アナログコンパレータ、69…テス
タバス、70…IC取付装置、71…被測定IC
生回路、31〜34…オア回路、41〜44…ゲート回
路、50…テスタ部、51…制御手段、52…DC測定
手段、53…タイミング発生手段、54…パターン発生
手段、55…ピン制御手段、56…ピンエレクトロニク
ス、57,57a〜57d…フェイルメモリ、58…入
出力切替手段、59…データセレクタ、60…フォーマ
ッタ、61…I/Oフォーマッタ、62…コンパレータ
ロジック回路、63P…パス/フェイルレジスタ、64
…ドライバ、65…アナログコンパレータ、69…テス
タバス、70…IC取付装置、71…被測定IC
Claims (2)
- 【請求項1】 共通の入出力端子を複数有し、被測定I
Cのアドレスを指定するための指定アドレスとイネーブ
ル信号とに基づいて前記入出力端子からデータを入出力
するメモリ素子と、 前記指定アドレスの1サイクル中の後半部分に書き込み
許可を示すライトイネーブル信号を出力するライトイネ
ーブル信号発生手段と、 前記指定アドレスの1サイクル中の前半部分でパス/フ
ェイルデータと前記メモリ素子の入出力端子から出力さ
れるデータとの論理和信号をとり、前記指定アドレスの
1サイクル中の後半部分で前記論理和信号を前記メモリ
素子の入出力端子にフィードバックするデータ書き込み
制御手段とを具えたことを特徴とするIC試験装置。 - 【請求項2】 前記書き込み制御手段は、 前記指定アドレスの1サイクル中の後半部分の書き込み
許可を示す期間に同期したタイミングでゲートを開くゲ
ートオン信号を出力するゲート制御手段と、 前記パス/フェイルデータと前記メモリ素子の入出力端
子からのデータとの論理和信号を出力するオア回路と、 前記オア回路の出力を前記ゲートオン信号に応じて前記
メモリ素子の入出力端子及び前記オア回路の入力端子に
フィードバックするゲート回路とからなることを特徴と
する請求項1に記載のIC試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10161989A JPH11353897A (ja) | 1998-06-10 | 1998-06-10 | Ic試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10161989A JPH11353897A (ja) | 1998-06-10 | 1998-06-10 | Ic試験装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11353897A true JPH11353897A (ja) | 1999-12-24 |
Family
ID=15745928
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10161989A Pending JPH11353897A (ja) | 1998-06-10 | 1998-06-10 | Ic試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11353897A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6581508B2 (en) | 2000-12-20 | 2003-06-24 | Smc Corporation | Linear actuator with shock-absorbing mechanism |
KR20170113800A (ko) * | 2016-03-25 | 2017-10-13 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이를 위한 특성 측정 회로 |
-
1998
- 1998-06-10 JP JP10161989A patent/JPH11353897A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6581508B2 (en) | 2000-12-20 | 2003-06-24 | Smc Corporation | Linear actuator with shock-absorbing mechanism |
KR20170113800A (ko) * | 2016-03-25 | 2017-10-13 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이를 위한 특성 측정 회로 |
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