JPH04218785A - Ｉｃ試験装置 - Google Patents

Ｉｃ試験装置

Info

Publication number
JPH04218785A
JPH04218785A JP2403627A JP40362790A JPH04218785A JP H04218785 A JPH04218785 A JP H04218785A JP 2403627 A JP2403627 A JP 2403627A JP 40362790 A JP40362790 A JP 40362790A JP H04218785 A JPH04218785 A JP H04218785A
Authority
JP
Japan
Prior art keywords
pattern
logic
memory
test
waveform control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2403627A
Other languages
English (en)
Inventor
Kazuo Takano
高野一男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Priority to JP2403627A priority Critical patent/JPH04218785A/ja
Priority to DE69127060T priority patent/DE69127060T2/de
Priority to EP91121372A priority patent/EP0491290B1/en
Priority to KR1019910023022A priority patent/KR960004439B1/ko
Priority to US07/808,709 priority patent/US5432797A/en
Publication of JPH04218785A publication Critical patent/JPH04218785A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31919—Storing and outputting test patterns
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31926—Routing signals to or from the device under test [DUT], e.g. switch matrix, pin multiplexing

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はメモリを内蔵した論理
集積回路装置の、特にメモリ部分を試験することに用い
るＩＣ試験装置に関するものである。
【０００２】
【従来の技術】主にロジック回路を収納した論理集積回
路において、ＩＣの内部にメモリを内蔵した型式のもの
がある。この型式のＩＣはモードを切替ることによりメ
モリにつながる端子の全てを外部のピンに導出すること
ができる。従ってこのモードに設定することにより内蔵
したメモリをロジック回路から切離して単独で試験する
ことができる。
【０００３】図３にこの種のＩＣを試験する従来のＩＣ
試験装置の構成を示す。この種のＩＣ試験装置は論理回
路部分を試験するためのロジックテストパターン発生器
１００と、メモリ部分を試験するためのメモリテストパ
ターン発生器２００とを具備し、論理回路部分の試験と
、メモリ部分の試験を別々に実行できるように構成され
ている。
【０００４】論理回路試験用のロジックテストパターン
発生器１００は試験パターン記憶部１００Ａと、波形制
御パターン記憶部１００Ｂと、論理比較パターン記憶部
１００Ｃとによって構成される。これら試験パターン記
憶部１００Ａと、波形制御パターン記憶部１００Ｂと、
論理比較パターン記憶部１００Ｃとから出力されるロジ
ックテストパターンデータＰＬＡ、波形制御パターンデ
ータＰＢ、比較制御パターンデータＰＣはそれぞれ波形
フォーマッタ３０１と、波形制御部３０２と、論理比較
部３０３とに供給される。
【０００５】波形フォーマッタ３０１はロジックテスト
パターンデータＰＬＡとタイミング発生器４００から与
えられるタイミング信号によって論理波形を生成し、こ
の論理波形をロジックテストパターン信号としてドライ
バ群３５０を通じて被試験ＩＣ３６０に供給される。波
形制御パターンデータＰＢは波形制御部３０２に入力さ
れ、ドライバ群３５０の各ドライバをオン、オフ制御す
る。つまり被試験ＩＣ３６０のピンに試験パターンを与
えるときドライバをオン（能動状態）に制御し、被試験
ＩＣ３６０から応答信号を取出すときオフ（出力インピ
ーダンスが高インピーダンスの状態）に制御する。
【０００６】比較制御パターンデータＰＣは論理比較部
３０３に入力され、論理比較部３０３において、コンパ
レータ群３７０で取出した被試験ＩＣ３６０の応答出力
信号とロジックテストパターンデータＰＬＡから分岐し
て生成した期待値パターンデータＰＤとを比較するか否
かを制御する。３８０は不良解析メモリを示す。タイミ
ング発生器４００は波形フォーマッタ３０１、波形制御
部３０２、論理比較部３０３にタイミングクロックを与
え、各部の動作タイミングを整時すると共に、シーケン
ス制御部５００に動作クロックを与える。シーケンス制
御部５００はタイミング発生器４００から与えられる動
作クロックによりプログラムアドレス等の制御信号を発
生し、この制御信号によって試験パターン記憶部１００
Ａと、波形制御パターン記憶部１００Ｂと、論理比較パ
ターン記憶部１００Ｃを制御し、各パターンデータＰＬ
Ａ、ＰＢ、ＰＣを出力する。
【０００７】メモリを試験する場合にはメモリテストパ
ターン発生器２００からメモリテストパターンデータＰ
ＭＡが読出され、このメモリテストパターンデータＰＭ
Ａがパターンセレクタ２５０でピン別に選択されて波形
フォーマッタ３０１に送られる。つまりパターンセレク
タ２５０ではパターンセレクトレジスタ２６０の設定に
従って被試験ＩＣ３６０のアドレス入力ピンにはアドレ
スのパターンデータを選択して与え、データ信号の入出
力ピンにはデータのパターンデータを選択して与える。
【０００８】
【発明を解決しようとする課題】従来、メモリ試験時に
はパターンセレクタ２５０で各ピン毎に選択したメモリ
テストパターンデータＰＭＡを波形フォーマッタ３０１
に与えると共に、波形制御部３０２と論理比較部３０３
にはロジックテストパターン発生器１００から波形制御
パターンデータＰＢと、比較制御パターンデータＰＣと
を与え、波形制御と論理比較動作の制御を行なっている
。
【０００９】これら波形制御及び論理比較動作はピン毎
に行なわなくてはならないから、被試験ＩＣ３６０の品
種の違いによってメモリ用のピンの位置が異なる場合は
、各品種毎に波形制御パターンデータＰＢ及び比較制御
パターンデータＰＣの発生プログラムを用意しなくては
ならない。現実にメモリ内蔵型の論理集積回路装置では
図４乃至図６に示すような端子の配列に設定されている
品種が存在する。
【００１０】図４に示す被試験ＩＣ３６０では１番ピン
Ｔ１　を含む辺Ａにメモリ試験用アドレス入力ピン３６
１が配置され、辺Ｂにメモリ試験用データ出力ピン３６
２が配置され、最終ピンＴｎ　を含む辺Ｄにメモリ試験
用データ入力ピン３６３とメモリ試験用書込信号ピン３
６４が配置される。その他のピンは論理回路用のピンを
示す。
【００１１】一方図５に示す被試験ＩＣ３６０は１番ピ
ンＴ１　を含む辺Ａにメモリ試験用データ入出力ピン３
６５が配置され、辺Ｂにメモリ試験用書込信号ピン３６
４が配置され、辺Ｄにメモリ試験用アドレス入力ピン３
６１が配置される。更に図６に示すように一つの論理集
積回路３６０内に二つのメモリＭ１とＭ２とを内蔵した
品種もある。この品種の場合には辺ＡにメモリＭ１のア
ドレス入力ピン３６１とメモリＭ２のデータ入出力ピン
３６５が配置され、辺ＢにメモリＭ１のデータ出力ピン
３６２とメモリＭ２の書込信号ピン３６４とが配置され
、辺ＤにはメモリＭ１のデータ入力ピン３６３と書込信
号ピン３６４及びメモリＭ２のアドレス入力ピン３６１
が配置される。
【００１２】このようにピンの配列が品種によって異な
る場合、従来はパターンセレクトレジスタ２６０の設定
を各品種毎に設定変更すると共に、波形制御パターン記
憶部１００Ｂと論理比較パターン記憶部１００Ｃのパタ
ーン発生プログラムを品種毎に用意しなければならない
。このために試験パターン記憶部１００Ｂと論理比較パ
ターン記憶部１００Ｃのメモリ容量が大きくなってしま
う欠点がある。またピンの配置が異なる品種別にパター
ン発生プロクラムを用意しなければならないからプログ
ラムの管理が面倒である。
【００１３】この発明の目的はロジックテストパターン
発生器１００のメモリ容量を小さくすることができ、然
もパターン発生プログラムの管理を容易に行なうことが
できるＩＣ試験装置を提供しようとするものである。
【００１４】
【課題を解決するための手段】この発明ではメモリテス
トパターン発生器に波形制御パターンデータ記憶部と、
論理比較パターン記憶部を設け、これら波形制御パター
ンデータ記憶部と論理比較パターン記憶部から出力され
る波形制御パターンデータと、論理比較パターンデータ
をパターンセレクタによってピン毎に選択して波形制御
部及び論理比較部に与えるように構成したものである。
【００１５】この発明の構成によれば波形制御パターン
データと論理比較パターンデータをパターンセレクタに
よってピン別に選択して出力する構成としたから、波形
制御パターン記憶部及び論理比較パターン記憶部では被
試験ＩＣのピンの配置に関係なく、プログラムを作るこ
とができる。よってメモリテストパターン発生部に設け
る波形制御パターン記憶部と論理比較パターン記憶部に
はメモリテスト用の波形制御パターン発生プログラム及
びメモリテスト用の論理比較パターン発生プログラムを
用意する必要はない。
【００１６】よってロジックテストパターン発生器１０
０を構成するメモリの容量を小さくすることができる。
【００１７】
【実施例】図１にこの発明の一実施例を示す。図中１０
０はロジックテストパターン発生器、２００はメモリテ
ストパターン発生器、２５０はパターンセレクタ、２６
０はパターンセレクトレジスタ、３０１は波形フォーマ
ッタ、３０２は波形制御部、３０３は論理比較部、３５
０はドライバ群、３６０は被試験ＩＣ、３７０はコンパ
レータ群、４００はタイミング発生器、５００はシーケ
ンス制御部を示す点は図３の説明と同じである。
【００１８】この発明においてはメモリテストパターン
発生器２００に波形制御パターン記憶部２０１と論理比
較パターン記憶部２０２とを設け、これを波形制御パタ
ーン記憶部２０１と論理比較パターン記憶部２０２とか
らそれぞれ波形制御パターンデータＰＢと比較制御パタ
ーンデータＰＣとを出力させる。つまりメモリ試験時に
はメモリテストパターン発生器２００からメモリテスト
パターンデータＰＭＡを出力し、更に波形制御パターン
記憶部２０１から波形制御パターンデータＰＢを論理比
較パターン記憶部２０２から比較制御パターンデータＰ
Ｃを出力し、これら試験パターンデータＰＭＡと、波形
制御パターンデータＰＢ、比較制御パターンデータＰＣ
をパターンセレクタ２５０でパターンセレクトレジスタ
２６０に設定された順序に従って各ピン別に選択して出
力し、ピン別に選択して出力したメモリテストパターン
データＰＭＡを波形フォーマッタ３０１に入力する。従
って波形フォーマッタ３０１からはメモリテストパター
ンデータＰＭＡとタイミング発生器４００から与えられ
るタイミング信号によってメモリテストパターン信号が
従来と同様に各ピン別に実波形で生成され、ドライバ群
３５０を通じて被試験ＩＣ３６０の各ピンに供給される
。
【００１９】これと共に、この発明では波形制御パター
ンデータＰＢと比較制御パターンデータＰＣがパターン
セレクタ２５０によって各ピン別に仕分けされて出力さ
れ、波形制御部３０２及び論理比較部３０３の目的とす
るピンに対応したチャンネルに供給される。このように
この発明によれば被試験ＩＣ３６０のどのピンにどの信
号を支えるかはパターンセレクトレジスタ２６０の設定
で決まるため、メモリテストパターン発生器２００に設
けた波形制御パターン記憶部２０１と論理比較パターン
記憶部２０２にはどのピンにどの制御パターンを与える
かを決める情報を生成するためのプログラムを設けなく
てよい。
【００２０】従ってメモリテストパターン発生器２００
に設ける波形制御パターン記憶部２０１及び論理比較パ
ターン記憶部２０２の規模を小さくすることができる利
点が得られる。図２はこの発明の変形実施例を示す。こ
の実施例では図１に示したパターンセレクトレジスタ２
６０をパターンセレクトメモリ２６１に置換すると共に
メモリテストパターン発生器２００にパターンセレクト
制御信号記憶部２０３を設け、このパターンセレクト制
御信号記憶部２０３からパターンセレクト制御信号を発
生させ、このパターンセレクト制御信号をアドレスカウ
ンタ２７０を通じてパターンセレクトメモリ２６１の設
定を順次書替ることができる構成としたものである。
【００２１】このように構成することにより実動中にパ
ターンセレクトメモリ２６１の内容を書替ることができ
るから、この書替によってパターンセレクタ２５０のピ
ンの選択状態を切換ることができる。よって図６に示し
たように集積回路内に二つのメモリＭ１とＭ２を内蔵し
たＩＣの二つのメモリＭ１とＭ２を順次連続して試験す
ることができ、ピン配列が異なる複数のメモリＭ１とＭ
２を高速で試験することができる。
【００２２】またこの実施例ではロジックテストパター
ン発生器１００から出力されるパターンデータＰＬＡ、
ＰＢ、ＰＣとメモリテストパターン発生器２００から出
力されるパターンデータＰＭＡ、ＰＢ、ＰＣを切換回路
６０１，６０２，６０３によって切換て波形フォーマッ
タ３０１、波形制御部３０２、論理比較部３０３に供給
するように構成した場合を示す。
【００２３】
【発明の効果】以上説明したようにこの発明によればメ
モリ試験用の波形制御パターン及び論理比較パターンを
メモリテストパターン発生器２００から読出して生成す
る構成としたからロジックテストパターン発生器１００
に設けた波形制御パターン記憶部１００Ｂ、論理比較パ
ターン記憶部１００Ｃはロジックテスト用のパターン発
生プログラムだけを収納すればよいから、波形制御パタ
ーン記憶部１００Ｂ及び論理比較パターン記憶部１００
Ｃを構成するメモリの容量を小さくすることができる。
【００２４】然もこの発明では、ピンを選択する制御を
パターンセレクタ２５０で行なう構成としたので、メモ
リテストパターン発生器１００に設けた波形制御パター
ン記憶部２０１と、論理比較パターン記憶部２０２には
ピンを選択制御するパターン発生プログラムを含まなく
てよい。よってメモリテストパターン発生器１００に設
けた波形制御パターン記憶部２０１と論理比較パターン
記憶部２０２は小さい容量のメモリによって構成するこ
とができる。
【図面の簡単な説明】
【図１】この発明の一実施例を示すブロック図。
【図２】この発明の変形実施例を示すブロック図。
【図３】従来の技術を説明するためのブロック図。
【図４】メモリを内蔵した論理集積回路の内部構造を説
明するためのブロック図。
【図５】図４と同様のブロック図。
【図６】図４と同様のブロック図。
【符号の説明】
１００　　　　ロジックテストパターン発生器１００Ａ
　　試験パターン記憶部 １００Ｂ　　波形制御パターン記憶部 １００Ｃ　　論理比較パターン記憶部 ２００　　　　メモリテストパターン発生器２０１　　
　　波形制御パターン記憶部２０２　　　　論理比較パ
ターン記憶部３０１　　　　波形フォーマッタ ３０２　　　　波形制御部 ３０３　　　　論理比較部 ３０４　　　　ドライバ群 ３６０　　　　被試験ＩＣ ３７０　　　　コンパレータ群 ３８０　　　　不良解析メモリ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　ロジックテストパターン発生器と、メ
    モリテストパターン発生器とを具備し、ロジック回路を
    試験する場合は上記ロジックテストパターン発生から試
    験パターンデータを出力させ、メモリ試験時には上記メ
    モリテストパターン発生器から試験パターンデータとを
    出力させ被試験ＩＣのロジック部分とメモリ部分とを各
    別に試験することができるＩＣ試験装置において、上記
    メモリテストパターン発生器に波形制御パターン記憶部
    と、論理比較パターン記憶部とを設け、これら波形制御
    パターン記憶部と論理比較パターン記憶部から出力され
    る波形制御パターンデータと、論理比較パターンデータ
    とをパターンセレクタによって被試験ＩＣのピン別に仕
    分けして波形制御部と、論理比較部とに与え、パターン
    セレクタの選択に従って波形制御パターンデータと、論
    理比較パターンデータを所望のピンに対応するチャンネ
    ルに与えるように構成したことを特徴とするＩＣ試験装
    置。
JP2403627A 1990-12-19 1990-12-19 Ｉｃ試験装置 Pending JPH04218785A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2403627A JPH04218785A (ja) 1990-12-19 1990-12-19 Ｉｃ試験装置
DE69127060T DE69127060T2 (de) 1990-12-19 1991-12-12 Tester für integrierte Schaltungen
EP91121372A EP0491290B1 (en) 1990-12-19 1991-12-12 IC Tester
KR1019910023022A KR960004439B1 (ko) 1990-12-19 1991-12-14 Ic 시험장치
US07/808,709 US5432797A (en) 1990-12-19 1991-12-17 IC tester having a pattern selector capable of selecting pins of a device under test

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2403627A JPH04218785A (ja) 1990-12-19 1990-12-19 Ｉｃ試験装置

Publications (1)

Publication Number Publication Date
JPH04218785A true JPH04218785A (ja) 1992-08-10

Family

ID=18513357

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2403627A Pending JPH04218785A (ja) 1990-12-19 1990-12-19 Ｉｃ試験装置

Country Status (5)

Country Link
US (1) US5432797A (ja)
EP (1) EP0491290B1 (ja)
JP (1) JPH04218785A (ja)
KR (1) KR960004439B1 (ja)
DE (1) DE69127060T2 (ja)

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2590738Y2 (ja) * 1993-09-21 1999-02-17 株式会社アドバンテスト 半導体試験装置用波形整形回路
JP3202439B2 (ja) * 1993-10-07 2001-08-27 富士通株式会社 出力装置のテスト装置
JPH07280883A (ja) * 1994-04-04 1995-10-27 Advantest Corp 半導体試験装置
US5673271A (en) * 1994-08-19 1997-09-30 Advantest Corporation High speed pattern generator
JP3237473B2 (ja) * 1995-06-29 2001-12-10 安藤電気株式会社 マスク制御装置
US5627478A (en) * 1995-07-06 1997-05-06 Micron Technology, Inc. Apparatus for disabling and re-enabling access to IC test functions
KR100307664B1 (ko) * 1995-07-26 2001-10-19 오우라 히로시 고속패턴발생방법및이방법을사용한고속패턴발생기
JP3150611B2 (ja) * 1996-03-29 2001-03-26 株式会社東芝 パターン発生装置
JPH09288153A (ja) * 1996-04-19 1997-11-04 Advantest Corp 半導体試験装置
US5677913A (en) * 1996-07-01 1997-10-14 Sun Microsystems, Inc. Method and apparatus for efficient self testing of on-chip memory
JP3003587B2 (ja) * 1996-08-02 2000-01-31 日本電気株式会社 個別テストプログラム作成方式
JP3552184B2 (ja) * 1996-10-18 2004-08-11 株式会社アドバンテスト 半導体メモリ試験装置
US6076179A (en) * 1997-01-29 2000-06-13 Altera Corporation Method and apparatus of increasing the vector rate of a digital test system
JP3501200B2 (ja) * 1997-02-21 2004-03-02 株式会社アドバンテスト Ｉｃ試験装置
JPH10289165A (ja) * 1997-04-14 1998-10-27 Ando Electric Co Ltd Ｉｃテスタの不良解析装置及びｉｃテスタのメモリデバイス測定装置
US6076177A (en) * 1997-09-23 2000-06-13 Motorola, Inc. Method and apparatus for testing a circuit module concurrently with a non-volatile memory operation in a multi-module data processing system
US6073263A (en) * 1997-10-29 2000-06-06 Credence Systems Corporation Parallel processing pattern generation system for an integrated circuit tester
US5951705A (en) * 1997-10-31 1999-09-14 Credence Systems Corporation Integrated circuit tester having pattern generator controlled data bus
JPH11154103A (ja) * 1997-11-20 1999-06-08 Mitsubishi Electric Corp 半導体集積回路装置
US5948115A (en) * 1998-01-30 1999-09-07 Credence Systems Corporation Event phase modulator for integrated circuit tester
DE19921756A1 (de) * 1998-05-13 1999-11-25 Advantest Corp Speichertestvorrichtung und Datenselektionsschaltkreis
US6170071B1 (en) * 1998-07-27 2001-01-02 Lucent Technologies, Inc. Method for optimizing test fixtures to minimize vector load time for automated test equipment
JP4026945B2 (ja) * 1998-08-11 2007-12-26 株式会社アドバンテスト 混在ｉｃ試験装置及びこのｉｃ試験装置の制御方法
JP4156726B2 (ja) * 1998-10-16 2008-09-24 株式会社アドバンテスト 高速パターン生成方法及び装置並びにメモリ試験装置
GB2344975B (en) * 1998-12-14 2004-03-10 Inventec Corp Communication port testing module and method thereof
US6282676B1 (en) 1999-03-30 2001-08-28 Winbond Electronics Corp. Method and apparatus for testing and debugging integrated circuit devices
JP2001004713A (ja) * 1999-06-22 2001-01-12 Mitsubishi Electric Corp 半導体集積回路のテスト回路
JP2001013222A (ja) * 1999-06-29 2001-01-19 Ando Electric Co Ltd 波形生成回路
JP2001153915A (ja) * 1999-11-29 2001-06-08 Ando Electric Co Ltd Ｉｃテスタ、及びｉｃ試験方法
US6657455B2 (en) * 2000-01-18 2003-12-02 Formfactor, Inc. Predictive, adaptive power supply for an integrated circuit under test
US6530049B1 (en) * 2000-07-06 2003-03-04 Lattice Semiconductor Corporation On-line fault tolerant operation via incremental reconfiguration of field programmable gate arrays
US7032145B1 (en) * 2001-06-14 2006-04-18 Inovys Corporation System for dynamic re-allocation of test pattern data for parallel and serial test data patterns
TW556333B (en) * 2001-09-14 2003-10-01 Fujitsu Ltd Semiconductor device
US6949297B2 (en) * 2001-11-02 2005-09-27 3M Innovative Properties Company Hybrid adhesives, articles, and methods
JP4041801B2 (ja) * 2001-11-09 2008-02-06 株式会社アドバンテスト 半導体デバイス試験装置
KR100441684B1 (ko) * 2001-12-03 2004-07-27 삼성전자주식회사 반도체 집적 회로를 위한 테스트 장치
US6971045B1 (en) 2002-05-20 2005-11-29 Cyress Semiconductor Corp. Reducing tester channels for high pinout integrated circuits
DE10223167B4 (de) * 2002-05-24 2015-11-05 Infineon Technologies Ag Verfahren und Vorrichtung zum Testen von Speichereinheiten in einer digitalen Schaltung
US6887917B2 (en) * 2002-12-30 2005-05-03 3M Innovative Properties Company Curable pressure sensitive adhesive compositions
US7502974B2 (en) * 2006-02-22 2009-03-10 Verigy (Singapore) Pte. Ltd. Method and apparatus for determining which timing sets to pre-load into the pin electronics of a circuit test system, and for pre-loading or storing said timing sets
KR100736673B1 (ko) * 2006-08-01 2007-07-06 주식회사 유니테스트 반도체 소자 테스트 장치
US8401812B2 (en) * 2006-12-22 2013-03-19 Advantest (Singapore) Pte Ltd Tester, method for testing a device under test and computer program
US8295182B2 (en) * 2007-07-03 2012-10-23 Credence Systems Corporation Routed event test system and method
JP2009103469A (ja) * 2007-10-19 2009-05-14 Advantest Corp 試験装置、スキュー測定装置、デバイスおよびボード
KR101137536B1 (ko) * 2008-06-02 2012-04-23 가부시키가이샤 어드밴티스트 시험 장치 및 시험 방법
CN102571478B (zh) * 2010-12-31 2016-05-25 上海宽惠网络科技有限公司 服务器
CN107547149B (zh) * 2016-06-27 2021-03-30 中兴通讯股份有限公司 射频测试芯片
CN118136082A (zh) * 2021-03-30 2024-06-04 长江存储科技有限责任公司 具有引脚功能映射的模式生成***
WO2023070614A1 (en) * 2021-10-30 2023-05-04 Yangtze Memory Technologies Co., Ltd. Tester channel multiplexing in test equipment

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4450560A (en) * 1981-10-09 1984-05-22 Teradyne, Inc. Tester for LSI devices and memory devices
US4768195A (en) * 1985-07-03 1988-08-30 Stoner Donald W Chip tester
JPH0750159B2 (ja) * 1985-10-11 1995-05-31 株式会社日立製作所 テストパタ−ン発生装置
US4928278A (en) * 1987-08-10 1990-05-22 Nippon Telegraph And Telephone Corporation IC test system
JPH01184700A (ja) * 1988-01-11 1989-07-24 Advantest Corp メモリ試験装置
JPH02201179A (ja) * 1989-01-30 1990-08-09 Yamada Denon Kk 集積回路試験装置
US5127011A (en) * 1990-01-12 1992-06-30 International Business Machines Corporation Per-pin integrated circuit test system having n-bit interface

Also Published As

Publication number Publication date
EP0491290A3 (en) 1992-10-28
KR920012931A (ko) 1992-07-28
DE69127060D1 (de) 1997-09-04
US5432797A (en) 1995-07-11
KR960004439B1 (ko) 1996-04-03
EP0491290B1 (en) 1997-07-30
DE69127060T2 (de) 1998-01-15
EP0491290A2 (en) 1992-06-24

Similar Documents

Publication Publication Date Title
JPH04218785A (ja) Ｉｃ試験装置
US6195772B1 (en) Electronic circuit testing methods and apparatus
US5951705A (en) Integrated circuit tester having pattern generator controlled data bus
US6202186B1 (en) Integrated circuit tester having pattern generator controlled data bus
KR20020022618A (ko) Ｄｒａｍ에서의 메모리 동작 수행 방법
JP3267981B2 (ja) メモリ試験装置及びこの試験装置をｒａｍ試験モードとｒｏｍ試験モードとに切り替える方法
JP2000187999A (ja) ストレス用電圧を用いてメモリをテストする機能を有する集積回路及びそのメモリテスト方法
JP4377238B2 (ja) 半導体試験装置
US6119257A (en) Semiconductor device testing apparatus capable of high speed test operation
US5889786A (en) Memory testing device
US6006350A (en) Semiconductor device testing apparatus and method for testing memory and logic sections of a semiconductor device
US6249533B1 (en) Pattern generator
JP3016453B2 (ja) Ｉｃ試験装置
JP3210236B2 (ja) Ｉｃ試験装置のパターン発生装置
JPH10253707A (ja) 集積回路試験装置
JP2962552B2 (ja) Ｉｃ試験装置
JP3102600B2 (ja) Ｉｃテスタ
JP3264812B2 (ja) Ｉｃ試験装置のタイミング同期方式
JP2720761B2 (ja) 半導体集積回路試験装置
JPS62277699A (ja) メモリテスタ
JPH1083697A (ja) Ｉｃ試験装置の試験信号発生装置
KR20020020862A (ko) 메모리 테스터 어드레스 채널 관리 장치
JPH11143733A (ja) メモリ試験装置
JPS6371670A (ja) 半導体試験装置
JPH0821869A (ja) Ｉｃテスタ

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19990518