KR102419168B1 - 3차원 반도체 메모리 장치 및 그의 제조 방법 - Google Patents
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Abstract
3차원 반도체 메모리 장치 및 그 제조 방법이 제공된다. 3차원 반도체 메모리 장치는 주변 회로 영역 및 셀 어레이 영역을 포함하는 기판, 상기 주변 회로 영역의 상기 기판 상에 배치된 주변 게이트 스택들, 및 상기 셀 어레이 영역의 상기 기판 상에 배치된 전극 구조체로서, 상기 전극 구조체는 하부 전극, 상기 하부 전극 상의 하부 절연막, 및 상기 하부 절연막 상에 수직적으로 번갈아 적층된 상부 전극들 및 상부 절연막들을 포함하되, 상기 하부 절연막은 상기 셀 어레이 영역에서 상기 주변 회로 영역으로 연장되어 상기 주변 게이트 스택들을 덮으며, 상기 하부 절연막은 차례로 적층된 제 1 하부 절연막 및 상기 제 1 하부 절연막과 다른 절연 물질을 포함하는 제 2 하부 절연막을 포함하되, 상기 제 2 하부 절연막은 상기 제 1 하부 절연막과 다른 절연 물질을 포함할 수 있다.
Description
본 발명은 3차원 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 집적도 및 신뢰성이 보다 향상된 3차원 반도체 메모리 장치 및 그의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 과제는 생산성을 보다 향상시킬 수 있는 3차원 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 주변 회로 영역 및 셀 어레이 영역을 포함하는 기판, 상기 주변 회로 영역의 상기 기판 상에 배치된 주변 게이트 스택들, 및 상기 셀 어레이 영역의 상기 기판 상에 배치된 전극 구조체로서, 상기 전극 구조체는 하부 전극, 상기 하부 전극 상의 하부 절연막, 및 상기 하부 절연막 상에 수직적으로 번갈아 적층된 상부 전극들 및 상부 절연막들을 포함하되, 상기 하부 절연막은 상기 셀 어레이 영역에서 상기 주변 회로 영역으로 연장되어 상기 주변 게이트 스택들을 덮으며, 상기 하부 절연막은 차례로 적층된 제 1 하부 절연막 및 상기 제 1 하부 절연막과 다른 절연 물질을 포함하는 제 2 하부 절연막을 포함하되, 상기 제 2 하부 절연막은 상기 제 1 하부 절연막과 다른 절연 물질을 포함할 수 있다.
본 발명의 실시예들에 따르면, 셀 어레이 영역의 기판 상에서 수직적으로 인접하는 전극들 사이의 하부 절연막이 주변 회로 영역으로 연장되어 주변 회로 구조체를 덮을 수 있다. 이에 따라, 주변 회로 구조체를 덮는 하부 절연막을 셀 어레이 영역에서 제거하는 공정이 생략될 수 있으며, 평탄화된 하부 절연막 상에 상부 전극들 및 상부 절연막들이 번갈아 적층될 수 있다. 따라서, 3차원 반도체 메모리 장치의 제조 방법이 보다 단순화될 수 있으며, 제조 공정 비용을 절감할 수 있다.
나아가, 셀 어레이 영역에서 주변회로 영역으로 연장되는 하부 절연막의 두께를 보다 정확하게 컨트롤할 수 있으므로, 셀 어레이의 신뢰성이 보다 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 배치 구조를 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 각각 도 3의 I-I'선 및 II-II' 선을 따라 자른 단면들이다.
도 5는 도 4a의 A 부분을 확대한 도면이다.
도 6a 및 도 6b는 도 4a의 B 부분을 확대한 도면들이다.
도 7은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 3의 I-I'선 선을 따라 자른 단면이다.
도 8 및 도 9는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들이다.
도 10는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 순서도이다.
도 11a 내지 도 11j는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 I-I'선을 따라 자른 단면들이다.
도 12a 내지 도 12d, 도 13a 내지 도 13c, 및 도 14a 내지 도 14g는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 I-I'선을 따라 자른 단면들이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 각각 도 3의 I-I'선 및 II-II' 선을 따라 자른 단면들이다.
도 5는 도 4a의 A 부분을 확대한 도면이다.
도 6a 및 도 6b는 도 4a의 B 부분을 확대한 도면들이다.
도 7은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 3의 I-I'선 선을 따라 자른 단면이다.
도 8 및 도 9는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들이다.
도 10는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 순서도이다.
도 11a 내지 도 11j는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 I-I'선을 따라 자른 단면들이다.
도 12a 내지 도 12d, 도 13a 내지 도 13c, 및 도 14a 내지 도 14g는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 I-I'선을 따라 자른 단면들이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 배치 구조를 설명하기 위한 도면이다.
도 1을 참조하면, 3차원 반도체 메모리 장치는 셀 어레이 영역(CAR), 및 주변 회로 영역을 포함한다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 칼럼 디코더 영역(COL DCR), 및 제어 회로 영역(미도시)을 포함할 수 있다. 실시예들에 따르면, 셀 어레이 영역(CAR)과 로우 디코더 영역들(ROW DCR) 사이에 연결 영역(CNR)이 배치될 수 있다.
셀 어레이 영역(CAR)에는 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이가 배치된다. 실시예들에서, 메모리 셀 어레이는 데이터 소거 단위인 복수 개의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 3차원적으로 배열된 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함할 수 있다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드 라인들을 선택하는 로우 디코더가 배치되며, 연결 영역(CNR)에는 메모리 셀 어레이와 로우 디코더를 전기적으로 연결하는 배선 구조체가 배치될 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼가 배치될 수 있다. 페이지 버퍼는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다.
칼럼 디코더 영역(COL DCR)에는 메모리 셀 어레이의 비트라인들과 연결되는 칼럼 디코더가 배치된다. 칼럼 디코더는 페이지 버퍼와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이의 회로도이다.
도 2를 참조하면, 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0-BL2)은 2차원적으로 배열되며, 비트 라인들(BL0-BL2) 각각에 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수 개의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수 개의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
실시예들에 따르면, 셀 스트링들(CSTR) 각각은 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀 트랜지스터들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 비트 라인(BL0-BL2)에 접속될 수 있으며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 메모리 셀 트랜지스터들(MCT)은 제 1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다.
나아가, 셀 스트링들(CSTR) 각각은 제 1 스트링 선택 트랜지스터(SST1)와 메모리 셀 트랜지스터(MCT) 사이에 연결된 더미 셀 트랜지스터(DMC)을 더 포함할 수 있다. 또한, 더미 셀 트랜지스터(DMC)은 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터(MCT) 사이에도 연결될 수 있다.
다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 스트링 선택 트랜지스터(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모오스 트랜지스터들로 구성될 수도 있다. 또한, 각각의 셀 스트링들(CSTR)에서 하나의 스트링 선택 트랜지스터를 포함할 수도 있다.
제 1 스트링 선택 트랜지스터(SST1)는 제 1 스트링 선택 라인(SSL1)에 의해 제어될 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 제 2 스트링 선택 라인(SSL2)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어 될 수 있으며, 더미 셀 트랜지스터들(DMC)은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인들(CSL)과 상기 비트 라인들(BL0-BL2) 사이에는 다층의 워드 라인들(WL0-WLn, DWL)이 배치될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 상기 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 상기 공통 소오스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 4a 및 도 4b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 각각 도 3의 I-I'선 및 II-II' 선을 따라 자른 단면들이다. 도 5는 도 4a의 A 부분을 확대한 도면이다. 도 6a 및 도 6b는 도 4a의 B 부분을 확대한 도면들이다.
도 3, 도 4a, 및 도 4b를 참조하면, 기판(10)은 셀 어레이 영역(CAR), 연결 영역(CNR), 및 주변 회로 영역(PCR)을 포함할 수 있다. 연결 영역(CNR)은 셀 어레이 영역(CAR)과 주변 회로 영역(PCR) 사이에 위치할 수 있다. 기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다.
주변 회로 영역(PCR)의 기판(10) 상에 주변 회로 구조체가 배치될 수 있으며, 주변 회로 구조체는 메모리 셀들에 데이터를 기입 및 판독하기 위한 주변 로직 회로들을 포함할 수 있다. 주변 로직 회로들은 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로들을 포함할 수 있다. 주변 로직 회로들은 예를 들어, 고전압 또는 저전압 트랜지스터, 저항(resistor), 및 캐패시터(capacitor)를 포함할 수 있다.
보다 상세하게, 주변 회로 구조체는 주변 회로 영역(PCR)의 기판(10) 상에서 서로 이격되어 배치되는 주변 게이트 스택들(PGS)을 포함할 수 있다. 주변 게이트 스택들(PGS)은 주변 회로 영역(PCR)의 기판(10)에 정의된 활성 영역(ACT)을 가로지를 수 있다. 여기서, 주변 게이트 스택들(PGS) 각각은 기판(10) 상에 차례로 적층된 주변 게이트 절연막(1), 불순물이 도핑된 폴리실리콘막(3), 게이트 금속막(5), 및 하드 마스크막(7)을 포함할 수 있다. 스페이서들이 주변 게이트 스택들(PGS)의 양측벽들을 덮을 수 있으며, 주변 게이트 스택들(PGS) 양측의 활성 영역(ACT) 내에 소오스 및 드레인 불순물 영역들(13)이 제공될 수 있다.
전극 구조체(ST)가 주변 회로 구조체와 이격되어 셀 어레이 영역(CAR)의 기판(10) 상에 배치될 수 있다. 전극 구조체(ST)는 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장될 수 있으며, 연결 영역(CNR)에서 계단식 구조를 가질 수 있다. 버퍼 절연막(11)이 전극 구조체(ST)와 기판(10) 사이에 개재될 수 있으며, 실리콘 산화막을 포함할 수 있다. 버퍼 절연막(11)은 주변 회로 영역(PCR)으로 연장되어 주변 게이트 스택들(PGS)을 컨포말하게 덮을 수 있다.
실시예들에 따르면, 전극 구조체(ST)는 하부 전극(ELa), 하부 전극(ELa) 상에 차례로 적층된 제 1 하부 절연막(25), 제 2 하부 절연막(27), 및 제 2 하부 절연막(27) 상에 수직적으로 번갈아 적층된 상부 전극들(ELb) 및 상부 절연막들(ILD)을 포함할 수 있다.
하부 전극(ELa) 및 상부 전극들(ELb)의 두께는 실질적으로 동일할 수 있다. 하부 전극(ELa) 및 상부 전극들(ELb)은 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
전극 구조체(ST)의 하부 전극(ELa)은 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 연장되는 라인 형태를 갖거나, 연결 영역(CNR)에서 오프닝을 가질 수도 있다. 하부 전극(ELa)의 높이는 주변 게이트 스택들(PGS)의 높이보다 작을 수 있다.
하부 전극(ELa)의 상면은 주변 게이트 스택들(PGS)의 상면들보다 아래에 위치할 수 있으며, 최하층 상부 전극(ELb)의 하면은 주변 게이트 스택들(PGS)의 상면들보다 위에 위치할 수 있다. 다시 말해, 주변 게이트 스택들(PGS)의 상면들은 하부 전극(ELa)과 최하층 상부 전극(ELb) 사이의 레벨에 위치할 수 있다.
실시예들에 따르면, 제 1 하부 절연막(25) 및 제 2 하부 절연막(27)은 하부 전극(ELa)과 최하층 상부 전극(ELb) 사이에서 주변 회로 영역(PCR)으로 연장될 수 있다. 하부 전극(ELa)과 최하층 상부 전극(ELb) 사이의 간격은 제 1 하부 절연막(25) 및 제 2 하부 절연막(27)의 두께에 따라 달라질 수 있다. 제 1 하부 절연막(25) 및 제 2 하부 절연막(27)의 두께는, 도 2를 참조하여 설명된 접지 선택 라인(도 2의 GSL 참조)과 이에 인접한 더미 워드 라인(도 2의 DWL 참조) 간의 간격에 따라 최적화될 수 있다. 이에 따라, 제 1 하부 절연막(25) 및 제 2 하부 절연막(27)이 주변 회로 영역(PCR)을 덮으면서, 셀 어레이의 특성을 확보할 수 있도록 두께가 조절될 수 있다.
제 1 하부 절연막(25)은 제 2 하부 절연막(27)보다 두꺼울 수 있으며, 제 2 하부 절연막(27)과 다른 절연 물질을 포함할 수 있다. 제 2 하부 절연막(27)은 주변 회로 영역(PCR)으로 연장되되, 셀 어레이 영역(CAR)과 주변 회로 영역(PCR)에서 두께가 다를 수 있다. 제 2 하부 절연막(27)은 상부 전극들(ELb) 아래에서 제 1 부분 및 주변 회로 영역(PCR)에서 제 2 부분을 포함할 수 있으며, 제 2 부분의 두께가 제 1 부분의 두께보다 작을 수 있다.
제 1 및 제 2 하부 절연막들은(25, 27) 및 상부 절연막들(ILD)은, 예를 들어, 고밀도플라즈마(HDP; High Density Plasma) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합에서 선택될 수 있다. 일 예로, 제 1 하부 절연막(25)은 HDP 산화막으로 이루어질 수 있으며, 제 2 하부 절연막(27)은 TEOS막으로 이루어질 수 있다. 상부 절연막들(ILD)은 제 2 하부 절연막(27)과 동일한 절연 물질로 이루어질 수 있다.
실시예들에 따르면, 전극 구조체(ST)의 상부 전극들(ELb)은 기판(10)으로부터 멀어질수록 제 1 방향(D1)으로의 길이가 감소할 수 있으며, 전극 구조체(ST)의 높이는 셀 어레이 영역(CAR)에서 멀어질수록 감소될 수 있다.
전극 구조체(ST)는 연결 영역(CNR)에서 다양한 형태의 계단 구조를 가질 수 있다. 일 예로, 전극 구조체(ST)는 연결 영역(CNR)에서 상부 전극들(ELb)의 단부들에 의해 제 1 방향(D1)을 따라 정의되는 제 1 계단 구조와, 상부 전극들(ELb)의 단부들에 의해 제 2 방향(D2)을 따라 배열된 정의되는 제 2 계단 구조를 가질 수 있다. 여기서, 제 1 방향(D1)을 따라 정의된 제 1 계단 구조의 경사도가 제 2 방향(D2)을 따라 정의된 제 2 계단 구조의 경사도보다 클 수 있다.
하부 및 상부 전극들(ELa, ELb) 각각은 연결 영역(CNR)에서 패드부를 가질 수 있으며, 하부 및 상부 전극들(ELa, ELb)의 패드부들은 수평적으로 및 수직적으로 서로 다른 위치에 위치할 수 있다. 일 예로, 홀수 번째 상부 전극들(ELb)의 패드부들은, 평면적 관점에서, 제 1 방향(D1)을 따라 배열될 수 있다. 마찬가지로, 짝수 번째 상부 전극들(ELb)의 패드부들도, 평면적 관점에서, 제 1 방향(D1)을 따라 배열될 수 있다. 그리고, 홀수 번째 상부 전극들(ELb)의 패드부들은 짝수 번째 상부 전극들(ELb)의 패드부들과 제 2 방향(D2)으로 인접할 수 있다. 서로 인접하는 2개의 상부 전극들(ELb)의 일측벽들은 수직적으로 정렬될 수 있다. 이에 더하여, 전극 구조체(ST)에서 최상층에 위치하는 2개의 상부 전극들(ELb)은 제 1 방향(D1)으로 연장되는 라인 형태를 가질 수 있으며, 최상층에 위치하는 상부 전극들(ELb)은 분리 절연 패턴(50)에 의해 서로 이격될 수 있다.
실시예들에 따르면, 더미 희생 패턴(DP)이 주변 회로 영역(PCR)에서 주변 게이트 스택들(PGS)을 컨포말하게 덮을 수 있다. 더미 희생 패턴(DP)은 제 1 하부 절연막(25) 및 제 2 하부 절연막(27)에 대해 식각 선택성을 갖는 절연 물질로 이루어질 수 있다. 일 예에서, 더미 희생 패턴(DP)은 실리콘 질화막으로 이루어질 수 있다.
더미 희생 패턴(DP)의 일부는 제 1 하부 절연막(25)과 기판(10) 사이에 배치될 수 있으며, 더미 희생 패턴(DP)의 다른 일부는 제 2 하부 절연막(27)과 주변 게이트 스택들(PGS) 사이에 배치될 수 있다. 더미 희생 패턴(DP)의 최상면은 제 2 하부 절연막(27)과 직접 접촉할 수 있다. 그리고, 제 1 하부 절연막(25)의 일 부분은 주변 게이트 스택들(PGS) 사이에서 더미 희생 패턴(DP) 상에 배치될 수 있다.
도 6a 및 도 6b를 참조하면, 주변 게이트 스택들(PGS) 사이에서 제 1 하부 절연막(25)은 에어 갭(25a, 25b)을 가질 수도 있다. 제 2 하부 절연막(27)은 제 1 하부 절연막(25)의 두께에 따라, 도 6a에 도시된 바와 같이, 에어 갭(25a)과 이격되거나, 도 6b에 도시된 바와 같이, 에어 갭(25b)의 상단을 정의할 수도 있다.
상부 평탄 절연막(45)이 기판(10) 전면에 배치되어 전극 구조체(ST) 및 주변 회로 영역(PCR)의 제 2 하부 절연막(27)을 덮을 수 있다. 상부 평탄 절연막(45)은 실질적으로 평탄한 상면을 가질 수 있으며, 주변 회로 영역(PCR)에서 최대 두께를 가질 수 있다. 상부 평탄 절연막(45)은, 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있으며, 예를 들어, 실리콘 산화막 및/또는 저유전막을 포함할 수 있다.
복수 개의 수직 구조체들(VS)이 셀 어레이 영역(CAR)에서 전극 구조체(ST)를 관통하여 기판(10)에 연결될 수 있다. 수직 구조체들(VS)은, 평면적 관점에서, 일 방향으로 배열되거나, 지그재그 형태로 배열될 수 있다. 나아가, 연결 영역(CNR)에서 수직 구조체들(VS)과 실질적으로 동일한 구조를 갖는 더미 수직 구조체들(DVS)이 형성될 수 있다. 더미 수직 구조체들(DVS)은 상부 전극들(ELb) 및 하부 전극(ELa)의 단부들을 관통할 수 있다.
수직 구조체들(VS) 및 더미 수직 구조체들(DVS)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또한, 수직 구조체들(VS)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 반도체 물질을 포함하는 수직 구조체들(VS)은 도 2를 참조하여 설명된 선택 트랜지스터들(SST, GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들로써 사용될 수 있다.
수직 구조체들(VS) 및 더미 수직 구조체들(DVS) 각각은 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)을 포함할 수 있다. 상세하게, 도 5를 참조하면, 하부 반도체 패턴(LSP)은, 수직 홀들에 노출된 기판(10)을 씨드층(seed layer)으로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정을 수행하여 형성된 에피택시얼층일 수 있다. 하부 반도체 패턴(LSP)은 수직 홀들의 하부 부분들을 채우는 필라(pillar) 형태를 가질 수 있다. 하부 반도체 패턴(LSP)의 상면은 하부 전극(ELa)의 상면보다 위에 위치할 수 있다. 일 예에서, 하부 반도체 패턴(LSP)의 상면은 하부 전극(ELa)의 상면과 최하층 상부 전극(ELb)의 상면 사이에 위치할 수 있다.
하부 반도체 패턴(LSP)은 단결정 또는 다결정 실리콘으로 형성될 수 있으나, 이에 한정되지 않는다. 예를 들면, 하부 반도체 패턴(LSP)은 탄소 나노 구조물들, 유기 반도체 물질들 및 화합물 반도체들로 형성될 수도 있다. 하부 반도체 패턴(LSP)은 기판(10)과 동일한 도전형을 가질 수 있다.
상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)과 접촉할 수 있다. 보다 상세하게, 도 5를 참조하면, 상부 반도체 패턴(USP)은 제 1 반도체 패턴(SP1) 및 제 2 반도체 패턴(SP2)을 포함할 수 있다. 제 1 반도체 패턴(SP1)은 하부 반도체 패턴(LSP)과 접속될 수 있으며, 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 이러한 형태의 제 1 반도체 패턴(SP1)의 내부는 매립 절연 패턴(VI)으로 채워질 수 있다. 또한, 제 1 반도체 패턴(SP1)은 제 2 반도체 패턴(SP2)의 내벽과 하부 반도체 패턴(LSP)의 상면과 접촉될 수 있다. 즉, 제 1 반도체 패턴(SP1)은 제 2 반도체 패턴(SP2)과 하부 반도체 패턴(LSP)을 전기적으로 연결할 수 있다. 제 2 반도체 패턴(SP2)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 그리고, 제 2 반도체 패턴(SP2)은 하부 반도체 패턴(LSP)과 접촉하지 않고 이격될 수 있다.
상부 반도체 패턴(USP)은 언도프트 상태이거나, 기판(10)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다. 상부 반도체 패턴(USP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있다. 또한, 상부 반도체 패턴(USP)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 나아가, 상부 반도체 패턴들(USP) 각각의 상단에 도전 패드(PAD)가 형성될 수 있다. 도전 패드(PAD)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
도 5를 참조하면, 수직 절연 패턴(VP)이 전극 구조체(ST)와 상부 반도체 패턴(USP) 사이에 배치될 수 있다. 수직 절연 패턴(VP)은 제 3 방향(D3)으로 연장되며 상부 반도체 패턴(USP)의 측벽을 둘러쌀 수 있다. 즉, 수직 절연 패턴(VP)은 상단 및 하단이 오픈된(opened) 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다.
수직 절연 패턴(VP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 수직 절연 패턴(VP)은 데이터 저장막(DS)의 일부일 수 있다. 예를 들어, 수직 절연 패턴(VP)은 NAND 플래시 메모리 장치의 데이터 저장막(DS)으로서, 터널 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다. 예를 들어, 전하 저장막은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 더 구체적으로, 전하 저장막은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막은 전하 저장막보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 블록킹 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막일 수 있다. 이와 달리, 수직 절연막은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막을 포함할 수도 있다.
수평 절연 패턴(HP)이 하부 및 상부 전극들(ELa, ELb)의 일측벽들과 수직 절연 패턴(VP) 사이에 제공될 수 있다. 수평 절연 패턴(HP)은 하부 및 상부 전극들(ELa, ELb)의 일측벽들 상에서 하부 및 상부 전극들(ELa, ELb)의 상면들 및 하면들로 연장될 수 있다. 수평 절연 패턴(HP)의 일부분은 하부 반도체 패턴(LSP) 일측의 게이트 절연막(15)과 하부 전극(ELa) 사이에서 하부 전극(ELa)의 상면 및 하면으로 연장될 수 있다. 수평 절연 패턴(HP)은 NAND 플래시 메모리 장치의 데이터 저장막(DS)의 일부로서 전하 저장막 및 블록킹 절연막을 포함할 수 있다. 이와 달리, 수평 절연 패턴(HP)은 블록킹 절연막을 포함할 수 있다.
다시, 도 3, 도 4a, 및 도 4b를 참조하면, 공통 소오스 영역들(CSR)이 전극 구조체들(ST)과 나란하게 제 1 방향(D1)으로 연장되며, 기판(10) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있다. 공통 소오스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
공통 소오스 플러그(CSP)가 전극 구조체들(ST) 사이에서 공통 소오스 영역(CSR)에 접속될 수 있다. 일 예로, 공통 소오스 플러그(CSP)는 실질적으로 균일한 상부 폭을 가지며, 제 1 방향(D1)으로 나란히 연장될 수 있다. 즉, 공통 소오스 플러그(CSP)와 전극 구조체들(ST)의 양측벽들 사이에 절연 스페이서(SP)가 개재될 수 있다. 이와 달리, 공통 소오스 플러그(CSP)가 절연 스페이서(SP)를 관통하여 공통 소오스 영역(CSR)과 국소적으로 접속될 수도 있다.
제 1 층간 절연막(51)이 상부 평탄 절연막(45) 상에 배치될 수 있으며, 수직 구조체들(VS)의 상면들을 덮을 수 있다. 제 2 층간 절연막(53)이 제 1 층간 절연막(51) 상에 배치될 수 있으며, 공통 소오스 플러그들(CSP)의 상면들을 덮을 수 있다.
셀 콘택 플러그들(CPLG)은 제 1 및 제 2 층간 절연막들(51, 53) 및 상부 평탄 절연막(45)을 관통하여 상부 전극들(ELb)의 패드부들에 각각 접속될 수 있다. 셀 콘택 플러그들(CPLG) 중 하나는 제 1 및 제 2 층간 절연막들(51, 53), 상부 평탄 절연막(45), 제 1 하부 절연막(25), 및 제 2 하부 절연막(27)을 관통하여, 하부 전극(ELa)의 단부에 접속될 수 있다. 셀 콘택 플러그들(CPLG)의 수직적 길이들은 셀 어레이 영역(CAR)에 인접할수록 감소될 수 있다. 그리고, 셀 콘택 플러그들(CPLG)의 상면들은 실질적으로 공면을 이룰 수 있다.
주변 콘택 플러그들(PPLG)이 제 1 및 제 2 층간 절연막들(51, 53), 상부 평탄 절연막(45), 제 1 하부 절연막(25), 제 2 하부 절연막(27), 및 더미 희생 패턴(DP)을 관통하여 주변 회로 구조체에 접속될 수 있다. 즉, 주변 콘택 플러그들(PPLG)은 소오스 및 드레인 불순물 영역들(13) 및 주변 게이트 스택들(PGS)에 접속될 수 있다.
서브 비트 라인들(SBL)이 셀 어레이 영역(CAR)의 제 2 층간 절연막(53) 상에 배치될 수 있으며, 콘택 플러그들(PLG)을 통해 인접하는 수직 구조체들(VS)에 전기적으로 연결될 수 있다. 연결 배선들(CL)이 연결 영역(CNR)의 제 2 층간 절연막(53) 상에 배치될 수 있으며, 셀 콘택 플러그들(CPLG)에 접속될 수 있다. 주변 회로 배선들(PCL)이 주변 회로 영역(PCR)의 제 2 층간 절연막(53) 상에 배치될 수 있으며, 주변 콘택 플러그들(PPLG)에 접속될 수 있다.
제 3 층간 절연막(60)이 제 2 층간 절연막(53) 상에 배치되며, 서브 비트 라인들(SBL), 연결 배선들(CL) 및 주변 회로 배선들(PCL)을 덮을 수 있다. 비트 라인들(BL)이 제 3 층간 절연막(60) 상에 배치될 수 있으며, 전극 구조체(ST)를 가로질러 제 2 방향(D2)으로 연장될 수 있다. 비트 라인들(BL)은 비트라인 콘택 플러그(BPLG)를 통해 서브 비트 라인들(SBL)에 접속될 수 있다.
도 7은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 3의 I-I'선 선을 따라 자른 단면이다. 도 8 및 도 9는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들이다. 설명의 간략함을 위해, 도 3, 4a, 및 도 4b를 참조하여 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 7을 참조하면, 하부 전극(ELa)과 최하층 상부 전극(ELb) 사이에 제 1 하부 절연막(25) 및 제 2 하부 절연막(27)이 배치될 수 있다. 여기서, 제 2 하부 절연막(27)은 제 1 하부 절연막(25)보다 얇을 수 있으며, 제 1 하부 절연막(25)과 다른 절연 물질로 이루어질 수 있다.
제 1 하부 절연막(25)은 주변 회로 영역(PCR)으로 연장되어 주변 회로 구조체를 덮을 수 있으며, 제 2 하부 절연막(27)은 주변 회로 영역(PCR)으로 연장되지 않고, 최하층 상부 전극(ELb)의 일측벽에 정렬된 측벽을 가질 수 있다. 이러한 경우, 상부 평탄 절연막(45)이 더미 희생 패턴(DP)의 일부분들과 직접 접촉할 수 있다.
도 8을 참조하면, 도 4a 및 도 4b에 도시된 수직 구조체들(VS)에서 하부 반도체 패턴(LSP)이 생략될 수 있으며, 상부 반도체 패턴(USP)이 기판(10)과 직접 접촉할 수 있다.
도 9를 참조하면, 채널 구조체들(CHS)이 셀 어레이 영역(CAR)에서 전극 구조체(ST)을 관통할 수 있다. 실시예들에서, 채널 구조체들(CHS) 각각은 전극 구조체(ST)을 관통하는 제 1 및 제 2 수직 채널들(VS1, VS2) 및 전극 구조체(ST) 아래에서 제 1 및 제 2 수직 채널들(VS1, VS2)을 연결하는 수평 채널(HS)을 포함할 수 있다. 제 1 및 제 2 수직 채널들(VS1, VS2)은 전극 구조체(ST)을 관통하는 수직 홀들 내에 제공될 수 있다. 수평 채널(HS)은 기판(10) 상부에 형성된 리세스부 내에 제공될 수 있다. 수평 채널(HS)은 기판(10)과 전극 구조체(ST) 사이에 제공되어 제 1 및 제 2 수직 채널들(VS1, VS2)을 연결할 수 있다.
일 예에서, 수평 채널(HS)은 제 1 및 제 2 수직 채널들(VS1, VS2)과 연속적으로 연결되는 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 즉, 제 1 및 제 2 수직 채널들(VS1, VS2)과 수평 채널(HS)은 일체형 파이프 형태를 가질 수 있다. 다시 말해, 제 1 및 제 2 수직 채널들(VS1, VS2)과 수평 채널(HS)은 경계면 없이 연속적으로 연장되는 하나의 반도체막으로 이루어질 수 있다. 여기서, 반도체막은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 갖는 반도체 물질로 이루어질 수 있다. 나아가, 앞에서 설명한 것처럼, 채널 구조체들(CHS)과 하부 및 상부 전극들(ELa, ELb) 사이에 데이터 저장막이 개재될 수 있다.
일 예에 따르면, 각 채널 구조체(CHS)의 제 1 수직 채널(VS1)은 비트 라인(BL)에 연결될 수 있으며, 제 2 수직 채널(VS2)은 공통 소오스 라인(CSL)에 연결될 수 있다. 그리고, 채널 구조체들(CHS)은 전기적으로 서로 분리될 수 있으며, 전극 구조체(ST)에 의해 반도체 물질을 포함하는 각 채널 구조체(CHS)의 전위를 제어될 수 있다. 이에 따라, 각 채널 구조체(CHS)를 통해 비트 라인(BL)과 공통 소오스 라인(CSL) 사이에 전류 경로가 형성될 수 있다.
도 10는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 순서도이다. 도 11a 내지 도 11j는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 I-I'선을 따라 자른 단면들이다.
도 3, 도 10, 및 도 11a를 참조하면, 주변 회로 영역(PCR)의 기판(10) 상에 주변 회로 구조체가 형성될 수 있다(S1).
상세하게, 주변 회로 영역(PCR)의 기판(10)에 활성 영역들(ACT)을 정의하는 소자 분리막(12)이 형성될 수 있다. 소자 분리막(12)은, 주변 회로 영역(PCR)의 기판(10)에 트렌치를 형성하고, 트렌치 내에 절연 물질을 매립하여 형성될 수 있다.
주변 게이트 스택들(PGS)이 활성 영역들(ACT)을 가로질러 주변 회로 영역(PCR)의 기판(10) 상에 형성될 수 있다. 주변 게이트 스택들(PGS) 각각은 기판(10) 상에 주변 게이트 절연막(1), 불순물이 도핑된 폴리실리콘막(3), 게이트 금속막(5), 및 하드 마스크막(7)을 차례로 적층한 후 패터닝하여 형성될 수 있다. 주변 게이트 스택들(PGS)의 양측벽들을 덮는 스페이서들이 형성될 수 있으며, 소오스 및 드레인 불순물 영역들(13)이 주변 게이트 스택들(PGS)의 양측의 활성 영역들(ACT)에 제 1 불순물들(예를 들어, 보론(B) 또는 인(P))을 도핑하여 형성될 수 있다.
도 3, 도 10, 및 도 11b를 참조하면, 기판(10) 전면에 하부 희생막을 증착한 후 패터닝히여 하부 희생 패턴(LP) 및 더미 희생 패턴(DP)이 형성될 수 있다(S2).
상세하게, 하부 희생 패턴(LP) 및 더미 희생 패턴(DP)을 형성하는 것은, 주변 회로 영역(PCR)에서 오프닝을 갖는 마스크 패턴(미도시)을 하부 희생막 상에 형성하는 것, 및 마스크 패턴을 식각 마스크로 이용하여 하부 희생막을 이방성 식각하는 것을 포함할 수 있다. 여기서, 마스크 패턴의 오프닝은 주변 게이트 스택들(PGS)과 이격되어 형성될 수 있다. 이에 더하여, 하부 희생막을 형성하기 전에, 주변 게이트 스택들(PGS)이 형성된 기판(10)의 전면을 컨포말하게 덮는 버퍼 절연막(11)이 형성될 수 있다. 버퍼 절연막(11)은 하부 희생막과 기판(10) 사이에서 하부 희생막과 주변 게이트 스택들(PGS) 사이로 연장될 수 있다. 버퍼 절연막(11)은 실리콘 산화막일 수 있으며, 열산화 공정 또는 증착 공정을 이용하여 형성될 수 있다.
하부 희생막은 기판(10)의 상면 및 주변 게이트 스택들(PGS)을 컨포말하게 덮을 수 있다. 일 예에서, 하부 희생막의 두께가 주변 게이트 스택들(PGS)의 수직적 두께보다 작을 수 있다. 주변 게이트 스택들(PGS)이 인접하게 배치되는 경우, 하부 희생막은 주변 회로 영역에서 주변 게이트 스택들(PGS) 사이를 채울 수도 있다. 하부 희생막은 버퍼 절연막(11)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 하부 희생막은 실리콘 질화막, 실리콘 산질화막, 실리콘 카바이드, 및 실리콘 저마늄 중의 적어도 하나일 수 있다.
실시예들에 따르면, 하부 희생 패턴(LP)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)의 기판(10) 전면을 덮는 플레이트 형태를 갖거나, 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 연장되는 라인 형태를 갖거나, 연결 영역(CNR)에서 오프닝을 가질 수도 있다.
더미 희생 패턴(DP)은 주변 회로 영역(PCR)의 기판(10) 상면 및 주변 게이트 스택들(PGS)을 덮을 수 있으며, 하부 희생 패턴(LP)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)의 기판(10) 상면을 덮을 수 있다.
도 3, 도 10, 및 도 11c를 참조하면, 기판(10) 전면을 덮는 하부 절연막(20)이 형성될 수 있다(S3).
하부 절연막(20)은 균일한 두께를 가지며, 하부 희생 패턴(LP) 및 더미 희생 패턴(DP) 상에 증착될 수 있다. 하부 절연막(20)은 실리콘 산화막일 수 있으며, 예를 들어, HDP(High Density Plasma) 산화막으로 형성될 수 있다.
셀 어레이 영역(CAR)에서 하부 절연막(20)의 상면은 주변 회로 영역(PCR)에서 더미 희생 패턴(DP)의 최상면보다 위에 위치할 수 있다. 이와 달리, 셀 어레이 영역(CAR)에서 하부 절연막(20)의 상면이 주변 회로 영역(PCR)에서 더미 희생 패턴(DP)의 최상면보다 아래에 위치할 수도 있다.
하부 절연막(20)은 주변 게이트 스택들(PGS)과 하부 희생 패턴(LP)의 두께 차이에 의해 단차를 가질 수 있다. 하부 절연막(20)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 실질적으로 평탄한 상면을 가질 수 있으며, 주변 회로 영역(PCR)에서 돌출 부분(20P)을 가질 수 있다. 이에 따라, 하부 절연막(20)의 상면은 셀 어레이 영역(CAR)에서보다 주변 회로 영역(PCR)에서 높을 수 있다.
이어서, 도 3, 도 10, 및 도 11c 내지 도 11e를 참조하면, 하부 절연막(20)에 대한 평탄화 공정(S4, S5, S6, S7)을 수행하여 제 1 하부 절연막(25)이 형성될 수 있다. 제 1 하부 절연막(25)은 APC(Advanced Process Control) 방법을 이용하여 형성될 수 있다. 상세하게, 반도체 제조 공정을 수행하는 장비(식각, 증착, 또는 연마 장비 등) 및 계측 장비가 APC(advanced process control) 시스템과 연결되어 반도체 제조 공정이 제어될 수 있다.
제 1 하부 절연막(25)의 두께는, 도 2를 참조하여 설명된 접지 선택 라인(도 2의 GSL 참조)과 이에 인접한 더미 워드 라인(도 2의 DWL 참조) 간의 간격에 따라 최적화될 수 있다. 다시 말해, 제 1 하부 절연막(25)의 두께에 따라 도 4a 및 도 4b를 참조하여 설명된 하부 전극(ELa)과 최하층 상부 전극(ELb)의 거리가 조절될 수 있다.
상세하게, 하부 절연막(20)을 형성한 후, 셀 어레이 영역(CAR) 및 연결 영역(CNR)의 하부 절연막(20)을 덮고, 주변 회로 영역(PCR)의 하부 절연막(20)을 노출시키는 식각 정지 패턴(30)이 형성될 수 있다. 식각 정지 패턴(30)은 하부 절연막(20)의 전면에 균일한 두께로 식각 정지막을 증착하고, 주변 회로 영역(PCR)의 하부 절연막(20)이 노출되도록 식각 정지막을 패터닝하여 형성될 수 있다. 이에 따라, 식각 정지 패턴(30)은 주변 회로 영역(PCR)에서 하부 절연막(20)의 돌출 부분(20P)을 노출시킬 수 있다. 식각 정지 패턴(30)은 하부 절연막(20)에 대해 식각 선택성을 갖는 물질로 형성될 수 있으며, 예를 들어, 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수 있다.
식각 정지 패턴(30)을 형성한 후, 하부 절연막(20)에 대한 연마 공정을 수행하여 하부 절연막(20)의 돌출 부분(20P)을 제거할 수 있다. 이에 따라, 하부 절연막(20)에서 셀 어레이 영역(CAR)과 주변 회로 영역(PCR) 간의 단차가 감소될 수 있다. 연마 공정으로는 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정이 이용될 수 있다. 하부 절연막(20)에 대한 CMP 공정시 식각 정지 패턴(30)에 대해 식각 선택성을 갖는 슬러리(예를 들어, 실리카 계열 및/또는 세리아 계열 슬러리)가 공급될 수 있다.
CMP 공정 동안 식각 정지 패턴(30)이 연마 종료점(또는 식각 정지막)으로 이용될 수 있다. 이에 따라, CMP 공정 동안, 셀 어레이 영역(CAR) 및 연결 영역(CNR)의 하부 절연막(20)을 노출시키지 않으면서 하부 절연막(20)을 연마할 수 있다. 그러므로, 하부 절연막(20)에 대한 평탄화 공정에서, 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 하부 절연막(20)의 두께가 달라지는 것을 방지할 수 있다.
CMP 공정을 수행한 후, 하부 절연막(20)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 식각 정지 패턴(30)이 제거될 수 있다. 이에 따라, 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 실질적으로 균일한 두께를 갖는 하부 절연막(20)이 노출될 수 있다.
계속해서, 도 10 및 도 11d를 참조하면, 셀 어레이 영역(CAR)에서 하부 절연막(20)의 제 1 두께(T1)를 측정하는 1차 측정 공정이 수행될 수 있다(S4). 1차 측정 공정은 계측 장비를 통해 수행될 수 있으며, 계측 장비를 통해 측정된 제 1 두께(T1)에 대한 정보가 APC 시스템으로 전송될 수 있다.
한편, 다른 예에 따르면, 하부 절연막(20)의 제 1 두께(T1)를 측정하는 1차 측정 공정은 하부 절연막(20)을 증착한 직후에 수행될 수도 있다. 다시 말해, 도 11c를 참조하여 설명된 식각 정지 패턴(30)을 형성하기 전에 하부 절연막(20)의 두께를 1차 측정할 수 있다.
APC 시스템에서는 하부 절연막(20)이 셀 어레이 영역(CAR)에서 원하는 소정의 두께(즉, 목표 두께)를 가질 수 있도록, 측정된 제 1 두께에 대한 정보를 토대로 하부 절연막(20)을 식각하기 위한 식각 공정 파라미터들(parameters)이 설정될 수 있다(S5). 식각 공정 파라미터들은, 예를 들어, 식각 시간, 에천트들의 양, 또는 에천트들의 비율 등일 수 있다.
이어서, 도 10 및 도 11e를 참조하면, APC 시스템에서 설정된 식각 공정 파라미터들을 이용하여 하부 절연막(20)에 대한 식각 공정이 수행될 수 있다(S6). 일 예로, 하부 절연막(20)을 식각하는 것은 하부 절연막(20) 전면에 대한 등방성 식각(예를 들어, 습식 식각) 공정을 수행하는 것일 수 있다. 이에 따라, 기판(10) 전면에서 하부 절연막(20)의 두께가 감소할 수 있으며, 주변 회로 영역(PCR)에서 더미 희생 패턴(DP)의 최상면을 노출시키는 제 1 하부 절연막(25)이 형성될 수 있다. 즉, 제 1 하부 절연막(25)의 상면은 더미 희생 패턴(DP)의 최상면과 실질적으로 동일한 레벨에 위치하거나, 아래에 위치할 수 있다.
식각 공정을 수행한 후 식각량 확인을 위해 셀 어레이 영역(CAR)에서 하부 절연막(20)의 제 2 두께(T2)를 측정하는 2차 측정 공정이 수행될 수 있다(S7).
2차 측정 공정 후, APC 시스템에서는 측정된 제 2 두께(T2)와 목표 두께를 비교하여 하부 절연막(20)에 대한 식각 공정을 제어할 수 있다. 측정된 제 2 두께가 목표 두께와 다른 경우, 제 2 두께(T2)를 이용하여 식각 공정 파라미터를 재설정하고, 하부 절연막(20)에 대한 식각 공정이 다시 수행될 수 있다. 2차 측정 공정에서 측정된 제 2 두께(T2)가 목표 두께에 도달한 경우, 제 1 하부 절연막(25) 상에 제 2 하부 절연막(27)이 증착될 수 있다(S8).
도 3, 도 10, 및 도 11f를 참조하면, 제 2 하부 절연막(27)이 기판(10) 전면에 실질적으로 균일한 두께로 증착될 수 있다. 제 2 하부 절연막(27)은 더미 희생 패턴(DP)의 상면을 덮을 수 있다. 제 2 하부 절연막(27)은 제 1 하부 절연막(25)과 다른 절연막일 수 있으며, 예를 들어, TEOS막으로 형성될 수 있다.
실시예들에 따르면, 제 1 하부 절연막(25)을 형성한 후, 또는 제 2 하부 절연막(27)을 형성한 후, 셀 어레이 영역(CAR)과 주변 회로 영역(PCR)에서 구조물들의 높이가 실질적으로 균일할 수 있다. 다시 말해, 제 2 하부 절연막(27)은 실질적으로 평탄한 상면을 가질 수 있다.
도 3, 도 10, 및 도 11g를 참조하면, 제 2 하부 절연막(27) 상에 상부 희생막들(SL) 및 상부 절연막들(ILD)이 수직적으로 번갈아 적층된 몰드 구조체(110)가 형성될 수 있다(S9).
몰드 구조체(110)를 형성하는 것은, 제 2 하부 절연막(27) 전면에 상부 희생막들(SL) 및 상부 절연막들(ILD)이 수직적으로 번갈아 적층된 박막 구조체(미도시)를 형성하는 것, 및 박막 구조체에 대한 트리밍(trimming) 공정을 수행하는 것을 포함할 수 있다. 여기서, 트리밍 공정은 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 박막 구조체를 덮는 마스크 패턴(미도시)을 형성하는 공정, 박막 구조체의 일 부분을 식각하는 공정, 마스크 패턴의 수평적 면적을 축소시키는 공정, 및 박막 구조체의 일 부분을 식각하는 공정과 마스크 패턴의 수평적 면적을 축소시키는 공정을 번갈아 반복하는 것을 포함할 수 있다. 트리밍 공정에 의해 몰드 구조체(110)는 연결 영역(CNR)에서 주변 회로 영역(PCR)을 향해 내려가는 형태의 계단식 구조를 가질 수 있다.
몰드 구조체(110)에서, 상부 희생막들(SL)은 상부 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 일 예로, 상부 희생막들(SL) 및 상부 절연막들(ILD)은 절연 물질로 형성되되, 서로 식각 선택성을 가질 수 있다. 즉, 상부 희생막들(SL)은 상부 절연막들(ILD)과 다른 절연 물질로 이루어질 수 있다. 나아가, 상부 희생막들(SL)은 하부 희생 패턴(LP)과 동일한 물질로 형성될 수 있으며, 상부 절연막들(ILD)은 제 2 하부 절연막(27)과 동일한 물질로 형성될 수 있다. 예를 들어, 상부 희생막들(SL)은 실리콘 질화막으로 형성될 수 있으며, 상부 절연막들(ILD)은 TEOS막으로 형성될 수 있다.
일 예에 따르면, 최하층의 상부 희생막(SL)은 제 2 하부 절연막(27)과 접촉하도록 몰드 구조체(110)가 형성될 수 있다. 나아가, 몰드 구조체(110)를 형성하는 트리밍 공정에서, 최하층 상부 희생막(SL)에 의해 노출된 제 2 하부 절연막(27)의 일부분이 리세스될 수 있다. 이에 따라, 주변 회로 영역(PCR)에서 제 2 하부 절연막(27)의 두께가 감소될 수 있다. 다른 예로, 몰드 구조체(110)를 형성하는 트리밍 공정 동안 최하층 상부 희생막(SL)에 의해 노출된 제 2 하부 절연막(27)의 일부분이 식각되어, 도 7을 참조하여 설명한 것처럼, 주변 회로 영역(PCR)의 제 1 하부 절연막(25) 일부가 노출될 수도 있다. 또 다른 예로, 제 2 하부 절연막(27)이 생략된 경우, 최하층의 상부 희생막(SL)은 기판(10) 전면에서 제 1 하부 절연막(25)과 접촉할 수 있다.
도 3, 도 10, 및 도 11h를 참조하면, 기판(10) 전면에 상부 평탄 절연막(45)이 형성될 수 있다. 상부 평탄 절연막(45)은 실질적으로 평탄한 상면을 가질 수 있다. 상부 평탄 절연막(45)은 기판(10) 전면에 몰드 구조체(110)보다 두꺼운 매립 절연막을 형성한 후, 평탄화 공정을 수행하여 형성될 수 있다.
상부 평탄 절연막(45)을 형성한 후, 셀 어레이 영역(CAR)에서 몰드 구조체(110), 제 2 하부 절연막(27), 제 1 하부 절연막(25), 하부 희생 패턴(LP), 및 버퍼 절연막(11)을 관통하는 수직 구조체들(VS)이 형성될 수 있다. (S10)
수직 구조체들(VS)을 형성하는 것은, 몰드 구조체(110), 제 2 하부 절연막(27), 하부 절연막(20), 하부 희생 패턴(LP), 및 버퍼 절연막(11)을 관통하여 기판(10)을 노출시키는 수직 홀들을 형성하는 것, 및 각각의 수직 홀들 내에 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)을 형성하는 것을 포함할 수 있다.
하부 반도체 패턴(LSP)은, 수직 홀들에 노출된 기판(10)을 씨드층(seed layer)으로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정을 수행하여 형성될 수 있다. 하부 반도체 패턴(LSP)의 상면은 하부 희생 패턴(LP)의 상면보다 위에 위치할 수 있다. 일 예에서, 하부 반도체 패턴(LSP)의 상면은 하부 희생 패턴(LP)의 상면과 제 1 하부 절연막(25)의 상면 사이에 위치할 수 있다.
하부 반도체 패턴(LSP)은 단결정 또는 다결정 실리콘으로 형성될 수 있으나, 이에 한정되지 않는다. 예를 들면, 하부 반도체 패턴(LSP)은 탄소 나노 구조물들, 유기 반도체 물질들 및 화합물 반도체들로 형성될 수도 있다. 하부 반도체 패턴(LSP)은 기판(10)과 동일한 도전형을 가질 수 있다. 하부 반도체 패턴(LSP)에 선택적 에피택시얼 성장 공정 시에 인시츄(in-situ)로 불순물이 도핑될 수 있다. 이와 달리, 하부 반도체 패턴(LSP)을 형성한 후에, 하부 반도체 패턴(LSP)에 불순물이 이온 주입될 수도 있다.
상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)이 형성된 수직 홀들 내에 형성될 수 있다. 상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)과 접촉할 수 있다. 상부 반도체 패턴(USP)은 수직 홀들 내에 반도체층을 균일한 두께로 증착하여 형성될 수 있다. 여기서, 반도체층은 수직 홀들을 완전히 매립하지 않는 두께를 가지고 컨포말하게 형성될 수 있다. 이에 따라, 상부 반도체 패턴들(USP)은 수직 홀들 내에 빈 공간(또는 갭 영역)을 정의할 수 있으며, 빈 공간은 매립 절연막(또는 에어(air))으로 채워질 수 있다. 나아가, 상부 반도체 패턴들(USP) 각각의 상단에 도전 패드가 형성될 수 있다. 도전 패드)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
실시예들에 따르면, 상부 반도체 패턴(USP)을 형성하기 전에, 수직 홀들 내에 도 5를 참조하여 설명한 바와 같이, 수직 절연 패턴(VP)이 형성될 수 있다. 수직 절연 패턴(VP)을 형성하는 것은, 하부 반도체 패턴(LSP)이 형성된 수직 홀들의 내벽들 상에 수직 절연막 및 제 1 반도체층을 균일한 두께로 증착하는 것, 및 하부 반도체 패턴들(LSP)의 일부가 노출되도록 수직 절연층 및 제 1 반도체층에 대한 전면 이방성 식각 공정을 수행하는 것을 포함할 수 있다.
도 3, 도 10, 및 도 11i를 참조하면, 수직 구조체들(VS)의 상면들을 덮는 제 1 층간 절연막(51)이 상부 평탄 절연막(45) 상에 형성될 수 있다. 제 1 층간 절연막(51)을 형성한 후, 하부 희생 패턴(LP) 및 상부 희생막들(SL)을 전극들로 대체(replacement)하는 공정들을 수행함으로써 전극 구조체(ST)가 형성될 수 있다. (S11)
보다 상세하게, 제 1 층간 절연막(51)을 형성한 후, 제 1 층간 절연막(51), 상부 평탄 절연막(45), 몰드 구조체(110), 제 1 하부 절연막(25) 및 하부 희생 패턴(LP)을 패터닝하여 라인 형태의 트렌치들이 형성될 수 있다. 트렌치들은 제 1 방향(D1)으로 연장되며, 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 서로 이격될 수 있다. 일 예에서, 트렌치들은 서로 다른 길이를 가질 수 있으며, 이와 같이 트렌치들을 형성함에 따라, 몰드 구조체(110)는 평면적 관점에서 H 형태를 가질 수 있다. 트렌치들은 수직 구조체들(VS)과 이격되며, 상부 희생막들(SL) 및 하부 희생 패턴(LP)의 측벽들을 노출시킬 수 있다.
계속해서, 도 11i에 도시된 바와 같이, 트렌치들에 노출된 상부 희생막들(SL)을 제거하여 상부 게이트 영역들(GRb)을 형성하고, 하부 희생 패턴(LP)을 제거하여 하부 게이트 영역(GRa)을 형성할 수 있다. 하부 및 상부 게이트 영역들(GRa, GRb)은 버퍼 절연막(11), 제 1 하부 절연막(25), 상부 절연막들(ILD), 수직 구조체들(VS), 및 기판(10)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상부 희생막들(SL) 및 하부 희생 패턴(LP)을 등방적으로 식각하여 형성될 수 있다. 여기서, 상부 희생막들(SL) 및 하부 희생 패턴(LP)은 등방성 식각 공정에 의해 완전히 제거될 수 있다. 예를 들어, 상부 희생막들(SL) 및 하부 희생 패턴(LP)이 실리콘 질화막이고, 버퍼 절연막(11), 제 1 하부 절연막(25), 상부 절연막들(ILD)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 등방성 식각 공정이 수행될 수 있다.
상부 게이트 영역들(GRb)은 트렌치로부터 상부 절연막들(ILD) 사이로 수평적으로 연장될 수 있으며, 수직 구조체(VS)의 측벽 일부분들을 노출시킬 수 있다. 즉, 상부 게이트 영역들(GRb)은 수직적으로 인접한 상부 절연막들(ILD)과 수직 절연 패턴(VP)의 일측벽에 의해 정의될 수 있다. 하부 게이트 영역(GRa)은, 트렌치로부터 버퍼 절연막(11)과 제 1 하부 절연막(25) 사이로 연장되어 하부 반도체 패턴(LSP)의 측벽 일부를 노출시킬 수 있다.
도 11j를 참조하면, 하부 게이트 영역(GRa) 내의 하부 전극(ELa) 및 상부 게이트 영역들(GRb) 내에 상부 전극들(ELb)이 형성될 수 있다. 하부 및 상부 전극들(ELa, ELb)은 하부 및 상부 게이트 영역들(GRa, GRb)을 부분적으로 채우거나, 하부 및 상부 게이트 영역들(GRa, GRb) 완전히 채울 수 있다. 하부 및 상부 전극들(ELa, ELb) 각각은 차례로 증착된 배리어 금속막 및 금속막을 포함할 수 있다. 배리어 금속막은 예를 들어, TiN, TaN 또는 WN와 같은 금속 질화막으로 이루어질 수 있다. 그리고, 금속막은 예를 들어, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질들로 이루어질 수 있다.
하부 전극(ELa) 및 상부 전극들(ELb)을 형성하기 전에, 도 5에 도시된 바와 같이, 하부 및 상부 게이트 영역들(GRa, GRb)의 내벽들을 컨포말하게 덮는 수평 절연 패턴(HP)이 형성될 수 있다. 수평 절연 패턴(HP)은 NAND 플래시 메모리 트랜지스터의 데이터 저장막의 일부일 수 있다. 이에 더하여, 수평 절연 패턴(HP)을 형성하기 전에, 하부 게이트 영역(GRa)에 노출된 하부 반도체 패턴(LSP)의 측벽을 열 산화시켜 게이트 절연막(15)이 형성될 수 있다. 이와 같이, 하부 및 상부 전극들(ELa, ELb)을 형성함에 따라, 셀 어레이 영역(CAR)의 기판(10) 상에 전극 구조체(ST)가 형성될 수 있으며, 전극 구조체(ST)는 연결 영역(CNR)에서 계단식 구조를 가질 수 있다.
이에 더하여, 트렌치들에 노출된 기판(10) 내에 공통 소오스 영역들(CSR)이 형성될 수 있다. 공통 소오스 영역들(CSR)은 제 1 방향(D1)으로 나란히 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 공통 소오스 영역들(CSR)은 기판(10)과 다른 타입의 불순물을 기판(10) 내에 도핑하여 형성될 수 있다. 공통 소오스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
전극 구조체(ST)를 형성한 후, 도 4b에 도시된 바와 같이, 공통 소오스 영역들(CSR)에 접속되는 공통 소오스 플러그들(CSP)이 형성될 수 있다. 또한, 공통 소오스 플러그들(CSP)과 전극 구조체(ST) 사이(즉, 트렌치들의 측벽들)에 절연 스페이서(SP)가 형성될 수 있다.
제 1 층간 절연막(51) 상에 공통 소오스 플러그(CSP)의 상부면을 덮는 제 2 층간 절연막(53)이 형성될 수 있다. 이어서, 도 4a 및 도 4b를 참조하여 설명한 것처럼, 셀 어레이 영역(CAR)의 콘택 플러그들(PLG), 연결 영역(CNR)의 셀 콘택 플러그들(CPLG), 및 주변 회로 영역(PCR)의 주변 콘택 플러그들(PPLG)이 형성될 수 있다.
셀 어레이 영역(CAR)의 서브 비트 라인들(SBL), 연결 영역(CNR)의 연결 배선들(CL), 주변 회로 영역(PCR)의 주변 회로 배선들(PCL)이 형성될 수 있다. 제 3 층간 절연막(60)이 제 2 층간 절연막(53) 상에 형성될 수 있으며, 비트 라인들(BL) 제 3 층간 절연막(60) 상에 형성될 수 있다.
도 12a 내지 도 12d는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 I-I'선을 따라 자른 단면들이다. 설명의 간략함을 위해 도 11a 내지 도 11j를 참조하여 앞서 설명된 3차원 반도체 메모리 장치의 제조 방법과 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 12a를 참조하면, 도 10e를 참조하여 설명한 것처럼, 하부 절연막(20)을 평탄화하여 제 1 하부 절연막(25)을 형성한 후에, 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 하부 절연막(20)의 두께를 조절하기 위해 식각 공정이 추가적으로 더 수행될 수 있다.
상세하게, 제 1 하부 절연막(25)을 형성한 후에, 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 노출시키는 마스크 패턴(MP)이 하부 절연막(20) 상에 형성될 수 있다. 이어서, 마스크 패턴(MP)을 식각 마스크로 이용하여 하부 절연막(20)을 이방성 식각함으로써, 제 1 하부 절연막(25)이 형성될 수 있다. 이에 따라, 제 1 하부 절연막(25)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 두께가 주변 회로 영역(PCR)에서보다 작을 수 있다. 즉, 제 1 하부 절연막(25)은 셀 어레이 영역(CAR)에서 주변 회로 영역(PCR)으로 연장되되, 셀 어레이 영역(CAR)에서 제 1 하부 절연막(25)의 상면이 주변 회로 영역(PCR)에서 제 1 하부 절연막(25)의 상면보다 낮을 수 있다.
계속해서, 도 12b를 참조하면, 제 1 하부 절연막(25) 상에 균일한 두께의 제 2 하부 절연막(27)이 형성될 수 있다. 제 2 하부 절연막(27)은 더미 희생 패턴(DP) 최상면을 덮을 수 있다.
도 12c를 참조하면, 셀 어레이 영역(CAR) 및 연결 영역(CNR)의 제 2 하부 절연막(27) 상에, 앞서 도 11g를 참조하여 설명한 것처럼, 몰드 구조체(110)가 형성될 수 있다. 이후, 하부 희생 패턴(LP) 및 상부 절연막들(SL)을 전극들로 대체함으로써 도 12d에 도시된 바와 같이, 전극 구조체(ST)가 형성될 수 있다.
도 12d를 참조하면, 하부 전극(ELa)과 최하층 상부 전극(ELb) 사이에 제 1 하부 절연막(25) 및 제 2 하부 절연막(27)이 배치될 수 있으며, 제 1 하부 절연막(25)은 주변 회로 영역(PCR)에서보다 셀 어레이 영역(CAR)에서 얇을 수 있다. 즉, 셀 어레이 영역(CAR)에서 하부 절연막(20)의 상면은 주변 회로 영역(PCR)에서 하부 절연막(20)의 상면보다 아래에 위치할 수 있다. 그리고, 더미 희생 패턴(DP)의 최상면이 최하층 상부 전극(ELb)의 바닥면보다 위에 위치할 수도 있다. 제 2 하부 절연막(27)은 제 1 하부 절연막(25)과 최상층 상부 전극(ELb) 사이에서 더미 희생 패턴(DP)의 일부분과 상부 평탄 절연막(45) 사이로 연장될 수 있다.
도 13a 내지 도 13c는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 I-I'선을 따라 자른 단면들이다.
도 13a를 참조하면, 도 10c를 참조하여 설명한 것처럼, 하부 절연막(20)의 돌출부들을 제거하는 연마 공정 후에, 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 노출시키는 마스크 패턴(MP)이 하부 절연막(20) 상에 형성될 수도 있다. 즉, 하부 절연막(20)이 더미 희생 패턴(DP) 상에 잔류할 수 있으며, 주변 회로 영역(PCR)에 잔류하는 하부 절연막(20) 상에 마스크 패턴(MP)이 형성될 수 있다. 이어서, 마스크 패턴(MP)을 식각 마스크로 이용하여 하부 절연막(20)을 이방성 식각함으로써, 제 1 하부 절연막(25)이 형성될 수 있다.
도 13b를 참조하면, 마스크 패턴(MP)을 제거한 후, 제 1 하부 절연막(25) 전면에 대한 식각 공정이 수행될 수 있다. 여기서 제 1 하부 절연막(25)의 두께를 최적화하기 위해 앞서 설명한 것처럼, APC(Advanced Process Control) 방법이 이용될 수 있다.
도 13c를 참조하면, 제 1 하부 절연막(25) 상에 제 2 하부 절연막(27)이 형성될 수 있다. 일 예에서, 제 1 하부 절연막(25)은 제 2 하부 절연막(27)과 하부 희생 패턴(LP) 사이에서 제 2 하부 절연막(27)과 더미 희생 패턴(DP) 사이로 연장될 수 있다. 이어서, 앞서 설명한 것처럼, 몰드 구조체 및 전극 구조체를 형성하는 공정들이 수행될 수 있다.
도 14a 내지 도 14g는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 I-I'선을 따라 자른 단면들이다.
도 14a 를 참조하면, 셀 어레이 영역(CAR) 및 연결 영역(CNR)의 기판(10) 상에 주변 회로 영역(PCR)을 노출시키는 마스크 패턴(MP)이 형성될 수 있다. 마스크 패턴(MP)을 식각 마스크로 이용하여 기판(10)을 식각함으로써, 주변 회로 영역(PCR)의 기판(10) 상면을 리세스시킬 수 있다.
도 14b를 참조하면, 기판(10)의 리세스된 상면에 도 11a를 참조하여 설명한 것처럼, 주변 회로 구조체가 형성될 수 있다. 즉, 주변 게이트 스택들(PGS)이 기판(10)의 리세스된 상면 상에 형성될 수 있다. 여기서, 주변 게이트 스택들(PGS)의 상면들은 셀 어레이 영역(CAR)에서 기판(10)의 상면보다 위에 위치할 수 있다. 게이트 스택들(PGS)의 상면들의 레벨은 주변 회로 영역(PCR)에서 기판(10)의 리세스 깊이에 따라 달라질 수 있다.
도 14c를 참조하면, 도 11b를 참조하여 설명한 것처럼, 기판(10) 전면에 하부 희생막을 증착한 후 패터닝히여 하부 희생 패턴(LP) 및 더미 희생 패턴(DP)이 형성될 수 있다.
도 14d를 참조하면, 기판(10) 전면을 덮는 하부 절연막(20)이 형성될 수 있다. 하부 절연막(20)은 균일한 두께를 가지며, 하부 희생 패턴(LP) 및 더미 희생 패턴(DP) 상에 증착될 수 있다.
도 14e를 참조하면, 도 11c 내지 도 11e를 참조하여 설명한 것처럼, 하부 절연막(20)에 대한 평탄화 공정을 수행함으로써, 제 1 하부 절연막(25)이 형성될 수 있다. 이후, 제 1 하부 절연막(25) 상에 실질적으로 균일한 두께의 제 2 하부 절연막(27)이 형성될 수 있다.
이어서, 도 14f 및 도 14g를 참조하면, 앞서 설명한 것처럼, 몰드 구조체 및 전극 구조체를 형성하는 공정들이 수행될 수 있다. 주변 회로 영역(PCR)에서 기판(10) 상면이 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 기판(10) 상면보다 아래에 위치할 수 있다. 이에 따라, 주변 게이트 스택들(PGS)의 바닥면들이 하부 전극(ELa)의 바닥면보다 아래에 위치할 수 있다. 또한, 주변 게이트 스택들(PGS)의 상면들은 하부 전극(ELa)의 상면과 최하층 상부 전극(ELb) 사이에 위치할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 주변 회로 영역 및 셀 어레이 영역을 포함하는 기판;
상기 주변 회로 영역의 상기 기판 상에 배치된 주변 게이트 스택들; 및
상기 셀 어레이 영역의 상기 기판 상에 배치된 전극 구조체로서, 상기 전극 구조체는 하부 전극, 상기 하부 전극 상의 하부 절연막, 및 상기 하부 절연막 상에 수직적으로 번갈아 적층된 상부 전극들 및 상부 절연막들을 포함하되,
상기 하부 절연막은 상기 셀 어레이 영역에서 상기 주변 회로 영역으로 연장되어 상기 주변 게이트 스택들을 덮으며,
상기 하부 절연막은 차례로 적층된 제 1 하부 절연막 및 상기 제 1 하부 절연막과 다른 절연 물질을 포함하는 제 2 하부 절연막을 포함하되, 상기 제 2 하부 절연막은 상기 제 1 하부 절연막과 다른 절연 물질을 포함하고,
상기 제2 하부 절연막은 상기 셀 어레이 영역 및 상기 주변 회로 영역에서 서로 다른 두께를 갖는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 2 하부 절연막의 두께는 상기 제 1 하부 절연막의 두께보다 작은 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 2 하부 절연막은 상기 셀 어레이 영역 상의 제 1 부분 및 상기 주변 회로 영역 상의 제 2 부분을 포함하되, 상기 2 부분은 상기 제 1 부분보다 얇은 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 2 하부 절연막의 측벽은 상기 상부 전극들 중 최하층 상부 전극의 일 측벽에 정렬된 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 2 하부 절연막은 상기 상부 절연막들과 동일한 절연 물질을 포함하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 하부 절연막은 상기 셀 어레이 영역에서의 두께가 상기 상기 주변 회로 영역에서의 두께보다 작은 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 주변 게이트 스택들의 바닥면들은 상기 하부 전극의 바닥면보다 아래에 위치하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 주변 게이트 스택들의 상면들은 상기 하부 전극의 상면과 상기 상부 전극들 중 최하층 상부 전극의 하면 사이에 위치하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 하부 절연막은 상기 주변 회로 영역에서 서로 인접하는 상기 주변 게이트 스택들 사이에 배치되는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 하부 절연막은 상기 주변 게이트 스택들 사이에 제공된 에어 갭을 포함하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 셀 어레이 영역에서 상기 전극 구조체를 관통하여 상기 기판과 연결되는 복수 개의 수직 구조체들을 더 포함하는 3차원 반도체 메모리 장치. - 주변 회로 영역 및 셀 어레이 영역을 포함하는 기판;
상기 주변 회로 영역의 상기 기판 상에 배치된 주변 게이트 스택들; 및
상기 셀 어레이 영역의 상기 기판 상에 전극 구조체로서, 상기 전극 구조체는 하부 전극, 상기 하부 전극 상의 제 1 하부 절연막, 및 상기 제 1 하부 절연막 상에 수직적으로 번갈아 적층된 상부 전극들 및 상부 절연막들을 포함하되,
상기 상부 전극들 각각의 두께는 상기 하부 전극의 두께와 동일하고,
상기 제 1 하부 절연막은 상기 셀 어레이 영역 및 상기 주변 회로 영역 상에 배치되고, 단일 절연막으로 이루어지며,
상기 제 1 하부 절연막의 상면은 상기 주변 회로 영역에서보다 상기 셀 어레이 영역에서 아래에 위치하는 3차원 반도체 메모리 장치. - 제 12 항에 있어서,
상기 제 1 하부 절연막과 상기 상부 전극들 중 최하층 전극 사이의 제 2 하부 절연막을 더 포함하되,
상기 제 2 하부 절연막은 상기 제 1 하부 절연막과 다른 절연 물질을 포함하는 3차원 반도체 메모리 장치. - 제 13 항에 있어서,
상기 셀 어레이 영역에서 상기 제 1 하부 절연막의 두께는 상기 주변 회로 영역에서 상기 제 1 하부 절연막의 두께보다 작은 3차원 반도체 메모리 장치. - 제 13 항에 있어서,
상기 제 2 하부 절연막은 상기 상부 절연막들과 동일한 절연 물질을 포함하는 3차원 반도체 메모리 장치. - 제 13 항에 있어서,
상기 주변 회로 영역에서 상기 주변 게이트 스택들을 컨포말하게 덮는 더미 희생 패턴을 더 포함하되,
상기 더미 희생 패턴은 상기 하부 절연막과 다른 절연 물질을 포함하는 3차원 반도체 메모리 장치. - 제 16 항에 있어서,
상기 제 1 하부 절연막은 상기 주변 게이트 스택들 사이에서 상기 더미 희생 패턴 상에 배치되고,
상기 제 2 하부 절연막은 상기 제 1 하부 절연막의 상면에서 상기 더미 희생 패턴 일부분의 상면으로 연장되는 3차원 반도체 메모리 장치. - 제 12 항에 있어서,
상기 제 1 하부 절연막과 상기 상부 전극들 중 최하층 전극 사이의 제 2 하부 절연막을 더 포함하되,
상기 제 2 하부 절연막의 상면은 상기 주변 회로 영역에서 보다 상기 셀 어레이 영역에서 낮은 3차원 반도체 메모리 장치. - 주변 회로 영역 및 셀 어레이 영역을 포함하는 기판;
상기 주변 회로 영역의 상기 기판 상에 배치된 주변 게이트 스택들; 및
상기 셀 어레이 영역의 상기 기판 상에 배치된 전극 구조체로서, 상기 전극 구조체는 하부 전극, 상기 하부 전극 상의 하부 절연막, 및 상기 하부 절연막 상에 수직적으로 번갈아 적층된 상부 전극들 및 상부 절연막들; 및
상기 주변 회로 영역에서 상기 주변 게이트 스택들을 컨포말하게 덮는 더미 희생 패턴을 포함하되,
상기 하부 절연막은 상기 셀 어레이 영역 및 상기 주변 회로 영역 상에 배치되고, 상기 주변 게이트 스택들을 덮으며,
상기 하부 절연막은 차례로 적층된 제 1 하부 절연막 및 제 2 하부 절연막을 포함하되,
상기 제 1 하부 절연막은 상기 주변 게이트 스택들과 상기 더미 희생 패턴 사이에 배치된 부분을 포함하고,
상기 제 2 하부 절연막은 상기 제 1 하부 절연막의 상면으로부터 상기 더미 희생 패턴의 일부분의 상면으로 연장되고,
상기 제 1 하부 절연막은 상기 더미 희생 패턴의 최상면과 실질적으로 동일하거나 낮은 레벨에 위치하는 3차원 반도체 메모리 장치. - 제 19 항에 있어서,
상기 제 1 하부 절연막은 제 1 절연 물질을 포함하고, 상기 제 2 하부 절연막은 상기 제 1 절연 물질과 다른 제 2 절연 물질을 포함하되,
상기 더미 희생 패턴은 상기 제 1 및 제 2 절연 물질들과 다른 제 3 절연 물질을 포함하는 3차원 반도체 메모리 장치.
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