JP2013183086A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2013183086A JP2013183086A JP2012046811A JP2012046811A JP2013183086A JP 2013183086 A JP2013183086 A JP 2013183086A JP 2012046811 A JP2012046811 A JP 2012046811A JP 2012046811 A JP2012046811 A JP 2012046811A JP 2013183086 A JP2013183086 A JP 2013183086A
- Authority
- JP
- Japan
- Prior art keywords
- film
- conductive layer
- insulating
- semiconductor
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】電気的特性を向上させることができる半導体装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、第1導電層と、前記第1導電層上に設けられた第1絶縁層と、を含む積層体と、前記積層体上に設けられた第2導電層と、前記第2導電層上に設けられた第2絶縁層と、前記第2絶縁層、前記第2導電層及び前記積層体を貫通するように設けられた管状の半導体ピラーと、前記半導体ピラーと、前記第2絶縁層、前記第2導電層及び前記積層体と、の間に設けられた絶縁膜と、前記半導体ピラーにおける前記第2絶縁層を貫通する部分の下部の管内を閉塞する閉塞膜と、を備える。前記半導体ピラーにおける前記閉塞膜より下方の管内は空隙である。
【選択図】図2
【解決手段】実施形態に係る半導体装置は、第1導電層と、前記第1導電層上に設けられた第1絶縁層と、を含む積層体と、前記積層体上に設けられた第2導電層と、前記第2導電層上に設けられた第2絶縁層と、前記第2絶縁層、前記第2導電層及び前記積層体を貫通するように設けられた管状の半導体ピラーと、前記半導体ピラーと、前記第2絶縁層、前記第2導電層及び前記積層体と、の間に設けられた絶縁膜と、前記半導体ピラーにおける前記第2絶縁層を貫通する部分の下部の管内を閉塞する閉塞膜と、を備える。前記半導体ピラーにおける前記閉塞膜より下方の管内は空隙である。
【選択図】図2
Description
本発明の実施形態は、半導体装置及びその製造方法に関する。
これまで半導体記憶装置は、セル寸法の縮小によりコスト削減を進めてきた。しかし、加工寸法の縮小と共にリソグラフィによるコストが上昇し、寸法縮小がコスト削減に直結しない状況となりつつある。従来のリソグラフィ装置を用いながら描画寸法を縮小できるダブルパターニングを用いても、工程数増によるコスト増がネックとなってしまう。
この状況を解決する手段として、いわゆるBiCS(Bit Cost Scalable Memory)が提案されている。この方式では、積層ゲート構造にメモリとなるメモリホールを形成し、内部に電荷蓄積層を含む絶縁膜と、チャネルとなる半導体膜とを形成する。積層数を増やすことで、単位面積当たりのビット数を増やし、製造コストを下げることが可能になる。
このような集積度を向上させたBiCSにおいては、電荷保持特性をいかに向上させるかが重要になってきている。
この状況を解決する手段として、いわゆるBiCS(Bit Cost Scalable Memory)が提案されている。この方式では、積層ゲート構造にメモリとなるメモリホールを形成し、内部に電荷蓄積層を含む絶縁膜と、チャネルとなる半導体膜とを形成する。積層数を増やすことで、単位面積当たりのビット数を増やし、製造コストを下げることが可能になる。
このような集積度を向上させたBiCSにおいては、電荷保持特性をいかに向上させるかが重要になってきている。
本発明の実施形態は、電気的特性を向上させることができる半導体装置及びその製造方法を提供する。
実施形態に係る半導体装置は、第1導電層と、前記第1導電層上に設けられた第1絶縁層と、を含む積層体と、前記積層体上に設けられた第2導電層と、前記第2導電層上に設けられた第2絶縁層と、前記第2絶縁層、前記第2導電層及び前記積層体を貫通するように設けられた管状の半導体ピラーと、前記半導体ピラーと、前記第2絶縁層、前記第2導電層及び前記積層体と、の間に設けられた絶縁膜と、前記半導体ピラーにおける前記第2絶縁層を貫通する部分の下部の管内を閉塞する閉塞膜と、を備える。前記半導体ピラーにおける前記閉塞膜より下方の管内は空隙である。
実施形態に係る半導体装置の製造方法は、第1導電層と、前記第1導電層上に設けられた第1絶縁層と、を含む積層体上に第2導電層を形成し、前記第2導電層上に第2絶縁層を形成する工程と、前記第2絶縁層、前記第2導電層及び前記積層体を貫通するようにホールを形成する工程と、前記ホールの側面を覆うように絶縁膜を形成し、前記絶縁膜を介して前記ホールの側面を覆うように半導体膜を形成する工程と、前記半導体膜で覆われた前記ホールにおける前記第2絶縁層を貫通する部分の下部を閉塞する閉塞膜を形成し、前記ホールにおける前記閉塞膜より下方の部分を空隙とする工程と、を備える。
以下、図面を参照しつつ、本発明の実施形態について説明する。
(第1の実施形態)
先ず、第1の実施形態について説明する。
図1は、第1の実施形態に係る半導体装置を例示する斜視図である。
図2は、第1の実施形態に係る半導体装置を例示する図であり、(a)は、断面図であり、(b)は、(a)に示すAA’線による断面図である。
図3は、第1の実施形態に係る半導体装置において、NANDストリングを例示する図であり、(a)は、回路図であり、(b)は断面図である。
(第1の実施形態)
先ず、第1の実施形態について説明する。
図1は、第1の実施形態に係る半導体装置を例示する斜視図である。
図2は、第1の実施形態に係る半導体装置を例示する図であり、(a)は、断面図であり、(b)は、(a)に示すAA’線による断面図である。
図3は、第1の実施形態に係る半導体装置において、NANDストリングを例示する図であり、(a)は、回路図であり、(b)は断面図である。
図1に示すように、半導体装置1、例えば、半導体記憶装置には、基板10が設けられている。基板10上には、図示しない絶縁層を介して、基板10の上面に平行な面内において一方向に延びる複数のバックゲートBGが設けられている。バックゲートBGは、例えば、不純物がドープされたシリコン(Si)層である。
以下、本明細書においては、半導体装置1を説明するために、XYZ直交座標系を採用する。このXYZ直交座標系においては、基板10の上面に対して平行な面内において、一方向をX方向とする。基板10の上面に対して平行な面内において、X方向に直交する方向をY方向とする。これらX方向およびY方向の双方に対して直交する方向をZ方向とする。上方は、Z方向である。
図1及び図2に示すように、バックゲートBG上には、X方向に延びる複数の積層体11が設けられている。積層体11は、複数の絶縁層12と、複数の導電層13とが、上方を積層方向として、それぞれ交互に積層された構造となっている。図1においては、図を見易くするために、絶縁膜21以外の絶縁部分については図示を省略している。積層体11は、少なくとも1つの絶縁層12と少なくとも1つの導電層13を含んでいる。導電層13は、例えば、ボロン(B)がドープされた多結晶シリコンを含んでいる。導電層13は、例えば、半導体装置1のワード線WLに用いられる。
積層体11上には、絶縁層14を介して導電層15が設けられている。導電層15は、例えば、ボロン(B)がドープされた多結晶シリコンを含んでいる。導電層15は、例えば、半導体装置1の選択ゲートSGに用いられる。導電層15上には、絶縁層16が設けられている。
絶縁層16、導電層15、絶縁層14及び積層体11を貫通し、バックゲートBGに到達するように、管状の半導体ピラー17が設けられている。半導体ピラー17の管を形成する内壁と外壁との間の厚さは例えば7nmである。管の内径は20nmである。
半導体ピラー17は、不純物がドープされたポリシリコンを含んでいる。半導体ピラー17における絶縁層16を貫通する部分17bの外径は、半導体ピラー17における導電層15、絶縁層14及び積層体11を貫通する部分17aの外径より大きい。外径の差は、10nm以上、例えば10nmである。部分17bの側面と、部分17aの側面には段差17cが形成されている。段差17cの幅は5nm以上、例えば5nmである。例えば、段差17cの部分を含む部分17bの不純物濃度は、部分17aの不純物濃度より高くてもよい。部分17bは、例えば、拡散層として機能する。
半導体ピラー17は、不純物がドープされたポリシリコンを含んでいる。半導体ピラー17における絶縁層16を貫通する部分17bの外径は、半導体ピラー17における導電層15、絶縁層14及び積層体11を貫通する部分17aの外径より大きい。外径の差は、10nm以上、例えば10nmである。部分17bの側面と、部分17aの側面には段差17cが形成されている。段差17cの幅は5nm以上、例えば5nmである。例えば、段差17cの部分を含む部分17bの不純物濃度は、部分17aの不純物濃度より高くてもよい。部分17bは、例えば、拡散層として機能する。
部分17bの下部の管内には、閉塞膜18、例えば、シリコン酸化膜が埋め込まれている。すなわち、閉塞膜18は、部分17bの下部の管内を閉塞している。部分17bにおける閉塞膜18より上方の管内において、下部に半導体膜19a、上部に導電膜19bが埋め込まれている。半導体膜19aは、例えば、ノンドープのポリシリコンを含んでいる。導電膜19bは、例えば、リン(P)がドープされたポリシリコンを含んでいる。
バックゲートBGの内部には、X方向から見てU字状の連結部20が設けられている。連結部20は、管状であり、不純物がドープされたポリシリコンを含んでいる。バックゲートBGの上面において、連結部20の両端は、それぞれ半導体ピラー17と連結している。
半導体ピラー17及び連結部20と、絶縁層16、導電層15、絶縁層14、積層体11及びバックゲートBGとの間には、絶縁膜21が設けられている。絶縁膜21は、例えばONO膜であり、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜の積層構造のものである。
半導体ピラー17及び連結部20と、絶縁層16、導電層15、絶縁層14、積層体11及びバックゲートBGとの間には、絶縁膜21が設けられている。絶縁膜21は、例えばONO膜であり、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜の積層構造のものである。
半導体ピラー17における閉塞膜18の下方の管内は、空隙22aとなっている。連結部20の管内も空隙22bとなっている。空隙22a及び空隙22bは、一体化して空隙22となっている。
絶縁層16上には、配線23が設けられている。配線23は、導電膜19bと接している。配線23は、例えば、半導体装置1のビット線BLまたはソース線SLに用いられる。
絶縁層16上には、配線23が設けられている。配線23は、導電膜19bと接している。配線23は、例えば、半導体装置1のビット線BLまたはソース線SLに用いられる。
次に、本実施形態に係る半導体装置1の動作について説明する。
図3(a)及び(b)に示すように、連結部20及び連結部20で接続された2つの半導体ピラー17によってNANDストリングス24が構成されている。NANDストリングス24の一端はビット線BLに接続され、他端はソース線SLに接続されている。導電層15は選択ゲートSGとして用いられ、導電層13はワード線WLとして用いられる。半導体ピラー17はチャネルとして用いられる。絶縁膜21は、電荷蓄積層を含んでいる。絶縁膜21に対して高電界を加えることで、FNトンネリングにより書き込み及び消去が可能となっている。ワード線WLと半導体ピラー17との交点がメモリセルとして用いられる。選択ゲートSGによって半導体ピラー17に電流を流し、選択されたワード線WLに電圧を印加することによって、電荷蓄積層への電荷の蓄積及び放出を制御する。これにより、メモリセルへの書き込み及び消去を行う。
図3(a)及び(b)に示すように、連結部20及び連結部20で接続された2つの半導体ピラー17によってNANDストリングス24が構成されている。NANDストリングス24の一端はビット線BLに接続され、他端はソース線SLに接続されている。導電層15は選択ゲートSGとして用いられ、導電層13はワード線WLとして用いられる。半導体ピラー17はチャネルとして用いられる。絶縁膜21は、電荷蓄積層を含んでいる。絶縁膜21に対して高電界を加えることで、FNトンネリングにより書き込み及び消去が可能となっている。ワード線WLと半導体ピラー17との交点がメモリセルとして用いられる。選択ゲートSGによって半導体ピラー17に電流を流し、選択されたワード線WLに電圧を印加することによって、電荷蓄積層への電荷の蓄積及び放出を制御する。これにより、メモリセルへの書き込み及び消去を行う。
次に、本実施形態の効果について説明する。
本実施形態の半導体装置1において、閉塞膜18を半導体ピラー17の部分17bの下部に配置している。これにより、部分17aの管内を空隙とすることができる。よって、部分17aの管内には、電荷をトラップする絶縁膜が形成されない。これにより、半導体装置1の電荷保持特性を向上させ、閾値の変動を抑制することができる。したがって、半導体装置1の電気的特性を向上させることができる。
本実施形態の半導体装置1において、閉塞膜18を半導体ピラー17の部分17bの下部に配置している。これにより、部分17aの管内を空隙とすることができる。よって、部分17aの管内には、電荷をトラップする絶縁膜が形成されない。これにより、半導体装置1の電荷保持特性を向上させ、閾値の変動を抑制することができる。したがって、半導体装置1の電気的特性を向上させることができる。
また、閉塞膜18を半導体ピラー17の部分17bの下部に配置しているので、閉塞膜18を、半導体ピラー17に不純物を注入する際のマスクとして用いることができる。
さらに、半導体ピラー17の部分17bの外径を、部分17aの外径より大きくすることにより、部分17b及び配線23と導電膜19bとの接触を容易にすることができる。
さらに、半導体ピラー17の部分17bの外径を、部分17aの外径より大きくすることにより、部分17b及び配線23と導電膜19bとの接触を容易にすることができる。
なお、閉塞膜18としては、シリコン酸化膜に限られない。半導体ピラー17の管内を閉塞できるものであれば、絶縁膜、半導体膜及び金属膜でもよい。例えば、シリコン膜、シリコン窒化膜、高誘電率材料の膜、低誘電率材料の膜でもよい。
(比較例)
次に、第1の実施形態の比較例について説明する。
図4(a)は、第1の実施形態の比較例に係る半導体装置を例示する断面図であり、(b)及び(c)は、(A)に示す領域B及び領域Cの拡大図である。
図4(a)〜(c)に示すように、半導体装置101においては、半導体ピラー17における部分17bの下部の管内及び部分17aの管内には、絶縁膜27、例えば、シリコン窒化膜が埋め込まれている。連結部20の管内にも、絶縁膜27が埋め込まれている。
次に、第1の実施形態の比較例について説明する。
図4(a)は、第1の実施形態の比較例に係る半導体装置を例示する断面図であり、(b)及び(c)は、(A)に示す領域B及び領域Cの拡大図である。
図4(a)〜(c)に示すように、半導体装置101においては、半導体ピラー17における部分17bの下部の管内及び部分17aの管内には、絶縁膜27、例えば、シリコン窒化膜が埋め込まれている。連結部20の管内にも、絶縁膜27が埋め込まれている。
本比較例においては、前述の第1の実施形態と比較した場合には、相対的には特性が劣る。
(第2の実施形態)
次に、第2の実施形態について説明する。
図5は、第2の実施形態に係る半導体装置を例示する断面図である。
図5に示すように、本実施形態の半導体装置2においては、半導体ピラー17における部分17bの下部の管内及び部分17aの管内には、非絶縁性部材28、例えば、ノンドープのポリシリコンが埋め込まれている。連結部20の管内も非絶縁性部材28が埋め込まれている。非絶縁性部材28とは、実効的な不純物濃度が1014原子cm−3以上のものをいう。
次に、第2の実施形態について説明する。
図5は、第2の実施形態に係る半導体装置を例示する断面図である。
図5に示すように、本実施形態の半導体装置2においては、半導体ピラー17における部分17bの下部の管内及び部分17aの管内には、非絶縁性部材28、例えば、ノンドープのポリシリコンが埋め込まれている。連結部20の管内も非絶縁性部材28が埋め込まれている。非絶縁性部材28とは、実効的な不純物濃度が1014原子cm−3以上のものをいう。
なお、本明細書において「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、活性化した不純物のうち、ドナーとアクセプタの相殺分を除いた分の濃度をいう。
例えば、非絶縁性部材28の実効的な不純物濃度を、半導体ピラー17の実効的な不純物濃度より低くする。半導体ピラー17における非絶縁性部材28より上方の管内には、導電膜19bが埋め込まれている。
本実施形態においては、電荷蓄積層から放出された電子が、半導体ピラー17を飛び越えて非絶縁性部材28に移動しても、電子は、非絶縁性部材28を移動し、非絶縁性部材28の外部へ排出される。よって、半導体ピラー17における閾値の変動を抑制することができる。これにより、半導体装置101の電気的特性を向上させることができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第1の実施形態と同様である。
本実施形態における上記以外の構成、動作及び効果は、前述の第1の実施形態と同様である。
なお、非絶縁性部材28は、ノンドープのポリシリコンの他、実効的な不純物濃度が1014原子cm−3以上のシリコン、Ge及びSiGeからなる群より選択された少なくとも1つの材料を含むようにすることができる。
(第2の実施形態の変形例)
次に、第2の実施形態の変形例について説明する。
図6(a)は、第2の実施形態の変形例に係る半導体装置を例示する断面図であり、(b)は、第2の実施形態の変形例に係る半導体装置において、絶縁膜の厚さと閾値のシフト量の関係を例示するグラフ図であり、横軸は絶縁膜の厚さを示し、縦軸は閾値のシフト量を示す。
次に、第2の実施形態の変形例について説明する。
図6(a)は、第2の実施形態の変形例に係る半導体装置を例示する断面図であり、(b)は、第2の実施形態の変形例に係る半導体装置において、絶縁膜の厚さと閾値のシフト量の関係を例示するグラフ図であり、横軸は絶縁膜の厚さを示し、縦軸は閾値のシフト量を示す。
図6(a)に示すように、本変形例に係る半導体装置2aにおいては、半導体ピラー17と非絶縁性部材28との間に絶縁膜29、例えば、シリコン酸化膜が形成されている。
図6(b)に示すように、絶縁膜29がシリコン酸化膜の場合には、膜厚を薄くするほど閾値のシフト量が減少する。シフト量は、3600回W/Ecycling後での書き込み直後と、一定時間経過した後との間の閾値のシフト量である。膜厚を2.5nm以下にすれば、膜厚が0、すなわち、シリコン酸化膜が形成されない第2の実施形態と同様の閾値のシフト量となる。このことは、膜厚を2.5nm以下にすれば、シリコン酸化膜に電子がトラップされても、直接トンネリング現象によりデトラップ、すなわち電子が半導体ピラー17に戻りやすくなったことを示している。
直接トンネル現象はシリコン酸化膜の膜厚が3nm以下になると、顕著に見られるようになるため、シリコン酸化膜の膜厚を3nm以下に抑えることができれば、シリコン酸化膜への電子のトラップは無視できると考えられる。
図6(b)に示すように、絶縁膜29がシリコン酸化膜の場合には、膜厚を薄くするほど閾値のシフト量が減少する。シフト量は、3600回W/Ecycling後での書き込み直後と、一定時間経過した後との間の閾値のシフト量である。膜厚を2.5nm以下にすれば、膜厚が0、すなわち、シリコン酸化膜が形成されない第2の実施形態と同様の閾値のシフト量となる。このことは、膜厚を2.5nm以下にすれば、シリコン酸化膜に電子がトラップされても、直接トンネリング現象によりデトラップ、すなわち電子が半導体ピラー17に戻りやすくなったことを示している。
直接トンネル現象はシリコン酸化膜の膜厚が3nm以下になると、顕著に見られるようになるため、シリコン酸化膜の膜厚を3nm以下に抑えることができれば、シリコン酸化膜への電子のトラップは無視できると考えられる。
図6(b)におけるSiNとは、前述の比較例に係る半導体装置101の場合を示している。半導体ピラー17の管内に埋め込まれる材料においては、シリコン窒化膜の方が、シリコン酸化膜より閾値のシフト量が大きい。このことは、シリコン窒化膜が、シリコン酸化膜より電子のトラップ量が大きいことを示している。
本変形例によれば、絶縁膜29が形成されているので、半導体ピラー17と非絶縁性部材28との間の不純物の拡散を抑制することができる。変形例における上記以外の構成及び効果は、前述の第1の実施形態と同様である。
(第3の実施形態)
次に、第3の実施形態について説明する。
図7は、第3の実施形態に係る半導体装置を例示する断面図である。
図7に示すように、本実施形態の半導体装置3においては、半導体ピラー17における部分17bの下部の管内には、半導体膜19a、例えばシリコン膜が埋め込まれている。半導体ピラー17の部分17aの管内には、空隙22aが形成されている。半導体ピラー17の部分17bにおける半導体膜19aより上方の管内には、導電膜19bが埋め込まれている。
本実施形態によれば、半導体膜19aは、部分17bとともに、選択ゲートSGの上方に形成された拡散層として機能する。よって、拡散層の断面積が大きくなるので、拡散層の抵抗及びコンタクト抵抗を下げることができる。また、半導体膜19aは、選択ゲートSGの内部に成膜されない。よって、拡散層のプロファイルが熱工程によって影響を受けず、急峻な拡散層プロファイルを保つことができる。これにより、半導体装置3の電気的特性が劣化しないので、セルへの消去がしやすくなる。
本実施形態における上記以外の構成、動作及び効果は、前述の第1の実施形態と同様である。
次に、第3の実施形態について説明する。
図7は、第3の実施形態に係る半導体装置を例示する断面図である。
図7に示すように、本実施形態の半導体装置3においては、半導体ピラー17における部分17bの下部の管内には、半導体膜19a、例えばシリコン膜が埋め込まれている。半導体ピラー17の部分17aの管内には、空隙22aが形成されている。半導体ピラー17の部分17bにおける半導体膜19aより上方の管内には、導電膜19bが埋め込まれている。
本実施形態によれば、半導体膜19aは、部分17bとともに、選択ゲートSGの上方に形成された拡散層として機能する。よって、拡散層の断面積が大きくなるので、拡散層の抵抗及びコンタクト抵抗を下げることができる。また、半導体膜19aは、選択ゲートSGの内部に成膜されない。よって、拡散層のプロファイルが熱工程によって影響を受けず、急峻な拡散層プロファイルを保つことができる。これにより、半導体装置3の電気的特性が劣化しないので、セルへの消去がしやすくなる。
本実施形態における上記以外の構成、動作及び効果は、前述の第1の実施形態と同様である。
(第4の実施形態)
次に、第4の実施形態について説明する。
図8(a)〜(f)及び図9(a)及び(b)は、第4の実施形態に係る半導体装置の製造方法を例示する工程断面図である。本実施形態は、第1の実施形態に係る半導体装置1の製造方法についてのものである。
次に、第4の実施形態について説明する。
図8(a)〜(f)及び図9(a)及び(b)は、第4の実施形態に係る半導体装置の製造方法を例示する工程断面図である。本実施形態は、第1の実施形態に係る半導体装置1の製造方法についてのものである。
図8(a)に示すように、積層体11を形成する。積層体11は、絶縁層12及び導電層13が交互に積層されたものである。積層方向を上方とする。導電層13を、ボロンがドープされた多結晶シリコンを用いて形成する。積層体11上に、絶縁層14を形成する。その後、絶縁層14上に導電層15を形成する。導電層15も、ボロンがドープされた多結晶シリコンを用いて形成する。導電層15上に絶縁層16を形成する。次に、絶縁層16の上面から、絶縁層16、導電層15、絶縁層14及び積層体11を貫通するように、メモリホール25を形成する。メモリーホール25における導電層15、絶縁層14及び積層体11に形成された部分をメモリーホール25aといい、メモリーホール25における絶縁層16に形成された部分をメモリーホール25bという。
次に、図8(b)に示すように、メモリホール25の側面の自然酸化膜を、例えば、弗酸により除去する。このとき、メモリーホール25bの側面も除去されて、メモリーホール25bの内径が大きくなる。これにより、メモリーホール25bの側面と、メモリーホール25aの側面には段差25cが形成される。段差25cには、導電層15の上面が露出する。例えば、メモリーホール25aの開口の端縁から5nm以上の幅、好ましくは5nmの幅で、導電層15の上面が露出する。
次に、メモリホール25の側面を覆うように絶縁層16上に絶縁膜21を形成する。絶縁膜21は、例えば、ONO膜、すなわち、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜の積層構造のものである。ONO膜は、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜をこの順序でメモリホールの側面上に形成する。絶縁膜21は、絶縁層16及び導電層15の側面並びに段差25cの形状に沿って形成される。したがって、絶縁膜21は、露出した導電膜15上にも形成される。次に、絶縁膜21を介してメモリーホール25の側面を覆うように半導体膜17d、例えば、ポリシリコン膜を形成する。半導体膜17dも絶縁層16及び導電層15の側面並びに段差25cの形状に沿って形成される。したがって、導電膜17dは、露出した導電膜15上にも形成される。
次に、メモリーホール25の内部を埋め込むように絶縁層16上に、フォトレジスト26を塗布する。その後、フォトレジスト26に対してエッチングバックを行い、フォトレジスト26の上面をメモリーホール25内の所定の位置、例えば、段差25cの下方であって、導電膜15の上部に位置するようにする。
次に、絶縁層16におけるメモリーホール25の開口部をマスクとして、半導体膜17dに対して上方から、不純物、例えばヒ素(As)をイオン注入する。これにより、半導体膜17dにおける段差25c上の部分に不純物がドープされる。その後、メモリーホール25内のフォトレジスト26を除去する。
次に、絶縁層16におけるメモリーホール25の開口部をマスクとして、半導体膜17dに対して上方から、不純物、例えばヒ素(As)をイオン注入する。これにより、半導体膜17dにおける段差25c上の部分に不純物がドープされる。その後、メモリーホール25内のフォトレジスト26を除去する。
次に、図8(c)に示すように、再び、メモリーホール25の内部を埋め込むように絶縁層16上にフォトレジスト26を塗布する。そして、フォトレジスト26に対してエッチングバックを行い、フォトレジスト26の上面をメモリーホール25内の所定の位置、例えば、段差25cの上方であって、絶縁層16の下部に位置するようにする。そして、メモリーホール25の中心軸から例えば5度の角度傾いた方向から半導体膜17dに対して不純物、例えばヒ素(As)をイオン注入する。これにより、フォトレジスト26の上面より上方における半導体膜17dに不純物がドープされる。その後、メモリーホール25の内部のフォトレジスト26を除去する。
次に、図8(d)に示すように、再び、メモリーホール25の内部を埋め込むように絶縁層16上にフォトレジスト26を塗布する。そして、フォトレジスト26に対してエッチングバックを行い、フォトレジスト26の上面をメモリーホール25内の所定の位置、例えば、絶縁層16の上面より下方であって、絶縁層16の上部に位置するようにする。
そして、半導体膜17dにおけるフォトレジスト26で覆われていない部分、すなわち、半導体膜17dにおける絶縁層16の上面上の部分及び半導体膜17dにおけるメモリホール25の側面上の上部を除去する。その際、絶縁膜21における絶縁層16の上面上の部分も除去される。半導体膜17dが不純物をドープされたポリシリコン膜の場合、熱が加わると堆積膨張することがある。その場合には、メモリーホール25の上部が体積膨張した半導体膜17dによって閉塞する。しかし、半導体膜17dにおけるメモリホール25の側面上の上部を除去しているので、メモリーホール25を塞いだり、メモリーホール25の内部への材料の埋め込みを阻害したりしない。このようにして、メモリーホール25の内部に管状の半導体ピラー17が形成される。その後、メモリーホール25の内部、すなわち、半導体ピラー17の管内のフォトレジスト26を除去する。
次に、図8(e)に示すように、絶縁層16上に閉塞膜18、例えばシリコン酸化膜を、被覆性(カバレッジ)が劣る条件による方法、例えば、プラズマCVD(chemical vapor deposition:化学気相成長)法により形成する。導電層15の上面がメモリーホール25bの内部に5nmの幅で露出し、段差25cが形成されているため、段差25c上で閉塞膜18がメモリホール25を閉塞する。メモリーホール25における積層体11の部分の側面には、シリコン酸化膜は形成されない。しかしながら、閉塞膜18を形成する際に、メモリホール25における導電層15の側面上に、シリコン酸化膜が形成されてもよい。導電層15は、半導体装置1において、選択ゲートSGとして用いられる。そのため、選択ゲートSGは書き込み及び消去を繰り返さない。よって、導電層15の側面上にシリコン酸化膜が形成されても、閾値の変動の影響が少ない。また、メモリーホール25における積層体11の部分の側面にシリコン酸化膜が形成されても、3nm以内の膜厚であれば、直接トンネリングにより容易にデトラップするので問題ない。
次に、図8(f)に示すように、メモリーホール25bの内部における閉塞膜18で閉じられた部分より上方を埋め込むように、絶縁層16上に半導体膜19c、例えば、ノンドープシリコン(nondope-Si)をCVD法により形成する。
次に、図9(a)に示すように、半導体膜19cに対してエッチングバックを行い、半導体ピラー17の上部を露出させる。エッチングバックは、酸化膜に対して選択比をもって行うので、メモリーホール25bの側面上に形成された半導体ピラー17を覆う閉塞膜18が残存する場合がある。この場合には、閉塞膜18を例えば弗酸で等方性エッチングにより除去する。
次に、図9(b)に示すように、メモリーホール25bの内部を埋め込むように、不純物、例えばリンがドープされたシリコン膜19bを、絶縁層16上に形成する。その後、導電膜19bに対してエッチングバックを行い、導電膜19bの上面を絶縁層16の上面に位置するようにする。導電膜19bは、半導体ピラー17と電気的に接続した接続プラグとして用いられる。
次に、導電膜19b上に配線23、例えば金属配線を形成する。配線23は、ソース線SLまたはビット線BLとして用いられる。このようにして、図2に示すように、半導体装置1が製造される。
次に、導電膜19b上に配線23、例えば金属配線を形成する。配線23は、ソース線SLまたはビット線BLとして用いられる。このようにして、図2に示すように、半導体装置1が製造される。
次に、本実施形態の効果について説明する。
本実施形態においては、メモリーホール25bの内径を大きくし、段差25cを形成している。これにより、段差25cにおいて、閉塞膜18を形成することができる。よって、メモリーホール25aを空隙とすることができる。
また、プラズマCVD法により、閉塞膜18を形成するので、エッチングバックの必要がなく、製造工程を短縮することができる。さらに、堆積させる厚さの制御が容易である。
段差25cを形成することにより、メモリーホール25の開口部をマスクとして自己整合的に半導体ピラー17に不純物を導入することができる。
本実施形態においては、メモリーホール25bの内径を大きくし、段差25cを形成している。これにより、段差25cにおいて、閉塞膜18を形成することができる。よって、メモリーホール25aを空隙とすることができる。
また、プラズマCVD法により、閉塞膜18を形成するので、エッチングバックの必要がなく、製造工程を短縮することができる。さらに、堆積させる厚さの制御が容易である。
段差25cを形成することにより、メモリーホール25の開口部をマスクとして自己整合的に半導体ピラー17に不純物を導入することができる。
なお、閉塞膜18を形成する方法としては、プラズマCVD法に限らない。垂直方向に堆積するような堆積方法であれば、例えば、LPCVD法において、ガスの流量を下げたり、温度を高くしたり、圧力を下げたりすることにより、メモリーホール25の開口部付近で反応が起こるようにすればよい。また、閉塞膜18の材料としては、シリコン酸化膜に限らない。例えば、ポリシリコンは、被覆性(カバレッジ)に劣るので、閉塞膜18として用いることができる。
また、本実施形態においては、図8(c)に示すように、フォトレジスト26の上面を、メモリーホール25内において、段差25cの上方であって、絶縁層16の下部に位置させた後に、半導体膜17dにおけるメモリーホール25bの側面の上部を覆う部分にイオン注入したが、これに限らない。例えば、図8(e)に示すように、閉塞膜18を形成した後に、半導体膜17dにおけるメモリーホール25bの側面の上部を覆う部分にイオン注入してもよい。これにより、製造工程を短縮させることができる。
(第4の実施形態の比較例)
次に、第4の実施形態の比較例に係る半導体装置の製造方法について説明する。
図10(a)及び(b)は、第4の実施形態の比較例に係る半導体装置の製造方法を例示する工程断面図である。
先ず、前述の第4の実施形態と同様に、図8(a)〜(d)に示す工程を実施する。これらの工程については、説明を省略する。
次に、第4の実施形態の比較例に係る半導体装置の製造方法について説明する。
図10(a)及び(b)は、第4の実施形態の比較例に係る半導体装置の製造方法を例示する工程断面図である。
先ず、前述の第4の実施形態と同様に、図8(a)〜(d)に示す工程を実施する。これらの工程については、説明を省略する。
次に、図10(a)に示すように、メモリーホール25の側面に形成された半導体ピラー17の表面にシリコン酸化膜が形成されている場合には、シリコン酸化膜を除去する。その後、メモリーホール25を埋め込むように、絶縁層16上に絶縁膜27、例えばシリコン窒化膜を形成する。そして、絶縁膜27に対してエッチングバックを行い、絶縁膜27の上面をメモリーホール25bの所定の位置、例えば、メモリーホール25bの下部に位置するようにする。
次に、図10(b)に示すように、メモリーホール25bを埋め込むように、絶縁層16上に、導電膜19bを形成する。その後、導電膜19bに対してエッチングバックを行い、導電膜19bの上面を絶縁層16の上面に位置するようにする。
そして、導電膜19b上に配線23、例えば金属配線を形成する。このようにして、図4に示すように、半導体装置101が製造される。
そして、導電膜19b上に配線23、例えば金属配線を形成する。このようにして、図4に示すように、半導体装置101が製造される。
本比較例によれば、前述の第4の実施形態と比較した場合には、相対的には特性が劣る。
(第5の実施形態)
次に、第5の実施形態について説明する。
図11(a)〜(c)は、第5の実施形態に係る半導体装置の製造方法を例示する工程断面図である。本実施形態は、第2の実施形態に係る半導体装置2の製造方法についてのものである。
先ず、前述の第4の実施形態と同様に、図8(a)〜(d)に示す工程を実施する。これらの工程については、説明を省略する。
次に、第5の実施形態について説明する。
図11(a)〜(c)は、第5の実施形態に係る半導体装置の製造方法を例示する工程断面図である。本実施形態は、第2の実施形態に係る半導体装置2の製造方法についてのものである。
先ず、前述の第4の実施形態と同様に、図8(a)〜(d)に示す工程を実施する。これらの工程については、説明を省略する。
次に、図11(a)に示すように、メモリーホール25の側面に形成された半導体ピラー17の表面にシリコン酸化膜が形成されている場合には、シリコン酸化膜を除去する。その後、メモリーホール25を埋め込むように、絶縁層16上に非絶縁性部材28を堆積させる。
次に、図11(b)に示すように、堆積した非絶縁性部材28に対してエッチングバックを行い、非絶縁性部材28の上面をメモリーホール25bの所定の位置、例えば、メモリーホール25bの下部に位置するようにする。
次に、図11(c)に示すように、メモリーホール25bを埋め込むように、絶縁層16上に、導電膜19bを形成する。その後、導電膜19bに対してエッチングバックを行い、導電膜19bの上面を絶縁層16の上面に位置するようにする。
そして、導電膜19b上に配線23、例えば金属配線を形成する。このようにして、図5に示すように、半導体装置2が製造される。
次に、図11(c)に示すように、メモリーホール25bを埋め込むように、絶縁層16上に、導電膜19bを形成する。その後、導電膜19bに対してエッチングバックを行い、導電膜19bの上面を絶縁層16の上面に位置するようにする。
そして、導電膜19b上に配線23、例えば金属配線を形成する。このようにして、図5に示すように、半導体装置2が製造される。
次に、本実施形態の効果について説明する。
本実施形態においては、半導体ピラー17の管内に、電子をトラップする絶縁膜27の形成を抑制することができる。よって、半導体ピラー17における閾値の変動を抑制することができる。これにより、半導体装置101の電気的特性を向上させることができる。本実施形態における上記以外の構成及び効果は、前述の第4の実施形態と同様である。
本実施形態においては、半導体ピラー17の管内に、電子をトラップする絶縁膜27の形成を抑制することができる。よって、半導体ピラー17における閾値の変動を抑制することができる。これにより、半導体装置101の電気的特性を向上させることができる。本実施形態における上記以外の構成及び効果は、前述の第4の実施形態と同様である。
なお、半導体ピラー17を介してメモリーホール25を覆うように、絶縁膜、例えばシリコン酸化膜をALD(atomic layer deposition:原子層堆積)法により3nm以内の厚さで形成してもよい。その後、メモリーホール25を埋め込むように、絶縁層16上に半導体膜19aを形成してもよい。
(第6の実施形態)
次に、第6の実施形態について説明する。
図12(a)〜(c)は、第6の実施形態に係る半導体装置の製造方法を例示する工程断面図である。本実施形態は、第3の実施形態に係る半導体装置の製造方法についてのものである。
先ず、前述の第4の実施形態と同様に、図8(a)〜(d)に示す工程を実施する。これらの工程については、説明を省略する。
次に、第6の実施形態について説明する。
図12(a)〜(c)は、第6の実施形態に係る半導体装置の製造方法を例示する工程断面図である。本実施形態は、第3の実施形態に係る半導体装置の製造方法についてのものである。
先ず、前述の第4の実施形態と同様に、図8(a)〜(d)に示す工程を実施する。これらの工程については、説明を省略する。
次に、図12(a)に示すように、メモリーホール25の側面に形成された半導体部17の表面にシリコン酸化膜が形成されている場合には、シリコン酸化膜を除去する。その後、絶縁層16上に半導体膜19a、例えば、ポリシリコンを、被覆性が劣る条件による方法、例えば、プラズマCVD(chemical vapor deposition:化学気相成長)法により形成する。導電層15の上面がメモリーホール25bの内部に5nmの幅で露出し、段差25cが形成されているため、段差25c上で半導体膜19aがメモリホール25を閉塞する。
次に、図12(b)に示すように、半導体膜19aに対してエッチングバックを行い、半導体膜19aの上面を、メモリーホール25内の所定の位置、例えば、段差25cの上方であって、絶縁層16の下部に位置するようにする。これにより、半導体ピラー17の上部を露出させる。
次に、図12(c)に示すように、メモリーホール25bの内部を埋め込むように導電膜19b、例えばリンがドープされたシリコン膜を、絶縁層16上に形成する。その後、導電膜19bに対してエッチングバックを行う。導電膜19bは、半導体ピラー17と電気的に接続した接続プラグとして用いられる。
次に、導電膜19b上に配線23、例えば金属配線を形成する。配線23は、ソース線SLまたはビット線BLとして用いられる。このようにして、図7に示すように、半導体装置3が製造される。本実施形態によれば、半導体膜19aは、部分17bとともに、選択ゲートSGの上方に形成された拡散層として機能する。よって、拡散層の断面積が大きくなるので、拡散層抵抗及びコンタクト抵抗を下げることができる。また、半導体膜19aは、選択ゲートSGの内部に成膜されない。よって、拡散層のプロファイルが熱工程によって影響を受けず、急峻な拡散層プロファイルを保つことができる。これにより、半導体装置3の電気的特性が劣化しないので、セルへの消去がしやすくなる。本実施形態における上記以外の構成及び効果は、前述の第4の実施形態と同様である。
次に、導電膜19b上に配線23、例えば金属配線を形成する。配線23は、ソース線SLまたはビット線BLとして用いられる。このようにして、図7に示すように、半導体装置3が製造される。本実施形態によれば、半導体膜19aは、部分17bとともに、選択ゲートSGの上方に形成された拡散層として機能する。よって、拡散層の断面積が大きくなるので、拡散層抵抗及びコンタクト抵抗を下げることができる。また、半導体膜19aは、選択ゲートSGの内部に成膜されない。よって、拡散層のプロファイルが熱工程によって影響を受けず、急峻な拡散層プロファイルを保つことができる。これにより、半導体装置3の電気的特性が劣化しないので、セルへの消去がしやすくなる。本実施形態における上記以外の構成及び効果は、前述の第4の実施形態と同様である。
以上説明した実施形態によれば、電気的特性を向上させることができる半導体装置及びその製造方法を提供することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
1、2、2a、3、101:半導体装置、10:基板、11:積層体、12、14、16:絶縁層、13、15:導電層、17:半導体ピラー、17a、17b:部分、17c、25c:段差、17d、19a:半導体膜、18:閉塞膜、19b:導電膜、20:連結部、21、27:絶縁膜、22、22a、22b:空隙、23:配線、24:NANDストリング、25、25a、25b:メモリホール、26:フォトレジスト、28:非絶縁性部材、BG:バックゲート、BL:ビット線、SG:選択ゲート、WL:ワード線
Claims (7)
- 第1導電層と、前記第1導電層上に設けられた第1絶縁層と、を含む積層体と、
前記積層体上に設けられた第2導電層と、
前記第2導電層上に設けられた第2絶縁層と、
前記第2絶縁層、前記第2導電層及び前記積層体を貫通するように設けられた管状の半導体ピラーと、
前記半導体ピラーと、前記第2絶縁層、前記第2導電層及び前記積層体と、の間に設けられた絶縁膜と、
前記半導体ピラーにおける前記第2絶縁層を貫通する部分の下部の管内を閉塞する閉塞膜と、
を備え、
前記半導体ピラーにおける前記閉塞膜より下方の管内は空隙であり、
前記半導体ピラーにおける前記第2絶縁層を貫通する部分の外径は、前記半導体ピラーにおける前記第2導電層及び前記積層体を貫通する部分の外径より大きい半導体装置。 - 第1導電層と、前記第1導電層上に設けられた第1絶縁層と、を含む積層体と、
前記積層体上に設けられた第2導電層と、
前記第2導電層上に設けられた第2絶縁層と、
前記第2絶縁層、前記第2導電層及び前記積層体を貫通するように設けられた管状の半導体ピラーと、
前記半導体ピラーと、前記第2絶縁層、前記第2導電層及び前記積層体と、の間に設けられた絶縁膜と、
前記半導体ピラーにおける前記第2絶縁層を貫通する部分の下部の管内を閉塞する閉塞膜と、
を備え、
前記半導体ピラーにおける前記閉塞膜より下方の管内は空隙である半導体装置。 - 第1導電層と、前記第1導電層上に設けられた第1絶縁層と、を含む積層体と、
前記積層体上に設けられた第2導電層と、
前記第2導電層上に設けられた第2絶縁層と、
前記第2絶縁層、前記第2導電層及び前記積層体を貫通するように設けられた管状の半導体ピラーと、
前記半導体ピラーと、前記第2絶縁層、前記第2導電層及び前記積層体との間に設けられた絶縁膜と、
前記半導体ピラーにおける前記第2絶縁層を貫通する部分の下部の管内、前記第2導電層を貫通する部分の管内及び前記積層体を貫通する部分の管内に形成され、実効的な不純物濃度が前記半導体ピラーよりも低い非絶縁性部材と、
を備えた半導体装置。 - 第1導電層と、前記第1導電層上に設けられた第1絶縁層と、を含む積層体上に第2導電層を形成し、前記第2導電層上に第2絶縁層を形成する工程と、
前記第2絶縁層、前記第2導電層及び前記積層体を貫通するようにホールを形成する工程と、
前記ホールの側面を覆うように絶縁膜を形成し、前記絶縁膜を介して前記ホールの側面を覆うように半導体膜を形成する工程と、
前記半導体膜で覆われた前記ホールにおける前記第2絶縁層を貫通する部分の下部を閉塞する閉塞膜を形成し、前記ホールにおける前記閉塞膜より下方の部分を空隙とする工程と、
を備えた半導体装置の製造方法。 - 前記閉塞膜をプラズマCVD法により形成する請求項4記載の半導体装置の製造方法。
- 第1導電層と、前記第1導電層上に設けられた第1絶縁層と、を含む積層体上に第2導電層を形成し、前記第2導電層上に第2絶縁層を形成する工程と、
前記第2絶縁層、前記第2導電層及び前記積層体を貫通するようにホールを形成する工程と、
前記ホールの内面を覆うように絶縁膜を形成し、前記絶縁膜を介して前記ホールの内面を覆うように半導体膜を形成する工程と、
前記半導体膜で覆われた前記ホールの内部に、実効的な不純物濃度が前記半導体膜よりも低い非絶縁性部材を形成する工程と、
を備えた半導体装置の製造方法。 - 前記ホールを形成する工程は、前記ホールにおける前記第2絶縁層を貫通する部分の内径を、前記ホールにおける前記第2導電層を貫通する部分の内径より大きくするように前記ホールを形成する請求項4〜6のいずれか1つに記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012046811A JP2013183086A (ja) | 2012-03-02 | 2012-03-02 | 半導体装置及びその製造方法 |
US13/599,053 US8766446B2 (en) | 2012-03-02 | 2012-08-30 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012046811A JP2013183086A (ja) | 2012-03-02 | 2012-03-02 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013183086A true JP2013183086A (ja) | 2013-09-12 |
Family
ID=49042378
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012046811A Pending JP2013183086A (ja) | 2012-03-02 | 2012-03-02 | 半導体装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8766446B2 (ja) |
JP (1) | JP2013183086A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015133488A (ja) * | 2014-12-25 | 2015-07-23 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | 半導体装置、及び半導体装置の製造方法 |
US10868037B2 (en) | 2019-03-18 | 2020-12-15 | Toshiba Memory Corporation | Non-volatile semiconductor memory device |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20130187159A1 (en) | 2012-01-23 | 2013-07-25 | Infineon Technologies Ag | Integrated circuit and method of forming an integrated circuit |
US9583505B2 (en) * | 2014-06-05 | 2017-02-28 | Kabushiki Kaisha Toshiba | Non-volatile memory device |
KR20160013765A (ko) * | 2014-07-28 | 2016-02-05 | 삼성전자주식회사 | 반도체 장치 |
US9466667B2 (en) * | 2014-09-10 | 2016-10-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing same |
KR102298605B1 (ko) | 2015-01-14 | 2021-09-06 | 삼성전자주식회사 | 수직형 메모리 장치 및 이의 제조 방법 |
KR102282139B1 (ko) * | 2015-05-12 | 2021-07-28 | 삼성전자주식회사 | 반도체 장치 |
KR102523139B1 (ko) | 2015-11-25 | 2023-04-20 | 삼성전자주식회사 | 반도체 메모리 소자 |
KR102666540B1 (ko) * | 2018-11-07 | 2024-05-23 | 삼성전자주식회사 | 수직형 메모리 장치 |
JP2020145387A (ja) | 2019-03-08 | 2020-09-10 | キオクシア株式会社 | 半導体記憶装置 |
WO2022006715A1 (en) * | 2020-07-06 | 2022-01-13 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory device and fabrication method thereof |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010080561A (ja) * | 2008-09-25 | 2010-04-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2010199314A (ja) * | 2009-02-25 | 2010-09-09 | Toshiba Corp | 不揮発性半導体記憶装置、及びその製造方法 |
JP2010225946A (ja) * | 2009-03-24 | 2010-10-07 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP2011170953A (ja) * | 2010-02-17 | 2011-09-01 | Samsung Electronics Co Ltd | 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007311291A (ja) | 2006-05-22 | 2007-11-29 | Aisin Chem Co Ltd | 燃料電池用電極及びその製造方法 |
JP2007320215A (ja) | 2006-06-02 | 2007-12-13 | Sumitomo Light Metal Ind Ltd | プレコートアルミニウム合金板 |
JP5118347B2 (ja) | 2007-01-05 | 2013-01-16 | 株式会社東芝 | 半導体装置 |
KR100881825B1 (ko) * | 2007-07-27 | 2009-02-03 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
JP4468433B2 (ja) | 2007-11-30 | 2010-05-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP5142692B2 (ja) | 2007-12-11 | 2013-02-13 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP5230274B2 (ja) | 2008-06-02 | 2013-07-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP2010010596A (ja) | 2008-06-30 | 2010-01-14 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP5430890B2 (ja) * | 2008-07-25 | 2014-03-05 | 株式会社東芝 | 半導体記憶装置 |
JP5364336B2 (ja) * | 2008-11-04 | 2013-12-11 | 株式会社東芝 | 半導体記憶装置 |
US20120232377A1 (en) | 2011-03-10 | 2012-09-13 | Nottmeier Eric W | Surgical navigation for revision surgical procedure |
-
2012
- 2012-03-02 JP JP2012046811A patent/JP2013183086A/ja active Pending
- 2012-08-30 US US13/599,053 patent/US8766446B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010080561A (ja) * | 2008-09-25 | 2010-04-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2010199314A (ja) * | 2009-02-25 | 2010-09-09 | Toshiba Corp | 不揮発性半導体記憶装置、及びその製造方法 |
JP2010225946A (ja) * | 2009-03-24 | 2010-10-07 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP2011170953A (ja) * | 2010-02-17 | 2011-09-01 | Samsung Electronics Co Ltd | 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015133488A (ja) * | 2014-12-25 | 2015-07-23 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | 半導体装置、及び半導体装置の製造方法 |
US10868037B2 (en) | 2019-03-18 | 2020-12-15 | Toshiba Memory Corporation | Non-volatile semiconductor memory device |
Also Published As
Publication number | Publication date |
---|---|
US20130228928A1 (en) | 2013-09-05 |
US8766446B2 (en) | 2014-07-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2013183086A (ja) | 半導体装置及びその製造方法 | |
US11482537B2 (en) | Non-volatile memory device having at least one metal body and one semiconductor body extending through the electrode stack | |
US9431419B2 (en) | Semiconductor memory device and method for manufacturing same | |
JP6901972B2 (ja) | 半導体装置及びその製造方法 | |
US9373634B2 (en) | Method for manufacturing semiconductor device and semiconductor device | |
US8435857B2 (en) | Method for manufacturing semiconductor memory device | |
JP5230274B2 (ja) | 不揮発性半導体記憶装置 | |
US20160268283A1 (en) | Semiconductor memory device and method for manufacturing same | |
US8643081B2 (en) | Semiconductor memory device | |
US9679910B2 (en) | Semiconductor device and method for manufacturing same | |
US10249641B2 (en) | Semiconductor memory device and method for manufacturing same | |
US9837430B2 (en) | Semiconductor memory device and method for manufacturing same | |
JP2013055204A (ja) | 半導体記憶装置 | |
US20130234332A1 (en) | Semiconductor device and method for manufacturing the same | |
US20160064041A1 (en) | Semiconductor memory device and method for manufacturing same | |
JP5559120B2 (ja) | 不揮発性半導体記憶装置 | |
US10243052B2 (en) | Semiconductor memory device and method for manufacturing the same | |
JP2011198963A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
US9318602B2 (en) | Semiconductor device and method for manufacturing semiconductor device | |
US9842849B1 (en) | Semiconductor memory device and method for manufacturing the same | |
US11557602B2 (en) | Semiconductor storage device and method of manufacturing the same | |
US9437601B1 (en) | Semiconductor device | |
US11699731B2 (en) | Semiconductor device and manufacturing method thereof | |
US20220077286A1 (en) | Semiconductor device and manufacturing method thereof | |
US10109578B2 (en) | Semiconductor memory device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140205 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140620 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140625 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20141104 |