CN110400805B - 半导体存储器装置 - Google Patents

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Abstract

提供了一种半导体存储器装置，所述半导体存储器装置包括：基底，具有单元阵列区域和接触区域；堆叠结构，包括位于基底的单元阵列区域和接触区域上的多个栅电极；多个单元垂直沟道结构，穿过堆叠结构在单元阵列区域上延伸；以及接触结构，在基底的顶表面上设置在堆叠结构旁边，并且沿着从单元阵列区域朝向接触区域延伸的线设置。接触结构的位于单元阵列区域上的高度与接触结构的位于接触区域上的高度不同。

Description

半导体存储器装置
本申请要求于2018年4月24日在韩国知识产权局提交的第10-2018-0047364号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
技术领域
发明构思涉及一种半导体存储器装置，更具体地，涉及一种三维半导体存储器装置。
背景技术
需要具有高性能且制造成本低的半导体装置。在这方面，半导体装置的集成度是决定产品价格的重要因素。因此，特别是越来越多地寻求高度集成的半导体器件。典型的二维或平面半导体存储器装置的集成密度主要由通过精细图案构成的单位存储器单元所占据的面积决定。因此，典型的二维或平面半导体存储器装置可以集成的程度受到形成精细图案的技术水平的极大影响。然而，需要极其昂贵的处理设备来形成图案精细度，因此设备成本对提高二维或平面半导体存储器器件的集成密度设置了实际限制。因此，已经提出了具有三维布置的存储器单元的三维半导体存储器装置。
发明内容
根据发明构思的一些示例，半导体存储器装置包括：基底，具有单元阵列区域和接触区域；堆叠结构，位于基底的单元阵列区域和接触区域上并且包括多个栅电极；多个单元垂直沟道结构，位于基底的单元阵列区域上并穿过堆叠结构延伸；以及接触结构，在基底的顶表面上设置在堆叠结构旁边，并且沿着从单元阵列区域延伸到接触区域上的线设置在基底的单元阵列区域和接触区域两者上。接触结构在单元阵列区域上具有第一高度，并且在接触区域上具有第二高度，第一高度与第二高度不同。
此外，根据发明构思的一些示例，半导体存储器装置可以包括：基底，具有单元阵列区域和接触区域；堆叠结构，位于基底的单元阵列区域和接触区域上，并且包括多个栅电极；接触结构，在基底的顶表面上设置在堆叠结构旁边并且沿着从单元阵列区域延伸到接触区域上的线设置在基底的单元阵列区域和接触区域两者上；多个单元接触插塞，位于设置在基底的接触区域上的栅电极的端部上。单元接触插塞中的一个的顶表面与接触结构的位于单元阵列区域上的顶表面的水平处于相同水平处或者处于比接触结构的位于单元阵列区域上的顶表面的水平低的水平处。
此外，根据发明构思的一些示例，半导体存储器装置包括：基底，具有单元阵列区域和接触区域；堆叠结构，位于基底的单元阵列区域和接触区域上，并且包括多个栅电极；多个单元垂直沟道结构，在基底的单元阵列区域上穿过堆叠结构延伸；接触结构，在基底的顶表面上设置在堆叠结构的旁边，并且沿着从单元阵列区域延伸到接触区域上的线设置在基底的单元阵列区域和接触区域两者上；以及层间介电结构，覆盖接触结构的顶表面。层间介电结构在单元阵列区域上具有第一厚度并且在接触区域上具有第二厚度，层间介电结构的第一厚度与层间介电结构的第二厚度不同。
此外，根据发明构思的一些示例，半导体存储器装置包括：基底，具有单元阵列区域、接触区域和***区域；***晶体管，位于基底的***区域的上部处；堆叠结构，位于基底的单元阵列区域和接触区域上，并且包括多个栅电极，所述多个栅电极在接触区域上具有阶梯形状部分；多个单元垂直沟道结构，在基底的单元阵列区域上穿过堆叠结构延伸；接触结构，在基底的顶表面上设置在堆叠结构旁边，并且沿着从单元阵列区域延伸到接触区域上的线设置在基底的单元阵列区域和接触区域上，接触结构具有顶表面，所述顶表面包括位于基底的接触区域上的第一部分和位于单元阵列区域上的第二部分，接触结构的顶表面的第一部分位于比接触结构的顶表面的第二部分的水平低的水平处；层间介电层，在接触结构上方、在基底的单元阵列区域和接触区域上的堆叠结构上方以及在基底的***区域上的***晶体管上方延伸，层间介电层具有台阶，使得层间介电层的位于基底的***区域上的顶表面的第一部分处于比层间介电层的位于基底的单元阵列区域上的顶表面的第二部分的水平低的水平处；第一单元接触插塞，位于设置在基底的接触区域上的栅电极中的第一栅电极的端部上，第一单元接触插塞具有与层间介电层的顶表面的第一部分的水平相同的水平处的顶表面；第二单元接触插塞，位于设置在基底的接触区域上的栅电极中的第二栅电极的端部上，第二单元接触插塞设置为比第一单元接触插塞靠近单元阵列区域；第一连接线，从第一单元接触插塞的顶表面沿着层间介电层的顶表面的第一部分延伸并且在基底的***区域上方延伸，第一连接线电连接至***晶体管；以及第二电连接线，位于在第一连接线的水平上方的水平处。第二电连接线在处于与层间介电层的顶表面的第二部分相同的水平处或在层间介电层的顶表面的第二部分上方的水平处电连接至第二单元接触插塞。
附图说明
图1是根据发明构思的半导体存储器装置的单元阵列的等效电路图。
图2是根据发明构思的半导体存储器装置的示例的平面图。
图3是沿图2的线I-I'截取的这样的示例中的一个示例的剖视图。
图4是沿图2的线II-II'截取的剖视图。
图5是示出图2的部分A的详细图。
图6是示出图3的部分B的放大图。
图7是沿图2的线I-I'的方向截取的图2中示出的根据发明构思的半导体装置的示例的另一形式的剖视图。
图8是沿图2的线II-II'的方向截取的示例的另一形式的剖视图。
图9是根据发明构思的半导体存储器装置的另一示例的平面图。
图10是沿图9的线I-I'截取的剖视图。
图11是沿图9的线II-II'截取的剖视图。
图12是根据发明构思的半导体存储器装置的又一示例的平面图。
图13是沿图12的线I-I'截取的剖视图。
图14是沿图12的线II-II'截取的剖视图。
图15是根据发明构思的半导体存储器装置的又一示例的平面图。
图16是沿图15的线III-III'截取的剖视图。
图17A至图23B是在半导体装置的制造过程期间图2至图6中示出的半导体装置的示例的剖视图，图17A至图23B示出了根据发明构思的制造半导体存储器装置的方法，其中，图17A、图18A、图19A、图20A、图21A、图22A和图23A是沿图2的线I-I'的方向截取的剖视图，图17B、图18B、图19B、图20B、图21B、图22B和图23B是沿图2的线II-II'的方向截取的剖视图。
具体实施方式
参照图1，根据发明构思的半导体存储器装置可以包括共源线CSL、多条位线BL0至BL2以及位于共源线CSL与位线BL0至BL2之间的多个单元串CSTR。
位线BL0至BL2可以二维布置，多个单元串CSTR可以并联连接至位线BL0至BL2中的每条。因此，单元串CSTR可以二维布置在共源线CSL上或者在基底上。
每个单元串CSTR可以包括连接至共源线CSL的地选择晶体管GST、连接至位线BL0至BL2中的一条的串选择晶体管SST以及连接在地选择晶体管GST与串选择晶体管SST之间的多个存储器单元晶体管MCT。地选择晶体管GST、串选择晶体管SST和存储器单元晶体管MCT可以串联连接。此外，地选择线GSL、多条字线WL0至WL3以及多条串选择线SSL0至SSL2设置在共源线CSL与位线BL0至BL2之间。地选择线GSL、字线WL0至WL3以及串选择线SSL0至SSL2可以分别用作地选择晶体管GST、存储器单元晶体管MCT和串选择晶体管SST的栅电极。
由于一个单元串CSTR包括距共源线CSL不同距离处的多个存储器单元晶体管MCT，字线WL0至WL3可以具有位于共源线CSL与位线BL0至BL2之间的多层结构。地选择晶体管GST和串选择晶体管SST以及存储器单元晶体管MCT可以是利用沟道结构作为沟道区域的MOS场效应晶体管(MOSFET)。
现在将参照图2、图3、图4、图5和图6详细描述根据发明构思的半导体存储器装置的示例。
基底100可以在其上设置有***电路晶体管TR和堆叠结构ST。基底100可以具有单元阵列区域CAR、接触区域CR和***电路区域PR。接触区域CR可以设置在单元阵列区域CAR与***电路区域PR之间。***电路区域PR可以是X解码器区域。基底100可以是或者包括硅基底、硅锗基底、锗基底或者生长在单晶硅基底上的单晶外延层。
***电路晶体管TR可以设置在基底100的***电路区域PR上。例如，***电路晶体管TR可以设置在由设置在基底100中的器件隔离层限定的有源区域上。***电路晶体管TR可以包括***栅极介电层10、***栅电极20和源/漏区30。***栅极介电层10可以设置在基底100的有源区域上。***栅极介电层10可以包括氧化硅层或热氧化层。***栅电极20可以设置在***栅极介电层10上。***栅电极20可以包括金属或杂质掺杂的多晶硅图案。源/漏区30可以在***栅电极20的相对侧上设置在基底100的有源区域中。源/漏区30中的每个可以具有与基底100的导电性不同的导电性。
堆叠结构ST可以设置在基底100的单元阵列区域CAR和接触区域CR上。堆叠结构ST可以在基底100的顶表面上沿第一方向X纵向延伸，并且可以在与第一方向X交叉的第二方向Y上彼此分隔开。共源区CSR可以在堆叠结构ST之间设置在基底100中。共源区CSR可以在第一方向X上延伸。共源区CSR可以具有与基底100的导电性不同的导电性。
堆叠结构ST中的每个可以包括缓冲氧化层210、栅电极220a、220b和220c以及绝缘图案230，其中，栅电极和绝缘图案交替且重复地堆叠在缓冲氧化层210上。在***电路区域PR上，缓冲氧化层210可以覆盖基底100的顶表面以及***电路晶体管TR的表面。缓冲氧化层210可以包括热氧化层或氧化硅层。栅电极220a、220b和220c可以包括地选择栅电极220a、单元栅电极220b和串选择栅电极220c。地选择栅电极220a可以对应于栅电极220a、220b和220c中的最下面的栅电极，串选择栅电极220c可以是栅电极220a、220b和220c中的最上面的栅电极。单元栅电极220b可以设置在地选择栅电极220a与串选择栅电极220c之间。
堆叠结构ST可以在基底100的接触区域CR上具有台阶部分或“阶梯状”部。例如，堆叠结构ST中的每个可以具有随着与单元阵列区域CAR的距离增加而减小的高度。例如，栅电极220a、220b和220c可以在第一方向X上具有对应的长度，所述长度可以随着与基底100的距离增加而减小。在示例中，栅电极220a、220b和220c中的每个具有位于基底100的接触区域CR上的端部。地选择栅电极220a和单元栅电极220b中的每个的端部可以对应于未被下一个上层栅电极覆盖的暴露部分。串选择栅电极220c的端部可以是其设置在接触区域CR上的部分。注意的是，在这里以及下面的描述中，随着上下文更清楚的术语“高度”可以指特定元件或特征相对于参考平面(诸如诸如基底的上表面的平面)的尺寸，而不是元件或特征从顶部到底部的尺寸。
绝缘图案230可以在与基底100的顶表面垂直的第三方向Z上设置在彼此相邻的栅电极220a、220b和220c之间，并且也设置在串选择栅电极220c上。绝缘图案230可以均包括氧化硅层。绝缘图案230可以在第一方向X上具有对应的长度，所述长度可以随着与基底100的距离增加而减小。每个绝缘图案230的第一方向X上的长度可以与相邻下层栅电极的在第一方向X上的长度基本相同。绝缘图案230可以覆盖栅电极220a、220b和220c的端部。
层间介电图案300可以覆盖堆叠结构ST的台阶部分和***电路晶体管TR。层间介电图案300可以在与堆叠结构ST的顶表面的水平相同水平处具有顶表面。层间介电图案300可以包括正硅酸乙酯(TEOS)氧化层。
单元垂直沟道结构VS可以穿过堆叠结构ST延伸。例如，单元垂直沟道结构VS可以穿过堆叠结构ST在基底100的单元阵列区域CAR的顶表面上竖直地延伸。单元垂直沟道结构VS可以以之字形式或以直线布置。
虚设垂直沟道结构DVS可以穿过堆叠结构ST延伸。例如，虚设垂直沟道结构DVS可以竖直穿过堆叠结构ST在基底100的接触区域CR的顶表面上延伸。在栅电极200a、200b和200c的端部上，虚设垂直沟道结构DVS可以穿过堆叠结构ST的台阶部分延伸。当在平面中观看时，虚设垂直沟道结构DVS可以以之字形形式或以直线布置。在示例中，单元垂直沟道结构VS和虚设垂直沟道结构DVS在与层间介电图案300的顶表面的水平相同的水平处具有顶表面。
单元垂直沟道结构VS中的每个以及虚设垂直沟道结构DVS中的每个可以包括垂直沟道VC、电荷存储结构310、空隙填充层320和垫(pad，或称为“焊盘”或“焊垫”)330。垂直沟道VC可以竖直穿过堆叠结构ST在基底100的顶表面上延伸。垂直沟道VC可以具有中空管形状、圆柱形状或杯子形状。垂直沟道VC可以包括单层或多层。垂直沟道VC可以包括单晶硅层、有机半导体层以及碳纳米结构中的至少一种。
电荷存储结构310可以设置在垂直沟道VC与栅电极220a、220b和220c之间。电荷存储结构310可以沿垂直沟道VC的外壁表面延伸。例如，电荷存储结构310可以围绕垂直沟道VC延伸。电荷存储结构310可以包括单层或多层。例如，电荷存储结构是从由氧化硅层、氮化硅层、氮氧化硅层和高k介电层组成的组中选择的至少一层。
如图6中所示，电荷存储结构310可以包括隧道绝缘层TL、阻挡绝缘层BLL和电荷存储层CTL。隧道绝缘层TL可以与垂直沟道VC相邻并且可以围绕垂直沟道VC。阻挡绝缘层BLL可以与栅电极220a、220b和220c相邻。电荷存储层CTL可以设置在隧道绝缘层TL与阻挡绝缘层BLL之间。隧道绝缘层TL可以包括氧化硅层或高k介电层(例如，氧化铝(Al2O3)或氧化铪(HfO2))。阻挡绝缘层BLL可以包括氧化硅层或高k介电层(例如，氧化铝(Al2O3)或氧化铪(HfO2))。电荷存储层CTL可以包括氮化硅层。
空隙填充层320可以设置在垂直沟道VC的内侧。空隙填充层320可以包括氧化硅层、氮化硅层或氮氧化硅层。垫330可以设置在垂直沟道VC、电荷存储结构310和空隙填充层320中的每个的上部上。垫330可以包括导电材料或掺杂有具有与垂直沟道VC的导电性不同的导电性的杂质的半导体材料。
半导体柱SP可以设置在单元垂直沟道结构VS与基底100之间。虚设半导体柱DSP可以设置在虚设垂直沟道结构DVS与基底100之间。半导体柱SP和虚设半导体柱DSP可以设置在基底100的顶表面上并且可以穿过地选择栅电极220a延伸。半导体柱SP中的每个和虚设半导体柱DSP中的每个可以与垂直沟道VC接触。半导体柱SP中的每个和虚设半导体柱DVS中的每个中可以是本征半导体或导电性与基底100的导电性相同的半导体。
如图6中所示，水平绝缘层340可以设置为围绕电荷存储结构310，并且可以沿栅电极220a、220b和220c中的每个的顶表面和底表面延伸。水平绝缘层340可以包括氧化硅层(例如，SiO2)或高k介电层(例如，氧化铝层(Al2O3)或氧化铪(HfO2))。
第一层间介电层450可以设置在堆叠结构ST和层间介电图案300上。第一层间介电层450可以覆盖层间介电图案300的顶表面和堆叠结构ST的顶表面。第一层间介电层450可以包括氧化硅层。
在示例中，位于单元阵列区域CAR上的第一层间介电层450可以具有其水平与位于接触区域CR和***电路区域PR上的第一层间介电层450的顶表面的水平不同的顶表面。例如，单元阵列区域CAR上的第一层间介电层450的顶表面可以比位于接触区域CR和***电路区域PR上的第一层间介电层450的顶表面高。接触区域CR和***电路区域PR上的第一层间介电层450的顶表面可以设置在比单元垂直沟道结构VS和虚设垂直沟道区域DVS的顶表面的水平高的水平处。
接触结构470可以沿第二方向Y设置在彼此相邻的堆叠结构ST之间。接触结构470可以在第一方向X上水平延伸并且可以设置在基底100的单元阵列区域CAR与接触区域CR上。当在平面中观看时，接触结构470可以具有在第一方向X上径向延伸的矩形或线形形状。可选择地，接触结构470可以具有多个分离部分，接触结构470的多个部分可以沿共源区CSR在第一方向X上布置。在这种情况下，接触结构470的多个部分可以均具有柱的形式。
接触结构470可以包括间隔件471和共源接触件473。共源接触件473可以电连接至共源区CSR。共源接触件473可以包括金属(例如，钨、铜或铝)或过渡金属(例如，钛或钽)。间隔件471可以围绕共源接触件473延伸。间隔件471可以包括绝缘材料(例如，氧化硅层或氮化硅层)。
在示例中，接触结构470在单元阵列区域CAR上具有第一高度H1并且在接触区域CR上具有第二高度H2，其中，第一高度H1和第二高度H2彼此不同。例如，第一高度H1可以比第二高度H2大(H1>H2)。因此，接触结构470(的上部)在单元阵列区域CAR与接触区域CR之间的边界上方具有台阶。根据发明构思的半导体存储器装置可以包括多个接触结构470，所述接触结构470中的每个可以具有台阶。
第二高度H2可以比单元垂直沟道结构VS和虚设垂直沟道结构DVS的高度大。第一高度H1和第二高度H2中的每个可以是从基底100的顶表面到接触结构470的顶表面的距离。单元垂直沟道结构VS和虚设垂直沟道结构DVS的高度中的每个可以是从基底100的顶表面到垫330的顶表面的距离。
在示例中，接触结构470的位于接触区域CR上的顶表面可以设置在比接触结构470的位于单元阵列区域CAR上的顶表面的水平低的水平处。接触结构470的位于接触区域CR上的顶表面可以设置在比单元垂直沟道结构VS和虚设垂直沟道结构DVS的顶表面中的每个的水平高的水平处。
接触结构470可以穿过第一层间介电层450延伸。接触结构470和第一层间介电层450的顶表面可以设置在相同的水平处。例如，接触结构470的位于单元阵列区域CAR上的顶表面可以设置在与第一层间介电层450的位于单元阵列区域CAR上的顶表面的水平相同的水平处。例如，接触结构470的位于接触区域CAR上的顶表面可以设置在与第一层间介电层450的位于接触区域CR和***电路区域PR上的顶表面的水平相同的水平处。
第二层间介电层460可以设置在第一层间介电层450上。第二层间介电层460可以覆盖第一层间介电层450的顶表面。因此，第二层间介电层460的位于单元阵列区域CAR上的顶表面可以设置在比第二层间介电层460的位于接触区域CR和***电路区域PR上的顶表面的水平高的水平处。第二层间介电层460可以包括氧化硅层。
单元接触插塞CCP可以设置在基底100的接触区域CR上。单元接触插塞CCP可以穿过第一层间介电层450和第二层间介电层460以及层间介电图案300延伸，并且可以设置在栅电极220a、220b和220c的端部上。单元接触插塞CCP可以与栅电极220a、220b和220c的端部的顶表面接触。在示例中，单元接触插塞CCP具有顶表面，所述顶表面设置在比接触结构470的位于单元阵列区域CAR上的顶表面的水平低且比接触结构470的位于接触区域CR上的顶表面高的水平处。单元接触插塞CCP的顶表面可以位于相同的水平处。单元接触插塞CCP可以包括金属(例如，铜或钨)和金属氮化物(例如，TiN、TaN或WN)中的至少一种。
***接触插塞PCP可以设置在基底100的***电路区域PR上。***接触插塞PCP可以穿过第一层间介电层450和第二层间介电层460以及层间介电图案300延伸，并且可以设置在***栅电极20和源/漏区30上。***接触插塞PCP可以具有顶表面，所述顶表面位于与单元接触插塞CCP的顶表面的水平相同的水平处。***接触插塞PCP可以包括金属(例如，铜或钨)和金属氮化物(例如，TiN、TaN或WN)中的至少一种。
第一连接线CW1可以设置在第二层间介电层460的顶表面上。第一连接线CW1可以设置在单元接触插塞CCP的对应的单元接触插塞的顶表面上。在示例中，如图5中所示，第一连接线CW1可以设置在位于地选择栅电极220a上的单元接触插塞CCP上并且可以设置在位于单元栅电极220b上的单元接触插塞CCP上。在示例中，第一连接线CW1可以不设置在连接至串选择栅电极220c的单元接触插塞CCP上或者连接至单元栅电极220b中的最上面的单元栅电极220b的单元接触插塞CCP上。第一连接线CW1可以从接触区域CR延伸至***电路区域PR上。第一连接线CW1中的每条可以从一个单元接触插塞CCP延伸至设置在***电路区域PR上的一个***接触插塞PCP上。因此，第一连接线CW1中的每条可以将栅电极220a、220b和220c中的一个栅电极电连接至***电路晶体管TR。
第三层间介电层480可以设置在第二层间介电层460上。第三层间介电层480可以局部地设置在位于接触区域CR和***电路区域PR上的第二层间介电层460上。第三层间介电层480可以覆盖第一连接线CW1。第三层间介电层480可以暴露位于单元阵列区域CAR上的第二层间介电层460的顶表面。第三层间介电层480可以包括氧化硅层。
螺柱STD可以穿过第三层间介电层480延伸。螺柱STD可以设置在其上未设置有第一连接线CW1的单元接触插塞CCP上。例如，螺柱STD可以设置在连接至串选择栅电极220c的单元接触插塞CCP上以及连接至最上面的单元栅电极220b的单元接触插塞CCP上。螺柱STD可以包括导电金属氮化物和掺杂半导体中的至少一种。
第二连接线CW2可以设置在螺柱STD上。尽管未示出，但是第二连接线CW2可以从螺柱STD延伸到***电路区域PR上的***接触插塞PCP上。因此，第二连接线CW2中的每条可以将栅电极220a、220b和220c中的一个栅电极连接至***电路晶体管TR。
第四层间介电层490可以设置在第二层间介电层460和第三层间介电层480上。第四层间介电层490可以覆盖第二层间介电层460的顶表面和第三层间介电层480的顶表面，第二层间介电层460的顶表面不被第三层间介电层480覆盖。第四层间介电层490可以覆盖第二连接线CW2。第四层间介电层490可以包括氧化硅层。
在示例中，层间介电结构IS包括设置在接触结构470和第一层间介电层450的顶表面上的层间介电层。层间介电结构IS可以在单元阵列区域CAR上具有第一厚度T1并且在接触区域CR和***电路区域PR上具有第二厚度T2，第一厚度T1可以比第二厚度T2小(T1<T2)。堆叠在单元阵列区域CAR上的层间介电层的数量可以比堆叠在接触区域CR和***电路区域PR上的层间介电层的数量少。例如，第二层间介电层460和第四层间介电层490可以堆叠在单元阵列区域CAR上，第二层间介电层460、第三层间介电层480和第四层间介电层490可以堆叠在接触区域CR和***电路区域PR上。
沟道接触插塞HCP可以设置在单元垂直沟道结构VS上。沟道接触插塞HCP可以与垫330接触。沟道接触插塞HCP可以包括金属(例如，铜或钨)和金属氮化物(例如，TiN、TaN或WN)中的至少一种。
位线BL可以设置在第四层间介电层490上。位线BL可以在第二方向Y上纵向延伸并且跨越堆叠结构ST。位线BL可以在第四层间介电层490上沿第一方向X彼此分隔开。位线BL中的每条可以电连接至布置在第二方向Y上的单元垂直沟道结构VS的垂直沟道VC。位线BL可以包括金属(例如，钨)。
根据发明构思的示例，接触结构470的位于接触区域CR上的第二高度H2比接触结构470的位于单元阵列区域CAR上的第一高度H1小，第一连接线CW1位于比位线BL的水平低的水平处。由于沟道接触插塞HCP的高度影响位线BL的电容，因此，当第一连接线CW1位于相对低的水平处时，沟道接触插塞HCP的高度可以保持为最小以降低位线BL的电容。在这里注意的是，当用于描述元件(诸如导电线)时，术语“水平”作为一个整体将通常指形成有元件的表面或平面的水平。
图7和图8中示出了并将参照图7和图8描述根据发明构思的半导体存储器装置的另一示例。此外，为了简明起见，根据发明构思的半导体存储器装置的示例的同样的组件被分配了相同的附图标记，并且将不重复这样的组件的详细描述。
参照图7和图8，垂直沟道VC、电荷存储结构310和间隙填充层320可以与基底100的顶表面接触。也就是说，本示例不包括上面参照图3和图4描述的示例的半导体柱SP或虚设半导体柱DSP。
在图9至图11中示出了并将参照图9至图11描述根据发明构思的半导体存储器装置的其他示例。此外，为了简明起见，根据发明构思的半导体存储器装置的示例的同样的组件也被分配了相同的附图标记，并且将不重复这样的组件的详细描述。
图9至图11中示出的半导体存储器装置不包括图2和图4中示出的并参照图2和图4描述的虚设垂直沟道结构DVS。在此情况下，接触结构470的位于接触区域CR上的顶表面处于比单元垂直沟道结构VS的顶表面的水平低的水平处。层间介电图案300的顶表面位于比单元垂直沟道结构VS的顶表面的水平低的水平处。
在图12至图14中示出了并将参照图12至图14描述根据发明构思的半导体存储器装置的其他示例。此外，为了简明起见，根据发明构思的半导体存储器装置的示例的同样的组件也被分配了相同的附图标记，并且将不重复这样的组件的详细描述。
参照图12至图14，基底100的接触区域CR可以包括第一接触区域CR1和第二接触区域CR2。第一接触区域CR1可以与单元阵列区域CAR相邻，第二接触区域CR2可以与***电路区域PR相邻。串选择栅电极220c的端部和对应的单元栅电极220b的端部可以设置在第一接触区域CR1上，地选择栅电极220a的端部以及剩余的单元栅电极220b的端部可以设置在第二接触区域CR2上。
接触结构470可以在第一接触区域CR1上具有第三高度H3，并且可以在单元阵列区域CAR上具有第一高度H1，第一高度H1和第三高度H3可以相同(H1＝H3)。另一方面，在此示例中，接触结构470在基底100的接触区域CR上具有不同的高度。接触结构470在第二接触区域CR2上可以具有第四高度H4，第四高度H4可以比第一高度H1小(H4<H1)。也就是说，第三高度H3可以比第四高度H4大(H3>H4)。接触结构470的位于第一接触区域CR1上的顶表面可以处于比接触结构470的位于第二接触区域CR2上的顶表面的水平高的水平处。第一层间介电层450的位于第一接触区域CR1上的顶表面可以与接触结构470的位于单元阵列区域CAR上的顶表面的水平、接触结构470的位于第一接触区域上的顶表面的水平以及第一层间介电层450的位于单元阵列区域CAR上的顶表面的水平处于相同的水平处。第一层间介电层450的位于第二接触区域CR2和***电路区域PR上的顶表面可以与接触结构470的位于第二接触区域CR2上的顶表面的水平处于相同的水平处。
此外，第二接触区域CR2可以包括第一部分P1以及在第二方向Y上与第一部分P1相邻的第二部分P2。具有第四高度H4的接触结构470可以局部地设置在第二接触区域CR2的第一部分P1上。例如，位于第二接触区域CR2的第二部分P2上的接触结构470可以具有第一高度H1和第三高度H3。
在另一示例中，具有第四高度H4的接触结构470可以延伸跨越整个第二接触区域CR2。
单元接触插塞CCP的位于第一接触区域CR1上的顶表面可以处于比单元接触插塞CCP的位于第二接触区域CR2上的顶表面的水平高的水平处。在此示例中，根据发明构思的半导体存储器装置不包括在图2和图4中示出并参照图2和图4描述的螺柱STD。例如，位于第二接触区域CR2上的单元接触插塞CCP可以与第二连接线CW2接触。
在图15和图16中示出了根据发明构思的半导体存储器装置的另一示例。此外，为了简明起见，根据发明构思的半导体存储器装置的示例的同样的组件被分配了相同的附图标记，并且将不重复这样的组件的详细描述。
参照图15和图16，多对堆叠结构ST设置在基底100的单元阵列区域CAR和接触区域CR上。每对堆叠结构ST包括在基底100的顶表面上沿第二方向Y彼此分隔开的第一堆叠结构ST1和第二堆叠结构ST2。
接触结构470可以设置在第一堆叠结构ST1和第二堆叠结构ST2之间。在示例中，接触结构470在单元阵列区域CAR上具有第一高度H1并且在接触区域CR上具有第二高度H2，第一高度H1和第二高度H2相同(H1＝H2)。接触结构470可以使第一堆叠结构ST1的串选择栅电极220c与第二堆叠结构ST2的串选择栅电极220c物理分离且电分离。在一对堆叠结构ST中，最下面的绝缘图案230可以置于第一堆叠结构ST1的地选择栅电极220a与第二堆叠结构ST2的地选择栅电极220a之间。在一对堆叠结构ST中，最下面的绝缘图案230和接触结构470可以使第一堆叠结构ST1的地选择栅电极220a与第二堆叠结构ST2的地选择栅电极220a物理分离且电分离。
每对堆叠结构ST也可以包括第一电极连接ECP1和第二电极连接ECP2。第一电极连接ECP1和第二电极连接ECP2可以设置在第一堆叠结构ST1与第二堆叠结构ST2之间。第一电极连接ECP1和第二电极连接ECP2可以彼此分隔开。当在平面中观看时，第一电极连接ECP1可以设置在第一堆叠结构ST1和第二堆叠结构ST2中的最上面的单元栅电极220b之间。当在平面中观看时，第二电极连接ECP2可以设置在第一堆叠结构ST1的一个单元栅电极220b与第二堆叠结构ST2的一个单元栅电极220b之间，第二堆叠结构ST2的一个单元栅电极220b可以位于与第一堆叠结构ST1的一个单元栅电极220b的水平相同的水平处。
第一电极连接ECP1和第二电极连接ECP2可以使在第二方向Y上彼此面对的单元栅电极220b连接并且位于相同水平处。例如，由于第一电极连接ECP1或第二电极连接ECP2，第一堆叠结构ST1和第二堆叠结构ST2的位于相同水平处的单元栅电极220b可以处于相同电位。第一电极连接ECP1和第二电极连接ECP2的数量不限于示出的数量。相反，可以设置三个或更多个电极连接。
单元接触插塞CCP可以设置在第一堆叠结构ST1和第二堆叠结构ST2的栅电极220a、220b和220c的端部上。单元接触插塞CCP的顶表面可以位于与接触结构470的顶表面的水平相同的水平处。单元接触插塞CCP可以连接至第一连接线CW1和第二连接线CW2。单元接触插塞CCP中的一些可以连接至第一连接线CW1。单元接触插塞CCP的另一些可以通过螺柱STD连接至第二连接线CW2。
在示例中，第一连接线CW1越过第一电极连接ECP1和第二电极连接ECP3，之后延伸至基底100的***电路区域PR上。例如，如图15中所示，连接至一个单元接触插塞CCP的第一连接线CW1越过第二电极连接ECP2然后延伸至***电路区域PR上，因此第一连接线CW1电连接至一个***电路晶体管TR。在此情况下，越过第二电极连接ECP2的第一连接线CW1可以具有比第二电极连接ECP2的宽度小的宽度。尽管未示出，但是一个第一连接线CW1可以越过第一电极连接ECP1，第一连接线CW1中的另一个可以越过第二电极连接ECP2。第一连接线CW1可以与接触结构470分隔开。
层间介电结构IS可以包括堆叠在第一层间介电层450上的第二层间介电层460和第三层间介电层480。在示例中，层间介电结构IS在单元阵列区域CAR上具有第一厚度T1，并且在接触区域CR上具有第二厚度T2，其中，第一厚度T1和第二厚度T2相同(T1＝T2)。
接下来将参照图17A至图23B描述根据发明构思的制造半导体存储器装置的方法。
参照图17A和图17B，可以在基底100中设置器件隔离层。器件隔离层可以限定基底100的有源区域。可以在基底100的有源区域上设置***电路晶体管TR。基底100可以包括单元阵列区域CAR、接触区域CR以及位于单元阵列区域CAR与接触区域CR之间的***电路区域PR。***电路晶体管TR可以设置在基底100的***电路区域PR上。***电路晶体管TR可以包括***栅极介电层10、***栅电极20和源/漏区30。可以在基底100上顺序地形成***栅极介电层10和***栅电极20。可以在基底100的位于***栅电极20的相对侧上的有源区域中形成源/漏区30。
可以在基底100上形成成型结构MS。成型结构MS的形成步骤可以包括在基底100上形成缓冲氧化层210、之后在缓冲氧化层210上交替且重复地堆叠牺牲层225和绝缘层227。在基底100的***电路区域PR上，缓冲氧化层210可以覆盖***电路晶体管TR的表面。缓冲氧化层210可以包括热氧化层或氧化硅层。牺牲层225可以包括氮化硅层。可以由相对于牺牲层225呈现蚀刻选择性的材料形成牺牲层227。牺牲层227可以包括氧化硅层。
可以使成型结构MS图案化以在基底100的接触区域CR上具有台阶或“阶梯”结构。成型结构MS的图案化步骤可以包括在成型结构MS上形成暴露成型结构MS的一部分的掩模图案(未示出)(所述一部分形成在基底100的接触区域CR和***电路区域PR上)，之后重复执行利用掩模图案作为蚀刻掩模来蚀刻绝缘层227和牺牲层225的蚀刻工艺以及减小掩模图案的宽度以增大绝缘层227和牺牲层225的蚀刻目标平面面积的工艺。在基底100的***电路区域PR上，可以通过成型结构MS暴露缓冲氧化层210。绝缘层227可以具有其顶表面在基底100的接触区域CR上被暴露的端部。牺牲层225在第一方向(图2中的X方向)上可以具有随着与基底100的距离增大而减小的长度，绝缘层227在第一方向X上可以具有随着与基底100的距离增加而减小的长度。彼此竖直相邻的一对牺牲层225和绝缘层227在第一方向X上可以具有相同的长度。
可以形成层间介电图案300以覆盖成型结构MS的台阶结构和缓冲氧化层210。层间介电图案300可以暴露成型结构MS的顶表面。层间介电图案300可以包括正硅酸乙酯(TEOS)氧化层。
参照图18A和图18B，可以使成型结构MS和缓冲氧化层210图案化以在成型结构MS中形成沟道孔CH和虚设沟道孔DCH。沟道孔CH可以形成在基底100的单元阵列区域CAR上，虚设沟道孔DCH可以形成在基底100的接触区域CR上。例如，沟道孔CH和虚设沟道孔DCH的形成步骤可以包括在成型结构MS和层间介电图案300上形成掩模图案(未示出)，之后利用掩模图案作为蚀刻掩模来各向异性蚀刻成型结构MS。可以执行过蚀刻操作使得将基底100蚀刻得具有凹陷的顶表面。当在平面中观看时，沟道孔CH和虚设沟道孔DCH可以具有圆形形状、椭圆形状或多边形形状。
可以在沟道孔CH中形成半导体柱SP，并且可以在虚设沟道孔DCH中形成虚设半导体柱DSP。可以利用选择性外延生长工艺来从暴露于沟道孔CH和虚设沟道孔DCH的基底100作为种子生长半导体柱SP和虚设半导体柱DSP。半导体柱SP中的每个以及虚设半导体柱DSP中的每个可以包括其方向性与基底100的方向性相同的材料。
可以沿沟道孔CH的侧边以及虚设沟道孔DCH的侧边形成电荷存储结构310。电荷存储结构310可以沿沟道孔CH的侧边以及虚设沟道孔DCH的侧边布置，并且也部分覆盖分别形成在沟道孔CH和虚设沟道孔DCH中的半导体柱SP和虚设半导体柱DSP。
如图6中所示，电荷存储结构310可以包括分别顺序地形成在沟道孔CH和虚设沟道孔DCH中的每个中的阻挡绝缘层BLL、电荷存储层CTL和隧道绝缘层TL。例如，阻挡绝缘层BLL可以包括氧化硅层或高k介电层(例如，Al2O3或HfO2)，电荷存储层CTL可以包括氮化硅层，隧道绝缘层TL可以包括氮氧化硅层或高k介电层(例如，Al2O3或HfO2)。
可以在沟道孔CH和虚设沟道孔DCH中形成垂直沟道VC。垂直沟道VC可以共形地覆盖电荷存储结构310的内侧表面以及半导体柱SP和虚设半导体柱DSP的顶表面，所述顶表面被电荷存储结构310暴露。垂直沟道VC可以在包括氢或氘的气体环境下经历氢退火工艺。氢退火工艺可以处理垂直沟道VC中存在的结晶缺陷。
可以在被垂直沟道VC围绕的内部空间中形成间隙填充层320。间隙填充层320可以完全填充沟道孔CH和虚设沟道孔DCH。可以利用SOG技术来形成间隙填充层320。间隙填充层320可以是诸如氧化硅的绝缘材料。
可以在垂直沟道VC的上部、电荷存储结构310的上部以及间隙间隙层320的上部上形成垫330。垫330的形成步骤可以包括通过蚀刻垂直沟道VC的上部、电荷存储结构310的上部以及间隙间隙层320的上部来形成凹陷，之后利用导电材料填充凹陷。可选择地，可以通过利用导电性与垂直沟道VD的导电性不同的杂质掺杂垂直沟道VC的上部来形成垫330。因此，可以在单元阵列区域CAR上形成单元垂直沟道结构VS，可以在接触区域CR上形成虚设单元垂直沟道结构DVS。单元垂直沟道结构VS中的每个以及虚设垂直沟道结构DVS中的每个可以包括垂直沟道VC、电荷存储结构310、间隙填充层320和垫330。
参照图19A和图19B，可以各向异性蚀刻成型结构MS以形成共源沟槽CTH。共源沟槽CTH的形成步骤可以包括在成型结构MS上形成第一层间介电层450，之后利用第一层间介电层450作为蚀刻掩模来使成型结构MS和缓冲氧化层210图案化直到暴露基底100的顶表面。共源沟槽CTH可以形成为在第一方向(图2中的X方向)上延伸。共源沟槽CTH可以之后形成为具有在第一方向X上延伸的线形或矩形形状。共源沟槽CTH可以为堆叠结构ST划界，所述堆叠结构ST在基底100的顶表面上沿第二方向(图2中的Y方向)彼此分隔开。堆叠结构ST中的每个可以包括图案化的缓冲氧化层210、绝缘图案230和牺牲图案(未示出)。可以通过共源沟槽CTH暴露堆叠结构ST的侧边。
可以通过去除暴露至共源沟槽CTH的牺牲图案来形成凹陷区域RR。可以通过湿蚀刻工艺和/或各向异性干蚀刻工艺来去除牺牲图案。可以在彼此竖直相邻的绝缘图案230之间以及缓冲氧化层210与最下面的绝缘图案230之间形成凹陷区域RR。蚀刻工艺可以使用包括磷酸的蚀刻剂。
凹陷区域RR可以从共源沟槽CTH水平延伸至绝缘图案230之间的间隙。凹陷区域RR可以暴露绝缘图案230的顶表面和底表面、电荷存储结构310的外壁的部分、虚设半导体柱DSP的侧壁的部分、半导体柱SP的侧壁的部分以及层间介电图案300的部分。
参照图6、图20A和20B，可以在凹陷区域RR中形成水平绝缘层340。例如，水平绝缘层340可以共形地覆盖绝缘图案230的顶表面和底表面、电荷存储结构310的暴露至凹陷区域RR的外壁、虚设半导体柱DSP的侧表面、半导体柱SP的侧表面、层间介电图案300的部分以及第一层间介电层450的侧表面。可以利用具有优异台阶覆盖的沉积工艺来形成水平绝缘层340。例如，可以利用化学气相沉积(CVD)或原子层沉积(ALD)来形成水平绝缘层340。
可以在凹陷区域RR中形成栅电极220a、220b和220c。栅电极220a、220b和220c的形成步骤可以包括形成金属层以填充共源沟槽CTH和凹陷区域RR，之后从共源沟槽CTH去除金属层。栅电极220a、220b和220c可以包括地选择栅电极220a、单元栅电极220b和串选择栅电极220c。
可以在暴露至共源沟槽CTH的基底100中形成共源区CSR。可以执行离子注入工艺来形成共源区CSR。共源区CSR可以具有与基底100的导电性不同的导电性。
可以在共源沟槽CTH中形成接触结构470。接触结构470可以包括间隔件471和共源接触件473。间隔件471可以覆盖共源沟槽CTH的侧表面。共源接触件473可以形成为填充形成有间隔件471的共源沟槽CTH的剩余空间。
参照图21A和图21B，可以执行蚀刻工艺以蚀刻形成在接触区域CR上的接触结构470的上部以及形成在接触区域CR和***电路区域PR上的第一层间介电层450的上部。蚀刻工艺可以包括在设置在单元阵列区域CAR上的第一层间介电层450上形成掩模图案475，并且利用掩模图案475作为蚀刻掩模来蚀刻接触结构470和第一层间介电层450。在示例中，蚀刻工艺包括用于蚀刻间隔件471的第一蚀刻工艺、用于蚀刻共源接触件473的第二蚀刻工艺以及用于蚀刻第一层间介电层450的第三蚀刻工艺，第一蚀刻工艺至第三蚀刻工艺彼此独立，即，具有不同的蚀刻配方。可选择地，蚀刻工艺可以由(利用单个蚀刻配方的)蚀刻间隔件471、共源接触件473和第一层间介电层450的单个蚀刻工艺组成。蚀刻工艺可以是，例如，干蚀刻工艺。掩模图案475可以包括绝缘材料或导电材料。
蚀刻工艺可以使第一层间介电层450和接触结构470的位于接触区域CR和***电路区域PR上的顶表面保持在比接触结构470和第一层间介电层450的位于单元阵列区域CAR上的顶表面的水平低的水平处。接触区域CR和***电路区域PR上的第一层间介电层450可以具有减小的厚度，接触区域CR上的接触结构470可以具有减小的高度。因此，接触结构470可以在单元阵列区域CAR上具有第一高度H1并且在接触区域CR上具有第二高度H2，第一高度H1比第二高度H2大(H1>H2)。
在蚀刻工艺之后，可以去除掩模图案475。
参照图22A和图22B，可以在第一层间介电层450上形成第二层间介电层460。第二层间介电层460可以共形地覆盖第一层间介电层450的顶表面和接触结构470的顶表面。第二层间介电层460可以由氧化硅层形成。
可以在栅电极220a、220b和220c的端部上形成单元接触插塞CCP，所述端部设置在接触区域CR上。可以在设置在基底100的***电路区域PR上的源/漏区30和***栅电极20上形成***接触插塞PCP。第二层间介电层460可以暴露单元接触插塞CCP的顶表面和***接触插塞PCP的顶表面。单元接触插塞CCP和***接触插塞PCP可以包括金属(例如，铜或钨)和金属氮化物(例如，TiN、TaN或WN)中的至少一种。
可以在第二层间介电层460上形成第一连接线CW1。可以在单元接触插塞CCP中的一些以及***接触插塞PCP中的一些上形成第一连接线CW1。在示例中，所述一些单元接触插塞CCP可以是单元接触插塞CCP中的除了形成在串选择栅电极220c和最上面的单元栅电极220b上的其他单元接触插塞CCP之外的单元接触插塞CCP。例如，第一连接线CW1可以不形成在设置在串选择栅电极220c和最上面的单元栅电极220b上的单元接触插塞CCP上。
第一连接线CW1可以延伸到***电路区域PR上并且可以电连接至***接触插塞PCP。第一连接线CW1可以包括金属，诸如铜或钨。
参照图23A和图23B，可以在第二层间介电层460上形成第三层间介电层480。第三层间介电层480的形成步骤可以包括在第二层间介电层460上形成绝缘层(未示出)并且对绝缘层执行平坦化工艺。第三层间介电层480可以局部地形成在接触区域CR和***电路区域PR上。第三层间介电层480可以具有与形成在单元阵列区域CAR上的第二层间介电层460的顶表面的水平位于相同水平处的顶表面。第三层间介电层480可以包括氧化硅层。
可以在层间介电层480中形成螺柱STD。螺柱STD可以形成在未接收第一连接线CW1的那些单元接触插塞CCP上。在示例中，螺柱STD可以形成在设置在串选择栅电极220c和最上面的单元栅电极220b上的单元接触插塞CCP上。螺柱STD可以包括导电金属氮化物和掺杂的半导体中的至少一种。
返回参照图3和图4，可以在螺柱STD上形成第二连接线CW2。第二连接线CW2可以由诸如铜或钨的金属形成。可以在第二层间介电层460和第三层间介电层480上形成第四层间介电层490。第四层间介电层490可以覆盖第二连接线CW2。第四层间介电层490可以包括氧化硅层。
可以在单元垂直沟道结构VS上形成沟道接触插塞HCP。沟道接触插塞HCP可以穿过第四层间介电层490、第二层间介电层460和第一层间介电层450延伸并且可以与垫330接触。沟道接触插塞HCP可以包括金属(例如，铜或钨)和金属氮化物(例如，TiN、TaN或WN)中的至少一种。
可以在第四层间介电层490上形成位线BL。位线BL可以电连接至布置在第二方向(图2中的Y方向)上的单元垂直沟道结构VS。
根据发明构思的一方面，接触区域上的接触结构可以具有比单元阵列区域上的接触结构的高度小的高度，因此，其可能在装置中以相对低的水平设置连接至单元接触插塞的最下面的连接线。因此，位线与单元垂直沟道结构之间的沟道接触插塞可以具有最小的高度，其可能降低位线的电容。
最终，尽管已经结合附图中示出的发明构思的示例描述了本发明，但是本领域技术人员将理解的是在不脱离由权利要求限定的发明构思的技术精神和本质特征的情况下，可以对这样的示例做出各种改变和修改。

Claims (19)

1.一种半导体存储器装置，所述半导体存储器装置包括：
基底，具有单元阵列区域和接触区域；
堆叠结构，位于基底的单元阵列区域和接触区域上并且包括多个栅电极，所述多个栅电极在堆叠结构中重复地堆叠；
多个单元垂直沟道结构，位于基底的单元阵列区域上并穿过堆叠结构延伸；以及
接触结构，在基底的顶表面上设置在堆叠结构旁边，并且沿着从单元阵列区域延伸到接触区域上的线设置在基底的单元阵列区域和接触区域两者上；以及
层间介电层，位于堆叠结构上，
其中，接触结构在单元阵列区域上具有第一高度，并且在接触区域上具有第二高度，第一高度与第二高度不同，
其中，接触结构穿过层间介电层延伸，层间介电层的位于单元阵列区域上的顶表面位于与层间介电层的位于接触区域上的顶表面的水平不同的水平处。
2.如权利要求1所述的半导体存储器装置，其中，第一高度比第二高度大。
3.如权利要求2所述的半导体存储器装置，所述半导体存储器装置还包括多个单元接触插塞，所述多个单元接触插塞位于设置在基底的接触区域上的栅电极的端部上，
其中，多个单元接触插塞的顶表面位于比接触结构的位于单元阵列区域上的顶表面的水平低的水平处。
4.如权利要求2所述的半导体存储器装置，所述半导体存储器装置还包括多个单元接触插塞，所述多个单元接触插塞位于设置在基底的接触区域上的栅电极的端部上，
其中，多个单元接触插塞的顶表面位于比接触结构的位于接触区域上的顶表面的水平高的水平处。
5.如权利要求1所述的半导体存储器装置，其中，层间介电层的位于接触区域上的顶表面处于比层间介电层的位于单元阵列区域上的顶表面的水平低的水平处。
6.如权利要求1所述的半导体存储器装置，其中，接触结构的位于接触区域上的顶表面处于比多个单元垂直沟道结构的顶表面的水平高的水平处。
7.如权利要求1所述的半导体存储器装置，其中，接触结构的位于接触区域上的顶表面处于比多个单元垂直沟道结构的顶表面的水平低的水平处。
8.如权利要求1所述的半导体存储器装置，其中，所述多个栅电极包括第一栅电极和第二栅电极，
半导体存储器装置还包括：
第一单元接触插塞，位于设置在基底的接触区域上的第一栅电极的端部上；以及
第二单元接触插塞，位于设置在基底的接触区域上的第二栅电极的端部上，
第一单元接触插塞的顶表面和第二单元接触插塞的顶表面位于相同的水平处。
9.如权利要求8所述的半导体存储器装置，所述半导体存储器装置还包括：
第一连接线，连接至第一单元接触插塞；以及
第二连接线，连接至第二单元接触插塞，
其中，第一连接线和第二连接线位于不同水平处。
10.如权利要求1所述的半导体存储器装置，其中，所述多个栅电极包括第一栅电极和第二栅电极，
半导体存储器装置还包括：
第一单元接触插塞，位于设置在基底的接触区域上的第一栅电极的端部上；以及
第二单元接触插塞，位于设置在基底的接触区域上的第二栅电极的端部上，
第一单元接触插塞的顶表面和第二单元接触插塞的顶表面位于不同的水平处。
11.一种半导体存储器装置，所述半导体存储器装置包括：
基底，具有单元阵列区域和接触区域；
堆叠结构，位于基底的单元阵列区域和接触区域上，并且包括多个栅电极，所述多个栅电极在堆叠结构中重复地堆叠；
多个单元垂直沟道结构，在基底的单元阵列区域上穿过堆叠结构延伸；
接触结构，在基底的顶表面上设置在堆叠结构的旁边，并且沿着从单元阵列区域延伸到接触区域上的线设置在基底的单元阵列区域和接触区域两者上；
层间介电结构，覆盖接触结构的顶表面；以及
层间介电层，位于堆叠结构上，
其中，层间介电结构在单元阵列区域上具有第一厚度并且在接触区域上具有第二厚度，层间介电结构的第一厚度与层间介电结构的第二厚度不同，
其中，接触结构穿过层间介电层延伸，层间介电层的位于单元阵列区域上的顶表面位于与层间介电层的位于接触区域上的顶表面的水平不同的水平处。
12.如权利要求11所述的半导体存储器装置，其中，第一厚度比第二厚度小。
13.一种半导体存储器装置，所述半导体存储器装置包括：
基底，具有单元阵列区域、接触区域和***区域；
***晶体管，设置在基底的***区域的上部处；
堆叠结构，位于基底的单元阵列区域和接触区域上，并且包括多个栅电极，所述多个栅电极在堆叠结构中重复地堆叠，所述多个栅电极在接触区域上具有阶梯形状部分；
多个单元垂直沟道结构，在基底的单元阵列区域上穿过堆叠结构延伸；
接触结构，在基底的顶表面上设置在堆叠结构旁边，并且沿着从单元阵列区域延伸到接触区域上的线设置在基底的单元阵列区域和接触区域上，接触结构具有顶表面，接触结构的顶表面包括位于基底的接触区域上的第一部分和位于单元阵列区域上的第二部分，接触结构的顶表面的第一部分位于比接触结构的顶表面的第二部分的水平低的水平处；
层间介电层，在接触结构上方、在位于基底的单元阵列区域和接触区域上的堆叠结构上方以及在位于基底的***区域上的***晶体管上方延伸，层间介电层具有台阶使得层间介电层的位于基底的***区域上的顶表面的第一部分处于比层间介电层的位于基底的单元阵列区域上的顶表面的第二部分的水平低的水平处；
第一单元接触插塞，位于设置在基底的接触区域上的所述多个栅电极中的第一栅电极的端部上，第一单元接触插塞具有位于与层间介电层的顶表面的第一部分相同的水平处的顶表面；
第二单元接触插塞，位于设置在基底的接触区域上的所述多个栅电极中的第二栅电极的端部上，第二单元接触插塞设置为比第一单元接触插塞靠近单元阵列区域；
第一连接线，从第一单元接触插塞的顶表面沿着层间介电层的顶表面的第一部分延伸并且位于基底的***区域上方，第一连接线电连接至***晶体管；以及
第二电连接线，位于比第一连接线的水平高的水平处，
其中，第二电连接线在处于与层间介电层的顶表面的第二部分相同的水平处或比层间介电层的顶表面的第二部分高的水平处电连接至第二单元接触插塞。
14.如权利要求13所述的半导体存储器装置，其中，第二单元接触插塞的顶表面与第一单元接触插塞的顶表面位于相同的水平处，所述半导体存储器装置还包括：
螺柱，在第二单元接触插塞和第二电连接线之间竖直延伸并且将第二单元接触插塞和第二电连接线电连接。
15.如权利要求13所述的半导体存储器装置，其中，第二单元接触插塞的顶表面与层间介电层的顶表面的第二部分位于相同水平处，第二电连接线沿着层间介电层的顶表面的第二部分从第二单元接触插塞的顶表面延伸。
16.如权利要求13所述的半导体存储器装置，所述半导体存储器装置还包括位于基底的单元区域的上部处的共源区，共源区具有与基底的导电性不同类型的导电性，
其中，接触结构包括在共源区上水平延伸的接触件。
17.如权利要求16所述的半导体存储器装置，其中，接触结构沿着单元区域连续延伸并且延伸到接触区域上，接触结构包括台阶。
18.如权利要求17所述的半导体存储器装置，其中，接触结构中的台阶位于基底的单元区域和接触区域之间的边界上方。
19.如权利要求17所述的半导体存储器装置，其中，接触结构中的台阶位于单元区域与***区域之间的基底的接触区域的部分上方。
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