CN112259542A - 三维存储器及其制造方法 - Google Patents

三维存储器及其制造方法 Download PDF

Info

Publication number
CN112259542A
CN112259542A CN202011097732.9A CN202011097732A CN112259542A CN 112259542 A CN112259542 A CN 112259542A CN 202011097732 A CN202011097732 A CN 202011097732A CN 112259542 A CN112259542 A CN 112259542A
Authority
CN
China
Prior art keywords
layer
stacked
layers
hfo
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011097732.9A
Other languages
English (en)
Inventor
马红霞
侯潇
王秉国
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202011097732.9A priority Critical patent/CN112259542A/zh
Publication of CN112259542A publication Critical patent/CN112259542A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Semiconductor Memories (AREA)

Abstract

本发明涉及半导体器件领域，具体涉及一种三维存储器及其制造方法。所述三维存储器包括：衬底；在所述衬底上的堆叠层，所述堆叠层包括在垂直于所述衬底的纵向上交替设置的层间绝缘层和栅极层；纵向延伸穿过所述堆叠层的沟道孔，以及形成在所述沟道孔内的存储结构；纵向延伸穿过所述堆叠层的栅线缝隙，所述栅线缝隙将所述堆叠层分割为若干堆叠层子块；其中，所述栅极层包括栅极金属层，以及包覆所述栅极金属层且与所述存储结构接触的叠层设置的高K介质层。本发明提供的三维存储器及其制造方法，解决了在随着堆叠层数的不断增多，AR比不断增大的情况下，高k介质层难以在阶梯覆盖与等效氧化层厚度之间获得平衡的问题。

Description

三维存储器及其制造方法
技术领域
本发明涉及半导体器件领域，具体涉及一种三维存储器及其制造方法。
背景技术
现有技术中，闪存(Flash Memory)存储器的主要功能是在不加电的情况下能长期保持存储的信息，具有集成度高、存取速度快、易于擦除和重写等优点，因而在电子产品中得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，进一步提出了3D NAND存储器。
在目前3D NAND存储器中，通常采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3D NAND存储器结构。为了得到上述堆叠式的3D NAND存储器结构，需要在衬底上形成由牺牲层和层间绝缘层交替的堆叠结构，并形成贯穿堆叠结构的栅线缝隙，以将部分牺牲层裸露，从而通过湿法刻蚀去除牺牲层，然后在对应牺牲层的位置形成栅极结构。为了得到上述栅极结构，通常需要在去除牺牲层的位置先覆盖一层高k介质层，材料通常为Al2O3(氧化铝)，然后再进一步填充栅极材料，以使高k介质层包裹栅极层，从而得到由高k介质层和栅极层两部分组成的栅极结构。
然而随着堆叠层数的不断增多，AR比(Aspect ratio，深宽比)不断增大，为了满足结构要求的阶梯覆盖(Step Coverage)能力，通过工艺调整沉积单层的高k介质层(Al2O3层)将导致膜层K值(介电常数)持续降低，进而导致电学厚度(即等效氧化层厚度)增大，P/E(Program/Erase，写入/擦除)速度减慢，栅极耦合效应增强。故而如何在阶梯覆盖与电学厚度之间获得平衡，成为本领域技术人员亟待解决的问题。
发明内容
本发明提供了一种三维存储器及其制造方法，解决了在随着堆叠层数的不断增多，AR比不断增大的情况下，高k介质层难以在阶梯覆盖与等效氧化层厚度之间获得平衡的问题。
一方面，本发明提供了一种三维存储器，包括：
衬底；
在所述衬底上的堆叠层，所述堆叠层包括在垂直于所述衬底的纵向上交替设置的层间绝缘层和栅极层；
纵向延伸穿过所述堆叠层的沟道孔，以及形成在所述沟道孔内的存储结构；
纵向延伸穿过所述堆叠层的栅线缝隙，所述栅线缝隙将所述堆叠层分割为若干堆叠层子块；
其中，所述栅极层包括栅极金属层，以及包覆所述栅极金属层且与所述存储结构接触的叠层设置的高K介质层。
优选的，所述高K介质层的材料的K值大于9。
优选的，所述高K介质层的材料包括Al2O3和HfO2。
优选的，所述高K介质层为叠层设置的Al2O3层和HfO2层；
其中，所述Al2O3层位于远离所述栅极金属层的一侧，所述HfO2层位于靠近所述栅极金属层的一侧；
或所述Al2O3层位于靠近所述栅极金属层的一侧，所述HfO2层位于远离所述栅极金属层的一侧。
优选的，所述高K介质层包括Al2O3层和两层HfO2层；
其中，所述Al2O3层夹设于所述HfO2层之间。
优选的，所述高K介质层包括两层Al2O3层和HfO2层；
其中，所述HfO2层夹设于所述Al2O3层之间。
另一方面，本发明还提供了一种三维存储器的制造方法，包括：
提供衬底；
在所述衬底上形成堆叠层，所述堆叠层包括在垂直于所述衬底的纵向上交替设置的层间绝缘层和栅极牺牲层；
在所述堆叠层中形成纵向延伸的沟道孔，以及在所述沟道孔内形成存储结构；
在所述堆叠层中形成纵向延伸的栅线缝隙，所述栅线缝隙将所述堆叠层分割为若干堆叠层子块；
利用所述栅线缝隙将栅极牺牲层去除，置换为栅极层；
其中，所述栅极层包括栅极金属层，以及包覆所述栅极金属层且与所述存储结构接触的叠层设置的高K介质层。
优选的，所述高K介质层的材料的K值大于9。
优选的，所述高K介质层的材料包括Al2O3和HfO2。
优选的，所述高K介质层为叠层设置的Al2O3层和HfO2层；
其中，所述Al2O3层位于远离所述栅极金属层的一侧，所述HfO2层位于靠近所述栅极金属层的一侧；
或所述Al2O3层位于靠近所述栅极金属层的一侧，所述HfO2层位于远离所述栅极金属层的一侧。
优选的，所述高K介质层包括Al2O3层和两层HfO2层；
其中，所述Al2O3层夹设于所述HfO2层之间。
优选的，所述高K介质层包括两层Al2O3层和HfO2层；
其中，所述HfO2层夹设于所述Al2O3层之间。
优选的，形成所述高K介质层的反应条件包括：
形成Al2O3层的反应条件包括：温度为300-350℃；
形成HfO2层的反应条件包括：温度为300-350℃。
优选的，所述高K介质层通过原子层沉积方法形成。
本发明提供的三维存储器及其制造方法，通过设置叠层设置的高K介质层，使得所述高K介质层在满足结构要求的阶梯覆盖时，避免等效氧化层厚度增大进而引起的写入/擦除速度减慢，以及栅极耦合效应增强的不良效应，从而在阶梯覆盖与等效氧化层厚度之间获得平衡，保证三维存储器具有良好的性能。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
图1为本发明实施例提供的三维存储器的结构示意图；
图2为图1中A处放大的第一种结构示意图；
图3为图1中A处放大的第二种结构示意图；
图4为图1中A处放大的第三种结构示意图；
图5为图1中A处放大的第四种结构示意图；
图6为本发明实施例提供的三维存储器制造方法的流程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
本发明针对现有的随着堆叠层数的不断增多，AR比不断增大的情况下，高k介质层难以在阶梯覆盖与等效氧化层厚度之间获得平衡，从而由于等效氧化层厚度增大进而导致写入/擦除速度减慢，以及栅极耦合效应增强的问题，本发明实施例用以解决该问题。
在本发明实施例中以电荷捕获型三维存储器进行介绍。
本发明实施例提供了一种三维存储器，如图1所示，所述三维存储器包括：衬底100；在所述衬底100上的堆叠层110，所述堆叠层110包括在垂直于所述衬底100的纵向上交替设置的层间绝缘层111和栅极层112；纵向延伸穿过所述堆叠层110的沟道孔，以及形成在所述沟道孔内的存储结构121；纵向延伸穿过所述堆叠层110的栅线缝隙140，所述栅线缝隙140将所述堆叠层110分割为若干堆叠层子块；其中，所述栅极层112包括栅极金属层1122，以及包覆所述栅极金属层1122且与所述存储结构121接触的叠层设置的高K介质层1121。
具体地，在本实施例中，所述衬底100可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如SiC，还可以为叠层结构，例如Si/SiGe等。
位于所述衬底100上的所述堆叠层110，包括交替设置的层间绝缘层111和所述栅极层112，所述层间绝缘层111和所述栅极层112的厚度可以不相等。所述堆叠层110根据垂直方向所需形成的存储单元的个数来确定堆叠的层数，所述堆叠层110的层数例如可以为8层、32层、64层、以及更高的层数等，堆叠的层数越多，越能提高存储器件的集成度。其中，在本实施例中，所述层间绝缘层111的材料可以为氧化硅(SiOx)，所述栅极层112的材料包括钨(W)。
参见图1，所述三维存储器还包括位于所述沟道孔内的沟道层122和沟道填充氧化物123，以及位于所述沟道孔底部的选择性硅外延层(SEG)130。其中，所述存储结构121、所述沟道层122以及所述沟道填充氧化物123构成沟道结构120。在本实施例中，参见图2至图5所示，沿所述沟道孔侧壁向内，所述存储结构121依次包括阻挡层1211、电荷俘获层1212以及隧穿层1213。
进一步地，所述隧穿层1213可为叠层设置的结构，例如可包括第一隧穿层1213a和第二隧穿层1213b。其中，所述第一隧穿层1213a的材料为氧化硅(SiOx)，所述第二隧穿层1213b的材料为氮氧化硅(SiON)。叠层设置的所述隧穿层1213有利于阻止电荷隧穿，从而减小漏电流。
本领域技术人员可以理解，在此所述隧穿层1213的结构仅为一示例，本领域技术人员可根据存储器的电性要求进行适应性调整，而不限于此。
进一步地，在此所列举仅为本发明的其中一实施例，在其他实施例中，所述存储结构121还可以为浮栅型存储结构或其他已知的任何结构。
在本发明实施例中，所述栅极层112包括栅极金属层1122，以及包覆所述栅极金属层1122且与所述存储结构121接触的叠层设置的高K介质层1121。
优选的，所述高K介质层1121的材料的K值大于9。进一步优选的，所述高K介质层1121的材料可包括Al2O3(氧化铝)和HfO2(二氧化铪)。
在现有的三维存储器中，通常采用原子层沉积(ALD)工艺沉积单层的氧化铝薄膜作为高K介质层，以减小栅极漏电流。然而随着三维存储器堆叠层数的不断增多，AR比不断增大，为了满足结构要求的阶梯覆盖能力，也即满足结构要求的保形覆盖，工艺调整的方向主要是通过降低反应温度和加大反应气体的流量。然而降低反应温度会导致低的膜层生产速率并且不能实现原子层沉积，而加大反应气体流量将会使得膜层中杂质含量增加，进而导致氧化铝膜层K值降低。
高K介质层的等效氧化层厚度(EOT)的表达式：EOT＝3.9*tx/Kx。其中，3.9为氧化硅的K值，tx为高K介质层即氧化铝膜层的厚度，Kx为高K介质层即氧化铝膜层的K值。当沉积厚度一定，氧化铝膜层的K值降低时，根据EOT的表达式可知，EOT将会增大，进而增大三维存储器的操作电压，从而降低写入/擦除速度。进一步地，氧化铝膜层的K值降低，将会导致高K介质层捕获电子的能力减弱，增大电子隧穿几率，使得栅极之间的耦合效应增强，产生漏电流，从而影响三维存储器的稳定性。
在本实施例提供的三维存储器中，通过设置叠层设置的所述高K介质层1121，优选以氧化铝和二氧化铪作为所述高K介质层1121的材料，其中氧化铝的K值约为11.5，二氧化铪的K值约为25，使得所述高K介质层在沉积过程中通过工艺调整以满足阶梯覆盖时，通过调整氧化铝膜层以及二氧化铪膜层的不同组合方式灵活调控膜层的K值，使得在满足阶梯覆盖的同时，无须顾虑由于工艺调整导致膜层K值降低，避免对三维存储器的稳定性造成不利影响。
进一步地，根据等效氧化层厚度的表达式可知，使用二氧化铪作为所述高K介质层1121的材料，可以使得所述高K介质层1121具有较大物理厚度以降低栅极漏电流，同时保持较低的等效氧化层厚度以满足器件特性的需要。
具体地，图2为图1中A处放大的第一种结构示意图，图3为图1中A处放大的第二种结构示意图，如图2和图3所示，所述高K介质层1121为叠层设置的Al2O3层1121a和HfO2层1121b。
如图2所示，所述Al2O3层1121a位于远离所述栅极金属层1122的一侧，所述HfO2层1121b位于靠近所述栅极金属层1122的一侧。
如图3所示，所述Al2O3层1121a位于靠近所述栅极金属层1122的一侧，所述HfO2层1121b位于远离所述栅极金属层1122的一侧。
图4为图1中A处放大的第三种结构示意图，如图4所示，所述高K介质层1121包括单层Al2O3层1121a和两层HfO2层1121b；其中，所述Al2O3层1121a夹设于所述HfO2层1121b之间。
图5为图1中A处放大的第四种结构示意图，如图5所示，所述高K介质层1121包括两层Al2O3层1121a和HfO2层1121b；其中，所述HfO2层1121b夹设于所述Al2O3层1121a之间。
本领域技术人员可以理解，以上所述高K介质层1121的多种结构仅为本发明实施例提供的多个示例性结构，并非仅限于此。例如，所述高K介质层1121还可包括多层Al2O3层和多层HfO2层，且多层Al2O3层和多层HfO2层交替间隔设置，以满足不同的电性需求。其中，所述高K介质层1121的厚度优选为3nm及以下，而所述Al2O3层1121a和所述HfO2层1121b的沉积厚度以及层数可根据实际需要进行适应性调整。
进一步地，如图1所示，所述栅极层金属层1122还包括粘结缓冲层1122a和金属材料层1122b。所述粘结缓冲层1122a的材料可以为氮化钛(TiN)；所述金属材料层1122b的材料可以为钨(W)，还可以包括多晶硅或者金属硅化物材料，例如金属硅化物材料可以被提供为包括从钨和钛(Ti)中选择的金属的硅化物材料。
在本实施例提供的三维存储器中，叠层设置的所述高K介质层层1121位于靠近所述层间绝缘层111一侧，TiN层作为所述粘结缓冲层1122a位于所述高K介质层1121与所述金属材料层1122b之间，以实现对金属原子更好的阻挡效果。并且所述粘结缓冲层1122a还作为导电层和F2阻挡层，进一步提高三维存储器的稳定性。
如图1所示，三维存储器还包括栅线缝隙140，在所述栅线缝隙140侧壁上的所述高K介质层1121向外延伸，以覆盖暴露于所述栅线缝隙140侧壁上的所述层间绝缘层111，确保所述金属材料层1122b填充时不会进入到所述层间绝缘层111内，避免对所述层间绝缘层111造成损坏。
本发明实施例还提供了一种上述三维存储器的制造方法，如图6所示，同时参考图1，所述方法包括：
S101、提供衬底100；
S102、在所述衬底100上形成堆叠层110，所述堆叠层110包括在垂直于所述衬底100的纵向上交替设置的层间绝缘层111和栅极牺牲层(图中未示出)；
S103、在所述堆叠层110中形成纵向延伸的沟道孔，以及在所述沟道孔内形成存储结构121；
S104、在所述堆叠层110中形成纵向延伸的栅线缝隙140，所述栅线缝隙140将所述堆叠层110分割为若干堆叠层子块；
S105、利用所述栅线缝隙140将栅极牺牲层去除，置换为栅极层112；
其中，所述栅极层112包括栅极金属层1122，以及包覆所述栅极金属层1122且叠层设置的高K介质层1121。
具体地，同时参考图1至图5，以说明本实施例提供的所述方法。首先，提供衬底100，所述衬底100可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon OnInsulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如SiC，还可以为叠层结构，例如Si/SiGe等。
随后在所述衬底100上形成所述堆叠层110，所述堆叠层110包括交替设置的层间绝缘层111和所述栅极牺牲层，所述层间绝缘层111和所述栅极牺牲层的厚度可以不相等。所述堆叠层110根据垂直方向所需形成的存储单元的个数来确定堆叠的层数，所述堆叠层110的层数例如可以为8层、32层、64层、以及更高的层数等，堆叠的层数越多，越能提高存储器件的集成度。可以采用化学气相沉积、原子层沉积或其他合适的沉积方法，依次交替沉积所述层间绝缘层111和所述栅极牺牲层，以形成所述堆叠层110。其中，在本实施例中，所述层间绝缘层111的材料可以为氧化硅(SiOx)，所述栅极牺牲层的材料可以为氮化硅(SiNx)。
可采用各向异性等离子干法刻蚀工艺刻蚀所述堆叠层110，以形成所述沟道孔。优选的，还可在所述沟道孔底部形成所述选择性硅外延层(SEG)130。而后在所述沟道孔内依次形成所述存储结构121、沟道层122和沟道填充氧化物123，以形成沟道结构120。在本实施例中，参见图2至图5所示，沿所述沟道孔侧壁向内，所述存储结构121依次包括阻挡层1211、电荷俘获层1212以及隧穿层1213。
进一步地，所述隧穿层1213可为叠层设置的结构，例如可包括第一隧穿层1213a和第二隧穿层1213b。其中，所述第一隧穿层1213a的材料为氧化硅(SiOx)，所述第二隧穿层1213b的材料为氮氧化硅(SiON)。叠层设置的所述隧穿层1213有利于阻止电荷隧穿，从而减小漏电流。
本领域技术人员可以理解，在此所述隧穿层1213的结构仅为一示例，本领域技术人员可根据存储器的电性要求进行适应性调整，而不限于此。
进一步地，在此所列举仅为本发明的其中一实施例，在其他实施例中，所述存储结构121还可以为浮栅型存储结构或其他已知的任何结构。
在形成所述沟道结构120后，在所述堆叠层110中形成纵向延伸的栅线缝隙140，所述栅线缝隙140将所述堆叠层110分割为若干堆叠层子块，利用所述栅线缝隙140将栅极牺牲层去除，置换为栅极层112。
具体地，在所述堆叠层110中形成纵向延伸的所述栅线缝隙140，并去除所述栅极牺牲层，优选的，随后还可将所述衬底100与所述栅线缝隙140连通的区域形成掺杂区101，以及在所述掺杂区101上形成选择栅介质层143。
通过形成所述栅线缝隙140使所述栅极牺牲层具有裸露的端面，从而能够从上述裸露端面开始采用刻蚀液对栅极牺牲层进行湿法刻蚀，实现对栅极牺牲层的去除；并且，通过去除栅极牺牲层，能够在去除栅极牺牲层的位置形成横向延伸的沟道，以上述沟道作为沉积通道沉积栅极材料，以得到栅极层112。
其中，所述栅极层112包括栅极金属层1122，以及包覆所述栅极金属层1122且与所述存储结构121接触的叠层设置的高K介质层1121。
也即在去除所述栅极牺牲层的位置先形成叠层设置的所述高K介质层1121，然后再进一步填充栅极金属材料，以使所述高K介质层1121包覆所述栅极金属层1122。
由于ALD工艺能够形成大面积均匀的薄膜，可以实现较好的保形覆盖，使得所沉积的薄膜具有3D薄膜原貌，且ALD可满足单原子层控制的方式生长，精确控制膜层厚度在埃级或单原子层水平。故而本实施例中所述高K介质层1121的沉积方式为ALD工艺。
优选的，所述高K介质层1121的材料的K值大于9。进一步优选的，所述高K介质层1121的材料可包括Al2O3(氧化铝)和HfO2(二氧化铪)。
在现有的三维存储器制造过程中，通常采用原子层沉积(ALD)工艺沉积单层的氧化铝薄膜作为高K介质层，以减小栅极漏电流。然而随着三维存储器堆叠层数的不断增多，AR比不断增大，为了满足结构要求的阶梯覆盖能力，也即满足结构要求的保形覆盖，工艺调整的方向主要是通过降低反应温度和加大反应气体的流量。然而降低反应温度会导致低的膜层生产速率并且不能实现原子层沉积，而加大反应气体流量将会使得膜层中杂质含量增加，进而导致氧化铝膜层K值降低。
高K介质层的等效氧化层厚度(EOT)的表达式：EOT＝3.9*tx/Kx。其中，3.9为氧化硅的K值，tx为高K介质层即氧化铝膜层的厚度，Kx为高K介质层即氧化铝膜层的K值。当沉积厚度一定，氧化铝膜层的K值降低时，根据EOT的表达式可知，EOT将会增大，进而增大三维存储器的操作电压，从而降低写入/擦除速度。进一步地，氧化铝膜层的K值降低，将会导致高K介质层捕获电子的能力减弱，增大电子隧穿几率，使得栅极之间的耦合效应增强，产生漏电流，从而影响三维存储器的稳定性。
在本实施例提供的三维存储器制造方法中，通过沉积形成具有叠层结构的所述高K介质层1121，优选以氧化铝和二氧化铪作为所述高K介质层1121的材料，其中氧化铝的K值约为11.5，二氧化铪的K值约为25，使得所述高K介质层在沉积过程中通过工艺调整以满足阶梯覆盖时，通过调整氧化铝膜层以及二氧化铪膜层的不同组合方式灵活调控膜层的K值，使得在满足阶梯覆盖的同时，无须顾虑由于工艺调整导致膜层K值降低，避免对三维存储器的稳定性造成不利影响。
所述高K介质层1121的多种组合方式可参见图2至图5所示的结构。
具体地，图2为图1中A处放大的第一种结构示意图，图3为图1中A处放大的第二种结构示意图，如图2和图3所示，所述高K介质层1121为叠层设置的Al2O3层1121a和HfO2层1121b。
如图2所示，所述Al2O3层1121a位于远离所述栅极金属层1122的一侧，所述HfO2层1121b位于靠近所述栅极金属层1122的一侧。也即在去除所述栅极牺牲层之后，先在对应位置上沉积一层Al2O3层1121a，再沉积一层HfO2层1121b，从而得到叠层设置的所述高K介质层1121。
如图3所示，所述Al2O3层1121a位于靠近所述栅极金属层1122的一侧，所述HfO2层1121b位于远离所述栅极金属层1122的一侧。也即在去除所述栅极牺牲层之后，先在对应位置上沉积一层HfO2层1121b，再沉积一层Al2O3层1121a，从而得到叠层设置的所述高K介质层1121。
图4为图1中A处放大的第三种结构示意图，如图4所示，所述高K介质层1121包括单层Al2O3层1121a和两层HfO2层1121b；其中，所述Al2O3层1121a夹设于所述HfO2层1121b之间。也即在去除所述栅极牺牲层之后，先在对应位置上沉积一层HfO2层1121b，随后沉积一层Al2O3层1121a，而后再沉积一层HfO2层1121b，从而得到叠层设置的所述高K介质层1121。
图5为图1中A处放大的第四种结构示意图，如图5所示，所述高K介质层1121包括两层Al2O3层1121a和HfO2层1121b；其中，所述HfO2层1121b夹设于所述Al2O3层1121a之间。也即在去除所述栅极牺牲层之后，先在对应位置上沉积一层Al2O3层1121a，随后沉积一层HfO2层1121b，而后再沉积一层Al2O3层1121a，从而得到叠层设置的所述高K介质层1121。
本领域技术人员可以理解，以上所述高K介质层1121的多种结构仅为本发明实施例提供的多个示例性结构，并非仅限于此。例如，所述高K介质层1121还可包括多层Al2O3层和多层HfO2层，且多层Al2O3层和多层HfO2层交替间隔设置，以满足不同的电性需求。其中，所述高K介质层1121的厚度优选为3nm及以下，而所述Al2O3层1121a和所述HfO2层1121b的沉积厚度以及层数可根据实际需要进行适应性调整。
其中，形成所述Al2O3层1121a的反应条件包括：温度为300-350℃。对于所述Al2O3层1121a沉积，可以使用三氯化铝(AlCl3)或三甲基铝作为铝的第一道工序导入气体；利用臭氧(O3)或水蒸气(H2O)作为氧的导入气体。
形成所述HfO2层1121b的反应条件包括：温度为300-350℃。对于所述HfO2层1121b沉积，可以使用四氯化铪(HfCl4)或四-乙基甲基-氨基铪作为铪的第一道工序导入气体；利用臭氧(O3)或水蒸气(H2O)作为氧的导入气体。
在一具体实施方式中，所述Al2O3层1121a的反应温度为350℃，所述HfO2层1121b的反应温度为320℃，且反应压力为高低压切换，以确保反应气体进入去除所述栅极牺牲层后形成的所述沉积通道内，形成所述高K介质层1121。其中，高压可以为1.7Torr(托)，而低压则通过抽底压的方式实现。在此操作条件下，每循环沉积一次，将形成厚度为1埃的所述高K介质层1121。
在形成所述高K介质层1121后，继续在所述沉积通道内形成所述栅极金属层1122。所述栅极层金属层1122还包括粘结缓冲层1122a和金属材料层1122b。所述粘结缓冲层1122a的材料可以为氮化钛(TiN)；所述金属材料层1122b的材料可以为钨(W)，还可以包括多晶硅或者金属硅化物材料，例如金属硅化物材料可以被提供为包括从钨和钛(Ti)中选择的金属的硅化物材料。
进一步地，回刻所述栅极层金属层1122，以形成与所述栅线缝隙140连通的回刻通道，并在所述栅线缝隙140的侧壁上形成绝缘层141，并覆盖所述回刻通道，进一步确保绝缘效果，提高器件稳定性。以及，在栅线缝隙140内填充导电材料形成填充层142，最终作为三维存储器的阵列共源极。最终所得结构如图1所示。
其中，所述高K介质层1121作为所述栅极层金属层1122回刻过程中的刻蚀停止层，避免相邻的所述层间绝缘层111在回刻过程中被刻蚀液侵蚀，从而确保所述栅极层金属层1122的厚度的一致性。
以上对本发明实施例所提供的一种三维存储器及其制造方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。

Claims (14)

1.一种三维存储器，其特征在于，包括：
衬底；
在所述衬底上的堆叠层，所述堆叠层包括在垂直于所述衬底的纵向上交替设置的层间绝缘层和栅极层；
纵向延伸穿过所述堆叠层的沟道孔，以及形成在所述沟道孔内的存储结构；
纵向延伸穿过所述堆叠层的栅线缝隙，所述栅线缝隙将所述堆叠层分割为若干堆叠层子块；
其中，所述栅极层包括栅极金属层，以及包覆所述栅极金属层且与所述存储结构接触的叠层设置的高K介质层。
2.根据权利要求1所述的三维存储器，其特征在于，所述高K介质层的材料的K值大于9。
3.根据权利要求2所述的三维存储器，其特征在于，所述高K介质层的材料包括Al2O3和HfO2。
4.根据权利要求3所述的三维存储器，其特征在于，所述高K介质层为叠层设置的Al2O3层和HfO2层；
其中，所述Al2O3层位于远离所述栅极金属层的一侧，所述HfO2层位于靠近所述栅极金属层的一侧；
或所述Al2O3层位于靠近所述栅极金属层的一侧，所述HfO2层位于远离所述栅极金属层的一侧。
5.根据权利要求3所述的三维存储器，其特征在于，所述高K介质层包括Al2O3层和两层HfO2层；
其中，所述Al2O3层夹设于所述HfO2层之间。
6.根据权利要求3所述的三维存储器，其特征在于，所述高K介质层包括两层Al2O3层和HfO2层；
其中，所述HfO2层夹设于所述Al2O3层之间。
7.一种三维存储器的制造方法，其特征在于，包括：
提供衬底；
在所述衬底上形成堆叠层，所述堆叠层包括在垂直于所述衬底的纵向上交替设置的层间绝缘层和栅极牺牲层；
在所述堆叠层中形成纵向延伸的沟道孔，以及在所述沟道孔内形成存储结构；
在所述堆叠层中形成纵向延伸的栅线缝隙，所述栅线缝隙将所述堆叠层分割为若干堆叠层子块；
利用所述栅线缝隙将栅极牺牲层去除，置换为栅极层；
其中，所述栅极层包括栅极金属层，以及包覆所述栅极金属层且与所述存储结构接触的叠层设置的高K介质层。
8.根据权利要求7所述的三维存储器的制造方法，其特征在于，所述高K介质层的材料的K值大于9。
9.根据权利要求8所述的三维存储器的制造方法，其特征在于，所述高K介质层的材料包括Al2O3和HfO2。
10.根据权利要求9所述的三维存储器的制造方法，其特征在于，所述高K介质层为叠层设置的Al2O3层和HfO2层；
其中，所述Al2O3层位于远离所述栅极金属层的一侧，所述HfO2层位于靠近所述栅极金属层的一侧；
或所述Al2O3层位于靠近所述栅极金属层的一侧，所述HfO2层位于远离所述栅极金属层的一侧。
11.根据权利要求9所述的三维存储器的制造方法，其特征在于，所述高K介质层包括Al2O3层和两层HfO2层；
其中，所述Al2O3层夹设于所述HfO2层之间。
12.根据权利要求9所述的三维存储器的制造方法，其特征在于，所述高K介质层包括两层Al2O3层和HfO2层；
其中，所述HfO2层夹设于所述Al2O3层之间。
13.根据权利要求10-12任一项所述的三维存储器的制造方法，其特征在于，形成所述高K介质层的反应条件包括：
形成Al2O3层的反应条件包括：温度为300-350℃；
形成HfO2层的反应条件包括：温度为300-350℃。
14.根据权利要求7所述的三维存储器的制造方法，其特征在于，所述高K介质层通过原子层沉积方法形成。
CN202011097732.9A 2020-10-14 2020-10-14 三维存储器及其制造方法 Pending CN112259542A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011097732.9A CN112259542A (zh) 2020-10-14 2020-10-14 三维存储器及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011097732.9A CN112259542A (zh) 2020-10-14 2020-10-14 三维存储器及其制造方法

Publications (1)

Publication Number Publication Date
CN112259542A true CN112259542A (zh) 2021-01-22

Family

ID=74242993

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011097732.9A Pending CN112259542A (zh) 2020-10-14 2020-10-14 三维存储器及其制造方法

Country Status (1)

Country Link
CN (1) CN112259542A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112310111A (zh) * 2020-10-29 2021-02-02 长江存储科技有限责任公司 三维存储器及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170148677A1 (en) * 2015-11-25 2017-05-25 JoongShik SHIN Semiconductor memory device and method of fabricating the same
CN109496360A (zh) * 2018-10-09 2019-03-19 长江存储科技有限责任公司 用于减少三维存储器件中的半导体插塞中的缺陷的方法
CN109524417A (zh) * 2018-11-27 2019-03-26 长江存储科技有限责任公司 3d nand存储器及其形成方法
CN111244096A (zh) * 2020-03-27 2020-06-05 长江存储科技有限责任公司 3d nand存储器件及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170148677A1 (en) * 2015-11-25 2017-05-25 JoongShik SHIN Semiconductor memory device and method of fabricating the same
CN109496360A (zh) * 2018-10-09 2019-03-19 长江存储科技有限责任公司 用于减少三维存储器件中的半导体插塞中的缺陷的方法
CN109524417A (zh) * 2018-11-27 2019-03-26 长江存储科技有限责任公司 3d nand存储器及其形成方法
CN111244096A (zh) * 2020-03-27 2020-06-05 长江存储科技有限责任公司 3d nand存储器件及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112310111A (zh) * 2020-10-29 2021-02-02 长江存储科技有限责任公司 三维存储器及其制作方法
CN112310111B (zh) * 2020-10-29 2021-12-21 长江存储科技有限责任公司 三维存储器及其制作方法

Similar Documents

Publication Publication Date Title
US9230983B1 (en) Metal word lines for three dimensional memory devices
US9472568B2 (en) Semiconductor device and method of fabricating the same
US8860119B2 (en) Nonvolatile memory device and method for fabricating the same
JP5060110B2 (ja) 不揮発性半導体メモリ装置及びその製造方法
CN107946310B (zh) 一种采用气隙作为介电层的3d nand闪存制备方法及闪存
US11195843B2 (en) Non-volatile memory device having a floating gate type memory cell
JP2016225434A (ja) 半導体装置及びその製造方法
US20130270624A1 (en) Gate structure in non-volatile memory device
KR20130072911A (ko) 비휘발성 메모리 장치 및 그 제조 방법
US8525252B2 (en) Nonvolatile semiconductor memory device and method of fabricating the same
CN111244096B (zh) 3d nand存储器件及其制造方法
JP2022027610A (ja) メモリ装置及び製造方法
KR102657866B1 (ko) 반도체 장치 및 그 제조 방법
CN111384062A (zh) 三维存储器及三维存储器制造方法
US10658480B2 (en) Memory device
CN112259542A (zh) 三维存储器及其制造方法
US20160043096A1 (en) Method for manufacturing a floating gate memory element
CN112768463B (zh) 三维存储器及其制作方法
TWI724881B (zh) 記憶體元件以及形成記憶體元件的方法
TWI464884B (zh) 半導體裝置及其製造方法
US20160071948A1 (en) Non-Volatile Memory Device and Method for Manufacturing Same
CN112490250A (zh) 半导体器件的制作方法及半导体器件
TW202121668A (zh) 半導體裝置
US7867849B2 (en) Method of manufacturing a non-volatile semiconductor device
CN113284907B (zh) 三维存储器及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20210122