KR102344557B1 - 반도체 장치 및 그 제작 방법 - Google Patents

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준이치 고에즈카
유키노리 시마
마사미 진트유
야스타카 나가자와
순페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

기생 용량이 작은 트랜지스터를 제공한다. 또는 주파수 특성이 높은 트랜지스터를 제공한다. 또는 상기 트랜지스터를 갖는 반도체 장치를 제공한다.
산화물 반도체막은, 제 1 도전막과 산화물 반도체막이 서로 접하는 제 1 영역과, 제 1 절연막과 산화물 반도체막이 서로 접하는 제 2 영역과, 제 3 절연막과 산화물 반도체막이 서로 접하는 제 3 영역과, 제 2 절연막과 산화물 반도체막이 서로 접하는 제 4 영역과, 제 2 도전막과 산화물 반도체막이 서로 접하는 제 5 영역을 갖고, 제 1 절연막은 제 1 도전막 위 및 산화물 반도체막 위에 제공되고, 제 2 절연막은 제 2 도전막 위 및 산화물 반도체막 위에 제공되고, 제 3 절연막은 제 1 절연막 위, 제 2 절연막 위 및 산화물 반도체막 위에 제공되고, 제 3 도전막과 산화물 반도체막은 제 3 절연막을 개재하여 서로 중첩되는 영역을 갖는다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 예를 들어 트랜지스터 및 반도체 장치, 그리고 그들의 제작 방법에 관한 것이다. 또는, 본 발명은 예를 들어 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 프로세서, 전자 기기에 관한 것이다. 또는 표시 장치, 액정 표시 장치, 발광 장치, 기억 장치, 전자 기기의 제작 방법에 관한 것이다. 또는 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 기억 장치, 전자 기기의 구동 방법에 관한 것이다.
또한, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에 기재되는 발명의 일 형태의 기술 분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
또한, 본 명세서 등에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 표시 장치, 발광 장치, 조명 장치, 전기 광학 장치, 반도체 회로, 및 전자 기기는 반도체 장치를 갖는 경우가 있다.
근년에 들어 산화물 반도체를 사용한 트랜지스터가 주목을 받고 있다. 산화물 반도체는 스퍼터링법 등에 의하여 성막할 수 있기 때문에, 대형 표시 장치를 구성하는 트랜지스터의 반도체로서 사용할 수 있다. 또한, 산화물 반도체를 사용한 트랜지스터는, 비정질 실리콘을 사용한 트랜지스터용 생산 설비의 일부를 개량하여 이용할 수 있기 때문에, 설비 투자를 억제할 수 있는 장점도 있다.
또한, 산화물 반도체를 사용한 트랜지스터는 오프 상태에서의 누설 전류가 매우 낮은 것으로 알려져 있다. 예를 들어, 특허문헌 1에는 산화물 반도체를 사용한 트랜지스터에서 누설 전류가 낮은 특성을 응용한 저소비 전력 CPU 등이 기재되어 있다.
일본국 특개 2012-257187호 공보
기생 용량이 작은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 전기 특성이 양호한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 전기 특성이 안정된 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 오프 전류가 낮은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 동작 속도가 빠른 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 상기 반도체 장치를 갖는 모듈을 제공하는 것을 과제 중 하나로 한다. 또는 상기 반도체 장치, 또는 상기 모듈을 갖는 전자 기기를 제공하는 것을 과제 중 하나로 한다.
또한, 이들의 과제에 관한 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 상술한 과제 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 외의 과제는 명세서, 도면, 및 청구항 등의 기재로부터 저절로 명확해지는 것이며 명세서, 도면, 및 청구항 등의 기재로부터 이들 외의 과제가 추출될 수 있다.
본 발명의 일 형태는 산화물 반도체막과, 제 1 도전막과, 제 2 도전막과, 제 3 도전막과, 제 1 절연막과, 제 2 절연막과, 제 3 절연막을 갖고, 산화물 반도체막은 제 1 영역과, 제 2 영역과, 제 3 영역과, 제 4 영역과, 제 5 영역을 갖고, 제 1 영역은 제 1 도전막과 산화물 반도체막이 서로 접하는 영역을 갖고, 제 2 영역은 제 1 절연막과 산화물 반도체막이 서로 접하는 영역을 갖고, 제 3 영역은 제 3 절연막과 산화물 반도체막이 서로 접하는 영역을 갖고, 제 4 영역은 제 2 절연막과 산화물 반도체막이 서로 접하는 영역을 갖고, 제 5 영역은 제 2 도전막과 산화물 반도체막이 서로 접하는 영역을 갖고, 제 1 절연막은 제 1 도전막 및 산화물 반도체막 위에 제공되고, 제 2 절연막은 제 2 도전막 및 산화물 반도체막 위에 제공되고, 제 3 절연막은 제 1 절연막, 제 2 절연막 및 산화물 반도체막 위에 제공되고, 제 3 도전막과 산화물 반도체막은 제 3 절연막을 개재(介在)하여 서로 중첩되는 영역을 갖는 것을 특징으로 하는 반도체 장치이다.
또한, 본 발명의 다른 일 형태는, 산화물 반도체막과, 제 1 도전막과, 제 2 도전막과, 제 3 도전막과, 제 4 도전막과, 제 1 절연막과, 제 2 절연막과, 제 3 절연막과, 제 4 절연막을 갖고, 제 4 절연막은 제 4 도전막 위에 제공되고, 산화물 반도체막은 제 4 절연막 위에 제공되고, 산화물 반도체막은 제 1 영역과, 제 2 영역과, 제 3 영역과, 제 4 영역과, 제 5 영역을 갖고, 제 1 영역은 제 1 도전막과 산화물 반도체막이 서로 접하는 영역을 갖고, 제 2 영역은 제 1 절연막과 산화물 반도체막이 서로 접하는 영역을 갖고, 제 3 영역은 제 3 절연막과 산화물 반도체막이 서로 접하는 영역을 갖고, 제 4 영역은 제 2 절연막과 산화물 반도체막이 서로 접하는 영역을 갖고, 제 5 영역은 제 2 도전막과 산화물 반도체막이 서로 접하는 영역을 갖고, 제 1 절연막은 제 1 도전막 및 산화물 반도체막 위에 제공되고, 제 2 절연막은 제 2 도전막 및 산화물 반도체막 위에 제공되고, 제 3 절연막은 제 1 절연막, 제 2 절연막 및 산화물 반도체막 위에 제공되고, 제 3 도전막과 산화물 반도체막은 제 3 절연막을 개재하여 서로 중첩되는 영역을 갖는 것을 특징으로 하는 반도체 장치이다.
또한, 상기 구성에 있어서, 제 1 절연막 및 제 2 절연막은 수소를 갖고, 제 2 영역은 제 3 영역보다 저항값이 낮은 영역을 갖고, 제 4 영역은 제 3 영역보다 저항값이 낮은 영역을 가져도 좋다.
또한, 상기 구성에 있어서, 산화물 반도체막은 제 1 산화물 반도체막과, 제 2 산화물 반도체막과, 제 3 산화물 반도체막을 갖고, 제 1 산화물 반도체막과, 제 2 산화물 반도체막과, 제 3 산화물 반도체막이 서로 중첩되는 영역을 가져도 좋다.
또한, 본 발명의 다른 일 형태는, 상기 구성의 반도체 장치를 포함하는 것을 특징으로 하는 전자 기기이다.
또한, 본 발명의 다른 일 형태는, 산화물 반도체막을 제공하는 제 1 공정과, 산화물 반도체막 위에 제 1 도전막 및 제 2 도전막을 제공하는 제 2 공정과, 산화물 반도체막, 제 1 도전막, 및 제 2 도전막 위에 제 1 절연막을 제공하는 제 3 공정과, 제 1 절연막을 산화물 반도체막의 일부가 노출되도록 가공하여 제 2 절연막 및 제 3 절연막을 제공하는 제 4 공정과, 산화물 반도체막, 제 2 절연막 및 제 3 절연막 위에 제 4 절연막을 제공하는 제 5 공정과, 제 4 절연막 위에 산화물 반도체막과 서로 중첩되는 제 3 도전막을 제공하는 제 6 공정을 갖는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
또한, 본 발명의 다른 일 형태는, 산화물 반도체막을 제공하는 제 1 공정과, 산화물 반도체막 위에 제 1 도전막 및 제 2 도전막을 제공하는 제 2 공정과, 제 1 도전막 및 제 2 도전막을 산화 또는 질화시켜 제 1 절연막 및 제 2 절연막을 제공하는 제 3 공정과, 산화물 반도체막, 제 1 절연막 및 제 2 절연막 위에 제 3 절연막을 제공하는 제 4 공정과, 제 3 절연막 위에 산화물 반도체막과 서로 중첩되는 제 3 도전막을 제공하는 제 5 공정을 갖는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
또한, 본 발명의 일 형태에 따른 반도체 장치에 있어서, 산화물 반도체막 대신에 다른 반도체막을 사용하여도 좋다.
기생 용량이 작은 반도체 장치를 제공할 수 있다. 또는, 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 또는 전기 특성이 안정된 반도체 장치를 제공할 수 있다. 또는, 오프 전류가 낮은 반도체 장치를 제공할 수 있다. 또는 신규 반도체 장치를 제공할 수 있다. 또는 동작 속도가 빠른 반도체 장치를 제공할 수 있다. 또는 상기 반도체 장치를 갖는 모듈을 제공할 수 있다. 또는 상기 반도체 장치 또는 상기 모듈을 갖는 전자 기기를 제공할 수 있다.
또한, 이들 효과에 관한 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 또한, 상술한 것들 이외의 효과는 명세서, 도면, 및 청구항 등의 기재로부터 저절로 명확해지는 것이며 명세서, 도면, 및 청구항 등의 기재로부터 이들 이외의 효과가 만들어질 수 있다.
도 1은 트랜지스터의 상면도 및 단면도.
도 2는 CAAC-OS의 단면에서의 Cs 보정 고분해능 TEM 이미지 및 CAAC-OS의 단면 모식도.
도 3은 CAAC-OS의 평면에서의 Cs 보정 고분해능 TEM 이미지.
도 4는 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 해석을 설명하기 위한 그래프.
도 5는 CAAC-OS의 전자 회절 패턴.
도 6은 전자 조사에 의한 In-Ga-Zn 산화물의 결정부의 변화를 나타낸 그래프.
도 7은 트랜지스터의 일부를 도시한 단면도 및 밴드 구조를 설명하기 위한 도면.
도 8은 트랜지스터의 단면도.
도 9는 트랜지스터의 제작 방법을 설명하기 위한 단면도.
도 10은 트랜지스터의 제작 방법을 설명하기 위한 단면도.
도 11은 트랜지스터의 상면도 및 단면도.
도 12는 트랜지스터의 단면도.
도 13은 트랜지스터의 제작 방법을 설명하기 위한 단면도.
도 14는 트랜지스터의 제작 방법을 설명하기 위한 단면도.
도 15는 트랜지스터의 상면도 및 단면도.
도 16은 트랜지스터의 단면도.
도 17은 트랜지스터의 제작 방법을 설명하기 위한 단면도.
도 18은 표시 장치의 일 형태를 도시한 상면도.
도 19는 표시 장치의 일 형태를 도시한 단면도.
도 20은 표시 장치의 일 형태를 도시한 단면도.
도 21은 표시 장치를 설명하기 위한 블록도 및 회로도.
도 22는 표시 모듈을 설명하기 위한 도면.
도 23은 전자 기기를 설명하기 위한 도면.
본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명하기로 한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세한 내용을 다양하게 변경할 수 있음은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 기재하는 실시형태의 내용에 제한하여 해석되는 것이 아니다. 또한, 도면을 사용하여 발명의 구성을 설명하는 데 있어서, 동일한 것을 가리키는 부호는 다른 도면간에서도 공통되게 사용한다. 또한, 동일한 것을 가리킬 때에는 해치 패턴을 동일하게 사용하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한, 도면에서 크기, 막(층) 두께, 또는 영역은, 명료화를 위하여 과장되어 도시된 경우가 있다.
본 명세서에서, 예를 들어 물체의 형상을 '직경', '입경', '크기', '사이즈', '폭' 등으로 규정하는 경우, 물체가 들어가는 최소의 입방체의 한 변의 길이, 또는 물체의 일 단면의 원상당 직경(equivalent circle diameter)으로 바꿔 읽어도 좋다. 물체의 일 단면의 원상당 직경이란, 물체의 일 단면과 동등한 면적을 갖는 정원(正圓)의 직경을 가리킨다.
또한, 전압은 어느 임의의 전위와 기준 전위(예를 들어, 접지 전위(GND) 또는 소스 전위)의 전위차를 가리키는 경우가 많다. 따라서, 전압을 전위로 바꿔 말할 수 있다.
또한 '제 1', '제 2'로 붙여지는 서수사(序數詞)는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 그러므로, 예를 들어 '제 1'은 '제 2', '제 3' 등으로 적절하게 바꿔 설명할 수 있다. 또한, 본 명세서 등에 기재되어 있는 서수사와, 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치하지 않는 경우가 있다.
또한, '반도체(또는 반도체막)'라고 표기한 경우에도, 예를 들어, 도전성이 충분히 낮은 경우에는 '절연체(또는 절연막)'로서의 특성을 갖는 경우가 있다. 또한, '반도체'와 '절연체'는 그 경계가 애매하며 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에 기재된 '반도체'는 '절연체'로 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서에 기재된 '절연체'는 '반도체'로 바꿔 말할 수 있는 경우가 있다.
또한, '반도체(또는 반도체막)'라고 표기한 경우에도 예를 들어 도전성이 충분히 높은 경우에는 '도전체(또는 도전막)'로서의 특성을 갖는 경우가 있다. 또한, '반도체'와 '도전체'는 그 경계가 애매하며 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에 기재된 '반도체'는 '도전체'로 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서에 기재된 '도전체'는 '반도체'로 바꿔 말할 수 있는 경우가 있다.
또한, 반도체에서의 불순물이란, 예를 들어 반도체를 구성하는 주성분 이외의 것을 가리킨다. 예를 들어, 농도가 0.1atomic% 미만의 원소는 불순물이다. 불순물이 포함됨으로써, 예를 들어, 반도체의 DOS(Density of State)의 형성, 캐리어 이동도의 저하, 또는 결정성의 저하 등이 일어나는 경우가 있다. 반도체로서 산화물 반도체를 사용하는 경우, 반도체 특성을 변화시키는 불순물로서는 예를 들어, 제 1 족 원소, 제 2 족 원소, 제 14 족 원소, 제 15 족 원소, 및 주성분 이외의 전이 금속(transition metal) 등이 있으며, 특히 예를 들어, 수소(물에도 포함됨), 리튬, 나트륨, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 산화물 반도체인 경우, 예를 들어 수소 등 불순물이 혼입됨으로써 산소 결손이 형성되는 경우가 있다. 또한, 반도체로서 실리콘을 사용하는 경우, 반도체 특성을 변화시키는 불순물로서는 예를 들어, 산소, 수소를 제외한 제 1 족 원소, 제 2 족 원소, 제 13 족 원소, 제 15 족 원소 등이 있다.
또한, 본 명세서에서 A가 농도 B의 영역을 갖는다고 기재하는 경우에는, 예를 들어 A의 어떤 영역에서의 깊이 방향 전체의 농도가 B인 경우, A의 어떤 영역에서의 깊이 방향의 농도의 평균값이 B인 경우, A의 어떤 영역에서의 깊이 방향의 농도의 중앙값이 B인 경우, A의 어떤 영역에서의 깊이 방향의 농도의 최대값이 B인 경우, A의 어떤 영역에서의 깊이 방향의 농도의 최소값이 B인 경우, A의 어떤 영역에서의 깊이 방향의 농도의 수렴값이 B인 경우, 측정상 A 자체의 값이라고 추정되는 값이 얻어지는 영역의 농도가 B인 경우 등을 포함한다.
또한, 본 명세서에서, A가 크기 B, 길이 B, 두께 B, 폭 B 또는 거리 B의 영역을 갖는다고 기재하는 경우, 예를 들어 A의 어떤 영역에서의 전체의 크기, 길이, 두께, 폭 또는 거리가 B인 경우, A의 어떤 영역에서의 크기, 길이, 두께, 폭 또는 거리의 평균값이 B인 경우, A의 어떤 영역에서의 크기, 길이, 두께, 폭 또는 거리의 중앙값이 B인 경우, A의 어떤 영역에서의 크기, 길이, 두께, 폭 또는 거리의 최대값이 B인 경우, A의 어떤 영역에서의 크기, 길이, 두께, 폭 또는 거리의 최소값이 B인 경우, A의 어떤 영역에서의 크기, 길이, 두께, 폭 또는 거리의 수렴값이 B인 경우, 측정상 A 자체의 값이라고 추정되는 값이 얻어지는 영역의 크기, 길이, 두께, 폭 또는 거리가 B인 경우 등을 포함한다.
또한, 채널 길이란, 예를 들어 트랜지스터의 상면도에서 반도체(또는 트랜지스터가 온 상태일 때, 반도체 중에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역 중 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 가리킨다. 또한, 하나의 트랜지스터에 있어서 채널 길이가 모든 영역에서 같은 값이 되지 않을 수도 있다. 즉, 하나의 트랜지스터의 채널 길이는 한 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서는 채널 길이란, 채널이 형성되는 영역에서의 어느 한 값, 최대값, 최소값, 또는 평균값으로 한다.
채널 폭이란, 예를 들어 반도체(또는 트랜지스터가 온 상태일 때 반도체 중에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 대향되는 부분의 길이를 말한다. 또한, 하나의 트랜지스터의 채널 폭이 모든 영역에서 같은 값이 되지 않을 수도 있다. 즉, 하나의 트랜지스터의 채널 폭은 한 값으로 정해지지 않는 경우가 있다. 그러므로 본 명세서에서는 채널 폭이란, 채널이 형성되는 영역에서의 어느 한 값, 최대값, 최소값, 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는 실제로 채널이 형성되는 영역에서의 채널 폭(이하 실효적인 채널 폭이라고 부름)과, 트랜지스터의 상면도에서의 채널 폭(이하 외견상 채널 폭이라고 부름)이 상이하게 되는 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭이 트랜지스터의 상면도에서 도시된 외견상 채널 폭보다 크게 되어, 이로 인한 영향을 생각해야 되는 경우가 있다. 예를 들어, 미세하고 입체적인 구조를 갖는 트랜지스터에서는 반도체 상면에 형성되는 채널 영역의 비율에 대하여, 반도체 측면에 형성되는 채널 영역의 비율이 크게 되는 경우가 있다. 이 경우에는 상면도에 도시된 외견상 채널 폭보다 실제로 채널이 형성되는 실효적인 채널 폭이 더 크게 된다.
그런데, 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭을 실측하여 어림잡기가 어려운 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 어림잡기 위해서는 가정으로서 반도체의 형상을 미리 알아야 한다. 따라서 반도체의 형상을 정확히 확인할 수 없는 경우에는 실효적인 채널 폭을 정확히 측정하기 어렵다.
그러므로, 본 명세서에서는 트랜지스터의 상면도에서 반도체와 게이트 전극이 서로 중첩되는 영역에서의 소스와 드레인이 대향되는 부분의 길이를 가리키는 외견상 채널 폭을 'Surrounded Channel Width(SCW)'로 부르는 경우가 있다. 또한, 본 명세서에서는 단순히 채널 폭이라고 기재한 경우에는 SCW 또는 외견상 채널 폭을 가리키는 경우가 있다. 또는 본 명세서에서는 단순히 채널 폭이라고 기재한 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상 채널 폭, SCW 등은 단면 TEM(Transmission Electron Microscope) 이미지 등을 취득하여 이 화상을 해석하는 등에 의하여 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나 채널 폭당 전류값 등을 계산하여 산출할 때는, SCW를 사용하여 계산하는 경우가 있다. 이 경우에는 실효적인 채널 폭을 사용하여 계산하는 경우와는 상이한 값이 될 수도 있다.
또한, 본 명세서에 있어서, 'A의 단부가 B의 단부보다 돌출된 형상을 갖는다'고 기재된 경우, 상면도 또는 단면도에서 A의 적어도 한쪽 단부가 B의 적어도 한쪽 단부보다 외측에 위치하는 형상을 갖는 것을 뜻하는 경우가 있다. 따라서, 'A의 단부가 B의 단부보다 돌출된 형상을 갖는다'고 기재된 경우, 예를 들어 상면도에서 A의 한쪽 단부가 B의 한쪽 단부보다 외측에 위치하는 형상을 갖는다고 바꿔 읽을 수 있다.
또한, 본 명세서에 있어서, '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, "대략 평행"이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다. 또한, "대략 수직"이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
또한, 본 명세서에 있어서, 결정의 삼방정 및 능면체정은 육방정계에 포함된다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치, 및 그 제작 방법에 대하여 도면을 참조하여 설명한다. 반도체 장치의 일례로서 트랜지스터를 사용하여 설명한다.
<트랜지스터 구조 1>
도 1은 본 발명의 일 형태에 따른 트랜지스터(150)의 상면도 및 단면도이다. 도 1의 (A)는 상면도이고, 도 1의 (B) 및 (C)는 도 1의 (A)에 도시된 일점 쇄선 A1-A2 및 B1-B2에 대응하는 단면도이다. 또한, 도 1의 (A)에 도시된 상면도는 도면을 명료화하기 위하여 요소를 일부 생략하여 도시하였다.
도 1의 (B)에 있어서, 트랜지스터(150)는 기판(100) 위의 절연막(101)과, 절연막(101) 위의 도전막(104)과, 도전막(104) 위의 절연막(102)과, 절연막(102) 위의 반도체막(106)과, 반도체막(106)의 상면 및 측면과 접하는 영역을 갖는 도전막(116a) 및 도전막(116b)과, 도전막(116a)의 상면 및 측면과 접하는 반도체막(106) 위의 절연막(110a)과, 도전막(116b)의 상면 및 측면과 접하는 반도체막(106) 위의 절연막(110b)과, 절연막(110a) 위, 절연막(110b) 위, 및 반도체막(106) 위의 절연막(112)과, 절연막(112) 위의 도전막(114)을 갖는다. 또한, 도전막(114)과 반도체막(106)은 서로 중첩되는 영역을 갖는다.
또한, 트랜지스터(150)는 절연막(101)을 갖지 않아도 되는 경우가 있다.
트랜지스터(150)에 있어서, 절연막(101)은 하지 절연막으로서의 기능을 갖는다. 또한, 도전막(104)은 게이트 전극으로서의 기능을 갖는다. 또한, 절연막(102)은 게이트 절연막으로서의 기능을 갖는다. 또한, 도전막(116a) 및 도전막(116b)은 소스 전극 및 드레인 전극으로서의 기능을 갖는다. 또한, 절연막(112)은 게이트 절연막으로서의 기능을 갖는다. 또한, 도전막(114)은 게이트 전극으로서의 기능을 갖는다. 따라서, 도전막(104) 또는 도전막(114)에 인가하는 전위에 의하여 트랜지스터(150)의 동작을 제어할 수 있다. 즉, 도전막(104) 또는 도전막(114)에 인가하는 전위에 의하여 도전막(116a)과 도전막(116b) 사이의 도통과 비도통을 제어할 수 있다.
또한, 트랜지스터(150)의 반도체막(106)은 도전막(116a)과 반도체막(106)이 서로 접하는 영역과, 절연막(110a)과 반도체막(106)이 서로 접하는 영역과, 절연막(112)과 반도체막(106)이 서로 접하는 영역과, 절연막(110b)과 반도체막(106)이 서로 접하는 영역과, 도전막(116b)과 반도체막(106)이 서로 접하는 영역을 갖는다. 트랜지스터(150)는 도전막(114)과 도전막(116a) 사이, 도전막(114)과 도전막(116b) 사이에 각각 절연막(110a), 절연막(110b) 및 절연막(112)을 가짐으로써, 절연막의 총 두께가 커지고, 결과적으로 트랜지스터(150)의 동작에 따른 기생 용량을 작게 할 수 있다.
도 1의 (B)에 도시된 바와 같이, 반도체막(106)의 측면은 도전막(116a) 및 도전막(116b)과 접한다. 또한, 게이트 전극으로서의 기능을 갖는 도전막(114)의 전계에 의하여 반도체막(106)을 전기적으로 둘러쌀 수 있다. 게이트 전극의 전계에 의하여 반도체막을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(s-channel) 구조라고 부른다. 그래서, 반도체막(106) 전체(벌크)에 채널이 형성되는 경우가 있다. s-channel 구조에서는, 트랜지스터의 소스와 드레인 사이에 대전류를 흘릴 수 있어, 도통 상태일 때의 전류(온 전류)를 높게 할 수 있다. 또한, 반도체막(106)이 도전막(114)의 전계에 의하여 둘러싸여 있는 것으로 오프 상태일 때의 전류(오프 전류)를 낮게 할 수 있다.
또한, 수소 등 불순물 및 산소를 블로킹하는 기능을 갖는 절연막으로 트랜지스터(150)를 둘러쌈으로써, 트랜지스터(150)는 안정된 전기 특성을 얻을 수 있다. 예를 들어, 절연막(101)으로서 수소 등 불순물 및 산소를 블로킹하는 기능을 갖는 절연막을 사용하면 좋다.
수소 등 불순물 및 산소를 블로킹하는 기능을 갖는 절연막으로서는 예를 들어 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연막을 단층으로 또는 적층으로 사용하면 좋다.
절연막(101)으로서는 예를 들어, 산화 알루미늄, 산화 마그네슘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄 또는 산화 탄탈럼을 포함하면 좋다. 또한, 절연막(101)은 산화 알루미늄 또는 질화 실리콘을 갖는 것이 바람직하다. 예를 들어, 절연막(101)이 산화 알루미늄 또는 질화 실리콘을 가짐으로써 수소 등 불순물이 반도체막(106)으로 혼입되는 것을 억제할 수 있다. 또한, 예를 들어 절연막(101)이 산화 알루미늄 또는 질화 실리콘을 가짐으로써 산소의 외방 확산을 저감할 수 있다.
절연막(101)은, 기판(100)으로부터의 불순물의 확산을 방지하는 역할을 가져도 좋다.
도전막(104)으로서는, 예를 들어 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐을 1종 이상 포함하는 도전막을 단층으로 또는 적층으로 사용하면 좋다. 예를 들어, 합금막이나 화합물막이 사용되어도 좋고, 알루미늄을 포함하는 도전막, 구리 및 타이타늄을 포함하는 도전막, 구리 및 망가니즈를 포함하는 도전막, 인듐, 주석, 및 산소를 포함하는 도전막, 또는 타이타늄 및 질소를 포함하는 도전막 등을 사용하여도 좋다.
도전막(104)는, 트랜지스터(150)의 제 2 게이트 전극(백 게이트 전극이라고도 함)으로서의 기능을 갖는다. 예를 들어, 도전막(104)에 소스 전극보다 낮은 전압 또는 높은 전압을 인가하여, 트랜지스터(150)의 문턱 전압을 양의 방향 또는 음의 방향으로 변동시켜도 좋다. 예를 들어, 트랜지스터(150)의 문턱 전압을 양의 방향으로 변동함으로써, 게이트 전압이 0V인 경우에도 트랜지스터(150)가 오프 상태가 되는 노멀리 오프 트랜지스터를 구현할 수 있는 경우가 있다. 또한, 도전막(104)에 인가하는 전압은 가변이어도 좋고, 고정이어도 좋다.
또한, 절연막(102)으로서는, 예를 들어 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연막을 단층으로 또는 적층으로 사용하면 좋다. 또한, 절연막(102)으로서는 예를 들어, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄 또는 산화 탄탈럼을 포함하는 절연막을 사용하면 좋다. 본 실시형태에서는, 절연막(102)으로서 기판(100) 측으로부터 절연막(102a), 절연막(102b)을 제공한다. 절연막(102a)은 절연막(101)과 같이, 기판(100)으로부터의 불순물 확산을 방지하는 역할을 가져도 좋다. 또한, 반도체막(106)이 산화물 반도체막인 경우, 절연막(102b)은 반도체막(106)에 산소를 공급하는 역할을 할 수 있다.
도전막(116a) 및 도전막(116b)으로서는, 예를 들어 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼 및 텅스텐을 1종 이상 포함하는 도전막을 단층으로 또는 적층으로 사용하면 좋다. 또한, 합금막이나 화합물막이 사용되어도 좋고, 예를 들어 알루미늄을 포함하는 도전막, 구리 및 타이타늄을 포함하는 도전막, 구리 및 망가니즈를 포함하는 도전막, 인듐, 주석, 및 산소를 포함하는 도전막, 또는 타이타늄 및 질소를 포함하는 도전막 등을 사용하여도 좋다.
절연막(110a) 및 절연막(110b)으로서는 예를 들어 붕소, 탄소, 질소, 산소, 불소, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연막을 단층으로 또는 적층으로 사용하면 좋다. 또한, 절연막(110a) 및 절연막(110b)으로서는 예를 들어, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄 또는 산화 탄탈럼을 포함하는 절연막을 사용하면 좋다.
절연막(112)으로서는, 절연막(110a) 및 절연막(110b)에 관한 설명을 원용할 수 있다.
도전막(114)으로서는 도전막(104)에 관한 설명을 원용할 수 있다.
반도체막(106)으로서는 산화물 반도체막을 사용하는 것이 바람직하다. 다만, 실리콘(스트레인드 실리콘을 포함함), 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 또는 유기 반도체막 등을 사용하여도 좋은 경우가 있다.
<산화물 반도체의 구조>
이하에서는 산화물 반도체의 구조에 대하여 설명한다.
산화물 반도체는 단결정 산화물 반도체와 그 이외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline Oxide Semiconductor), a-like OS(amorphous-like Oxide Semiconductor), 비정질 산화물 반도체 등이 있다.
또한, 다른 관점에서는 산화물 반도체는 비정질 산화물 반도체와 그 이외의 결정성 산화물 반도체로 나누어진다. 결정성 산화물 반도체로서는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, nc-OS 등이 있다.
비정질 구조의 정의로서는, 일반적으로 준안정 상태이며 고정화되지 않음, 등방적이며 불균질 구조를 갖지 않음 등이 알려져 있다. 바꿔 말하면, 결합 각도가 유연하고 단거리 질서성을 갖는 한편, 장거리 질서성을 갖지 않는 구조라고 할 수도 있다.
거꾸로 말하면, 본질적으로 안정된 산화물 반도체인 경우, 완전한 비정질(completely amorphous) 산화물 반도체라고 부를 수 없다는 것이다. 또한, 등방적이지 않은(예를 들어, 미소한 영역에서 주기 구조를 갖는) 산화물 반도체는 완전한 비정질 산화물 반도체라고 부를 수 없다. 다만, a-like OS는 미소한 영역에서 주기 구조를 갖지만, 공동(보이드(void)라고도 함)을 갖고 불안정한 구조이다. 그러므로, 물성적으로는 비정질 산화물 반도체에 가깝다고 할 수 있다.
＜CAAC-OS＞
우선, CAAC-OS에 대하여 설명한다.
CAAC-OS는 c축 배향된 복수의 결정부(펠릿(pellet)이라고도 함)를 포함하는 산화물 반도체의 하나이다.
투과 전자 현미경(TEM)에 의하여 CAAC-OS의 명시야상(Bright-Field Image)과 회절 패턴의 복합 해석상(고분해능 TEM 이미지라고도 함)을 관찰하면, 복수의 펠릿이 확인된다. 그러나, 고분해능 TEM 이미지를 관찰하여도 펠릿들의 경계, 즉 결정 입계(그레인 바운더리(grain boundary)라고도 함)는 명확히 확인되지 않는다. 그러므로, CAAC-OS는 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
이하에서는 TEM에 의하여 관찰한 CAAC-OS에 대하여 설명한다. 도 2의 (A)는 시료 면에 대략 평행한 방향으로부터 관찰한 CAAC-OS의 단면의 고분해능 TEM 이미지이다. 고분해능 TEM 이미지의 관찰에는 구면 수차 보정(Spherical Aberration Corrector) 기능을 사용하였다. 특히, 구면 수차 보정 기능을 사용한 고분해능 TEM 이미지를 Cs 보정 고분해능 TEM 이미지라고 부른다. Cs 보정 고분해능 TEM 이미지는 예를 들어, 원자 분해능 분석 전자 현미경(JEM-ARM200F, JEOL Ltd. 제조) 등에 의하여 얻을 수 있다.
도 2의 (B)는 도 2의 (A)에서의 영역(1)을 확대한 Cs 보정 고분해능 TEM 이미지이다. 도 2의 (B)를 보면, 펠릿에서 금속 원자가 층상으로 배열되어 있는 것이 확인된다. 금속 원자의 각층은 CAAC-OS의 막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS의 상면의 요철을 반영한 배열을 갖고, CAAC-OS의 피형성면 또는 상면에 평행하게 된다.
도 2의 (B)에 도시된 바와 같이, CAAC-OS는 특징적인 원자 배열을 갖는다. 도 2의 (C)는 특징적인 원자 배열을 보조선으로 나타낸 것이다. 도 2의 (B) 및 (C)를 보면 알다시피, 펠릿 하나의 크기는 1nm 이상의 것이나 3nm 이상의 것이 있고, 펠릿과 펠릿 사이의 기울기에 의하여 생기는 간극의 크기는 0.8nm 정도이다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)이라고 부를 수도 있다. 또한, CAAC-OS는 CANC(C-Axis Aligned nanocrystals)를 포함하는 산화물 반도체라고 부를 수도 있다.
여기서, Cs 보정 고분해능 TEM 이미지를 바탕으로 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 배치를 모식적으로 도시하면, 벽돌 또는 블록이 쌓인 것과 같은 구조가 된다(도 2의 (D) 참조). 도 2의 (C)에서 관찰된 펠릿과 펠릿 사이에 기울기가 생긴 부분은 도 2의 (D)에 도시된 영역(5161)에 상당한다.
또한, 도 3의 (A)는 시료 면에 대략 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지이다. 도 3의 (A)의 영역(1), 영역(2) 및 영역(3)을 확대한 Cs 보정 고분해능 TEM 이미지를, 각각 도 3의 (B), (C), 및 (D)에 나타내었다. 도 3의 (B)~(D)로부터, 펠릿은 금속 원자가 삼각형, 사각형, 또는 육각형으로 배열되어 있는 것이 확인된다. 그러나, 다른 펠릿 사이에서, 금속 원자의 배열에 규칙성은 관찰되지 않는다.
다음에, X선 회절(XRD: X-Ray Diffraction)에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, out-of-plane법에 의하여 InGaZnO4의 결정을 포함하는 CAAC-OS의 구조 해석을 행하면, 도 4의 (A)에 나타낸 바와 같이 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되는 것으로부터, CAAC-OS의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하는 것을 확인할 수 있다.
또한, out-of-plane법에 의하여 CAAC-OS의 구조 해석을 행하면, 2θ가 31° 근방일 때 나타나는 피크에 더하여 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때의 피크는 CAAC-OS 내의 일부에 c축 배향성을 갖지 않는 결정이 포함되는 것을 시사한다. 더 바람직한 CAAC-OS는 out-of-plane법에 의한 구조 해석을 행하면, 2θ가 31° 근방일 때 피크가 나타나고 2θ가 36° 근방일 때 피크가 나타나지 않는다.
한편, CAAC-OS에 대하여, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의하여 구조 해석을 행하면, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. CAAC-OS의 경우에는, 2θ를 56° 근방에 고정하고 시료 면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 행하여도 도 4의 (B)에 나타낸 바와 같이 명확한 피크가 나타나지 않는다. 이에 비하여, InGaZnO4의 단결정 산화물 반도체는 2θ를 56° 근방에 고정하여 φ스캔한 경우, 도 4의 (C)에 나타낸 바와 같이, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 따라서, XRD를 사용한 구조 해석으로부터, CAAC-OS는 a축 및 b축의 배향이 불규칙하다는 것을 확인할 수 있다.
다음에, 전자 회절에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여, 프로브 직경이 300nm인 전자 빔을 시료 면에 평행하게 입사시키면, 도 5의 (A)에 나타낸 바와 같은 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는 InGaZnO4의 결정의 (009)면에 기인한 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하는 것을 알 수 있다. 한편, 도 5의 (B)는 같은 시료에 대하여 프로브 직경이 300nm인 전자 빔을 시료 면에 수직으로 입사시킨 경우의 회절 패턴이다. 도 5의 (B)로부터, 링 모양의 회절 패턴이 확인된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 5의 (B)에서의 제 1 고리는 InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인하는 것으로 생각된다. 또한, 도 5의 (B)에서의 제 2 고리는 (110)면 등에 기인하는 것으로 생각된다.
상술한 바와 같이 CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물 혼입이나 결함 생성 등으로 인하여 저하될 수 있기 때문에, 거꾸로 말하면 CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고 할 수도 있다.
또한, 불순물은 산화물 반도체의 주성분 이외의 원소이며, 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강한 원소(예를 들어, 실리콘 등)는 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다.
산화물 반도체가 불순물이나 결함을 갖는 경우, 광이나 열 등으로 인하여 특성이 변동될 수 있다. 예를 들어, 산화물 반도체에 포함되는 불순물은 캐리어 트랩이 되거나, 캐리어 발생원이 되는 경우가 있다. 또한, 산화물 반도체 내의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 및 산소 결손이 적은 CAAC-OS는, 캐리어 밀도가 낮은 산화물 반도체이다. 구체적으로는, 캐리어 밀도가 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이며, 1×10-9/cm3 이상인 산화물 반도체로 할 수 있다. 이와 같은 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 부른다. CAAC-OS는 불순물 농도가 낮고 결함 준위 밀도가 낮다. 즉, 안정적인 특성을 갖는 산화물 반도체라고 할 수 있다.
<nc-OS>
다음에, nc-OS에 대하여 설명한다.
고분해능 TEM 이미지에서, nc-OS는 결정부가 확인되는 영역과 결정부가 명확히 확인되지 않는 영역을 갖는다. nc-OS에 포함되는 결정부의 크기는 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하인 경우가 많다. 또한, 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체라고 부르는 경우가 있다. 또한, nc-OS는 예를 들어, 고분해능 TEM 이미지에서는 결정 입계를 명확하게 확인할 수 없는 경우가 있다. 또한, 나노 결정은 CAAC-OS에서의 펠릿과 기원이 같을 가능성이 있다. 그래서, 이하에서는 nc-OS의 결정부를 펠릿이라고 부르는 경우가 있다.
nc-OS는 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는 다른 펠릿 사이에 결정 방위에 규칙성을 찾을 수 없어, 막 전체에서의 배향성을 찾을 수 없다. 그러므로, 분석 방법에 따라서는 nc-OS는 a-like OS나 비정질 산화물 반도체와 구별하지 못하는 경우가 있다. 예를 들어, 펠릿보다 큰 직경을 갖는 X선을 사용한 경우， out-of-plane법에 의하여 nc-OS를 해석하면, 결정면을 나타내는 피크가 검출되지 않는다. 또한, 펠릿보다 프로브 직경이 큰(예를 들어, 50nm 이상) 전자 빔을 이용하여, nc-OS에 대한 전자 회절을 행하면, 헤일로(halo) 패턴과 같은 회절 패턴이 관측된다. 한편, 펠릿의 크기와 가깝거나 펠릿보다 작은 프로브 직경의 전자 빔을 이용하여, nc-OS에 대한 나노 빔 전자 회절을 행하면, 스폿이 관측된다. 또한, nc-OS에 대한 나노 빔 전자 회절을 행하면, 원을 그리듯이(링 모양으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, 링 모양의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
이와 같이 펠릿(나노 결정) 사이에서는 결정 방위에 규칙성이 보이지 않으므로, nc-OS를 RANC(Random Aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(Non-Aligned nanocrystals)를 포함하는 산화물 반도체라고 부를 수도 있다.
nc-OS는 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 따라서, nc-OS는 a-like OS나 비정질 산화물 반도체보다 결함 준위 밀도가 낮다. 단, nc-OS는 다른 펠릿 사이에서 결정 방위에 규칙성이 관찰되지 않는다. 그 때문에, nc-OS는 CAAC-OS와 비교하여 결함 준위 밀도가 높아진다.
<a-like OS>
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는 산화물 반도체이다.
고분해능 TEM 이미지에서 a-like OS는 공동(보이드)이 관찰되는 경우가 있다. 또한, 고분해능 TEM 이미지에서 a-like OS는 결정부가 명확히 확인되는 영역과 결정부가 확인되지 않는 영역을 갖는다.
a-like OS는 공동을 갖기 때문에 불안정한 구조이다. 이하에서는 a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조임을 나타내기 위하여, 전자 조사에 의한 구조의 변화에 대하여 제시한다.
전자 조사를 행하는 시료로서 a-like OS(시료 A라고 표기함), nc-OS(시료 B라고 표기함), 및 CAAC-OS(시료 C라고 표기함)를 준비한다. 어느 시료도 In-Ga-Zn 산화물이다.
우선, 각 시료의 고분해능 단면 TEM 이미지를 취득한다. 고분해능 단면 TEM 이미지에 의하여, 모든 시료는 결정부를 갖는 것을 알 수 있다.
또한, 어느 부분을 하나의 결정부로 간주하는지의 판정은 다음과 같이 행하면 좋다. 예를 들어, InGaZnO4의 결정의 단위 격자는 In-O층 3층과 Ga-Zn-O층 6층의 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는 것이 알려져 있다. 따라서 이들 근접한 층끼리의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이고, 결정 구조 해석으로부터 그 값은 0.29nm로 산출된다. 그러므로, 격자 줄무늬(lattice fringe)의 간격이 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주할 수 있다. 또한, 격자 줄무늬는 InGaZnO4의 결정의 a-b면에 대응한다.
도 6은 각 시료의 결정부(22군데~45군데)의 평균 크기를 조사하여 나타낸 것이다. 다만, 상술한 격자 줄무늬의 길이를 결정부의 크기로 간주한다. 도 6으로부터, a-like OS는 누적 전자 조사량에 따라 결정부가 커지는 것을 알 수 있다. 구체적으로는, 도 6에서 (1)로 표시된 바와 같이 TEM에 의한 관찰 초기에 크기가 1.2nm 정도이었던 결정부(초기핵이라고도 함)는, 누적 전자 조사량이 4.2×108e-/nm2가 되면 2.6nm 정도의 크기까지 성장하는 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는, 전자 조사 시작 시점으로부터 누적 전자 조사량이 4.2×108e-/nm2가 될 때까지의 범위에서 결정부는 크기가 변화되지 않는 것을 알 수 있다. 구체적으로는, 도 6에서 (2) 및 (3)으로 표시된 바와 같이 누적 전자 조사량에 상관없이 nc-OS 및 CAAC-OS의 결정부의 크기는 각각 1.4nm 정도 및 2.1nm 정도임을 알 수 있다.
이와 같이 a-like OS에서는 전자 조사에 의한 결정부의 성장이 관찰되는 경우가 있다. 한편, nc-OS 및 CAAC-OS에서는 전자 조사에 의한 결정부의 성장이 거의 관찰되지 않는 것을 알 수 있다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조임을 알 수 있다.
또한, a-like OS는 공동을 갖기 때문에 nc-OS 및 CAAC-OS에 비하여 밀도가 낮은 구조를 갖는다. 구체적으로는, a-like OS의 밀도는 같은 조성을 갖는 단결정의 밀도의 78.6% 이상 92.3% 미만이다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는 같은 조성을 갖는 단결정의 밀도의 92.3% 이상 100% 미만이다. 밀도가 단결정의 밀도의 78% 미만인 산화물 반도체는 성막 자체가 어렵다.
예를 들어, In:Ga:Zn = 1:1:1[원자수비]를 만족시키는 산화물 반도체에서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3가 된다. 따라서, 예를 들면, In:Ga:Zn = 1:1:1[원자수비]를 만족시키는 산화물 반도체에서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이 된다. 또한, 예를 들어, In:Ga:Zn = 1:1:1[원자수비]를 만족시키는 산화물 반도체에서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이 된다.
또한, 같은 조성을 갖는 단결정이 존재하지 않는 경우가 있다. 이 경우에는 조성이 다른 단결정을 임의의 비율로 조합함으로써, 원하는 조성을 갖는 단결정의 밀도에 상당하는 밀도를 어림잡을 수 있다. 원하는 조성을 갖는 단결정의 밀도에 상당하는 밀도는 조성이 다른 단결정을 조합하는 비율에 대하여 가중 평균을 사용하여 어림잡으면 좋다. 다만, 밀도를 어림잡을 때는 가능한 한 적은 종류의 단결정을 조합하는 것이 바람직하다.
이와 같이 산화물 반도체는 다양한 구조를 가지며, 각 구조가 다양한 특성을 갖는다. 또한, 산화물 반도체는 예를 들어, 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 갖는 적층막이어도 좋다.
도 7의 (A)는 트랜지스터(150)의 일부를 확대한 단면도이다. 도 7의 (A)는 반도체막(106)이 반도체막(106a), 반도체막(106b), 및 반도체막(106c)의 순서로 적층한 적층막인 경우를 도시한 것이다. 또한, 도 7의 (B)에 도시된 바와 같이, 적층막을 섬 형상으로 가공할 때, 적층막 아래의 절연막(102)이 약간 과도하게 에칭되어도 좋다.
반도체막(106a), 반도체막(106b), 및 반도체막(106c) 등으로 적용할 수 있는 반도체에 대하여 설명한다.
반도체막(106b)은, 예를 들어 인듐을 포함하는 산화물 반도체이다. 반도체막(106b)은 예를 들어 인듐을 포함하면, 캐리어 이동도(전자 이동도)가 높게 된다. 또한, 반도체막(106b)은 원소 M을 포함하면 바람직하다. 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등으로 한다. 원소 M에 적용할 수 있는 원소로서는 상술한 것 외에 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 이트륨, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐 등을 들 수 있다. 다만, 원소 M으로서 상술한 복수의 원소를 조합할 수 있는 경우가 있다. 원소 M은, 예를 들어 산소와의 결합 에너지가 높은 원소이다. 예를 들어, 산소와의 결합 에너지가 인듐보다 높은 원소이다. 또는, 원소 M은 예를 들어 산화물 반도체의 에너지 갭을 크게 하는 기능을 갖는 원소이다. 또한, 반도체막(106b)은 아연을 포함하면 바람직하다. 또한, 산화물 반도체는 아연을 포함하면 결정화되기 쉬워질 수 있다.
다만, 반도체막(106b)은, 인듐을 포함한 산화물 반도체에 제한되지 않는다. 반도체막(106b)은 예를 들어 아연 주석 산화물, 갈륨 주석 산화물, 산화 갈륨 등, 인듐을 포함하지 않고 아연을 포함하는 산화물 반도체, 인듐을 포함하지 않고 갈륨을 포함하는 산화물 반도체, 인듐을 포함하지 않고 주석을 포함하는 산화물 반도체 등이어도 좋다.
반도체막(106b)은 예를 들어 에너지 갭이 큰 산화물을 사용한다. 반도체막(106b)의 에너지 갭은, 예를 들어 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더 바람직하게는 3eV 이상 3.5eV 이하로 한다.
예를 들어, 반도체막(106a) 및 반도체막(106c)은 반도체막(106b)을 구성하는 산소 이외의 원소 1종 이상, 또는 2종 이상으로 구성되는 산화물 반도체이다. 반도체막(106b)을 구성하는 산소 이외의 원소 1종 이상, 또는 2종 이상으로 반도체막(106a) 및 반도체막(106c)이 구성되기 때문에, 반도체막(106a)과 반도체막(106b)의 계면, 및 반도체막(106b)과 반도체막(106c)의 계면에서 계면 준위가 형성되기 어렵다.
반도체막(106a), 반도체막(106b), 및 반도체막(106c)이 인듐을 포함하는 경우에 대하여 설명한다. 또한, 반도체막(106a)이 In-M-Zn 산화물인 경우에, In 및 M의 합을 100atomic%로 하였을 때, 바람직하게는 In을 50atomic% 이하, M을 50atomic% 이상, 더욱 바람직하게는 In을 25atomic% 이하, M을 75atomic% 이상으로 한다. 또한, 반도체막(106b)이 In-M-Zn 산화물인 경우에, In 및 M의 합을 100atomic%로 하였을 때, 바람직하게는 In을 25atomic% 이상, M을 75atomic% 이하, 더욱 바람직하게는 In을 34atomic% 이상, M을 66atomic% 이하로 한다. 또한, 반도체막(106c)이 In-M-Zn 산화물인 경우에, In 및 M의 합을 100atomic%로 하였을 때, 바람직하게는 In을 50atomic% 이하, M을 50atomic% 이상, 더욱 바람직하게는 In을 25atomic% 이하, M을 75atomic% 이상으로 한다. 또한, 반도체막(106c)은 반도체막(106a)과 같은 종류의 산화물을 사용하여도 좋다.
반도체막(106b)은 반도체막(106a) 및 반도체막(106c)보다 전자 친화력이 큰 산화물을 사용한다. 예를 들어, 반도체막(106b)으로서 반도체막(106a) 및 반도체막(106c)보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하 큰 산화물을 사용한다. 또한, 전자 친화력은 진공 준위와 전도대 하단의 에너지의 차이다.
또한, 인듐 갈륨 산화물은 작은 전자 친화력과, 높은 산소 블로킹성을 갖는다. 따라서, 반도체막(106c)은 인듐 갈륨 산화물을 포함하면 바람직하다. 갈륨 원자의 비율[Ga/(In+Ga)]은 예를 들어 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 90% 이상으로 한다.
다만, 반도체막(106a) 및/또는 반도체막(106c)은 산화 갈륨이라도 좋다. 예를 들어, 반도체막(106c)으로서 산화 갈륨을 사용하면, 도전막(116a) 또는 도전막(116b)과 도전막(114) 사이에 생기는 누설 전류를 저감할 수 있다. 즉, 트랜지스터(150)의 오프 전류를 낮게 할 수 있다.
이 때, 도전막(114)으로부터 반도체막(106)에 게이트 전압을 인가하면, 반도체막(106a), 반도체막(106b), 및 반도체막(106c) 중 전자 친화력이 큰 반도체막(106b)에 채널이 형성된다.
도 7의 (A)에 도시된 일점 쇄선 E1-E2 부분에 대응하는 밴드 구조를 도 7의 (C)에 도시하였다. 도 7의 (C)는, 진공 준위(vacuum level이라고 표기함), 각 층의 전도대 하단의 에너지(Ec라고 표기함), 및 가전자대 상단의 에너지(Ev라고 표기함)를 나타낸 것이다.
여기서, 반도체막(106a)과 반도체막(106b) 사이에는, 반도체막(106a)과 반도체막(106b)의 혼합 영역을 갖는 경우가 있다. 또한, 반도체막(106b)과 반도체막(106c) 사이에는 반도체막(106b)과 반도체막(106c)의 혼합 영역을 갖는 경우가 있다. 혼합 영역은 계면 준위 밀도가 낮게 된다. 그러므로 반도체막(106a), 반도체막(106b), 및 반도체막(106c)의 적층체는 각각 계면 근방에서 에너지가 연속적으로 변화하는(연속 접합이라고도 함) 밴드 구조가 된다.
이 경우, 전자는 반도체막(106a) 내 및 반도체막(106c) 내가 아니라, 주로 반도체막(106b) 내를 이동한다. 즉, 반도체막(106b)에 전자가 매립된다. 따라서, 반도체막(106a) 및 반도체막(106b)의 계면에서의 계면 준위 밀도, 반도체막(106b)과 반도체막(106c)의 계면에서의 계면 준위 밀도를 낮게 함으로써, 반도체막(106b) 내에서 전자의 이동이 저해되는 일이 적고, 채널 저항이 작으므로 트랜지스터(150)의 온 전류를 높일 수 있다.
또한, 트랜지스터(150)가 s-channel 구조를 갖는 경우, 반도체막(106b) 전체에 채널이 형성된다. 따라서, 반도체막(106b)이 두꺼울수록 채널 영역은 커진다. 즉, 반도체막(106b)의 두께가 두꺼울수록 트랜지스터(150)의 온 전류를 높일 수 있다. 예를 들어, 두께가 10nm 이상, 바람직하게는 40nm 이상, 더 바람직하게는 60nm 이상, 더욱 바람직하게는 100nm 이상이 되는 영역을 갖은 반도체막(106b)으로 하면 좋다. 다만, 트랜지스터(150)를 갖는 반도체 장치의 생산성이 저하되는 경우가 있기 때문에, 예를 들어, 두께가 300nm 이하, 바람직하게는 200nm 이하, 더 바람직하게는 150nm 이하가 되는 영역을 갖은 반도체막(106b)으로 하면 좋다.
또한, 트랜지스터(150)의 온 전류를 높게 하기 위해서는 반도체막(106c)의 두께는 작을수록 바람직하다. 예를 들어, 두께가 10nm 미만, 바람직하게는 5nm 이하, 더 바람직하게는 3nm 이하가 되는 영역을 갖는 반도체막(106c)으로 하면 좋다. 한편, 반도체막(106c)은, 인접하는 절연막을 구성하는 산소 이외의 원소(수소, 실리콘 등)가 채널이 형성되는 반도체막(106b)에 들어가지 않도록 블로킹하는 기능을 갖는다. 그래서, 반도체막(106c)은 어느 정도의 두께를 갖는 것이 바람직하다. 예를 들어, 두께가 0.3nm 이상, 바람직하게는 1nm 이상, 더 바람직하게는 2nm 이상이 되는 영역을 갖는 반도체막(106c)으로 하면 좋다. 또한, 반도체막(106c)은 절연막(102) 등으로부터 방출되는 산소의 외방 확산을 억제하기 위하여, 산소를 블로킹하는 성질을 갖는 것이 바람직하다.
또한, 신뢰성을 높이기 위해서는 반도체막(106a)은 두껍고, 반도체막(106c)은 얇은 것이 바람직하다. 예를 들어, 두께가 10nm 이상, 바람직하게는 20nm 이상, 더 바람직하게는 40nm 이상, 더욱 바람직하게는 60nm 이상이 되는 영역을 갖는 반도체막(106a)으로 하면 좋다. 반도체막(106a)의 두께를 두껍게 하면, 인접되는 절연막과 반도체막(106a)의 계면으로부터, 채널이 형성되는 반도체막(106b)까지의 거리를 길게 할 수 있다. 다만, 트랜지스터(150)를 갖는 반도체 장치의 생산성이 저하되는 경우가 있으므로, 예를 들어 두께가 200nm 이하, 바람직하게는 120nm 이하, 더 바람직하게는 80nm 이하가 되는 영역을 갖는 반도체막(106a)으로 하면 좋다.
예를 들어, 산화물 반도체 중의 실리콘은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다. 따라서, 반도체막(106b)의 실리콘 농도는 낮을수록 바람직하다. 예를 들어, 반도체막(106a)과 반도체막(106b) 사이에, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정되는 실리콘 농도가 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 2×1018atoms/cm3 미만이 되는 영역을 갖는다. 또한, 반도체막(106b)과 반도체막(106c) 사이에, SIMS로 측정되는 실리콘 농도가 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 2×1018atoms/cm3 미만이 되는 영역을 갖는다.
또한, 반도체막(106b)의 수소 농도를 저감하기 위하여, 반도체막(106a) 및 반도체막(106c)의 수소 농도를 저감시키면 바람직하다. 반도체막(106a) 및 반도체막(106c)은 SIMS로 측정되는 수소 농도가 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하가 되는 영역을 갖는다. 또한, 반도체막(106b)의 질소 농도를 저감하기 위하여, 반도체막(106a) 및 반도체막(106c)의 질소 농도를 저감시키면 바람직하다. 반도체막(106a) 및 반도체막(106c)은 SIMS로 측정되는 질소 농도가 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하가 되는 영역을 갖는다.
또한, 산화물 반도체에 구리가 혼입되면 전자 트랩이 생성되는 경우가 있다. 전자 트랩은 트랜지스터의 문턱 전압을 양의 방향으로 변동시키는 경우가 있다. 따라서, 반도체막(106b)의 표면 또는 내부에서의 구리 농도는 낮을수록 바람직하다. 예를 들어, 반도체막(106b)은 구리 농도가 1×1019atoms/cm3 이하, 5×1018atoms/cm3 이하, 또는 1×1018atoms/cm3 이하가 되는 영역을 가지면 바람직하다.
또한, 산화물 반도체를 채널로 하는 트랜지스터에 안정된 전기 특성을 부여하기 위해서는 산화물 반도체 내의 불순물 농도를 저감하여, 산화물 반도체를 진성 또는 실질적으로 진성으로 하는 것이 유효하다. 여기서, 실질적으로 진성이란, 산화물 반도체의 캐리어 밀도가 1×1017/cm3 이하, 바람직하게는 1×1015/cm3 이하, 더 바람직하게는 1×1013/cm3 이하, 더욱 바람직하게는 1×1011/cm3 이하, 특히 바람직하게는 1×1010/cm3 이하이고, 1×10-9/cm3 이상인 것을 가리킨다.
상술한 3층 구조는 일례이다. 예를 들어, 반도체막(106a) 또는 반도체막(106c)이 없는 2층 구조로 하여도 좋다. 또는, 반도체막(106a) 위 또는 아래, 또는 반도체막(106c) 위 또는 아래에, 반도체막(106a), 반도체막(106b), 및 반도체막(106c)으로서 예시한 반도체 중 어느 하나를 갖는 4층 구조로 하여도 좋다. 또는, 반도체막(106a) 위, 반도체막(106a) 아래, 반도체막(106c) 위, 반도체막(106c) 아래 중 어느 두 군데 이상에, 반도체막(106a), 반도체막(106b), 및 반도체막(106c)으로서 예시한 반도체 중 어느 하나를 갖는 n층 구조(n은 5 이상의 정수)로 하여도 좋다.
기판(100)으로서는, 예를 들어 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는, 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등을 들 수 있다. 또한, 반도체 기판으로서는, 예를 들어 실리콘, 저마늄 등의 단체 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨을 재료로 한 화합물 반도체 기판 등을 들 수 있다. 또한 상기 반도체 기판 내부에 절연체 영역을 갖는 반도체 기판, 예를 들어 SOI(silicon on insulator) 기판 등을 들 수 있다. 도전체 기판으로서는, 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등을 들 수 있다. 또는, 금속 질화물을 갖는 기판, 금속 산화물을 갖는 기판 등을 들 수 있다. 또한 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전체 또는 절연체가 제공된 기판, 도전체 기판에 반도체 또는 절연체가 제공된 기판 등을 들 수 있다. 또는, 이들 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서는, 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등을 들 수 있다.
또한, 기판(100)으로서 가요성 기판을 사용하여도 좋다. 또한, 가요성 기판 위에 트랜지스터를 제공하는 방법으로서, 비가요성 기판 위에 트랜지스터를 제작한 후에 트랜지스터를 박리하고, 가요성 기판인 기판(100)으로 전치(轉置)하는 방법도 있다. 이 경우에는 비가요성 기판과 트랜지스터 사이에 박리층을 제공하면 좋다. 또한, 기판(100)으로서 섬유가 포함된 시트, 필름, 또는 박(箔) 등을 사용하여도 좋다. 또한, 기판(100)은 신축성을 가져도 좋다. 또한, 기판(100)은, 접히는 동작이나 인장 동작을 멈췄을 때, 원래의 형상으로 되돌아가는 성질을 가져도 좋고, 또는 원래의 형상으로 되돌아가지 않는 성질을 가져도 좋다. 기판(100)은, 예를 들어 두께가 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 더 바람직하게는 15μm 이상 300μm 이하가 되는 영역을 갖는다. 기판(100)을 얇게 하면, 트랜지스터(150)를 갖는 반도체 장치를 경량화할 수 있다. 또한, 기판(100)을 얇게 함으로써 유리 등을 사용한 경우에도 신축성을 갖거나, 접히는 동작이나 인장 동작을 멈췄을 때, 원래의 형상으로 되돌아가는 성질을 가질 수 있다. 그러므로, 낙하 등으로 인하여 기판(100) 위의 반도체 장치에 가해지는 충격 등을 완화할 수 있다. 즉, 튼튼한 반도체 장치를 제공할 수 있다.
가요성 기판인 기판(100)으로서는 예를 들어 금속, 합금, 수지, 유리, 또는 이들의 섬유 등을 사용할 수 있다. 가요성 기판인 기판(100)은 선 팽창률이 낮을수록 환경에 따른 변형이 억제되어 바람직하다. 가요성 기판인 기판(100)의 재질로서는, 예를 들어 선 팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 것을 사용하면 좋다. 수지로서는, 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴 등이 있다. 특히, 아라미드는 선 팽창률이 낮기 때문에 가요성 기판인 기판(100)으로서 바람직하다.
또한, 트랜지스터(150)는 도 8의 (A) 또는 (B)에 도시된 단면도의 구조를 가져도 좋다. 도 8의 (A)에 도시된 구조에서 도전막(114)이 도전막(104)과 전기적으로 접속되는 것이 도 1의 (B)에 도시된 구조와 다른 점이다. 또한, 도 8의 (B)에 도시된 구조에서 도전막(104) 및 절연막(102)을 제공하지 않는 것이 도 1의 (B)에 도시된 구조와 다른 점이다.
<트랜지스터 구조 1의 제작 방법>
이하에서는, 도 1에 도시된 트랜지스터(150)의 제작 방법에 대하여 설명한다.
우선, 기판(100)을 준비한다.
다음에, 절연막(101)을 형성한다. 절연막(101)의 형성은 스퍼터링법, 화학 기상 성장(CVD: Chemical Vapor Deposition)법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 또는 원자층 퇴적(ALD: Atomic Layer Deposition)법 등을 사용하여 행할 수 있다.
또한, CVD법은 플라즈마를 이용하는 플라즈마 CVD(PECVD: Plasma Enhanced CVD)법, 열을 이용하는 열 CVD(TCVD: Thermal CVD)법, 광을 이용하는 광 CVD(Photo CVD)법 등으로 분류할 수 있다. 또한, 사용하는 원료 가스에 따라 금속 CVD(MCVD: Metal CVD)법, 유기 금속 CVD(MOCVD: Metal Organic CVD)법으로 분류할 수 있다.
플라즈마 CVD법은, 비교적 저온으로 고품질의 막을 얻을 수 있다. 또한, 열 CVD법은 플라즈마를 사용하지 않으므로 피처리물에 대한 플라즈마 대미지를 저감할 수 있는 성막 방법이다. 예를 들어, 반도체 장치에 포함되는 배선, 전극, 소자(트랜지스터, 용량 소자 등) 등은 플라즈마로부터 전하를 받음으로써 차지 업(charge buildup)하는 경우가 있다. 이 때, 축적된 전하로 인하여 반도체 장치에 포함되는 배선, 전극, 소자 등이 파괴되는 경우가 있다. 한편, 플라즈마를 사용하지 않는 열 CVD법의 경우, 상술한 바와 같은 플라즈마 대미지가 생기지 않으므로, 반도체 장치의 수율을 높일 수 있다. 또한, 열 CVD법에서는, 성막 중의 플라즈마 대미지가 생기지 않으므로, 결함이 적은 막을 얻을 수 있다.
또한, ALD법도 피처리물에 대한 플라즈마 대미지를 저감할 수 있는 성막 방법이다. 또한, ALD법도 성막 중의 플라즈마 대미지가 생기지 않으므로 결함이 적은 막을 얻을 수 있다.
CVD법 및 ALD법은, 타깃 등으로부터 방출된 입자가 퇴적되는 성막 방법과는 달리, 피처리물 표면에서의 반응에 의하여 막이 형성되는 성막 방법이다. 따라서, 피처리물의 형상의 영향을 받기 어렵고, 양호한 단차 피복성을 갖는 성막 방법이다. 특히, ALD법은 뛰어난 단차 피복성 및 두께의 균일성을 갖기 때문에 애스펙트비가 높은 개구부의 표면을 피복하는 경우 등에 적합하다. 다만, ALD법은 비교적 성막 속도가 느리기 때문에, 성막 속도가 빠른 CVD법 등의 다른 성막 방법과 조합하여 사용하는 것이 바람직한 경우도 있다.
CVD법 및 ALD법은, 원료 가스의 유량비에 따라, 얻어지는 막의 조성을 제어할 수 있다. 예를 들어, CVD법 및 ALD법에서는, 원료 가스의 유량비를 조정함으로써 임의의 조성을 갖는 막을 형성할 수 있다. 또한, 예를 들어 CVD법 및 ALD법에서는, 원료 가스의 유량비를 변화시키면서 성막함으로써, 조성이 연속적으로 변화된 막을 형성할 수 있다. 원료 가스의 유량비를 변화시키면서 성막하는 경우, 복수의 성막실을 사용하여 성막하는 경우에 비하여, 성막 시간을 반송이나 압력 조정에 걸리는 시간만큼 줄일 수 있다. 따라서, 반도체 장치의 생산성을 높일 수 있는 경우가 있다.
다음에, 도전막을 형성한다. 도전막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 형성할 수 있다.
다음에, 도전막을 포토리소그래피법 등으로 가공하여 도전막(104)을 형성한다(도 9의 (A) 참조).
또한, 포토리소그래피법에서는, 우선 포토마스크를 통하여 레지스트를 노광한다. 다음에, 현상액을 사용하여, 노광된 영역을 제거 또는 잔존시켜 레지스트 마스크를 형성한다. 다음에, 상기 레지스트 마스크를 사용하여 에칭 처리를 행함으로써 도전막, 반도체막, 또는 절연막 등을 원하는 형상으로 가공할 수 있다. 예를 들어, KrF 엑시머 레이저 광, ArF 엑시머 레이저 광, EUV(Extreme Ultraviolet) 광 등을 사용하여 레지스트를 노광함으로써 레지스트 마스크를 형성하면 좋다. 또한, 기판과 투영 렌즈 사이에 액체(예를 들어, 물)를 채우고 노광하는, 액침 기술을 사용하여도 좋다. 또한, 상술한 광 대신에 전자 빔이나 이온 빔을 사용하여도 좋다. 또한, 전자 빔이나 이온 빔을 사용하는 경우에는 포토마스크는 필요 없게 된다. 또한, 레지스트 마스크의 제거에는, 애싱(ashing) 등의 드라이 에칭 처리 및/또는 웨트 에칭 처리를 사용할 수 있다.
다음에, 절연막(102a) 및 절연막(102b)을 형성한다(도 9의 (B) 참조). 절연막(102a) 및 절연막(102b)은 스퍼터링법, CVD법, MBE법, PLD법 또는 ALD법 등을 사용하여 형성할 수 있다. 또한, 절연막(102a) 및 절연막(102b)을 합쳐 절연막(102)이라고도 부른다.
다음에, 절연막(102)에 산소를 첨가하는 처리를 행하여도 좋다. 산소를 첨가하는 처리로서는, 예를 들어 이온 주입법, 플라즈마 처리법 등이 있다. 또한, 절연막(102)에 첨가된 산소는, 과잉 산소가 된다.
다음에, 반도체막을 형성한다. 반도체막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 형성할 수 있다.
다음에, 반도체막에 산소를 첨가하는 처리를 행하여도 좋다. 산소를 첨가하는 처리로서는, 예를 들어 이온 주입법, 플라즈마 처리법 등이 있다. 또한, 반도체막에 첨가된 산소는, 과잉 산소가 된다. 또한, 반도체막이 적층막인 경우, 도 1의 (A)에 도시된 반도체막(106)이 되는 반도체에 대응하는 층에 산소를 첨가하는 처리를 행하면 바람직하다.
다음에 제 1 가열 처리를 행하는 것이 바람직하다. 제 1 가열 처리는 150℃ 이상 기판의 변형점 미만, 바람직하게는 200℃ 이상 480℃ 이하, 더욱 바람직하게는 300℃ 이상 480℃ 이하로 행하면 좋다. 제 1 가열 처리는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 포함하는 분위기에서 행한다. 또한, 제 1 가열 처리는 감압 상태에서 행하여도 좋다. 또는, 제 1 가열 처리는, 불활성 가스 분위기에서 가열 처리를 행한 후, 이탈된 산소를 보전하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 행하여도 좋다. 제 1 가열 처리에 의하여 반도체막의 결정성을 높일 수 있거나, 수소나 물 등 불순물을 제거할 수 있다.
다음에, 반도체막을 포토리소그래피법 등으로 가공하여 반도체막(106)을 형성한다(도 9의 (C) 참조).
다음에, 도전막을 형성한다. 도전막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 형성할 수 있다.
다음에, 도전막을 포토리소그래피법 등으로 가공하여 도전막(116a) 및 도전막(116b)을 형성한다(도 10의 (A) 참조).
다음에, 절연막을 형성한다. 절연막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 형성할 수 있다.
다음에, 절연막을 포토리소그래피법 등으로 가공하여 절연막(110a) 및 절연막(110b)을 형성한다(도 10의 (B) 참조).
다음에, 절연막을 형성한다. 절연막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 형성할 수 있다.
다음에, 절연막을 포토리소그래피법 등으로 가공하여 절연막(112)을 형성한다.
다음에, 도전막을 형성한다. 도전막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 형성할 수 있다.
다음에, 도전막을 포토리소그래피법 등으로 가공하여 도전막(114)을 형성한다.
또한, 도전막(114)을 형성한 후에 절연막을 형성하여도 좋다. 절연막은, 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 형성할 수 있다. 또한, 상기 절연막의 형성 이후의 타이밍에서 제 2 가열 처리를 행하여도 좋다. 제 2 가열 처리를 행함으로써 절연막(102) 등에 포함되는 과잉 산소가 반도체막(106)까지 이동하기 때문에, 반도체막(106)의 결함(산소 결손)을 저감할 수 있다. 또한, 제 2 가열 처리는 절연막(102) 중의 과잉 산소(산소)가 반도체막(106)까지 확산되는 온도로 행하면 좋다. 예를 들어, 제 1 가열 처리에 대한 기재를 참조하여도 좋다. 또는 제 2 가열 처리는 제 1 가열 처리보다 낮은 온도로 행하는 것이 바람직하다. 제 1 가열 처리와 제 2 가열 처리의 온도 차이는, 20℃ 이상 150℃ 이하, 바람직하게는 40℃ 이상 100℃ 이하로 한다. 이로써, 절연막(102)으로부터 과잉 산소(산소)가 필요 이상으로 방출되는 것을 억제할 수 있다. 또한, 각 층을 형성할 때의 가열에 의하여 동등한 가열 처리를 겸할 수 있는 경우에는, 제 2 가열 처리는 행해지지 않아도 되는 경우가 있다.
상술한 바와 같이 하여, 도 1에 도시된 트랜지스터(150)를 제작할 수 있다.
트랜지스터(150)는 절연막(110a) 및 절연막(110b)을 제공함으로써 도전막(114)과 도전막(116a) 사이, 및 도전막(114)과 도전막(116b) 사이의 기생 용량을 삭감할 수 있다. 또한, 기생 용량을 삭감함으로써 상기 반도체 장치의 동작 속도를 향상시킬 수 있다. 또한, 반도체막(106)의 대부분과 도전막(116a) 또는 도전막(116b)을 접촉시킴으로써 기생 저항을 저감할 수 있고, 또한 기생 저항을 저감함으로써 온 전류를 높게 할 수 있다.
<트랜지스터 구조 2>
이하에서는, 도 1 등에 도시된 트랜지스터(150)와는 다른 구조를 갖는 트랜지스터(250)에 대하여 설명한다. 또한, 도 11은 본 발명의 일 형태에 따른 트랜지스터(250)의 상면도 및 단면도이다. 도 11의 (A)는 상면도이고, 도 11의 (B) 및 (C)는 도 11의 (A)에 도시된 일점 쇄선 A1-A2 및 B1-B2에 대응하는 단면도이다. 또한, 도 11의 (A)에 도시된 상면도에서는 도면을 명료화하기 위하여 요소를 일부 생략하여 도시하였다.
도 11의 (B)에 있어서, 트랜지스터(250)는 기판(100) 위의 절연막(101)과, 절연막(101) 위의 도전막(104)과, 도전막(104) 위의 절연막(102)과, 절연막(102) 위의 반도체막(106)과, 반도체막(106)의 상면 및 측면과 접하는 영역을 갖는 도전막(116a) 및 도전막(116b)과, 도전막(116a)의 상면 및 측면과 접하는 반도체막(106) 위의 절연막(210a)과, 도전막(116b)의 상면 및 측면과 접하는 반도체막(106) 위의 절연막(210b)과, 절연막(210a) 위, 절연막(210b) 위, 및 반도체막(106) 위의 절연막(112)과, 절연막(112) 위의 도전막(114)을 갖는다. 또한, 도전막(114)과 반도체막(106)은 서로 중첩되는 영역을 갖는다. 또한, 반도체막(106)은 저저항 영역(208a), 저저항 영역(208b), 및 채널 형성 영역(208c)을 갖는다.
또한, 트랜지스터(250)는 절연막(101)을 갖지 않아도 되는 경우가 있다.
트랜지스터(250)에 있어서, 절연막(101)은 하지 절연막으로서의 기능을 갖는다. 또한, 도전막(104)은 게이트 전극으로서의 기능을 갖는다. 또한, 절연막(102)은 게이트 절연막으로서의 기능을 갖는다. 또한, 도전막(116a) 및 도전막(116b)은 소스 전극 및 드레인 전극으로서의 기능을 갖는다. 또한, 절연막(112)은 게이트 절연막으로서의 기능을 갖는다. 또한, 도전막(114)은 게이트 전극으로서의 기능을 갖는다. 따라서, 도전막(104) 또는 도전막(114)에 인가하는 전위에 의하여 반도체막(106)의 저항을 제어할 수 있다. 즉, 도전막(104) 또는 도전막(114)에 인가하는 전위에 의하여 도전막(116a)과 도전막(116b) 사이의 도통, 비도통을 제어할 수 있다.
또한, 트랜지스터(250)의 반도체막(106)은 도전막(116a)과 반도체막(106)이 서로 접하는 영역과, 절연막(210a)과 반도체막(106)이 서로 접하는 영역과, 절연막(112)과 반도체막(106)이 서로 접하는 영역과, 절연막(210b)과 반도체막(106)이 서로 접하는 영역과, 도전막(116b)과 반도체막(106)이 서로 접하는 영역을 갖는다.
또한, 절연막(210a) 및 절연막(210b)이 질화 실리콘, 질화산화 실리콘 등의 질화물 절연막인 경우에, 질화물 절연막에 포함되는 수소를 반도체막(106)으로 이동시킬 수 있다. 결과적으로 반도체막(106)보다 저항값이 낮은 영역인 저저항 영역(208a) 및 저저항 영역(208b)을 형성할 수 있다.
이 때, 도전막(116a)과 저저항 영역(208a)은 에너지 장벽이 충분히 작으므로 오믹 접촉(ohmic contact)이 된다. 또한, 도전막(116b)과 저저항 영역(208b)은 에너지 장벽이 충분히 작으므로 오믹 접촉이 된다. 따라서, 도전막(116a) 및 도전막(116b)과, 저저항 영역(208a) 및 저저항 영역(208b)을 포함하는 반도체막(106) 사이에서 전자가 원활하게 수수된다.
상술한 바와 같이, 도전막(116a) 및 도전막(116b)과 반도체막(106) 사이에서 전자가 원활하게 수수되고, 또한 상술한 채널 저항이 작은 반도체 장치는 뛰어난 스위칭 특성을 갖는다.
트랜지스터(250)는, 도전막(114)과 도전막(116a) 사이, 도전막(114)과 도전막(116b) 사이에 각각 절연막(210a), 절연막(210b) 및 절연막(112)을 가짐으로써, 기생 용량을 작게 할 수 있다.
또한, 트랜지스터(250)는 도 12의 (A) 또는 (B)에 도시된 단면도의 구조를 가져도 좋다. 도 12의 (A)에 도시된 구조에서 도전막(114)이 도전막(104)과 전기적으로 접속되는 것이 도 11의 (B)에 도시된 구조와 다른 점이다. 또한, 도 12의 (B)에 도시된 구조에서 도전막(104) 및 절연막(102)을 제공하지 않는 것이 도 11의 (B)에 도시된 구조와 다른 점이다.
<트랜지스터 구조 2의 제작 방법>
이하에서는, 도 11에 도시된 트랜지스터(250)의 제작 방법에 대하여 설명한다.
우선, 기판(100)을 준비한다. 다음에, 절연막(101)을 형성한다. 다음에 도전막을 형성한다. 다음에 도전막을 포토리소그래피법 등으로 가공하여 도전막(104)을 형성한다. 다음에， 절연막(102a) 및 절연막(102b)을 형성한다. 다음에, 반도체막을 형성한다. 다음에, 반도체막을 포토리소그래피법 등으로 가공하여 반도체막(106)을 형성한다. 다음에 도전막을 형성한다. 다음에 도전막을 포토리소그래피법 등으로 가공하여 도전막(116a) 및 도전막(116b)을 형성한다(도 13의 (A) 참조). 여기까지의 공정은 트랜지스터 구조 1의 제작 방법의 도 9의 (A)~도 10의 (A)의 설명을 원용할 수 있다.
다음에, 절연막(210)을 형성한다. 절연막(210)은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 형성할 수 있다. 또한, 절연막(210)은 질화물 절연막이며, 질화물 절연막에 포함되는 수소를 반도체막(106)으로 이동시킬 수 있다. 결과적으로 반도체막(106)에 저저항 영역(208)이 형성된다(도 13의 (B) 참조).
다음에, 절연막(210)을 포토리소그래피법 등으로 가공하여 절연막(210a) 및 절연막(210b)을 형성한다(도 13의 (C) 참조).
다음에, 절연막을 형성한다. 절연막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 형성할 수 있다.
다음에, 절연막을 포토리소그래피법 등으로 가공하여 절연막(112)을 형성한다(도 14의 (A) 참조).
다음에, 제 2 가열 처리를 행한다. 제 2 가열 처리를 행함으로써 절연막(102) 등에 포함되는 과잉 산소가 반도체막(106)까지 이동하기 때문에, 반도체막(106)의 결함(산소 결손)을 저감할 수 있다. 즉, 저저항 영역(208)의 절연막(210a) 및 절연막(210b)과 접하지 않는 영역에 절연막(102) 등에 포함되는 과잉 산소가 이동하여 채널 형성 영역(208c)이 형성된다. 또한, 저저항 영역(208)의 절연막(210a) 및 절연막(210b)과 접하는 영역은 절연막(210a) 및 절연막(210b)에 포함되는 수소가 반도체막(106)으로 이동하기 때문에, 저저항 영역(208a) 및 저저항 영역(208b)이 형성된다. 또한, 제 2 가열 처리는 절연막(102) 중의 과잉 산소(산소)가 반도체막(106)까지 확산되는 온도로 행하면 좋다. 예를 들어, 제 1 가열 처리에 대한 기재를 참조하여도 좋다. 또는 제 2 가열 처리는 제 1 가열 처리보다 낮은 온도로 행하는 것이 바람직하다. 제 1 가열 처리와 제 2 가열 처리의 온도 차이는, 20℃ 이상 150℃ 이하, 바람직하게는 40℃ 이상 100℃ 이하로 한다. 이로써, 절연막(102)으로부터 과잉 산소(산소)가 필요 이상으로 방출되는 것을 억제할 수 있다. 또한, 각 층을 형성할 때의 가열에 의하여 동등한 가열 처리를 겸할 수 있는 경우, 제 2 가열 처리는 행해지지 않아도 되는 경우가 있다.
다음에, 도전막을 형성한다. 도전막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 형성할 수 있다.
다음에, 도전막을 포토리소그래피법 등으로 가공하여 도전막(114)을 형성한다.
상술한 바와 같이 하여, 도 11에 도시된 트랜지스터(250)를 제작할 수 있다.
트랜지스터(250)는 질화물 절연막인 절연막(210a) 및 절연막(210b)을 제공함으로써 저저항 영역(208a) 및 저저항 영역(208b)을 형성할 수 있고, 도전막(116a)과 저저항 영역(208a) 및 도전막(116b)과 저저항 영역(208b)은 에너지 장벽이 충분히 작으므로 오믹 접촉이 된다. 따라서, 도전막(116a) 및 도전막(116b)과, 저저항 영역(208a) 및 저저항 영역(208b)을 포함하는 반도체막(106) 사이에서 전자가 원활하게 수수되고, 또한 채널 저항이 작으므로 뛰어난 스위칭 특성을 가질 수 있다.
또한, 절연막(210a) 및 절연막(210b)을 제공함으로써 도전막(114)과 도전막(116a) 사이, 및 도전막(114)과 도전막(116b) 사이의 기생 용량을 삭감할 수 있다. 또한, 기생 용량을 삭감함으로써 상기 반도체 장치의 동작 속도를 향상시킬 수 있다. 또한, 반도체막(106)의 대부분과 도전막(116a) 또는 도전막(116b)을 접촉시킴으로써 기생 저항을 저감할 수 있고, 또한 기생 저항을 저감함으로써 온 전류를 높게 할 수 있다.
<트랜지스터 구조 3>
이하에서는, 상술한 트랜지스터와는 다른 구조를 갖는 트랜지스터(350)에 대하여 설명한다. 또한, 도 15는 본 발명의 일 형태에 따른 트랜지스터(350)의 상면도 및 단면도이다. 도 15의 (A)는 상면도이고, 도 15의 (B) 및 (C)는 도 15의 (A)에 도시된 일점 쇄선 A1-A2 및 B1-B2에 대응하는 단면도이다. 또한, 도 15의 (A)에 도시된 상면도에서는 도면을 명료화하기 위하여 요소를 일부 생략하여 도시하였다.
도 15의 (B)에 있어서, 트랜지스터(350)는 기판(100) 위의 절연막(101)과, 절연막(101) 위의 도전막(104)과, 도전막(104) 위의 절연막(102)과, 절연막(102) 위의 반도체막(106)과, 반도체막(106)의 상면 및 측면과 접하는 영역을 갖는 도전막(116a) 및 도전막(116b)과, 도전막(116a)의 상면 및 측면과 접하는 반도체막(106) 위의 절연막(310a)과, 도전막(116b)의 상면 및 측면과 접하는 반도체막(106) 위의 절연막(310b)과, 절연막(310a) 위, 절연막(310b) 위, 및 반도체막(106) 위의 절연막(112)과, 절연막(112) 위의 도전막(114)을 갖는다. 또한, 도전막(114)과 반도체막(106)은 서로 중첩되는 영역을 갖는다.
또한, 트랜지스터(350)는 절연막(101)을 갖지 않아도 되는 경우가 있다.
트랜지스터(350)에 있어서, 절연막(101)은 하지 절연막으로서의 기능을 갖는다. 또한, 도전막(104)은 게이트 전극으로서의 기능을 갖는다. 또한, 절연막(102)은 게이트 절연막으로서의 기능을 갖는다. 또한, 도전막(116a) 및 도전막(116b)은 소스 전극 및 드레인 전극으로서의 기능을 갖는다. 또한, 절연막(112)은 게이트 절연막으로서의 기능을 갖는다. 또한, 도전막(114)은 게이트 전극으로서의 기능을 갖는다. 따라서, 도전막(104) 또는 도전막(114)에 인가하는 전위에 의하여 반도체막(106)의 저항을 제어할 수 있다. 즉, 도전막(104) 또는 도전막(114)에 인가하는 전위에 의하여 도전막(116a)과 도전막(116b) 사이의 도통, 비도통을 제어할 수 있다.
또한, 트랜지스터(350)의 반도체막(106)은 도전막(116a)과 반도체막(106)이 서로 접하는 영역과, 절연막(310a)과 반도체막(106)이 서로 접하는 영역과, 절연막(112)과 반도체막(106)이 서로 접하는 영역과, 절연막(310b)과 반도체막(106)이 서로 접하는 영역과, 도전막(116b)과 반도체막(106)이 서로 접하는 영역을 갖는다.
절연막(310a) 및 절연막(310b)은 도전막(116a) 및 도전막(116b)의 표면을 산화 또는 질화시켜 형성한다. 도전막(116a) 및 도전막(116b)으로서는, 예를 들어 폴리실리콘, 마그네슘, 알루미늄, 바나듐, 크로뮴, 이트륨, 지르코늄, 니오븀, 네오디뮴, 하프늄, 및 탄탈럼 중 1종류 이상을 포함하는 도전막을 단층 또는 적층으로 사용하면 좋다.
트랜지스터(350)는 도전막(114)과 도전막(116a) 사이, 도전막(114)과 도전막(116b) 사이에 각각 절연막(310a), 절연막(310b) 및 절연막(112)을 가짐으로써, 기생 용량을 작게 할 수 있다.
또한, 트랜지스터(350)는 도 16의 (A) 또는 (B)에 도시된 단면도의 구조를 가져도 좋다. 도 16의 (A)에 도시된 구조에서 도전막(114)이 도전막(104)과 전기적으로 접속되는 것이 도 15의 (B)에 도시된 구조와 다른 점이다. 또한, 도 16의 (B)에 도시된 구조에서 도전막(104) 및 절연막(102)을 제공하지 않는 것이 도 15의 (B)에 도시된 구조와 다른 점이다.
<트랜지스터 구조3의 제작 방법>
이하에서는, 도 15에 도시된 트랜지스터(350)의 제작 방법에 대하여 설명한다.
우선, 기판(100)을 준비한다. 다음에, 절연막(101)을 형성한다. 다음에 도전막을 형성한다. 다음에 도전막을 포토리소그래피법 등으로 가공하여 도전막(104)을 형성한다. 다음에, 절연막(102a) 및 절연막(102b)을 형성한다. 다음에, 반도체막을 형성한다. 다음에, 반도체막을 포토리소그래피법 등으로 가공하여 반도체막(106)을 형성한다. 다음에 도전막을 형성한다. 다음에 도전막을 포토리소그래피법 등으로 가공하여 도전막(116a) 및 도전막(116b)을 형성한다(도 17의 (A) 참조). 여기까지의 공정은 트랜지스터 구조 1의 제작 방법의 도 9의 (A)~도 10의 (A)의 설명을 원용할 수 있다.
다음에, 도전막(116a) 및 도전막(116b)의 표면을 산화 또는 질화시켜 절연막(310a) 및 절연막(310b)을 형성한다(도 17의 (B) 참조). 도전막(116a) 및 도전막(116b)의 표면을 산화 또는 질화시키는 방법으로서는, 예를 들어 열 산화(또는 열 질화), 플라즈마 산화(또는 플라즈마 질화), 산소 이온 주입(또는 질소 이온 주입) 등을 사용할 수 있다.
다음에, 절연막을 형성한다. 절연막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 형성할 수 있다.
다음에, 절연막을 포토리소그래피법 등으로 가공하여 절연막(112)을 형성한다(도 17의 (C) 참조).
다음에, 도전막을 형성한다. 도전막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 형성할 수 있다.
다음에, 도전막을 포토리소그래피법 등으로 가공하여 도전막(114)을 형성한다.
또한, 도전막(114)을 형성한 후에 절연막을 형성하여도 좋다. 절연막은, 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 형성할 수 있다. 또한, 상기 절연막의 형성 이후의 타이밍에서 제 2 가열 처리를 행하여도 좋다. 제 2 가열 처리를 행함으로써 절연막(102) 등에 포함되는 과잉 산소가 반도체막(106)까지 이동하기 때문에, 반도체막(106)의 결함(산소 결손)을 저감할 수 있다. 또한, 제 2 가열 처리는 절연막(102) 중의 과잉 산소(산소)가 반도체막(106)까지 확산되는 온도로 행하면 좋다. 예를 들어, 제 1 가열 처리에 대한 기재를 참조하여도 좋다. 또는 제 2 가열 처리는 제 1 가열 처리보다 낮은 온도로 행하는 것이 바람직하다. 제 1 가열 처리와 제 2 가열 처리의 온도 차이는, 20℃ 이상 150℃ 이하, 바람직하게는 40℃ 이상 100℃ 이하로 한다. 이로써, 절연막(102)으로부터 과잉 산소(산소)가 필요 이상으로 방출되는 것을 억제할 수 있다. 또한, 각 층을 형성할 때의 가열에 의하여 동등한 가열 처리를 겸할 수 있는 경우, 제 2 가열 처리는 행해지지 않아도 좋은 경우가 있다.
상술한 바와 같이 하여, 도 15에 도시된 트랜지스터(350)를 제작할 수 있다.
트랜지스터(350)는 절연막(310a) 및 절연막(310b)을 제공함으로써 도전막(114)과 도전막(116a) 사이, 및 도전막(114)과 도전막(116b) 사이의 기생 용량을 삭감할 수 있다. 또한, 기생 용량을 삭감함으로써 상기 반도체 장치의 동작 속도를 향상시킬 수 있다. 또한, 반도체막(106)의 대부분과 도전막(116a) 또는 도전막(116b)을 접촉시킴으로써 기생 저항을 저감할 수 있고, 또한 기생 저항을 저감함으로써 온 전류를 높게 할 수 있다.
또한, 본 실시형태에 나타내는 구성 및 방법 등은 다른 실시형태에 나타내는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
이하, 본 실시형태에서는 상술한 실시형태에서 예시한 트랜지스터를 갖는 표시 장치의 일례에 대하여 도 18~도 20을 사용하여 설명한다.
도 18은 표시 장치의 일례를 도시한 상면도이다. 도 18에 도시된 표시 장치(700)는, 제 1 기판(701) 위에 제공된 화소부(702)와, 제 1 기판(701)에 제공된 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)와, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)를 둘러싸도록 배치되는 실란트(sealant)(712)와, 제 1 기판(701)에 대향하도록 제공되는 제 2 기판(705)을 갖는다. 또한, 제 1 기판(701)과 제 2 기판(705)은 실란트(712)에 의하여 밀봉된다. 즉, 화소부(702), 소스 드라이버 회로부(704), 및 소스 드라이버 회로부(706)는 제 1 기판(701)과 실란트(712)와 제 2 기판(705)에 의하여 밀봉된다. 또한, 도 18에는 도시하지 않았지만, 제 1 기판(701)과 제 2 기판(705) 사이에는 표시 소자가 제공된다.
또한, 표시 장치(700)는 제 1 기판(701) 위의 실란트(712)로 둘러싼 영역과는 다른 영역에 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)와 전기적으로 접속되는 FPC(Flexible printed circuit) 단자부(708)가 제공된다. 또한, FPC 단자부(708)에는 FPC(716)가 접속되고, FPC(716)에 의하여 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 각종 신호 등이 공급된다. 또한, 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에는 각각 신호선(710)이 접속된다. FPC(716)에 의하여 공급되는 각종 신호 등은, 신호선(710)을 통하여 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에 공급된다.
또한, 표시 장치(700)에 게이트 드라이버 회로부(706)를 복수로 제공하여도 좋다. 또한, 표시 장치(700)로서는 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)를 화소부(702)와 같은 제 1 기판(701)에 형성한 예를 제시하지만, 이 구성에 한정되지 않는다. 예를 들어, 게이트 드라이버 회로부(706)만을 제 1 기판(701)에 형성하여도 좋고, 또는 소스 드라이버 회로부(704)만을 제 1 기판(701)에 형성하여도 좋다. 이 경우, 소스 드라이버 회로 또는 게이트 드라이버 회로 등이 형성된 기판(예를 들어 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을, 제 1 기판(701)에 실장하는 구성으로 하여도 좋다. 또한, 별도 형성한 구동 회로 기판의 접속 방법은, 특별히 한정되는 것이 아니라 COG(Chip on Glass) 방법, 와이어 본딩 방법 등을 사용할 수 있다.
또한, 표시 장치(700)가 갖는 화소부(702), 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)는 복수의 트랜지스터를 갖고, 본 발명의 일 형태의 반도체 장치인 트랜지스터를 적용할 수 있다.
또한, 표시 장치(700)는 다양한 소자를 가질 수 있고, 상기 소자로서 액정 소자, EL(일렉트로루미네선스(electroluminescence)) 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 및 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 전자 잉크, 전기 영동 소자, 그레이팅 라이트 밸브(GLV), 플라즈마 디스플레이(PDP), MEMS(Micro Electro Mechanical System)를 사용한 표시 소자, 디지털 마이크로미러 디바이스(DMD), DMS(Digital Micro Shutter), MIRASOL(등록상표), IMOD(interferometric modulator display) 소자, 셔터 방식의 MEMS 표시 소자, 광 간섭 방식의 MEMS 표시 소자, 일렉트로 웨팅 소자, 압전 세라믹 디스플레이, 카본 나노 튜브를 사용한 표시 소자 등 중, 적어도 하나를 갖는다. 이들에 더하여 전기적 또는 자기적 작용에 의하여, 콘트라스트, 휘도, 반사율, 투과율 등이 변화하는 표시 매체를 가져도 좋다. EL 소자를 사용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, 필드 에미션 디스플레이(FED) 또는 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는 전자 페이퍼 등이 있다. 또한, 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 실현하기 위해서는, 화소 전극의 일부 또는 모두가 반사 전극으로서 기능하도록 하면 좋다. 예를 들어, 화소 전극의 일부 또는 모두가 알루미늄, 은 등을 포함하도록 하면 좋다. 이 경우, 반사 전극 아래에 SRAM 등 기억 회로를 제공할 수도 있다. 이로써, 소비 전력을 더 저감할 수 있다.
또한, 표시 장치(700)에 있어서의 표시 방식으로서는, 프로그레시브 방식, 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시할 때, 화소에서 제어되는 색 요소로서는 RGB(R는 적색, G는 녹색, B는 청색을 나타냄)의 3색에 한정되지 않는다. 예를 들어, R 화소와 G 화소와 B 화소와 W(백색) 화소의 4화소로 구성되어도 좋다. 또는 펜타일(pentile) 배열과 같이, RGB 중 2색으로 하나의 색 요소를 구성하고, 색 요소에 따라 서로 다른 2색이 선택됨으로써 구성되어도 좋다. 또는 R, G, B에 황색, 시안, 마젠타, 등 중 하나 이상을 추가하여도 좋다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 상이하여도 좋다. 다만, 기재하는 발명은 컬러 표시의 표시 장치에 한정되지 않고, 흑백 표시의 표시 장치에 적용할 수도 있다.
또한, 백 라이트(유기 EL 소자, 무기 EL 소자, LED, 형광등 등)에 백색광(W)을 사용하여 표시 장치를 풀컬러 표시하기 위하여 착색층(컬러 필터라고도 함)을 사용하여도 좋다. 착색층은, 예를 들어 적색(R), 녹색(G), 청색(B), 황색(Y) 등을 적절히 조합하여 사용할 수 있다. 착색층을 사용하면, 착색층을 사용하지 않는 경우에 비하여 색 재현성을 높일 수 있다. 이 경우, 착색층을 갖는 영역과, 착색층을 갖지 않는 영역을 배치함으로써, 착색층을 갖지 않는 영역에서의 백색광을 직접 표시에 이용하여도 좋다. 일부에 착색층을 갖지 않는 영역을 배치함으로써, 밝은 표시를 행할 때 착색층에 기인한 휘도 저하를 저감할 수 있고 소비 전력을 20%~30% 정도 저감할 수 있는 경우가 있다. 다만, 유기 EL 소자나 무기 EL 소자 등의 자발광 소자를 사용하여 풀컬러 표시하는 경우, R, G, B, Y, 및 W를 각 발광색을 갖는 표시 소자로부터 발광시켜도 좋다. 자발광 소자를 사용하면, 착색층을 사용하는 경우보다 소비 전력을 더 저감할 수 있는 경우가 있다.
본 실시형태에서는, 표시 소자로서 액정 소자 및 EL 소자를 사용하는 구성에 대하여 도 19 및 도 20을 사용하여 설명한다. 또한, 도 19는 도 18에 도시된 일점 쇄선 Q-R에 대응하는 단면도이고, 표시 소자로서 액정 소자를 사용한 구성이다. 또한, 도 20은 도 18에 도시된 일점 쇄선 Q-R에 대응하는 단면도이고, 표시 소자로서 EL 소자를 사용한 구성이다.
또한, 도 19 및 도 20에 도시된 표시 장치의 공통 부분에 관하여 먼저 설명하고, 그 다음에 상이한 부분에 관하여 설명한다.
<표시 장치의 공통 부분에 관한 설명>
도 19 및 도 20에 도시된 표시 장치(700)는 리드 배선부(711)와, 화소부(702)와, 소스 드라이버 회로부(704)와, FPC 단자부(708)를 갖는다. 또한, 리드 배선부(711)는 신호선(710)을 갖는다. 또한, 화소부(702)는 트랜지스터(750) 및 용량 소자(790)를 갖는다. 또한, 소스 드라이버 회로부(704)는 트랜지스터(752)를 갖는다.
트랜지스터(750) 및 트랜지스터(752)는 상술한 트랜지스터를 사용할 수 있다.
본 실시형태에서 사용하는 트랜지스터는 고순도화되고, 산소 결손의 형성을 억제한 산화물 반도체막을 갖는다. 상기 트랜지스터는 오프 상태에서의 전류 값(오프 전류 값)을 낮출 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원이 온 상태인 동안은 기록 간격도 길게 설정할 수 있다. 따라서, 리프레쉬 동작의 빈도를 삭감할 수 있기 때문에, 소비 전력을 억제하는 효과가 있다.
또한, 본 실시형태에서 사용하는 트랜지스터는 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에, 고속 구동이 가능하다. 예를 들어, 이러한 고속 구동이 가능한 트랜지스터를 액정 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용하는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 별도 구동 회로로서, 실리콘 웨이퍼 등에 의하여 형성된 반도체 장치를 사용할 필요가 없기 때문에, 반도체 장치의 부품 점수를 삭감할 수 있다. 또한, 화소부에 있어서도, 고속 구동이 가능한 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다.
용량 소자(790)는, 한 쌍의 전극간에 유전체를 갖는 구조이다. 더 자세하게 말하면 용량 소자(790)의 한쪽 전극으로서는 트랜지스터(750)의 게이트 전극으로서 기능하는 도전막과 동일 공정으로 형성된 도전막을 사용하고, 용량 소자(790)의 다른 쪽 전극으로서는 트랜지스터(750)의 소스 전극 및 드레인 전극으로서 기능하는 도전막을 사용한다. 또한, 한 쌍의 전극간에 협지되는 유전체로서는 트랜지스터(750)의 게이트 절연막으로서 기능하는 절연막을 사용한다.
또한, 도 19 및 도 20에 있어서 트랜지스터(750), 트랜지스터(752), 및 용량 소자(790) 위에 절연막(764), 절연막(766), 및 평탄화 절연막(770)이 제공된다.
절연막(764), 절연막(766)으로서는, 각각 상술한 실시형태에 나타낸 절연막(110a), 절연막(110b), 절연막(112)과 마찬가지의 재료 및 제작 방법에 의하여 형성할 수 있다. 또한, 평탄화 절연막(770)으로서는 폴리이미드 수지, 아크릴 수지, 폴리이미드 아마이드 수지, 벤조사이클로부텐 수지, 폴리아마이드 수지, 에폭시 수지 등 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연막(770)을 형성하여도 좋다. 또한, 평탄화 절연막(770)을 형성하지 않는 구성으로 하여도 좋다.
또한, 신호선(710)은 트랜지스터(750), 트랜지스터(752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 같은 공정으로 형성된다. 또한, 신호선(710)은 트랜지스터(750), 트랜지스터(752)의 소스 전극 및 드레인 전극과 다른 공정으로 형성된 도전막, 예를 들어 게이트 전극으로서 기능하는 도전막으로 하여도 좋다. 신호선(710)으로서 예를 들어 구리 원소를 포함하는 재료를 사용한 경우, 배선 저항에 기인하는 신호 지연 등이 적고, 대화면 표시가 가능하게 된다.
또한, FPC 단자부(708)는 접속 전극(760), 이방성 도전막(780), 및 FPC(716)를 포함한다. 또한, 접속 전극(760)은 트랜지스터(750) 및 트랜지스터(752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 같은 공정으로 형성된다. 또한, 접속 전극(760)은 이방성 도전막(780)을 개재하여 FPC(716)가 갖는 단자와 전기적으로 접속된다.
또한, 제 1 기판(701) 및 제 2 기판(705)으로서는 예를 들어 유리 기판을 사용할 수 있다. 또한, 제 1 기판(701) 및 제 2 기판(705)으로서 가요성을 갖는 기판을 사용하여도 좋다. 상기 가요성을 갖는 기판으로서는 예를 들어 플라스틱 기판 등을 들 수 있다.
또한, 제 1 기판(701)과 제 2 기판(705) 사이에는 구조체(778)가 제공된다. 구조체(778)는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이고 제 1 기판(701)과 제 2 기판(705) 사이의 거리(셀갭)를 제어하기 위하여 제공된다. 또한, 구조체(778)로서는 구(球)상 스페이서를 사용하여도 좋다. 또한, 본 실시형태에서는, 구조체(778)를 제 1 기판(701) 측에 제공하는 구성에 대하여 예시하였지만, 이것에 한정되지 않는다. 예를 들어, 제 2 기판(705) 측에 구조체(778)를 제공하는 구성, 또는 제 1 기판(701) 및 제 2 기판(705) 양쪽에 구조체(778)를 제공하는 구성으로 하여도 좋다.
또한, 제 2 기판(705) 측에는 블랙 매트릭스로서 기능하는 차광막(738)과, 컬러 필터로서 기능하는 착색막(736)과, 차광막(738) 및 착색막(736)에 접하는 절연막(734)이 제공된다.
<표시 소자로서 액정 소자를 사용하는 표시 장치의 구성예>
도 19에 도시된 표시 장치(700)는 액정 소자(775)를 갖는다. 액정 소자(775)는 도전막(772), 도전막(774), 및 액정층(776)을 갖는다. 도전막(774)은 제 2 기판(705) 측에 제공되고 대향 전극으로서 기능한다. 도 19에 도시된 표시 장치(700)는 도전막(772)과 도전막(774)에 인가되는 전압에 의하여 액정층(776)의 배향 상태가 바뀜으로써 광의 투과 및 비투과가 제어되어 화상을 표시할 수 있다.
또한, 도전막(772)은 트랜지스터(750)가 갖는 소스 전극 및 드레인 전극으로서 기능하는 도전막에 접속된다. 도전막(772)은 평탄화 절연막(770) 위에 형성되고 화소 전극, 즉 표시 소자의 한쪽 전극으로서 기능한다. 또한, 도전막(772)은 반사 전극으로서 기능한다. 도 19에 도시된 표시 장치(700)는 도전막(772)으로 외광을 반사시켜 착색막(736)을 통하여 표시하는, 소위 반사형 컬러 액정 표시 장치이다.
도전막(772)으로서는 가시광에 대하여 투광성을 갖는 도전막, 또는 가시광에 대하여 반사성을 갖는 도전막을 사용할 수 있다. 가시광에 대하여 투광성을 갖는 도전막으로서는 예를 들어 인듐(In), 아연(Zn), 주석(Sn) 중에서 선택된 1종류를 포함하는 재료를 사용하면 좋다. 가시광에 대하여 반사성을 갖는 도전막으로서는 예를 들어 알루미늄 또는 은을 포함하는 재료를 사용하면 좋다. 본 실시형태에서는 도전막(772)으로서 가시광에 대하여 반사성을 갖는 도전막을 사용한다.
또한, 도전막(772)으로서 가시광에 대하여 반사성을 갖는 도전막을 사용하는 경우, 상기 도전막을 적층 구조로 하여도 좋다. 예를 들어, 하층에 막 두께 100nm의 알루미늄막을 형성하고, 상층에 막 두께 30nm의 은 합금막(예를 들어 은, 팔라듐, 및 구리를 포함하는 합금막)을 형성한다. 상술한 구조로 함으로써 이하와 같은 뛰어난 효과를 발휘한다.
(1) 하지막과 도전막(772)의 밀착성을 향상시킬 수 있다. (2) 약액에 의하여 알루미늄막과 은 합금막을 일괄적으로 에칭할 수 있다. (3) 도전막(772)의 단면 형상을 양호한 형상(예를 들어, 테이퍼 형상)으로 할 수 있다. (3)의 이유로서는, 알루미늄막은 은 합금막보다 약액에 의한 에칭 속도가 느리거나, 또는 상층의 은 합금막을 에칭한 후, 하층의 알루미늄막이 노출된 경우에 은 합금막보다 이온화 경향이 높은 금속(비금속(卑金屬))인 알루미늄으로부터 전자를 뽑음으로써 은 합금막의 에칭이 억제되고, 하층의 알루미늄막의 에칭이 빠르게 진행되기 때문이다.
또한, 도 19에 도시된 표시 장치(700)에서는, 화소부(702)의 평탄화 절연막(770)의 일부에 요철이 제공된다. 상기 요철은, 예를 들어 평탄화 절연막(770)을 유기 수지막 등으로 형성하고 상기 유기 수지막의 표면에 요철을 제공함으로써 형성할 수 있다. 또한, 반사 전극으로서 기능하는 도전막(772)은 상기 요철을 따라 형성된다. 따라서 도전막(772)에 외광이 입사된 경우에 도전막(772)의 표면에서 광을 난반사할 수 있어 시인성을 향상시킬 수 있다.
또한, 도 19에는 표시 장치(700)로서 반사형 컬러 액정 표시 장치에 대하여 예시하였지만 이에 한정되지 않는다. 예를 들어, 도전막(772)으로서 가시광에 대하여 투광성을 갖는 도전막을 사용함으로써 투과형 컬러 액정 표시 장치로 하여도 좋다. 투과형 컬러 액정 표시 장치로 하는 경우, 평탄화 절연막(770)에 제공되는 요철을 제공하지 않는 구성으로 하여도 좋다.
또한, 도 19에서 도시하지 않았지만, 도전막(772) 및 도전막(774)의 액정층(776)과 접하는 측에 각각 배향막을 제공하는 구성으로 하여도 좋다. 또한, 도 19에서 도시하지 않았지만, 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등을 적절히 제공하여도 좋다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원편광을 사용하여도 좋다. 또한, 광원으로서 백 라이트, 사이드 라이트 등을 사용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이러한 액정 재료는 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다.
또한, 횡전계 방식을 채용하는 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상들 중 하나이며, 이것은 콜레스테릭 액정이 승온되면서 콜레스테릭상이 등방상으로 변하기 직전에 발생한다. 상기 블루상이 협소한 온도 범위에만 나타나기 때문에, 수 중량% 이상의 키랄 재료가 혼합된 액정 조성물이 상기 온도 범위를 개선하기 위하여 상기 액정층에 사용된다. 블루상을 나타내는 액정과 키랄 재료를 포함한 액정 조성물은 응답 속도가 짧고, 광학적 등방성을 가지므로 배향 처리가 불필요하며 시야각 의존성이 작다. 또한, 배향막을 제공하지 않아도 되므로 러빙 처리도 불필요하게 되어, 러빙 처리로 인한 정전 파괴를 방지할 수 있고, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다.
또한, 액정 표시 소자로서 액정 소자를 사용하는 경우, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(Anti Ferroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한, 수직 배향(VA) 모드를 이용한 투과형 액정 표시 장치와 같은 노멀리 블랙형 액정 표시 장치로 하여도 좋다. 사용되는 수직 배향 모드는 몇 가지를 들 수 있지만, 일부 예로서는 MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super View) 모드 등이 있다.
<표시 소자로서 발광 소자를 사용하는 표시 장치>
도 20에 도시된 표시 장치(700)는 발광 소자(782)를 갖는다. 발광 소자(782)는 도전막(784), EL층(786), 및 도전막(788)을 갖는다. 도 20에 도시된 표시 장치(700)는 발광 소자(782)가 갖는 EL층(786)이 발광함으로써 화상을 표시할 수 있다.
또한, 도전막(784)은 트랜지스터(750)가 갖는 소스 전극 및 드레인 전극으로서 기능하는 도전막에 접속된다. 도전막(784)은 평탄화 절연막(770) 위에 형성되고 화소 전극, 즉 표시 소자의 한쪽 전극으로서 기능한다. 도전막(784)으로서는 가시광에 대하여 투광성을 갖는 도전막, 또는 가시광에 대하여 반사성을 갖는 도전막을 사용할 수 있다. 가시광에 대하여 투광성을 갖는 도전막으로서는 예를 들어 인듐(In), 아연(Zn), 주석(Sn) 중에서 선택된 1종류를 포함하는 재료를 사용하면 좋다. 가시광에 대하여 반사성을 갖는 도전막으로서는 예를 들어 알루미늄 또는 은을 포함하는 재료를 사용하면 좋다.
또한, 도 20에 도시된 표시 장치(700)에는 평탄화 절연막(770) 및 도전막(784) 위에 절연막(730)이 제공된다. 절연막(730)은 도전막(784)의 일부를 덮는다. 또한, 발광 소자(782)는 톱 이미션 구조를 갖는다. 따라서 도전막(788)은 투광성을 가져 EL층(786)이 발하는 광을 투과시킨다. 또한, 본 실시형태에서는 톱 이미션 구조에 대하여 예시하였지만 이에 한정되지 않는다. 예를 들어, 도전막(784) 측으로 광을 사출하는 보텀 이미션 구조나, 도전막(784) 측 및 도전막(788) 측의 양쪽으로 광을 사출하는 듀얼 이미션 구조에 적용할 수 있다.
또한, 발광 소자(782)와 중첩되는 위치에 착색막(736)이 제공되고, 절연막(730)과 중첩되는 위치, 리드 배선부(711), 및 소스 드라이버 회로부(704)에 차광막(738)이 제공된다. 또한, 착색막(736) 및 차광막(738)은 절연막(734)으로 덮인다. 또한, 발광 소자(782)와 절연막(734) 사이는 밀봉막(732)으로 충전된다. 또한, 도 20에 도시된 표시 장치(700)에서는 착색막(736)을 제공하는 구성에 대하여 예시하였지만 이에 한정되지 않는다. 예를 들어, EL층(786)을 독립 화소 방식(separate coloring method)으로 형성하는 경우에는 착색막(736)을 제공하지 않는 구성으로 하여도 좋다.
본 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치를 갖는 표시 장치에 대하여, 도 21을 사용하여 설명한다.
도 21의 (A)에 도시된 표시 장치는 표시 소자의 화소를 갖는 영역(이하, 화소부(502)라고 함)과, 화소부(502) 외측에 배치되며 화소를 구동하기 위한 회로를 갖는 회로부(이하, 구동 회로부(504)라고 함)와, 소자의 보호 기능을 갖는 회로(이하, 보호 회로(506)라고 함)와, 단자부(507)를 갖는다. 또한, 보호 회로(506)를 제공하지 않는 구성으로 하여도 좋다.
구동 회로부(504)의 일부 또는 전부는 화소부(502)와 동일한 기판 위에 형성되는 것이 바람직하다. 이에 의하여, 부품 수나 단자 수를 저감시킬 수 있다. 구동 회로부(504)의 일부 또는 전부가, 화소부(502)와 동일한 기판 위에 형성되지 않는 경우에는, 구동 회로부(504)의 일부 또는 전부는 COG나 TAB(Tape Automated Bonding)에 의하여 실장할 수 있다.
화소부(502)는 X행(X는 2 이상의 자연수) Y열(Y는 2 이상의 자연수)로 배치된 복수의 표시 소자를 구동하기 위한 회로(이하, 화소 회로부(501)라고 함)를 갖고, 구동 회로부(504)는 화소를 선택하는 신호(주사 신호)를 출력하는 회로(이하, 게이트 드라이버(504a)라고 함), 화소의 표시 소자를 구동하기 위한 신호(데이터 신호)를 공급하기 위한 회로(이하, 소스 드라이버(504b)) 등의 구동 회로를 갖는다.
게이트 드라이버(504a)는 시프트 레지스터 등을 갖는다. 게이트 드라이버(504a)는 단자부(507)를 통하여, 시프트 레지스터를 구동하기 위한 신호가 입력되고, 신호를 출력한다. 예를 들어, 게이트 드라이버(504a)는 스타트 펄스 신호, 클록 신호 등이 입력되고, 펄스 신호를 출력한다. 게이트 드라이버(504a)는, 주사 신호가 공급되는 배선(이하, 주사선(GL_1)~주사선(GL_X)이라고 함)의 전위를 제어하는 기능을 갖는다. 또한, 게이트 드라이버(504a)를 복수로 제공하고, 복수의 게이트 드라이버(504a)에 의하여 주사선(GL_1)~주사선(GL_X)을 분할하여 제어하여도 좋다. 또는, 게이트 드라이버(504a)는 초기화 신호를 공급할 수 있는 기능을 갖는다. 단, 이것에 한정되지 않고, 게이트 드라이버(504a)는 다른 신호를 공급하는 것도 가능하다.
소스 드라이버(504b)는, 시프트 레지스터 등을 갖는다. 소스 드라이버(504b)는 단자부(507)를 통하여, 시프트 레지스터를 구동하기 위한 신호 외에 데이터 신호의 바탕이 되는 신호(화상 신호)가 입력된다. 소스 드라이버(504b)는 화상 신호를 바탕으로 화소 회로(501)에 기록하는 데이터 신호를 생성하는 기능을 갖는다. 또한, 소스 드라이버(504b)는, 스타트 펄스 신호, 클럭 신호 등이 입력되어 얻어지는 펄스 신호에 따라 데이터 신호의 출력을 제어하는 기능을 갖는다. 또한, 소스 드라이버(504b)는 데이터 신호가 공급되는 배선(이하, 데이터선(DL_1)~데이터선(DL_Y)이라고 함)의 전위를 제어하는 기능을 갖는다. 또는, 소스 드라이버(504b)는 초기화 신호를 공급할 수 있는 기능을 갖는다. 단, 이것에 한정되지 않고, 소스 드라이버(504b)는 다른 신호를 공급할 수도 있다.
소스 드라이버(504b)는 예를 들어 복수의 아날로그 스위치 등을 사용하여 구성된다. 소스 드라이버(504b)는 복수의 아날로그 스위치를 순차적으로 온 상태로 함으로써, 화상 신호를 시분할한 신호를 데이터 신호로서 출력할 수 있다. 또한, 시프트 레지스터 등을 사용하여 소스 드라이버(504b)를 구성하여도 좋다.
복수의 화소 회로(501) 각각에는, 주사 신호가 공급되는 복수의 주사선(GL) 중 하나를 통하여 펄스 신호가 입력되고, 데이터 신호가 공급되는 복수의 데이터선(DL) 중 하나를 통하여 데이터 신호가 입력된다. 또한, 복수의 화소 회로(501) 각각은, 게이트 드라이버(504a)에 의하여 데이터 신호의 데이터 기록 및 유지가 제어된다. 예를 들어, m번째 행 n번째 열의 화소 회로(501)는 주사선(GL_m)(m은 X 이하의 자연수)을 통하여 게이트 드라이버(504a)로부터 펄스 신호가 입력되고, 주사선(GL_m)의 전위에 따라 데이터선(DL_n)(n는 Y 이하의 자연수)을 통하여 소스 드라이버(504b)로부터 데이터 신호가 입력된다.
도 21의 (A)에 도시된 보호 회로(506)는 예를 들어 게이트 드라이버(504a)와 화소 회로(501) 사이의 배선인 주사선(GL)에 접속된다. 또는, 보호 회로(506)는 소스 드라이버(504b)와 화소 회로(501) 사이의 배선인 데이터선(DL)에 접속된다. 또는, 보호 회로(506)는 게이트 드라이버(504a)와 단자부(507) 사이의 배선에 접속할 수 있다. 또는, 보호 회로(506)는 소스 드라이버(504b)와 단자부(507) 사이의 배선에 접속할 수 있다. 또한, 단자부(507)는 외부의 회로로부터 표시 장치에 전원 및 제어 신호, 및 화상 신호를 입력하기 위한 단자가 제공된 부분을 가리킨다.
보호 회로(506)는, 자신이 접속하는 배선에 일정한 범위 밖의 전위가 공급되었을 때, 상기 배선과 다른 배선을 도통 상태로 하는 회로이다.
도 21의 (A)에 도시된 바와 같이, 화소부(502)와 구동 회로부(504)에 각각 보호 회로(506)를 제공함으로써, ESD(Electro Static Discharge: 정전기 방전) 등에 의하여 발생하는 과전류에 대한 표시 장치의 내성을 높일 수 있다. 단, 보호 회로(506)의 구성은 이것에 한정되지 않고, 예를 들어 게이트 드라이버(504a)에 보호 회로(506)를 접속한 구성, 또는 소스 드라이버(504b)에 보호 회로(506)를 접속한 구성으로 할 수도 있다. 또는, 단자부(507)에 보호 회로(506)를 접속한 구성으로 할 수도 있다.
또한, 도 21의 (A)에서는 구동 회로부(504)가 게이트 드라이버(504a)와 소스 드라이버(504b)에 의하여 구성되는 경우를 예시하였지만, 이 구성에 한정되지 않는다. 예를 들어, 게이트 드라이버(504a)만을 형성하고, 별도로 준비된 소스 드라이버 회로가 형성된 기판(예를 들어, 단결정 반도체막, 다결정 반도체막으로 형성된 구동 회로 기판)을 실장하는 구성으로 하여도 좋다.
또한, 도 21의 (A)에 도시된 복수의 화소 회로(501)는, 예를 들어 도 21의 (B)에 도시된 구성으로 할 수 있다.
도 21의 (B)에 도시된 화소 회로(501)는 액정 소자(570)와, 트랜지스터(550)와, 용량 소자(560)를 갖는다. 트랜지스터(550)에는 상술한 실시형태에 나타낸 트랜지스터를 적용할 수 있다.
액정 소자(570)의 한 쌍의 전극 중 한쪽의 전위는, 화소 회로(501)의 사양에 따라 적절히 설정된다. 액정 소자(570)의 배향 상태는 기록되는 데이터에 따라 설정된다. 또한, 복수의 화소 회로(501) 각각이 갖는 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공통 전위(common potential)를 공급하여도 좋다. 또한, 각 행의 화소 회로(501)마다의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 상이한 전위를 공급하여도 좋다.
예를 들어, 액정 소자(570)를 구비하는 표시 장치의 구동 방법으로서는, TN 모드, STN 모드, VA 모드, ASM 모드, OCB 모드, FLC 모드, AFLC 모드, MVA 모드, PVA 모드, IPS 모드, FFS 모드, 또는 TBA(Transverse Bend Alignment) 모드 등을 사용하여도 좋다. 또한, 표시 장치의 구동 방법으로서는, 상술한 구동 방법 외에, ECB(Electrically Controlled Birefringence) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, PNLC(Polymer Network Liquid Crystal) 모드, 게스트 호스트 모드 등이 있다. 단, 이것에 한정되지 않고, 액정 소자 및 그 구동 방식으로서 다양한 것을 이용할 수 있다.
m번째 행 n번째 열의 화소 회로(501)에서 트랜지스터(550)의 소스 전극 및 드레인 전극 중 한쪽은 데이터선(DL_n)에 전기적으로 접속되고, 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 또한, 트랜지스터(550)의 게이트 전극은, 주사선(GL_m)에 전기적으로 접속된다. 트랜지스터(550)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터의 기록을 제어하는 기능을 갖는다.
용량 소자(560)의 한 쌍의 전극 중 한쪽은, 전위가 공급되는 배선(이하, 전위 공급선(VL))에 전기적으로 접속되고, 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 또한, 전위 공급선(VL)의 전위의 값은, 화소 회로(501)의 사양에 따라 적절히 설정된다. 용량 소자(560)는 기록된 데이터를 유지하는 유지 용량으로서의 기능을 갖는다.
예를 들어, 도 21의 (B)에 도시된 화소 회로(501)를 갖는 표시 장치에서는, 도 21의 (A)에 도시된 게이트 드라이버(504a)에 의하여 각 행의 화소 회로(501)가 순차적으로 선택되고, 트랜지스터(550)가 온 상태가 되어 데이터 신호의 데이터가 기록된다.
데이터가 기록된 화소 회로(501)는, 트랜지스터(550)가 오프 상태가 됨으로써 유지 상태가 된다. 이 동작을 행마다 순차적으로 행함으로써 화상을 표시할 수 있다.
또한, 도 21의 (A)에 도시된 복수의 화소 회로(501)는, 예를 들어 도 21의 (C)에 도시된 구성으로 할 수 있다.
도 21의 (C)에 도시된 화소 회로(501)는 트랜지스터(552) 및 트랜지스터(554)와, 용량 소자(562)와, 발광 소자(572)를 갖는다. 트랜지스터(552) 및 트랜지스터(554) 중 어느 한쪽 또는 양쪽에 상술한 실시형태에 나타낸 트랜지스터를 적용할 수 있다.
트랜지스터(552)의 소스 전극 및 드레인 전극 중 한쪽은 데이터 신호가 공급되는 배선(이하, 신호선(DL_n)이라고 함)에 전기적으로 접속된다. 또한, 트랜지스터(552)의 게이트 전극은, 게이트 신호가 공급되는 배선(이하, 주사선(GL_m)이라고 함)에 전기적으로 접속된다.
트랜지스터(552)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 기록을 제어하는 기능을 갖는다.
용량 소자(562)의 한 쌍의 전극 중 한쪽은 전위가 공급되는 배선(이하, 전위 공급선(VL_a)이라고 함)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
용량 소자(562)는 기록된 데이터를 유지하는 유지 용량으로서 기능한다.
트랜지스터(554)의 소스 전극 및 드레인 전극 중 한쪽은, 전위 공급선(VL_a)에 전기적으로 접속된다. 또한, 트랜지스터(554)의 게이트 전극은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(572)의 애노드 및 캐소드 중 한쪽은 전위 공급선(VL_b)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(554)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(572)로서는, 예를 들어 유기 일렉트로루미네선스 소자(유기 EL 소자라고도 함) 등을 사용할 수 있다. 단, 발광 소자(572)로서는 이것에 한정되지 않고, 무기 재료로 이루어지는 무기 EL 소자를 사용하여도 좋다.
또한, 전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에는 고전원 전위(VDD)가 공급되고, 다른 쪽에는 저전원 전위(VSS)가 공급된다.
예를 들어, 도 21의 (C)에 도시된 화소 회로(501)를 갖는 표시 장치에서는, 도 21의 (A)에 도시된 게이트 드라이버(504a)에 의하여 각 행의 화소 회로(501)가 순차적으로 선택되고, 트랜지스터(552)가 온 상태가 되어 데이터 신호가 기록된다.
데이터가 기록된 화소 회로(501)는 트랜지스터(552)가 오프 상태가 됨으로써 유지 상태가 된다. 또한, 기록된 데이터 신호의 전위에 따라 트랜지스터(554)의 소스 전극과 드레인 전극 사이에 흐르는 전류량이 제어되어, 발광 소자(572)는 흐르는 전류량에 따른 휘도로 발광한다. 이 동작을 행마다 순차적으로 행함으로써 화상을 표시할 수 있다.
본 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치를 갖는 표시 모듈 및 전자 기기에 대하여, 도 22 및 도 23을 사용하여 설명한다.
도 22에 도시된 표시 모듈(8000)은 상부 커버(8001)와 하부 커버(8002) 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백 라이트 유닛(8007), 프레임(8009), 프린트 기판(8010), 배터리(8011)를 갖는다.
본 발명의 일 형태에 따른 반도체 장치는, 예를 들어 표시 패널(8006)에 사용할 수 있다.
상부 커버(8001) 및 하부 커버(8002)는, 터치 패널(8004) 및 표시 패널(8006)의 크기에 맞추어, 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(8004)은, 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(8006)에 중첩하여 사용할 수 있다. 또한, 표시 패널(8006)의 대향 기판(밀봉 기판)에, 터치 패널 기능을 갖게 하도록 할 수도 있다. 또한, 표시 패널(8006)의 각 화소 내에 광 센서를 제공하고, 광학식 터치 패널로 할 수도 있다.
백 라이트 유닛(8007)은 광원(8008)을 갖는다. 또한, 도 22에서 백 라이트 유닛(8007) 위에 광원(8008)을 배치하는 구성을 예시하였지만, 이에 한정되지 않는다. 예를 들어, 백 라이트 유닛(8007)의 단부에 광원(8008)을 배치하고, 또한 광 확산판을 사용하는 구성으로 하여도 좋다. 또한, 유기 EL 소자 등의 자발광형 발광 소자를 사용하는 경우, 또는 반사형 패널 등의 경우에 있어서는, 백 라이트 유닛(8007)을 제공하지 않는 구성으로 하여도 좋다.
프레임(8009)은 표시 패널(8006)의 보호 기능 외에, 프린트 기판(8010)의 동작에 의하여 발생하는 전자기파를 차단하기 위한 전자 실드로서 기능한다. 또한 프레임(8009)은 방열판으로서 기능하여도 좋다.
프린트 기판(8010)은 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로를 갖는다. 전원 회로에 전력을 공급하는 전원으로서는, 외부의 상용 전원이어도 좋고, 별도 설치한 배터리(8011)에 의한 전원이어도 좋다. 상용 전원을 사용하는 경우에는 배터리(8011)는 생략 가능하다.
또한, 표시 모듈(8000)은, 편광판, 위상차판, 프리즘 시트 등의 부재를 추가하여 제공하여도 좋다.
도 23의 (A)~(G)는 전자 기기를 도시한 것이다. 이들 전자 기기에는, 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치, 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 소리, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 향기 또는 적외선을 측정하는 기능을 갖는 센서), 마이크로폰(9008) 등을 포함할 수 있다.
도 23의 (A)~(G)에 도시된 전자 기기는, 다양한 기능을 가질 수 있다. 예를 들어, 여러 가지 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜 또는 시각 등을 표시하는 기능, 여러 가지 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능을 사용하여 여러 가지 컴퓨터 네트워크에 접속하는 기능, 무선 통신 기능을 사용하여 여러 가지 데이터의 송신 또는 수신을 행하는 기능, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 등을 가질 수 있다. 도 23의 (A)~(G)에 도시된 전자 기기가 가질 수 있는 기능은 이들에 한정되지 않고 다양한 기능을 가질 수 있다. 또한, 도 23의 (A)~(G)에는 도시되지 않았지만, 전자 기기는 복수의 표시부를 갖는 구성으로 하여도 좋다. 또한, 상기 전자 기기에 카메라 등을 제공하여 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 기록 매체(외부 또는 카메라에 내장됨)에 저장하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가져도 좋다.
도 23의 (A)~(G)에 도시된 전자 기기의 상세한 사항에 대하여 이하에 설명한다.
도 23의 (A)는 휴대 정보 단말기(9100)를 도시한 사시도이다. 휴대 정보 단말기(9100)가 갖는 표시부(9001)는 가요성을 갖는다. 그래서, 휘어진 하우징(9000)의 만곡면을 따라 표시부(9001)를 장착할 수 있다. 또한, 표시부(9001)는 터치 센서를 구비하고, 손가락이나 스타일러스 등으로 화면에 터치함으로써 조작할 수 있다. 예를 들어, 표시부(9001)에 표시된 아이콘을 터치함으로써 애플리케이션을 기동시킬 수 있다.
도 23의 (B)는 휴대 정보 단말기(9101)를 도시한 사시도이다. 휴대 정보 단말기(9101)는 예를 들어 전화기, 수첩, 또는 정보 열람 장치 등으로부터 선택된 하나 또는 복수의 기능을 갖는다. 구체적으로는 각각 스마트폰으로서 사용할 수 있다. 또한, 휴대 정보 단말기(9101)는 스피커(9003), 접속 단자(9006), 센서(9007) 등을 생략하여 도시하였지만, 도 23의 (A)에 도시된 휴대 정보 단말기(9100)와 같은 위치에 제공할 수 있다. 또한, 휴대 정보 단말기(9101)는 문자나 화상 정보를 그 복수의 면에 표시할 수 있다. 예를 들어, 3개의 조작 버튼(9050)(조작 아이콘 또는 단순히 아이콘이라고도 함)을 표시부(9001)의 제 1 면에 표시할 수 있다. 또한, 파선의 직사각형으로 나타내는 정보(9051)를 표시부(9001)의 다른 면에 표시할 수 있다. 또한, 정보(9051)의 일부 예로서는, SNS(social networking service)의 통지, 전자 메일이나 전화 등의 착신을 알리는 표시, 전자 메일이나 SNS 등의 제목, 송신자명, 일시, 시각, 배터리의 잔량, 안테나의 수신 강도 등이 있다. 또한, 정보(9051)가 표시되는 위치에 정보(9051) 대신에 조작 버튼(9050) 등을 표시하여도 좋다.
도 23의 (C)는 휴대 정보 단말기(9102)를 도시한 사시도이다. 휴대 정보 단말기(9102)는 3개 이상의 면에 걸친 표시부(9001)에 정보를 표시하는 기능을 갖는다. 여기서는 정보(9052), 정보(9053), 정보(9054)가 각각 서로 다른 면에 표시되는 경우를 예시하였다. 예를 들어 휴대 정보 단말기(9102)의 사용자는 옷의 가슴 포켓에 휴대 정보 단말기(9102)를 넣은 채 그 표시(여기서는 정보(9053))를 확인할 수 있다. 구체적으로는 착신한 전화의 발신자 전화번호 또는 이름 등을 휴대 정보 단말기(9102) 상방으로부터 확인 가능한 위치에 표시한다. 사용자는 휴대 정보 단말기(9102)를 포켓에서 꺼내지 않고 표시를 확인함으로써 전화를 받을지 여부를 판단할 수 있다.
도 23의 (D)는 손목 시계형의 휴대 정보 단말기(9200)를 도시한 사시도이다. 휴대 정보 단말기(9200)는, 이동 전화, 전자 메일, 문장 열람 및 문장 작성, 음악 재생, 인터넷 통신, 컴퓨터 게임 등의 다양한 애플리케이션을 실행할 수 있다. 또한, 표시부(9001)는 그 표시면이 휘어져 제공되고, 휘어진 표시면을 따라 표시를 행할 수 있다. 또한, 휴대 정보 단말기(9200)는, 통신 규격의 근거리 무선 통신을 실행할 수 있다. 예를 들어, 무선 통신 가능한 헤드세트(head set)와 상호 통신함으로써 핸즈프리로 통화할 수도 있다. 또한, 휴대 정보 단말기(9200)은 접속 단자(9006)를 구비하고, 커넥터를 통하여 다른 정보 단말기와 데이터를 직접 주고 받을 수 있다. 또한, 접속 단자(9006)를 통하여 충전할 수도 있다. 또한, 충전 동작은 접속 단자(9006)를 통하지 않고, 무선 급전에 의하여 행하여도 좋다.
도 23의 (E), (F), 및 (G)는, 접히는(폴더블: Foldable) 휴대 정보 단말기(9201)를 도시한 사시도이다. 또한, 도 23의 (E)는 휴대 정보 단말기(9201)를 펼친 상태의 사시도이고, 도 23의 (F)는 휴대 정보 단말기(9201)가 펼친 상태 및 접힌 상태 중 한쪽으로부터 다른 쪽으로 변화해가는 중간 상태의 사시도이고, 도 23의 (G)는 휴대 정보 단말기(9201)의 접힌 상태의 사시도이다. 휴대 정보 단말기(9201)는 접힌 상태에서는 휴대성이 우수하고, 펼친 상태에서는 이음새가 없는 넓은 표시 영역에 의하여 표시의 일람성이 우수하다. 휴대 정보 단말기(9201)가 갖는 표시부(9001)는 힌지(9055)로 서로 연결된 3개의 하우징(9000)에 의하여 지지되어 있다. 힌지(9055)를 이용하여 2개의 하우징(9000) 사이의 연결부에서 접힘으로써 휴대 정보 단말기(9201)의 펼친 상태로부터 접힌 상태로 가역적으로 변형시킬 수 있다. 예를 들어, 휴대 정보 단말기(9201)는 곡률 반경 1mm 이상 150mm 이하로 휘어질 수 있다.
본 실시형태에서 서술한 전자 기기는, 어떠한 정보를 표시하기 위한 표시부를 갖는 것을 특징으로 한다. 다만, 본 발명의 일 형태에 따른 반도체 장치는 표시부를 갖지 않는 전자 기기에도 적용될 수 있다. 또한, 본 실시형태에서는 전자 기기의 표시부가 가요성을 갖고, 휘어진 표시면을 따라 화상을 표시할 수 있는 구성, 또는 표시부를 접을 수 있는 구성에 대하여 예시하였지만 이에 한정되지 않고, 가요성을 갖지 않고 평면부에 화상을 표시하는 구성으로 하여도 좋다.
본 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
100: 기판
101: 절연막
102: 절연막
102a: 절연막
102b: 절연막
104: 도전막
106: 반도체막
106a: 반도체막
106b: 반도체막
106c: 반도체막
110a: 절연막
110b: 절연막
112: 절연막
114: 도전막
116a: 도전막
116b: 도전막
150: 트랜지스터
208: 저저항 영역
208a: 저저항 영역
208b: 저저항 영역
208c: 채널 형성 영역
210: 절연막
210a: 절연막
210b: 절연막
250: 트랜지스터
310a: 절연막
310b: 절연막
350: 트랜지스터
501: 화소 회로
502: 화소부
504: 구동 회로부
504a: 게이트 드라이버
504b: 소스 드라이버
506: 보호 회로
507: 단자부
550: 트랜지스터
552: 트랜지스터
554: 트랜지스터
560: 용량 소자
562: 용량 소자
570: 액정 소자
572: 발광 소자
700: 표시 장치
701: 기판
702: 화소부
704: 소스 드라이버 회로부
705: 기판
706: 게이트 드라이버 회로부
708: FPC 단자부
710: 신호선
711: 배선부
712: 실란트
716: FPC
730: 절연막
732: 밀봉막
734: 절연막
736: 착색막
738: 차광막
750: 트랜지스터
752: 트랜지스터
760: 접속 전극
764: 절연막
766: 절연막
770: 평탄화 절연막
772: 도전막
774: 도전막
775: 액정 소자
776: 액정층
778: 구조체
780: 이방성 도전막
782: 발광 소자
784: 도전막
786: EL층
788: 도전막
790: 용량 소자
5100: 펠릿
5120: 기판
5161: 영역
8000: 표시 모듈
8001: 상부 커버
8002: 하부 커버
8003: FPC
8004: 터치 패널
8005: FPC
8006: 표시 패널
8007: 백 라이트 유닛
8008: 광원
8009: 프레임
8010: 프린트 기판
8011: 배터리
9000: 하우징
9001: 표시부
9003: 스피커
9005: 조작 키
9006: 접속 단자
9007: 센서
9008: 마이크로폰
9050: 조작 버튼
9051: 정보
9052: 정보
9053: 정보
9054: 정보
9055: 힌지
9100: 휴대 정보 단말기
9101: 휴대 정보 단말기
9102: 휴대 정보 단말기
9200: 휴대 정보 단말기
9201: 휴대 정보 단말기

Claims (15)

  1. 반도체 장치에 있어서,
    제 1 산화물 반도체막;
    상기 제 1 산화물 반도체막 위에 접하는 제 1 도전막;
    상기 제 1 산화물 반도체막 위에 접하는 제 2 도전막;
    상기 제 1 도전막 및 상기 제 1 산화물 반도체막의 제 1 영역 위에 접하는 제 1 절연막;
    상기 제 2 도전막 및 상기 제 1 산화물 반도체막의 제 2 영역 위에 접하는 제 2 절연막;
    상기 제 1 절연막, 상기 제 2 절연막 및 상기 제 1 산화물 반도체막의 각각 위에 접하는 제 2 산화물 반도체막;
    상기 제 2 산화물 반도체막을 개재하여 상기 제 1 산화물 반도체막의 제 3 영역, 상기 제 1 절연막 및 상기 제 2 절연막의 각각과 중첩되는 제 3 절연막; 및
    상기 제 3 절연막 및 상기 제 2 산화물 반도체막을 개재하여 상기 제 1 산화물 반도체막의 상기 제 3 영역과 중첩되는 제 3 도전막을 포함하고,
    상기 제 3 영역은 상기 제 1 영역과 상기 제 2 영역 사이에 있는, 반도체 장치.
  2. 제 1 항에 있어서,
    제 4 도전막; 및
    상기 제 4 도전막 위의 제 4 절연막을 더 포함하고,
    상기 제 3 도전막은 상기 제 3 절연막, 상기 제 1 산화물 반도체막의 상기 제 3 영역, 및 상기 제 4 절연막을 개재하여 상기 제 4 도전막과 중첩되는, 반도체 장치.
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 1 절연막은 상기 제 1 도전막의 재료의 질화물 또는 산화물을 포함하고,
    상기 제 2 절연막은 상기 제 2 도전막의 재료의 질화물 또는 산화물을 포함하는, 반도체 장치.
  6. 삭제
  7. 반도체 장치에 있어서,
    채널 형성 영역을 포함하는 제 1 산화물 반도체막;
    상기 제 1 산화물 반도체막 위에 접하는 제 1 도전막;
    상기 제 1 산화물 반도체막 위에 접하는 제 2 도전막;
    상기 제 1 도전막 및 상기 제 1 산화물 반도체막의 제 1 영역 위에 접하는 제 1 절연막;
    상기 제 2 도전막 및 상기 제 1 산화물 반도체막의 제 2 영역 위에 접하는 제 2 절연막;
    상기 제 1 절연막, 상기 제 2 절연막 및 상기 제 1 산화물 반도체막의 각각 위에 접하는 제 2 산화물 반도체막;
    상기 제 2 산화물 반도체막을 개재하여 상기 제 1 산화물 반도체막의 상기 채널 형성 영역, 상기 제 1 절연막, 및 상기 제 2 절연막의 각각과 중첩되는 제 3 절연막; 및
    상기 제 3 절연막 및 상기 제 2 산화물 반도체막을 개재하여 상기 채널 형성 영역과 중첩되는 제 3 도전막을 포함하고,
    상기 제 1 산화물 반도체막의 상기 제 1 영역 및 상기 제 2 영역의 저항값은 상기 채널 형성 영역의 저항값보다 낮고,
    상기 채널 형성 영역은 상기 제 1 영역과 상기 제 2 영역 사이에 있는, 반도체 장치.
  8. 제 7 항에 있어서,
    제 4 도전막; 및
    상기 제 4 도전막 위의 제 4 절연막을 더 포함하고,
    상기 제 3 도전막은 상기 제 3 절연막, 상기 채널 형성 영역, 및 상기 제 4 절연막을 개재하여 상기 제 4 도전막과 중첩되는, 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 1 절연막 및 상기 제 2 절연막은 각각 수소를 함유하는 질화물 절연막을 포함하고,
    상기 제 3 절연막 및 상기 제 4 절연막은 각각 산화물 절연막을 포함하는, 반도체 장치.
  10. 제 1 항 또는 제 7 항에 있어서,
    상기 제 1 산화물 반도체막의 상기 제 1 영역 및 상기 제 2 영역은 수소를 함유하는, 반도체 장치.
  11. 제 1 항 또는 제 7 항에 있어서,
    상기 제 1 절연막은 상기 제 1 도전막의 상면 및 측면과 접하고,
    상기 제 2 절연막은 상기 제 2 도전막의 상면 및 측면과 접하는, 반도체 장치.
  12. 제 1 항 또는 제 7 항에 있어서,
    상기 제 1 산화물 반도체막 아래에 제 3 산화물 반도체막을 더 포함하는, 반도체 장치.
  13. 제 1 항 또는 제 7 항에 따른 반도체 장치를 포함하는, 전자 기기.
  14. 반도체 장치의 제작 방법에 있어서,
    제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에 제 1 산화물 반도체막을 형성하는 단계;
    상기 제 1 산화물 반도체막 위에 접하여 제 1 도전막 및 제 2 도전막을 형성하는 단계;
    상기 제 1 도전막 및 상기 제 1 산화물 반도체막의 제 1 영역 위에 접하여 제 2 절연막을 형성하는 단계;
    상기 제 2 도전막 및 상기 제 1 산화물 반도체막의 제 2 영역 위에 접하여 제 3 절연막을 형성하는 단계;
    상기 제 2 절연막, 상기 제 3 절연막 및 상기 제 1 산화물 반도체막의 각각 위에 접하여 제 2 산화물 반도체막을 형성하는 단계;
    상기 제 2 산화물 반도체막을 개재하여 상기 제 1 산화물 반도체막의 제 3 영역, 상기 제 2 절연막, 및 상기 제 3 절연막의 각각과 중첩되는 제 4 절연막을 형성하는 단계; 및
    상기 제 4 절연막 및 상기 제 2 산화물 반도체막을 개재하여 상기 제 1 산화물 반도체막의 상기 제 3 영역과 중첩되는 제 3 도전막을 형성하는 단계를 포함하고,
    상기 제 3 영역은 상기 제 1 영역과 상기 제 2 영역 사이에 있는, 반도체 장치의 제작 방법.
  15. 제 14 항에 있어서,
    상기 제 1 절연막을 형성하기 전에 제 4 도전막을 형성하는 단계를 더 포함하고,
    상기 제 3 도전막은 상기 제 1 절연막, 상기 제 1 산화물 반도체막의 상기 제 3 영역, 및 상기 제 4 절연막을 개재하여 상기 제 4 도전막과 중첩되는, 반도체 장치의 제작 방법.
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