JP7497505B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7497505B2
JP7497505B2 JP2023138223A JP2023138223A JP7497505B2 JP 7497505 B2 JP7497505 B2 JP 7497505B2 JP 2023138223 A JP2023138223 A JP 2023138223A JP 2023138223 A JP2023138223 A JP 2023138223A JP 7497505 B2 JP7497505 B2 JP 7497505B2
Authority
JP
Japan
Prior art keywords
film
oxide semiconductor
transistor
region
conductive film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2023138223A
Other languages
English (en)
Other versions
JP2023169180A (ja
Inventor
博之 三宅
純一 肥塚
健一 岡崎
大輔 黒崎
行徳 島
暁 齋藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2023169180A publication Critical patent/JP2023169180A/ja
Application granted granted Critical
Publication of JP7497505B2 publication Critical patent/JP7497505B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

本発明の一態様は、酸化物半導体膜を有する半導体装置及び該半導体装置を有する表示
装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明
の一態様の技術分野は、物、方法、または、製造方法に関する。または、本発明は、プロ
セス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に
関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装
置、それらの駆動方法に関する。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる
装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶
装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電
気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、
半導体装置を有している場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（電界効果トラ
ンジスタ（ＦＥＴ）、または薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注
目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような
電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコ
ンを代表とする半導体材料が広く知られているが、その他の材料として酸化物半導体が注
目されている。
酸化物半導体を用いたトランジスタに安定した電気特性を付与し、信頼性の高い半導体
装置を得るために、組成の異なる酸化物半導体膜を積層させて、チャネル側にＩｎを多く
含む酸化物半導体膜を用い、バックチャネル側にＧａ等のスタビライザーを多く含む酸化
物半導体膜を用いる構成の半導体装置が開示されている（例えば、特許文献１参照）。
特開２０１３－１７５７１５号公報
酸化物半導体膜を活性層として用いるトランジスタとして、ゲート電極とソース電極およ
びゲート電極とドレイン電極が一部重なる構造のトランジスタ（本明細書中では「Ｌｏｖ
型のトランジスタ」等と記す）が作製されることが多い。一方、ゲート電極とソース電極
またはゲート電極とドレイン電極が重ならないトランジスタ（本明細書中では「Ｌｏｆｆ
型のトランジスタ」等と記す）では、酸化物半導体膜のうち、ゲート電極とソース電極ま
たはゲート電極とドレイン電極が重ならない領域の電気抵抗を下げることが難しいため、
トランジスタの電界効果移動度が低下してしまう場合がある。
しかし、Ｌｏｖ型のトランジスタを液晶ディスプレイの画素トランジスタに用いた場合
、ゲート電極とソース電極およびゲート電極とドレイン電極の間に寄生容量が発生する。
寄生容量があることにより、駆動時の時定数が大きくなるため、パルス電圧の立ち上がり
および立ち下がりにかかる時間が大きくなってしまう。その結果、表示部の駆動において
、時間内に液晶素子や容量素子に印加される電圧を必要な値まで到達させることが難しく
なる。液晶ディスプレイや有機ＥＬディスプレイなどの表示装置のパネルサイズが大きく
なる、または、画素を有する表示画面が高精細化するに従い、上記の問題はより顕著にな
るため、寄生容量の大きなＬｏｖ型のトランジスタでは、画面が高精細であり、且つ、大
きな表示画面サイズのパネルを作ることが難しくなる。
また、有機ＥＬディスプレイの画素にトランジスタ特性のばらつきや有機ＥＬ素子の劣
化を補正するための回路を設けることが有効であるが、寄生容量が大きいと補正回路の設
計が複雑になってしまう。
上記問題に鑑み、本発明の一態様においては、寄生容量の少ない半導体装置を提供する
ことを課題の１つとする。本発明の一態様においては、パネルサイズが大きく高精細な表
示装置を提供することを課題の１つとする。または、本発明の一態様においては、表示品
位の高い表示装置を提供することを課題の１つとする。または、本発明の一態様において
は、新規な半導体装置を提供することを課題の１つとする。または、本発明の一態様にお
いては、新規な表示装置を提供することを課題の１つとする。
なお、上記の課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの課題の全てを解決する必要はない。上記以外の課題は、明細
書等の記載から自ずと明らかになるものであり、明細書等の記載から上記以外の課題を抽
出することが可能である。
本発明の一態様は、トランジスタを有する半導体装置である。トランジスタは、第１のゲ
ート電極と、第１のゲート電極上の第１のゲート絶縁膜と、第１のゲート絶縁膜上の酸化
物半導体膜と、酸化物半導体膜に電気的に接続されるソース電極と、酸化物半導体膜に電
気的に接続されるドレイン電極と、を有する。
酸化物半導体膜は、第１のゲート電極側の第１の酸化物半導体膜と、第１の酸化物半導体
膜上の第２の酸化物半導体膜と、を有する。第１の酸化物半導体膜は、Ｉｎの原子数比が
Ｍ（Ｍは、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆを表す）の原子
数比より多く、第２の酸化物半導体膜は、第１の酸化物半導体膜よりもＩｎの原子数比が
少ない。
また、酸化物半導体膜は、第１のゲート電極と重なる第１の領域、ソース電極と重なる、
第２の領域、ドレイン電極と重なる第３の領域、を備える。また、第１の領域は、第２の
領域および第３の領域を含まない。
また、本発明の一態様は、トランジスタを有する半導体装置である。トランジスタは、第
１のゲート電極と、第１のゲート電極上の第１のゲート絶縁膜と、第１のゲート絶縁膜上
の酸化物半導体膜と、酸化物半導体膜に電気的に接続されるソース電極と、酸化物半導体
膜に電気的に接続されるドレイン電極と、酸化物半導体膜上の第２のゲート絶縁膜と、第
２のゲート絶縁膜上の第２のゲート電極と、を有する。
また、酸化物半導体膜は、第１のゲート電極と重なる第１の領域、第２のゲート電極と重
なる第４の領域、ソース電極と重なる第２の領域、ドレイン電極と重なる第３の領域を備
える。また、第１の領域は、第２の領域および第３の領域を含まない。また、第４の領域
は、第２の領域および第３の領域を含まない。
酸化物半導体膜は、第１のゲート電極側の第１の酸化物半導体膜と、第１の酸化物半導体
膜上の第２の酸化物半導体膜と、を有する。第１の酸化物半導体膜は、Ｉｎの原子数比が
Ｍ（Ｍは、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆを表す）の原子
数比より多く、第２の酸化物半導体膜は、第１の酸化物半導体膜よりもＩｎの原子数比が
少ない。
また、酸化物半導体膜は、第１のゲート電極と重なる第１の領域、第２のゲート電極と重
なる第４の領域、ソース電極と重なる第２の領域、ドレイン電極と重なる第３の領域を備
える。また、第１の領域または第４の領域は、第２の領域および第３の領域を含まない。
また、本発明の一態様は、トランジスタを有する半導体装置である。トランジスタは、酸
化物半導体膜と、酸化物半導体膜に電気的に接続されるソース電極と、酸化物半導体膜に
電気的に接続されるドレイン電極と、酸化物半導体膜上の第１のゲート絶縁膜と、第１の
ゲート絶縁膜上の第１のゲート電極と、を有する。
酸化物半導体膜は、第１のゲート電極側の第１の酸化物半導体膜と、第１の酸化物半導体
膜上の第２の酸化物半導体膜と、を有する。第１の酸化物半導体膜は、Ｉｎの原子数比が
Ｍ（Ｍは、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆを表す）の原子
数比より多く、第２の酸化物半導体膜は、第１の酸化物半導体膜よりもＩｎの原子数比が
少ない。
また、酸化物半導体膜は、第１のゲート電極と重なる第１の領域、ソース電極と重なる第
２の領域、ドレイン電極と重なる第３の領域を備える。また、第１の領域は、第２の領域
および第３の領域を含まない。
また、本発明の一態様は、トランジスタを有する半導体装置である。トランジスタは、第
１のゲート電極と、第１のゲート電極上の第１のゲート絶縁膜と、第１のゲート絶縁膜上
の酸化物半導体膜と、酸化物半導体膜に電気的に接続されるソース電極と、酸化物半導体
膜に電気的に接続されるドレイン電極と、を有する。
酸化物半導体膜は、第１のゲート電極側の第１の酸化物半導体膜と、第１の酸化物半導体
膜上の第２の酸化物半導体膜と、を有する。第１の酸化物半導体膜は、Ｉｎの原子数比が
Ｍ（Ｍは、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆを表す）の原子
数比より多く、第２の酸化物半導体膜は、第１の酸化物半導体膜よりもＩｎの原子数比が
少ない。
また、酸化物半導体膜は、第１のゲート電極と重なる第１の領域、ソース電極と重なる第
２の領域、ドレイン電極と重なる第３の領域を備える。また、第１の領域は、第２の領域
または第３の領域を含まない。
また、本発明の一態様は、トランジスタを有する半導体装置である。トランジスタは、第
１のゲート電極と、第１のゲート電極上の第１のゲート絶縁膜と、第１のゲート絶縁膜上
の酸化物半導体膜と、酸化物半導体膜に電気的に接続されるソース電極と、酸化物半導体
膜に電気的に接続されるドレイン電極と、酸化物半導体膜上の第２のゲート絶縁膜と、第
２のゲート絶縁膜上の第２のゲート電極と、を有する。
酸化物半導体膜は、第１のゲート電極側の第１の酸化物半導体膜と、第１の酸化物半導体
膜上の第２の酸化物半導体膜と、を有する。第１の酸化物半導体膜は、Ｉｎの原子数比が
Ｍ（Ｍは、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆを表す）の原子
数比より多く、第２の酸化物半導体膜は、第１の酸化物半導体膜よりもＩｎの原子数比が
少ない。
酸化物半導体膜は、第１のゲート電極と重なる第１の領域、第２のゲート電極と重なる第
４の領域、ソース電極と重なる第２の領域、ドレイン電極と重なる第３の領域を備える。
また、第１の領域または第４の領域は、第２の領域または第３の領域を含まない。
また、本発明の一態様は、トランジスタを有する半導体装置である。トランジスタは、酸
化物半導体膜と、酸化物半導体膜に電気的に接続されるソース電極と、酸化物半導体膜に
電気的に接続されるドレイン電極と、酸化物半導体膜上の第１のゲート絶縁膜と、第１の
ゲート絶縁膜上の第１のゲート電極と、を有する。
酸化物半導体膜は、第１のゲート電極側の第１の酸化物半導体膜と、第１の酸化物半導体
膜上の第２の酸化物半導体膜と、を有する。第１の酸化物半導体膜は、Ｉｎの原子数比が
Ｍ（Ｍは、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆを表す）の原子
数比より多く、第２の酸化物半導体膜は、第１の酸化物半導体膜よりもＩｎの原子数比が
少ない。
また、酸化物半導体膜は、第１のゲート電極と重なる第１の領域、ソース電極と重なる第
２の領域、ドレイン電極と重なる第３の領域を備える。また、第１の領域は、第２の領域
または第３の領域を含まない。
上記各構成において、半導体装置は走査線及びデータ線を有し、第１のゲート電極は走
査線と電気的に接続し、ソース電極はデータ線と電気的に接続し、走査線とデータ線が交
わる領域において、走査線とデータ線の間に、第１のゲート絶縁膜より膜厚の大きい絶縁
膜を有することが好ましい。
また、上記各構成において、酸化物半導体膜は、Ｉｎと、Ｍと、さらにＺｎを有し、Ｍは
、Ｇａであると好ましい。また、上記各構成において、酸化物半導体膜は、結晶部を有し
、結晶部は、結晶部のｃ軸が酸化物半導体膜の被形成面の法線ベクトルに平行である部分
を有すると好ましい。
また、上記各構成において、第１の領域は、第２の領域よりも結晶部の占める割合が高
い部分を有すると好ましい。また、上記各構成において、第１の領域は、第２の領域より
も水素濃度が少ない部分を有すると好ましい。
また、本発明の他の一態様は、上記各構成にいずれか一つに記載の半導体装置と表示素
子とを有する表示装置である。また、本発明の他の一態様は、該表示装置とタッチセンサ
とを有する表示モジュールである。また、本発明の他の一態様は、上記各構成にいずれか
一つに記載の半導体装置、上記表示装置、または上記表示モジュールと、操作キーまたは
バッテリとを有する電子機器である。
本発明の一態様により、寄生容量の少ない半導体装置を提供することができる。または、
本発明の一態様により、パネルサイズが大きく、高精細な表示装置を提供することができ
る。または、本発明の一態様により、表示品位の高い表示装置を提供することができる。
または、本発明の一態様により、新規な半導体装置を提供することができる。または、本
発明の一態様により、新規な表示装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の
一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す断面図。 半導体装置の作製工程の一例を示す上面図及び断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す上面図及び断面図。 ＣＡＡＣ－ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ－ＯＳの断面模式図。 ＣＡＡＣ－ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ－ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ－ＯＳの電子回折パターンを示す図。 Ｉｎ－Ｇａ－Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 ＣＡＡＣ－ＯＳおよびｎｃ－ＯＳの成膜モデルを説明する模式図。 ＩｎＧａＺｎＯ４の結晶、およびペレットを説明する図。 ＣＡＡＣ－ＯＳの成膜モデルを説明する模式図。 表示装置の一態様を示す上面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 表示装置を説明するブロック図及び回路図。 半導体装置の一態様を示す上面図及び断面図。 表示部のブロック図、表示部の画素が備える画素回路の等価回路図並びに液晶素子を透過する偏光の透過率－電圧特性の模式図。 表示装置の画素部が備える画素回路の動作を説明するタイミングチャートおよび模式図。 表示モジュールを説明する図。 電子機器を説明する図。 電子機器を説明する図。 実施例に係る、半導体装置の構成を説明する上面図。 実施例に係る、トランジスタのＩｄ－Ｖｇ特性を説明する図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す断面図及び回路図。 実施の形態に係る、ＲＦデバイスタグの構成例。 実施の形態に係る、ＣＰＵの構成例。 実施の形態に係る、記憶素子の回路図。 本発明の一態様に係る装置を示す上面図。 本発明の一態様に係る装置を示すブロック図。 本発明の一態様に係る装置を示す断面図。 本発明の一態様に係る装置を示す断面図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異
なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態
及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は
、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の
混同を避けるために付したものであり、数的に限定するものではないことを付記する。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含
む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイ
ン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間
にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すこ
とができるものである。なお、本明細書等において、チャネル領域とは、電流が主として
流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路
動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明
細書等においては、ソースやドレインという用語は、入れ替えて用いることができるもの
とする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するも
の」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するも
の」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない
。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジス
タなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有
する素子などが含まれる。
また、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸
素の含有量が多い膜を指し、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素
の含有量が多い膜を指す。
また、本明細書等において、図面を用いて発明の構成を説明するにあたり、同じものを
指す符号は異なる図面間でも共通して用いる。
また、本明細書等において、「平行」とは、二つの直線が－１０°以上１０°以下の角
度で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。ま
た、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態を
いう。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書等において、「膜」という用語と、「層」という用語とは、場合によっ
ては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」
という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例え
ば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある
。
（実施の形態１）本実施の形態では、本発明の一態様の半導体装置及び半導体装置の作製
方法について、図１乃至図７および図１０乃至図１８を参照して説明する。
＜半導体装置の構成例１＞図１（Ａ）は、本発明の一態様の半導体装置であるトランジス
タ１００の上面図であり、図１（Ｂ）は、図１（Ａ）に示す一点鎖線Ｘ１－Ｘ２間におけ
る切断面の断面図に相当し、図１（Ｃ）は、図１（Ａ）に示す一点鎖線Ｙ１－Ｙ２間にお
ける切断面の断面図に相当する。なお、図１（Ａ）において、煩雑になることを避けるた
め、トランジスタ１００の構成要素の一部（ゲート絶縁膜として機能する絶縁膜等）を省
略して図示している。また、一点鎖線Ｘ１－Ｘ２方向をチャネル長方向、一点鎖線Ｙ１－
Ｙ２方向をチャネル幅方向と呼称する場合がある。なお、トランジスタの上面図において
は、以降の図面においても図１（Ａ）と同様に、構成要素の一部を省略して図示する場合
がある。
トランジスタ１００は、基板１０２上の第１のゲート電極として機能する導電膜１０４
と、基板１０２及び導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７と
、絶縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８に電気的に接続され
るソース電極として機能する導電膜１１２ａと、酸化物半導体膜１０８に電気的に接続さ
れるドレイン電極として機能する導電膜１１２ｂと、を有する。また、トランジスタ１０
０上、より詳しくは、導電膜１１２ａ、１１２ｂ及び酸化物半導体膜１０８上には絶縁膜
１１４、１１６、及び絶縁膜１１８が設けられる。絶縁膜１１４、１１６、１１８は、ト
ランジスタ１００の保護絶縁膜としての機能を有する。
第１のゲート電極として機能する導電膜１０４とソース電極として機能する導電膜１１２
ａおよび第１のゲート電極として機能する導電膜１０４とドレイン電極として機能する導
電膜１１２ｂは互いに重ならないように配置される。本明細書中では、ゲート電極とソー
ス電極またはゲート電極とドレイン電極が互いに重ならないトランジスタを「Ｌｏｆｆ型
のトランジスタ」等と記す。本明細書中では、ゲート電極が複数存在する場合、ソース電
極またはドレイン電極と重ならない領域を持つゲート電極が１つでも存在した場合、その
構造を持つトランジスタを「Ｌｏｆｆ型のトランジスタ」等と記す。また、本明細書中で
は、全てのゲート電極とソース電極、および全てのゲート電極とドレイン電極が、互いに
重なる領域を有する構造を「Ｌｏｖ型のトランジスタ」等と記す。
酸化物半導体膜１０８は、導電膜１０４と重なる第１の領域を備え、導電膜１１２ａと重
なる第２の領域を備え、導電膜１１２ｂと重なる第３の領域を備える。第１の領域は第２
の領域および第３の領域を含まないように配設される。換言すると、第１の領域は第２の
領域および第３の領域が重ならないように配設される。
酸化物半導体膜１０８は導電膜１０４、導電膜１１２ａ、および導電膜１１２ｂと重なら
ない領域を有する。導電膜１０４、導電膜１１２ａ、および導電膜１１２ｂと重ならない
領域は領域１２２に該当する。
Ｌｏｆｆ型のトランジスタにすることにより、第１のゲート電極とソース電極および第１
のゲート電極とドレイン電極の間の寄生容量を低減することが出来る。寄生容量の小さな
トランジスタを表示パネルに用いることで、時定数を小さくすることが出来るため、パネ
ルサイズが大きく、高精細な表示装置を提供することができる。または、寄生容量の小さ
なトランジスタを液晶ディスプレイに用いることで、フィードスルーなどを抑制すること
が出来るため、表示品位の高い表示装置を提供することができる。
また、酸化物半導体膜１０８は、第１のゲート電極として機能する導電膜１０４側の第
１の酸化物半導体膜１０８ａと、第１の酸化物半導体膜１０８ａ上の第２の酸化物半導体
膜１０８ｂと、を有する。また、絶縁膜１０６及び絶縁膜１０７は、トランジスタ１００
の第１のゲート絶縁膜としての機能を有する。
酸化物半導体膜１０８としては、Ｉｎ－Ｍ（Ｍは、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ
、Ｃｅ、Ｎｄ、またはＨｆを表す）酸化物、Ｉｎ－Ｍ－Ｚｎ酸化物を用いることができる
。とくに、酸化物半導体膜１０８としては、Ｉｎ－Ｍ－Ｚｎ酸化物を用いると好ましい。
また、第１の酸化物半導体膜１０８ａは、Ｉｎの原子数比がＭの原子数比より多い第１
の領域を有する。また、第２の酸化物半導体膜１０８ｂは、第１の酸化物半導体膜１０８
ａよりもＩｎの原子数比が少ない第２の領域を有する。また、第２の領域は、第１の領域
よりも薄い部分を有する。
第１の酸化物半導体膜１０８ａにＩｎの原子数比がＭの原子数比より多い第１の領域を
有することで、トランジスタ１００の電界効果移動度（単に移動度、またはμＦＥという
場合がある）を高くすることができる。
Ｌｏｆｆ型のトランジスタは第１のゲート電極とソースまたは第１のゲート電極とドレイ
ンが重ならない酸化物半導体領域が直列抵抗になるため、Ｌｏｖ型のトランジスタと比べ
て、トランジスタをオンにした時の電流（オン電流）が低下する傾向にある。しかし、第
１の酸化物半導体膜１０８ａのＩｎの原子数比をＭの原子数比より多くすることで、第１
のゲート電極とソースまたは第１のゲート電極とドレインが重ならない酸化物半導体領域
の抵抗を下げることが出来る。それにより、オン電流の低下を抑えることが出来る。これ
により、Ｌｏｆｆ型のトランジスタであっても様々な半導体装置、表示装置に適用するこ
とが可能となる。
例えば、上記の電界効果移動度が高いトランジスタを、ゲート信号を生成するゲートド
ライバ（とくに、ゲートドライバが有するシフトレジスタの出力端子に接続されるデマル
チプレクサ）に用いることで、額縁幅の狭い（狭額縁ともいう）半導体装置または表示装
置を提供することができる。
一方で、Ｉｎの原子数比がＭの原子数比より多い第１の領域を有する第１の酸化物半導
体膜１０８ａとすることで、光照射時にトランジスタ１００の電気特性が変動しやすくな
る。しかしながら、本発明の一態様の半導体装置においては、第１の酸化物半導体膜１０
８ａ上に第２の酸化物半導体膜１０８ｂが形成されている。また、第２の酸化物半導体膜
１０８ｂのチャネル領域近傍の膜厚が第１の酸化物半導体膜１０８ａの膜厚よりも小さい
。
また、第２の酸化物半導体膜１０８ｂは、第１の酸化物半導体膜１０８ａよりもＩｎの
原子数比が少ない第２の領域を有するため、第１の酸化物半導体膜１０８ａよりもＥｇが
大きくなる。したがって、第１の酸化物半導体膜１０８ａと、第２の酸化物半導体膜１０
８ｂとの積層構造である酸化物半導体膜１０８は、光負バイアスストレス試験による耐性
が高くなる。
上記構成の酸化物半導体膜とすることで、光照射時における酸化物半導体膜１０８の光
吸収量を低減させることができる。したがって、光照射時におけるトランジスタ１００の
電気特性の変動を抑制することができる。また、本発明の一態様の半導体装置においては
、絶縁膜１１４または絶縁膜１１６中に過剰の酸素を含有する構成のため、光照射におけ
るトランジスタ１００の電気特性の変動をさらに、抑制することができる。
ここで、酸化物半導体膜１０８について、図２を用いて詳細に説明する。
図２は、図１（Ｂ）に示す、トランジスタ１００の酸化物半導体膜１０８の近傍を拡大
した断面図である。
図２において、第１の酸化物半導体膜１０８ａの膜厚をｔ１として、第２の酸化物半導
体膜１０８ｂの膜厚をｔ２－１、及びｔ２－２として、それぞれ示している。第１の酸化
物半導体膜１０８ａ上には、第２の酸化物半導体膜１０８ｂが設けられているため、導電
膜１１２ａ、１１２ｂの形成時において、第１の酸化物半導体膜１０８ａがエッチングガ
スまたはエッチング溶液等に曝されることがない。したがって、第１の酸化物半導体膜１
０８ａにおいては、膜減りがない、または極めて少ない。一方で、第２の酸化物半導体膜
１０８ｂにおいては、導電膜１１２ａ、１１２ｂの形成時において、第２の酸化物半導体
膜１０８ｂの導電膜１１２ａ、１１２ｂと重ならない部分がエッチングされ、凹部が形成
される。すなわち、第２の酸化物半導体膜１０８ｂの導電膜１１２ａ、１１２ｂと重なる
領域の膜厚がｔ２－１となり、第２の酸化物半導体膜１０８ｂの導電膜１１２ａ、１１２
ｂと重ならない領域の膜厚がｔ２－２となる。
第１の酸化物半導体膜１０８ａと第２の酸化物半導体膜１０８ｂの膜厚の関係は、ｔ２
－１＞ｔ１＞ｔ２－２となると好ましい。このような膜厚の関係とすることによって、高
い電界効果移動度を有し、且つ光照射時における、しきい値電圧の変動量が少ないトラン
ジスタとすることが可能となる。
また、トランジスタ１００が有する酸化物半導体膜１０８は、酸素欠損が形成されると
キャリアである電子が生じ、ノーマリーオン特性になりやすい。したがって、酸化物半導
体膜１０８中の酸素欠損、とくに第１の酸化物半導体膜１０８ａ中の酸素欠損を減らすこ
とが、安定したトランジスタ特性を得る上でも重要となる。そこで、本発明の一態様のト
ランジスタの構成においては、酸化物半導体膜１０８上の絶縁膜、ここでは、酸化物半導
体膜１０８上の絶縁膜１１４及び／又は絶縁膜１１６に過剰な酸素を導入することで、絶
縁膜１１４及び／又は絶縁膜１１６から酸化物半導体膜１０８中に酸素を移動させ、酸化
物半導体膜１０８中、とくに第１の酸化物半導体膜１０８ａ中の酸素欠損を補填すること
を特徴とする。
なお、絶縁膜１１４、１１６としては、化学量論的組成よりも過剰に酸素を含有する領
域（酸素過剰領域）を有することがより好ましい。別言すると、絶縁膜１１４、１１６は
、酸素を放出することが可能な絶縁膜である。なお、絶縁膜１１４、１１６に酸素過剰領
域を設けるには、例えば、成膜後の絶縁膜１１４、１１６に酸素を導入して、酸素過剰領
域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマ
イマージョンイオン注入法、プラズマ処理等を用いることができる。
また、第１の酸化物半導体膜１０８ａ中の酸素欠損を補填するためには、第２の酸化物
半導体膜１０８ｂのチャネル領域近傍の膜厚を薄くした方が好適である。したがって、ｔ
２－２＜ｔ１の関係を満たせばよい。例えば、第２の酸化物半導体膜１０８ｂのチャネル
領域近傍の膜厚としては、好ましくは１ｎｍ以上２０ｎｍ以下、さらに好ましくは、３ｎ
ｍ以上１０ｎｍ以下である。
以下に、本実施の形態の半導体装置に含まれるその他の構成要素について、詳細に説明
する。
＜基板＞基板１０２の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えう
る程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基
板、サファイア基板等を、基板１０２として用いてもよい。また、シリコンや炭化シリコ
ンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導
体基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設け
られたものを、基板１０２として用いてもよい。なお、基板１０２として、ガラス基板を
用いる場合、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２
００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８
００ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基板を用いることで
、大型の表示装置を作製することができる。
また、基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１０
０を形成してもよい。または、基板１０２とトランジスタ１００の間に剥離層を設けても
よい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より
分離し、他の基板に転載するのに用いることができる。その際、トランジスタ１００は耐
熱性の劣る基板や可撓性の基板にも転載できる。
＜第１のゲート電極、ソース電極、及びドレイン電極として機能する導電膜＞第１のゲー
ト電極として機能する導電膜１０４、及びソース電極として機能する導電膜１１２ａ、及
びドレイン電極として機能する導電膜１１２ｂとしては、クロム（Ｃｒ）、銅（Ｃｕ）、
アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、
タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニッケル
（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）から選ばれた金属元素、または上述した金属元
素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いてそれぞれ形成す
ることができる。
また、導電膜１０４、１１２ａ、１１２ｂは、単層構造でも、二層以上の積層構造とし
てもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタ
ン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜
上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上に
タングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積
層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チ
タン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ば
れた一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、導電膜１０４、１１２ａ、１１２ｂには、インジウム錫酸化物、酸化タングステ
ンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタン
を含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物
、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用する
こともできる。
また、導電膜１０４、１１２ａ、１１２ｂには、Ｃｕ－Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、
Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用してもよい。Ｃｕ－Ｘ合金膜を用い
ることで、ウエットエッチングプロセスで加工できるため、製造コストを抑制することが
可能となる。
＜第１のゲート絶縁膜として機能する絶縁膜＞トランジスタ１００の第１のゲート絶縁膜
として機能する絶縁膜１０６、１０７としては、プラズマ化学気相堆積（ＰＥＣＶＤ：（
Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ））法、スパッタリング法等により、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化
シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウ
ム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸
化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁層を、それぞれ
用いることができる。なお、絶縁膜１０６、１０７の積層構造とせずに、上述の材料から
選択された単層の絶縁膜、または３層以上の絶縁膜を用いてもよい。
また、絶縁膜１０６は、酸素の透過を抑制するブロッキング膜としての機能を有する。
例えば、絶縁膜１０７、１１４、１１６及び／または酸化物半導体膜１０８中に過剰の酸
素を供給する場合において、絶縁膜１０６は酸素の透過を抑制することができる。
なお、トランジスタ１００のチャネル領域として機能する酸化物半導体膜１０８と接す
る絶縁膜１０７は、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過剰に酸
素を含有する領域（酸素過剰領域）を有することがより好ましい。別言すると、絶縁膜１
０７は、酸素を放出することが可能な絶縁膜である。なお、絶縁膜１０７に酸素過剰領域
を設けるには、例えば、酸素雰囲気下にて絶縁膜１０７を形成すればよい。または、成膜
後の絶縁膜１０７に酸素を導入して、酸素過剰領域を形成してもよい。酸素の導入方法と
しては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラ
ズマ処理等を用いることができる。
また、絶縁膜１０７として、酸化ハフニウムを用いる場合、以下の効果を奏する。酸化
ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、
酸化シリコンを用いた場合と比べて絶縁膜１０７の膜厚を大きくできるため、トンネル電
流によるリーク電流を小さくすることができる。すなわち、オフ電流の小さいトランジス
タを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を
有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいト
ランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。
結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様
は、これらに限定されない。
なお、本実施の形態では、絶縁膜１０６として窒化シリコン膜を形成し、絶縁膜１０７
として酸化シリコン膜を形成する。窒化シリコン膜は、酸化シリコン膜と比較して比誘電
率が高く、酸化シリコン膜と同等の静電容量を得るのに必要な膜厚が大きいため、トラン
ジスタ１００の第１のゲート絶縁膜として、窒化シリコン膜を含むことで絶縁膜を物理的
に厚膜化することができる。よって、トランジスタ１００の絶縁耐圧の低下を抑制、さら
には絶縁耐圧を向上させて、トランジスタ１００の静電破壊を抑制することができる。
＜酸化物半導体膜＞酸化物半導体膜１０８としては、先に示す材料を用いることができる
。酸化物半導体膜１０８がＩｎ－Ｍ－Ｚｎ酸化物の場合、Ｉｎ－Ｍ－Ｚｎ酸化物を成膜す
るために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍ
を満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比と
して、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ
＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好まし
い。また、酸化物半導体膜１０８がＩｎ－Ｍ－Ｚｎ酸化物の場合、スパッタリングターゲ
ットとしては、多結晶のＩｎ－Ｍ－Ｚｎ酸化物を含むターゲットを用いると好ましい。多
結晶のＩｎ－Ｍ－Ｚｎ酸化物を含むターゲットを用いることで、結晶性を有する酸化物半
導体膜１０８を形成しやすくなる。なお、成膜される酸化物半導体膜１０８の原子数比は
それぞれ、誤差として上記のスパッタリングターゲットに含まれる金属元素の原子数比の
プラスマイナス４０％の変動を含む。例えば、スパッタリングターゲットとして、原子数
比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される酸化物半導体膜１０８
の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
例えば、第１の酸化物半導体膜１０８ａとしては、上述のＩｎ：Ｍ：Ｚｎ＝２：１：３
、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１等のスパッタリングタ
ーゲットを用いて形成すればよい。また、第２の酸化物半導体膜１０８ｂとしては、上述
のＩｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２等を用いて形成すれば
よい。なお、第２の酸化物半導体膜１０８ｂに用いるスパッタリングターゲットの金属元
素の原子数比としては、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たす必要はなく、Ｉｎ≧Ｍ、Ｚｎ＜Ｍを
満たす組成でもよい。具体的には、Ｉｎ：Ｍ：Ｚｎ＝３：２：１等が挙げられる。
また、酸化物半導体膜１０８は、エネルギーギャップが２ｅＶ以上、好ましくは２．５
ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸
化物半導体を用いることで、トランジスタ１００のオフ電流を低減することができる。と
くに、第１の酸化物半導体膜１０８ａには、エネルギーギャップが２ｅＶ以上、好ましく
は２ｅＶ以上３．０ｅＶ以下の酸化物半導体膜を用い、第２の酸化物半導体膜１０８ｂに
は、エネルギーギャップが２．５ｅＶ以上３．５ｅＶ以下の酸化物半導体膜を用いると、
好適である。また、第１の酸化物半導体膜１０８ａよりも第２の酸化物半導体膜１０８ｂ
のエネルギーギャップが大きい方が好ましい。
また、第１の酸化物半導体膜１０８ａ、及び第２の酸化物半導体膜１０８ｂの厚さは、
それぞれ３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ま
しくは３ｎｍ以上５０ｎｍ以下とする。なお、先に記載の膜厚の関係を満たすと好ましい
。
また、第２の酸化物半導体膜１０８ｂとしては、キャリア密度の低い酸化物半導体膜を
用いる。例えば、第２の酸化物半導体膜１０８ｂは、キャリア密度が１×１０１７個／ｃ
ｍ３以下、好ましくは１×１０１５個／ｃｍ３以下、さらに好ましくは１×１０１３個／
ｃｍ３以下、より好ましくは１×１０１１個／ｃｍ３以下とする。
しかし、これらに限られず、必要とする半導体特性及び電気特性（電界効果移動度、し
きい値電圧等）に応じて適切な原子数比のものを用いればよい。また、必要とするトラン
ジスタの半導体特性を得るために、第１の酸化物半導体膜１０８ａ、及び第２の酸化物半
導体膜１０８ｂのキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原
子間距離、密度等を適切なものとすることが好ましい。
なお、第１の酸化物半導体膜１０８ａ、及び第２の酸化物半導体膜１０８ｂとしては、
それぞれ不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、さらに
優れた電気特性を有するトランジスタを作製することができ好ましい。ここでは、不純物
濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に
高純度真性とよぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャ
リア発生源が少ないため、キャリア密度を低くすることができる。従って、該酸化物半導
体膜にチャネル領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電気特
性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に
高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低く
なる場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、
オフ電流が著しく小さく、チャネル幅が１×１０６μｍでチャネル長Ｌが１０μｍの素子
であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範
囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１
０－１３Ａ以下という特性を得ることができる。
したがって、上記高純度真性、または実質的に高純度真性の酸化物半導体膜にチャネル
領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタ
とすることができる。なお、酸化物半導体膜のトラップ準位に捕獲された電荷は、消失す
るまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、
トラップ準位密度の高い酸化物半導体膜にチャネル領域が形成されるトランジスタは、電
気特性が不安定となる場合がある。不純物としては、水素、窒素、アルカリ金属、または
アルカリ土類金属等がある。
酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水になると共に
、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。該酸素欠損
に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が
金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って
、水素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となり
やすい。このため、酸化物半導体膜１０８は水素ができる限り低減されていることが好ま
しい。具体的には、酸化物半導体膜１０８において、ＳＩＭＳ分析により得られる水素濃
度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ
３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ
／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１
０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下
とする。
また、第１の酸化物半導体膜１０８ａは、第２の酸化物半導体膜１０８ｂよりも水素濃
度が少ない部分を有すると好ましい。第１の酸化物半導体膜１０８ａの方が、第２の酸化
物半導体膜１０８ｂよりも水素濃度が少ない部分を有することにより、信頼性の高い半導
体装置とすることができる。
また、第１の酸化物半導体膜１０８ａにおいて、第１４族元素の一つであるシリコンや
炭素が含まれると、第１の酸化物半導体膜１０８ａにおいて酸素欠損が増加し、ｎ型化し
てしまう。このため、第１の酸化物半導体膜１０８ａにおけるシリコンや炭素の濃度と、
第１の酸化物半導体膜１０８ａとの界面近傍のシリコンや炭素の濃度（ＳＩＭＳ分析によ
り得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａ
ｔｏｍｓ／ｃｍ３以下とする。
また、第１の酸化物半導体膜１０８ａにおいて、ＳＩＭＳ分析により得られるアルカリ
金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましく
は２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、
酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増
大してしまうことがある。このため、第１の酸化物半導体膜１０８ａのアルカリ金属また
はアルカリ土類金属の濃度を低減することが好ましい。
また、第１の酸化物半導体膜１０８ａに窒素が含まれていると、キャリアである電子が
生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半
導体膜を用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導
体膜において、窒素はできる限り低減されていることが好ましい、例えば、ＳＩＭＳ分析
により得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい
。
また、第１の酸化物半導体膜１０８ａ、及び第２の酸化物半導体膜１０８ｂは、それぞ
れ非単結晶構造でもよい。非単結晶構造は、例えば、後述するＣＡＡＣ－ＯＳ（Ｃ Ａｘ
ｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非
晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ－ＯＳは最も欠陥準位密度が低い。
＜トランジスタの保護絶縁膜として機能する絶縁膜＞絶縁膜１１４、１１６は、酸化物半
導体膜１０８に酸素を供給する機能を有する。また、絶縁膜１１８は、トランジスタ１０
０の保護絶縁膜としての機能を有する。また、絶縁膜１１４、１１６は、酸素を有する。
また、絶縁膜１１４は、酸素を透過することのできる絶縁膜である。なお、絶縁膜１１４
は、後に形成する絶縁膜１１６を形成する際の、酸化物半導体膜１０８へのダメージ緩和
膜としても機能する。
絶縁膜１１４としては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０
ｎｍ以下の酸化シリコン、酸化窒化シリコン等を用いることができる。
また、絶縁膜１１４は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定によ
り、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度
が３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、絶縁膜１１４に
含まれる欠陥密度が多いと、該欠陥に酸素が入ってしまい、絶縁膜１１４における酸素の
透過量が減少してしまう。
なお、絶縁膜１１４においては、外部から絶縁膜１１４に入った酸素が全て絶縁膜１１
４の外部に移動せず、絶縁膜１１４にとどまる酸素もある。また、絶縁膜１１４に酸素が
入ると共に、絶縁膜１１４に含まれる酸素が絶縁膜１１４の外部へ移動することで、絶縁
膜１１４において酸素の移動が生じる場合もある。絶縁膜１１４として酸素を透過するこ
とができる酸化物絶縁膜を形成すると、絶縁膜１１４上に設けられる、絶縁膜１１６から
脱離する酸素を、絶縁膜１１４を介して酸化物半導体膜１０８に移動させることができる
。
また、絶縁膜１１４は、窒素酸化物に起因する準位密度が低い酸化物絶縁膜を用いて形
成することができる。なお、当該窒素酸化物に起因する準位密度は、酸化物半導体膜の価
電子帯の上端のエネルギー（Ｅｖ＿ｏｓ）と酸化物半導体膜の伝導帯の下端のエネルギー
（Ｅｃ＿ｏｓ）の間に形成され得る場合がある。上記酸化物絶縁膜として、窒素酸化物の
放出量が少ない酸化窒化シリコン膜、または窒素酸化物の放出量が少ない酸化窒化アルミ
ニウム膜等を用いることができる。
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、昇温脱離ガス分析法におい
て、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニア
の放出量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、アン
モニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５
０℃以下の加熱処理による放出量とする。
窒素酸化物（ＮＯｘ、ｘは０より大きく２以下、好ましくは１以上２以下）、代表的に
はＮＯ２またはＮＯは、絶縁膜１１４などに準位を形成する。当該準位は、酸化物半導体
膜１０８のエネルギーギャップ内に位置する。そのため、窒素酸化物が、絶縁膜１１４及
び酸化物半導体膜１０８の界面に拡散すると、当該準位が絶縁膜１１４側において電子を
トラップする場合がある。この結果、トラップされた電子が、絶縁膜１１４及び酸化物半
導体膜１０８界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフト
させてしまう。
また、窒素酸化物は、加熱処理においてアンモニア及び酸素と反応する。絶縁膜１１４
に含まれる窒素酸化物は、加熱処理において、絶縁膜１１６に含まれるアンモニアと反応
するため、絶縁膜１１４に含まれる窒素酸化物が低減される。このため、絶縁膜１１４及
び酸化物半導体膜１０８の界面において、電子がトラップされにくい。
絶縁膜１１４として、上記酸化物絶縁膜を用いることで、トランジスタのしきい値電圧の
シフトを低減することが可能であり、トランジスタの電気特性の変動を低減することがで
きる。
なお、トランジスタの作製工程の加熱処理、代表的には３００℃以上３５０℃未満の加
熱処理により、絶縁膜１１４は、１００Ｋ以下のＥＳＲで測定して得られたスペクトルに
おいてｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２
．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグ
ナルが観測される。なお、第１のシグナル及び第２のシグナルのスプリット幅、並びに第
２のシグナル及び第３のシグナルのスプリット幅は、ＸバンドのＥＳＲ測定において約５
ｍＴである。また、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．
００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下
の第３のシグナルのスピンの密度の合計が１×１０１８ｓｐｉｎｓ／ｃｍ３未満であり、
代表的には１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満で
ある。
なお、１００Ｋ以下のＥＳＲスペクトルにおいてｇ値が２．０３７以上２．０３９以下
の第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１
．９６４以上１．９６６以下の第３のシグナルは、窒素酸化物（ＮＯｘ、ｘは０より大き
く２以下、好ましくは１以上２以下）起因のシグナルに相当する。窒素酸化物の代表例と
しては、一酸化窒素、二酸化窒素等がある。即ち、ｇ値が２．０３７以上２．０３９以下
の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が
１．９６４以上１．９６６以下の第３のシグナルのスピンの密度の合計が少ないほど、酸
化物絶縁膜に含まれる窒素酸化物の含有量が少ないといえる。
また、上記酸化物絶縁膜は、ＳＩＭＳで測定される窒素濃度が６×１０２０ａｔｏｍｓ
／ｃｍ３以下である。
基板温度が２２０℃以上３５０℃以下であり、シラン及び一酸化二窒素を用いたＰＥＣ
ＶＤ法を用いて、上記酸化物絶縁膜を形成することで、緻密であり、且つ硬度の高い膜を
形成することができる。
絶縁膜１１６は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を
用いて形成する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、
加熱により酸素の一部が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む
酸化物絶縁膜は、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１
８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である
酸化物絶縁膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以
上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
絶縁膜１１６としては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上
４００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。
また、絶縁膜１１６は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定によ
り、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度
が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、さらには１×１０１８ｓｐｉｎｓ／ｃｍ３
以下であることが好ましい。なお、絶縁膜１１６は、絶縁膜１１４と比較して酸化物半導
体膜１０８から離れているため、絶縁膜１１４より、欠陥密度が多くともよい。
また、絶縁膜１１４、１１６は、同種の材料の絶縁膜を用いることができるため、絶縁
膜１１４と絶縁膜１１６の界面が明確に確認できない場合がある。したがって、本実施の
形態においては、絶縁膜１１４と絶縁膜１１６の界面は、破線で図示している。なお、本
実施の形態においては、絶縁膜１１４と絶縁膜１１６の２層構造について説明したが、こ
れに限定されず、例えば、絶縁膜１１４の単層構造としてもよい。
絶縁膜１１８は、窒素を有する。また、絶縁膜１１８は、窒素及びシリコンを有する。
また、絶縁膜１１８は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキ
ングできる機能を有する。絶縁膜１１８を設けることで、酸化物半導体膜１０８からの酸
素の外部への拡散と、絶縁膜１１４、１１６に含まれる酸素の外部への拡散と、外部から
酸化物半導体膜１０８への水素、水等の入り込みを防ぐことができる。絶縁膜１１８とし
ては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリ
コン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、酸
素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶
縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けても
よい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミ
ニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、
酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
なお、上記記載の、導電膜、絶縁膜、酸化物半導体膜などの様々な膜は、スパッタリン
グ法やＰＥＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ（Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。熱ＣＶＤ
法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法を用いても良い。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生
成されることが無いという利点を有する。
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧
または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を
行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが
順次チャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。
例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上
の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原
料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第
２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキ
ャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよ
い。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後
、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を
成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層され
て薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返
すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順
序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微
細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、上記実施形態の導電膜、絶縁膜、酸化物
半導体膜、金属酸化膜などの様々な膜を形成することができ、例えば、Ｉｎ－Ｇａ－Ｚｎ
－Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル
亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また
、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学
式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガ
リウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、
ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる
。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒
とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチル
アミドハフニウム（ＴＤＭＡＨ）などのハフニウムアミド）を気化させた原料ガスと、酸
化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハ
フニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テト
ラキス（エチルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶
媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を
気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチル
アルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（
ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２
，２，６，６－テトラメチル－３，５－ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサ
クロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ
２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６
ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ
６ガスとＨ２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガ
スに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ－Ｇａ－Ｚｎ－
Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ
－Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａ
Ｏ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎ
Ｏ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混
ぜてＩｎ－Ｇａ－Ｏ層やＩｎ－Ｚｎ－Ｏ層、Ｇａ－Ｚｎ－Ｏ層などの混合化合物層を形成
しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２
Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（Ｃ
Ｈ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）
３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガス
を用いても良い。
上記構成のトランジスタの別の例を図３９に示す。本構成は、図３９（Ａ－１）に示すト
ランジスタ１５３のような上面図を持つ構造でもあってもよい。図３９（Ａ－２）は図３
９（Ａ－１）上の一点鎖線Ｘ１－Ｘ２－Ｘ３間における切断面の断面図に相当する。
また、図１に示すトランジスタ１００は酸化物半導体膜１０８ｂが膜減りしている構造で
あるが、図３９（Ｂ）に示すトランジスタ１５４のように膜減りがない、または極めて少
ない構造であってもよい。また、図３９（Ｃ）に示すトランジスタ１５５の様に、チャネ
ル保護層１２５を有する構造であってもよい。
＜半導体装置の構成例２＞次に、図１（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００と異
なる構成例について、図３（Ａ）（Ｂ）（Ｃ）を用いて説明する。なお、先に説明した機
能と同様の機能を有する場合には、ハッチパターンを同じくし、特に符号を付さない場合
がある。
図３（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１７０の上面図であり
、図３（Ｂ）は、図３（Ａ）に示す一点鎖線Ｘ１－Ｘ２間における切断面の断面図に相当
し、図３（Ｃ）は、図３（Ａ）に示す一点鎖線Ｙ１－Ｙ２間における切断面の断面図に相
当する。
トランジスタ１７０は、基板１０２上の第１のゲート電極として機能する導電膜１０４
と、基板１０２および導電膜１０４上の絶縁膜１０６と、絶縁膜１０６上の絶縁膜１０７
と、絶縁膜１０７上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁膜１１４
と、絶縁膜１１４上の絶縁膜１１６と、酸化物半導体膜１０８に電気的に接続されるソー
ス電極として機能する導電膜１１２ａと、酸化物半導体膜１０８に電気的に接続されるド
レイン電極として機能する導電膜１１２ｂと、導電膜１１２ａ、導電膜１１２ｂおよび酸
化物半導体膜１０８上の絶縁膜１１４と、絶縁膜１１４上の絶縁膜１１６と、絶縁膜１１
６上の絶縁膜１１８と、絶縁膜１１８上の導電膜１２０ａと、絶縁膜１１８上の導電膜１
２０ｂと、を有する。絶縁膜１１４、１１６、１１８は、トランジスタ１７０の第２のゲ
ート絶縁膜としての機能を有する。また、導電膜１２０ａは、絶縁膜１１４、１１６、１
１８に設けられる開口部１４２ｃを介して、導電膜１１２ｂと電気的に接続される。また
、トランジスタ１７０において、導電膜１２０ａは、例えば、表示装置に用いる画素電極
としての機能を有する。また、トランジスタ１７０において、導電膜１２０ｂは、第２の
ゲート電極（バックゲート電極ともいう）として機能する。
第２のゲート電極として機能する導電膜１２０ｂとソース電極として機能する導電膜１１
２ａおよび第２のゲート電極として機能する導電膜１２０ｂとドレイン電極として機能す
る導電膜１１２ｂは互いに重ならないように配置される。
本構成例では、酸化物半導体膜１０８は、導電膜１０４と重なる第１の領域を備え、導電
膜１１２ａと重なる第２の領域を備え、導電膜１１２ｂと重なる第３の領域を備え、導電
膜１２０ｂと重なる第４の領域を備える。第１の領域は第２の領域および第３の領域を含
まないように配設される。また、第４の領域は第２の領域および第３の領域を含まないよ
うに配設される。換言すると、第１の領域は第２の領域および第３の領域が重ならないよ
うに配設され、第４の領域は第２の領域および第３の領域が重ならないように配設される
。
図３（Ｂ）では導電膜１０４と導電膜１２０ｂが同じ幅で描かれているが、幅や形状など
は、導電膜１２０ｂと導電膜１０４で同じであってもよいし、異なっていてもよい。
また、図３（Ｃ）に示すように導電膜１２０ｂは、絶縁膜１０６、１０７、１１４、１
１６、１１８に設けられる開口部１４２ａ、１４２ｂにおいて、第１のゲート電極として
機能する導電膜１０４に接続される。よって、導電膜１２０ｂと導電膜１０４とは、同じ
電位が与えられる。
なお、本実施の形態においては、開口部１４２ａ、１４２ｂを設け、導電膜１２０ｂと
導電膜１０４を接続する構成について例示したが、これに限定されない。例えば、開口部
１４２ａまたは開口部１４２ｂのいずれか一方の開口部のみを形成し、導電膜１２０ｂと
導電膜１０４を接続する構成、または開口部１４２ａ及び開口部１４２ｂを設けずに、導
電膜１２０ｂと導電膜１０４を接続しない構成としてもよい。なお、導電膜１２０ｂと導
電膜１０４を接続しない構成の場合、導電膜１２０ｂと導電膜１０４には、それぞれ異な
る電位を与えることができる。
また、図３（Ｂ）に示すように、酸化物半導体膜１０８は、第１のゲート電極として機
能する導電膜１０４と、第２のゲート電極として機能する導電膜１２０ｂのそれぞれと対
向するように位置し、２つのゲート電極として機能する導電膜に挟まれている。第２のゲ
ート電極として機能する導電膜１２０ｂのチャネル幅方向の長さは、酸化物半導体膜１０
８のチャネル幅方向の長さよりも長く、酸化物半導体膜１０８の全体は、絶縁膜１１４、
１１６、１１８を介して導電膜１２０ｂに覆われている。また、第２のゲート電極として
機能する導電膜１２０ｂと第１のゲート電極として機能する導電膜１０４とは、絶縁膜１
０６、１０７、１１４、１１６、１１８に設けられる開口部１４２ａ、１４２ｂにおいて
接続されるため、酸化物半導体膜１０８のチャネル幅方向の側面は、絶縁膜１１４、１１
６、１１８を介して第２のゲート電極として機能する導電膜１２０ｂと対向している。
別言すると、トランジスタ１７０のチャネル幅方向において、第１のゲート電極として
機能する導電膜１０４及び第２のゲート電極として機能する導電膜１２０ｂは、第１のゲ
ート絶縁膜として機能する絶縁膜１０６、１０７及び第２のゲート絶縁膜として機能する
絶縁膜１１４、１１６、１１８に設けられる開口部において接続すると共に、第１のゲー
ト絶縁膜として機能する絶縁膜１０６、１０７及び第２のゲート絶縁膜として機能する絶
縁膜１１４、１１６、１１８を介して酸化物半導体膜１０８を囲む構成である。
このような構成を有することで、トランジスタ１７０に含まれる酸化物半導体膜１０８
を、第１のゲート電極として機能する導電膜１０４及び第２のゲート電極として機能する
導電膜１２０ｂの電界によって電気的に囲むことができる。トランジスタ１７０のように
、第１のゲート電極及び第２のゲート電極の電界によって、チャネル領域が形成される酸
化物半導体膜を電気的に囲むトランジスタのデバイス構造をｓｕｒｒｏｕｎｄｅｄ ｃｈ
ａｎｎｅｌ（ｓ－ｃｈａｎｎｅｌ）構造と呼ぶことができる。
トランジスタ１７０は、ｓ－ｃｈａｎｎｅｌ構造を有するため、第１のゲート電極とし
て機能する導電膜１０４によってチャネルを誘起させるための電界を効果的に酸化物半導
体膜１０８に印加することができるため、トランジスタ１７０の電流駆動能力が向上し、
高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能である
ため、トランジスタ１７０を微細化することが可能となる。また、トランジスタ１７０は
、第１のゲート電極として機能する導電膜１０４及び第２のゲート電極として機能する導
電膜１２０ｂによって囲まれた構造を有するため、トランジスタ１７０の機械的強度を高
めることができる。
トランジスタ１７０のその他の構成については、先に示すトランジスタ１００と同様で
あり、同様の効果を奏する。
また、本実施の形態に係るトランジスタは、上記の構造のそれぞれを自由に組み合わせ
ることが可能である。例えば、図１に示すトランジスタ１００を表示装置の画素のトラン
ジスタに用い、図３に示すトランジスタ１７０を表示装置のゲートドライバのトランジス
タに用いることができる。
＜半導体装置の構成例３＞ 構成例２では第１のゲート電極とソース電極および第１のゲ
ート電極とドレイン電極、および、第２のゲート電極とソース電極および第２のゲート電
極とドレイン電極が重ならない構成としたが、第１のゲート電極とソース電極または第１
のゲート電極とドレイン電極が重ならない構成としてもよい。
なお、先に説明した機能と同様の機能を有する場合には、ハッチパターンを同じくし、特
に符号を付さない場合がある。
図８（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１７１の上面図であり、
図８（Ｂ）は、図８（Ａ）に示す一点鎖線Ｘ１－Ｘ２間における切断面の断面図に相当し
、図８（Ｃ）は、図８（Ａ）に示す一点鎖線Ｙ１－Ｙ２間における切断面の断面図に相当
する。
図８（Ｂ）は、第１のゲート電極として機能する導電膜１０４とソース電極として機能す
る導電膜１１２ａおよび第１のゲート電極として機能する導電膜１０４とドレイン電極と
して機能する導電膜１１２ｂは互いに重ならず、第２のゲート電極として機能する導電膜
１２０ｂとソース電極として機能する導電膜１１２ａおよび第２のゲート電極として機能
する導電膜１２０ｂとドレイン電極として機能する導電膜１１２ｂは互いに重なる領域を
有するように配置されている。
上記の構成にすることにより、第１のゲート電極とソース電極または第１のゲート電極と
ドレイン電極の間の寄生容量を低減することが出来る。
図９（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１７２の上面図であり、
図９（Ｂ）は、図９（Ａ）に示す一点鎖線Ｘ１－Ｘ２間における切断面の断面図に相当し
、図９（Ｃ）は、図９（Ａ）に示す一点鎖線Ｙ１－Ｙ２間における切断面の断面図に相当
する。
図９（Ｂ）は、第１のゲート電極として機能する導電膜１０４とソース電極として機能す
る導電膜１１２ａおよび第１のゲート電極として機能する導電膜１０４とドレイン電極と
して機能する導電膜１１２ｂは互いに重なる領域を有し、第２のゲート電極として機能す
る導電膜１２０ｂとソース電極として機能する導電膜１１２ａおよび第２のゲート電極と
して機能する導電膜１２０ｂとドレイン電極として機能する導電膜１１２ｂは互いに重な
らないように配置されている。
本構成例では、酸化物半導体膜１０８は、導電膜１０４と重なる第１の領域を備え、導電
膜１１２ａと重なる第２の領域を備え、導電膜１１２ｂと重なる第３の領域を備え、導電
膜１２０ｂと重なる第４の領域を備える。第１の領域または第４の領域は、第２の領域お
よび第３の領域を含まないように配設される。換言すると、第１の領域または第４の領域
は、第２の領域および第３の領域と重ならないように配設される。
上記の構成にすることにより、第２のゲート電極とソース電極または第２のゲート電極と
ドレイン電極の間の寄生容量を低減することが出来る。
トランジスタ１７１および１７２のその他の構成については、先に示すトランジスタ１
００と同様であり、同様の効果を奏する。
＜半導体装置の構成例４＞なお、構成例１では第１のゲート電極が酸化物半導体膜の下側
に位置するボトムゲートのトランジスタについて説明しているが、第１のゲート電極が酸
化物半導体膜の上側に位置する、トップゲートのトランジスタを用いてもよい。トップゲ
ートのトランジスタ１６０について、図１０（Ａ）（Ｂ）（Ｃ）を用いて説明する。なお
、先に説明した機能と同様の機能を有する場合には、ハッチパターンを同じくし、特に符
号を付さない場合がある。
図１０（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１６０の上面図であり
、図１０（Ｂ）は、図１０（Ａ）に示す一点鎖線Ｘ１－Ｘ２間における切断面の断面図に
相当し、図１０（Ｃ）は、図１０（Ａ）に示す一点鎖線Ｙ１－Ｙ２間における切断面の断
面図に相当する。
トランジスタ１６０は、基板１０２上の酸化物半導体膜１０８と、酸化物半導体膜１０８
に電気的に接続されるソース電極として機能する導電膜１１２ａと、酸化物半導体膜１０
８に電気的に接続されるドレイン電極として機能する導電膜１１２ｂと、導電膜１１２ａ
、導電膜１１２ｂおよび酸化物半導体膜１０８上の絶縁膜１０７と、絶縁膜１０７上の絶
縁膜１０６と、絶縁膜１０６上の第１のゲート電極として機能する導電膜１０４と、を有
する。また、トランジスタ１６０上、より詳しくは、絶縁膜１０６、導電膜１１２ａ、１
１２ｂ及び、導電膜１０４上には絶縁膜１１４、１１６、及び絶縁膜１１８が設けられる
。絶縁膜１１４、１１６、１１８は、トランジスタ１６０の保護絶縁膜としての機能を有
する。
第１のゲート電極として機能する導電膜１０４とソース電極として機能する導電膜１１２
ａおよび第１のゲート電極として機能する導電膜１０４とドレイン電極として機能する導
電膜１１２ｂは互いに重ならないように配置される。
本構成例では、酸化物半導体膜１０８は、導電膜１０４と重なる第１の領域を備え、導電
膜１１２ａと重なる第２の領域を備え、導電膜１１２ｂと重なる第３の領域を備える。第
１の領域は、第２の領域および第３の領域を含まないように配設される。換言すると、第
１の領域は、第２の領域および第３の領域と重ならないように配設される。
上記の構成にすることにより、第１のゲート電極とソース電極および第１のゲート電極と
ドレイン電極の間の寄生容量を低減することが出来る。
トランジスタ１６０のその他の構成については、先に示すトランジスタ１００と同様で
あり、同様の効果を奏する。
＜半導体装置の構成例５＞
構成例１では第１のゲート電極とソース電極および第１のゲート電極とドレイン電極が
重ならない構成としたが、第１のゲート電極とソース電極または第１のゲート電極とドレ
イン電極が重ならない構成としてもよい。
上記の構成例について、図１１を用いて説明する。図１１（Ａ－１）、（Ｂ－１）は、本
発明の一態様の半導体装置であるトランジスタ１５１、１５２の上面図であり、図１１（
Ａ－２）は、図１１（Ａ－１）に示す一点鎖線Ｘ１－Ｘ２間における切断面の断面図に相
当し、図１１（Ｂ－２）は、図１１（Ｂ－１）に示す一点鎖線Ｘ１－Ｘ２間における切断
面の断面図に相当する。なお、一点鎖線Ｙ１－Ｙ２間における切断面の断面図は図１（Ｃ
）と同じ形状であるため、省略する。また、先に説明した機能と同様の機能を有する場合
には、ハッチパターンを同じくし、特に符号を付さない場合がある。
図１１（Ａ－２）は、第１のゲート電極として機能する導電膜１０４とソース電極として
機能する導電膜１１２ａは互いに重なる領域を有し、第１のゲート電極として機能する導
電膜１０４とドレイン電極として機能する導電膜１１２ｂは互いに重ならないように配置
されている。
図１１（Ｂ－２）は、第１のゲート電極として機能する導電膜１０４とソース電極として
機能する導電膜１１２ａは互いに重ならず、第１のゲート電極として機能する導電膜１０
４とドレイン電極として機能する導電膜１１２ｂは互いに重なる領域を有するように配置
されている。
本構成例では、酸化物半導体膜１０８は、導電膜１０４と重なる第１の領域を備え、導電
膜１１２ａと重なる第２の領域を備え、導電膜１１２ｂと重なる第３の領域を備える。第
１の領域は、第２の領域または第３の領域を含まないように配設される。換言すると、第
１の領域は、第２の領域または第３の領域と重ならないように配設される。
上記の構成にすることにより、第１のゲート電極とソース電極または第１のゲート電極と
ドレイン電極の間の寄生容量を低減することが出来る。
トランジスタ１５１および１５２のその他の構成については、先に示すトランジスタ１
００と同様であり、同様の効果を奏する。
＜半導体装置の構成例６＞構成例２では第１のゲート電極とソース電極および第１のゲー
ト電極とドレイン電極、および、第２のゲート電極とソース電極および第２のゲート電極
とドレイン電極が重ならない構成としたが、第１のゲート電極とソース電極、第１のゲー
ト電極とドレイン電極、第２のゲート電極とソース電極、または、第２のゲート電極とド
レイン電極が重ならない構成としてもよい。
上記の構成例について、図１２乃至図１７を用いて説明する。図１２乃至図１７の（Ａ－
１）および（Ｂ－１）は、本発明の一態様の半導体装置であるトランジスタ１７３乃至１
８４の上面図であり、図１２乃至図１７の（Ａ－２）および（Ｂ－２）は、図１２乃至図
１７の（Ａ－１）および（Ｂ－１）に示す一点鎖線Ｘ１－Ｘ２間における切断面の断面図
に相当する。なお、一点鎖線Ｙ１－Ｙ２間における切断面の断面図は図３（Ｃ）と同じ形
状であるため、省略する。なお、先に説明した機能と同様の機能を有する場合には、ハッ
チパターンを同じくし、特に符号を付さない場合がある。
図１２（Ａ－２）は、第１のゲート電極として機能する導電膜１０４とソース電極として
機能する導電膜１１２ａ、第１のゲート電極として機能する導電膜１０４とドレイン電極
として機能する導電膜１１２ｂ、および第２のゲート電極として機能する導電膜１２０ｂ
とソース電極として機能する導電膜１１２ａは互いに重ならず、第２のゲート電極として
機能する導電膜１２０ｂとドレイン電極として機能する導電膜１１２ｂは互いに重なる領
域を有するように配置されている。
図１２（Ｂ－２）は、第１のゲート電極として機能する導電膜１０４とソース電極として
機能する導電膜１１２ａ、第１のゲート電極として機能する導電膜１０４とドレイン電極
として機能する導電膜１１２ｂ、および第２のゲート電極として機能する導電膜１２０ｂ
とドレイン電極として機能する導電膜１１２ｂは互いに重ならず、第２のゲート電極とし
て機能する導電膜１２０ｂとソース電極として機能する導電膜１１２ａは互いに重なる領
域を有するように配置されている。
図１３（Ａ－２）は、第１のゲート電極として機能する導電膜１０４とドレイン電極とし
て機能する導電膜１１２ｂ、第２のゲート電極として機能する導電膜１２０ｂとソース電
極として機能する導電膜１１２ａ、および第２のゲート電極として機能する導電膜１２０
ｂとドレイン電極として機能する導電膜１１２ｂは互いに重ならず、第１のゲート電極と
して機能する導電膜１０４とソース電極として機能する導電膜１１２ａ、は互いに重なる
領域を有するように配置されている。
図１３（Ｂ－２）は、第１のゲート電極として機能する導電膜１０４とソース電極として
機能する導電膜１１２ａ、第２のゲート電極として機能する導電膜１２０ｂとソース電極
として機能する導電膜１１２ａ、および第２のゲート電極として機能する導電膜１２０ｂ
とドレイン電極として機能する導電膜１１２ｂは互いに重ならず、第１のゲート電極とし
て機能する導電膜１０４とドレイン電極として機能する導電膜１１２ｂ、は互いに重なる
領域を有するように配置されている。
図１４（Ａ－２）は、第１のゲート電極として機能する導電膜１０４とソース電極として
機能する導電膜１１２ａ、は互いに重ならず、第１のゲート電極として機能する導電膜１
０４とドレイン電極として機能する導電膜１１２ｂ、第２のゲート電極として機能する導
電膜１２０ｂとソース電極として機能する導電膜１１２ａ、および第２のゲート電極とし
て機能する導電膜１２０ｂとドレイン電極として機能する導電膜１１２ｂ、は互いに重な
る領域を有するように配置されている。
図１４（Ｂ－２）は、第１のゲート電極として機能する導電膜１０４とドレイン電極とし
て機能する導電膜１１２ｂ、は互いに重ならず、第１のゲート電極として機能する導電膜
１０４とソース電極として機能する導電膜１１２ａ、第２のゲート電極として機能する導
電膜１２０ｂとソース電極として機能する導電膜１１２ａ、および第２のゲート電極とし
て機能する導電膜１２０ｂとドレイン電極として機能する導電膜１１２ｂ、は互いに重な
る領域を有するように配置されている。
図１５（Ａ－２）は、第２のゲート電極として機能する導電膜１２０ｂとドレイン電極と
して機能する導電膜１１２ｂ、は互いに重ならず、第１のゲート電極として機能する導電
膜１０４とソース電極として機能する導電膜１１２ａ、第１のゲート電極として機能する
導電膜１０４とドレイン電極として機能する導電膜１１２ｂ、および、第２のゲート電極
として機能する導電膜１２０ｂとソース電極として機能する導電膜１１２ａ、は互いに重
なる領域を有するように配置されている。
図１５（Ｂ－２）は、第２のゲート電極として機能する導電膜１２０ｂとソース電極とし
て機能する導電膜１１２ａ、は互いに重ならず、第１のゲート電極として機能する導電膜
１０４とソース電極として機能する導電膜１１２ａ、第１のゲート電極として機能する導
電膜１０４とドレイン電極として機能する導電膜１１２ｂ、および、第２のゲート電極と
して機能する導電膜１２０ｂとドレイン電極として機能する導電膜１１２ｂ、は互いに重
なる領域を有するように配置されている。
図１６（Ａ－２）は、第１のゲート電極として機能する導電膜１０４とドレイン電極とし
て機能する導電膜１１２ｂ、および第２のゲート電極として機能する導電膜１２０ｂとド
レイン電極として機能する導電膜１１２ｂ、は互いに重ならず、第１のゲート電極として
機能する導電膜１０４とソース電極として機能する導電膜１１２ａ、および第２のゲート
電極として機能する導電膜１２０ｂとソース電極として機能する導電膜１１２ａ、は互い
に重なる領域を有するように配置されている。
図１６（Ｂ－２）は、第１のゲート電極として機能する導電膜１０４とソース電極として
機能する導電膜１１２ａ、および第２のゲート電極として機能する導電膜１２０ｂとソー
ス電極として機能する導電膜１１２ａ、は互いに重ならず、第１のゲート電極として機能
する導電膜１０４とドレイン電極として機能する導電膜１１２ｂ、および第２のゲート電
極として機能する導電膜１２０ｂとドレイン電極として機能する導電膜１１２ｂ、は互い
に重なる領域を有するように配置されている。
図１７（Ａ－２）は、第１のゲート電極として機能する導電膜１０４とドレイン電極とし
て機能する導電膜１１２ｂ、および、第２のゲート電極として機能する導電膜１２０ｂと
ソース電極として機能する導電膜１１２ａ、は互いに重ならず、第１のゲート電極として
機能する導電膜１０４とソース電極として機能する導電膜１１２ａ、および、第２のゲー
ト電極として機能する導電膜１２０ｂとドレイン電極として機能する導電膜１１２ｂ、は
互いに重なる領域を有するように配置されている。
図１７（Ｂ－２）は、第１のゲート電極として機能する導電膜１０４とソース電極として
機能する導電膜１１２ａ、および、第２のゲート電極として機能する導電膜１２０ｂとド
レイン電極として機能する導電膜１１２ｂ、は互いに重ならず、第１のゲート電極として
機能する導電膜１０４とドレイン電極として機能する導電膜１１２ｂ、および、第２のゲ
ート電極として機能する導電膜１２０ｂとソース電極として機能する導電膜１１２ａ、は
互いに重なる領域を有するように配置されている。
本構成例では、酸化物半導体膜１０８は、導電膜１０４と重なる第１の領域を備え、導電
膜１１２ａと重なる第２の領域を備え、導電膜１１２ｂと重なる第３の領域を備え、導電
膜１２０ｂと重なる第４の領域を備える。第１の領域または第４の領域は、第２の領域ま
たは第３の領域を含まないように配設される。換言すると、第１の領域または第４の領域
は、第２の領域または第３の領域と重ならないように配設される。
上記の構成にすることにより、第１のゲート電極とソース電極、第１のゲート電極とドレ
イン電極、第２のゲート電極とソース電極または第２のゲート電極とドレイン電極の間の
寄生容量を低減することが出来る。
トランジスタ１７３乃至１８４のその他の構成については、先に示すトランジスタ１０
０と同様であり、同様の効果を奏する。
＜半導体装置の構成例７＞構成例４ではトップゲートのトランジスタに関して、第１のゲ
ート電極とソース電極および第１のゲート電極とドレイン電極が重ならない構成としたが
、第１のゲート電極とソース電極または第１のゲート電極とドレイン電極が重ならない構
成としてもよい。
上記の構成例について、図１８を用いて説明する。図１８（Ａ－１）、（Ｂ－１）は、本
発明の一態様の半導体装置であるトランジスタ１６１、１６２の上面図であり、図１８（
Ａ－２）は、図１８（Ａ－１）に示す一点鎖線Ｘ１－Ｘ２間における切断面の断面図に相
当し、図１８（Ｂ－２）は、図１８（Ｂ－１）に示す一点鎖線Ｘ１－Ｘ２間における切断
面の断面図に相当する。なお、一点鎖線Ｙ１－Ｙ２間における切断面の断面図は図１０（
Ｃ）と同じ形状であるため、省略する。なお、先に説明した機能と同様の機能を有する場
合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
図１８（Ａ－１）は、第１のゲート電極として機能する導電膜１０４とソース電極として
機能する導電膜１１２ａは互いに重なる領域を有し、第１のゲート電極として機能する導
電膜１０４とドレイン電極として機能する導電膜１１２ｂは互いに重ならないように配置
されている。
図１８（Ｂ－２）は、第１のゲート電極として機能する導電膜１０４とソース電極として
機能する導電膜１１２ａは互いに重ならず、第１のゲート電極として機能する導電膜１０
４とドレイン電極として機能する導電膜１１２ｂは互いに重なる領域を有するように配置
されている。
本構成例では、酸化物半導体膜１０８は、導電膜１０４と重なる第１の領域を備え、導電
膜１１２ａと重なる第２の領域を備え、導電膜１１２ｂと重なる第３の領域を備える。第
１の領域は、第２の領域または第３の領域を含まないように配設される。換言すると、第
１の領域は、第２の領域または第３の領域と重ならないように配設される。
上記の構成にすることにより、第１のゲート電極とソース電極または第１のゲート電極と
ドレイン電極の間の寄生容量を低減することが出来る。
トランジスタ１６１および１６２のその他の構成については、先に示すトランジスタ１
００と同様であり、同様の効果を奏する。
＜半導体装置の作製方法１＞次に、本発明の一態様の半導体装置であるトランジスタ１０
０の作製方法について、図４乃至図６を用いて以下詳細に説明する。なお、図４乃至図６
は、半導体装置の作製方法を説明する断面図である。
なお、トランジスタ１００を構成する膜（絶縁膜、酸化物半導体膜、導電膜等）は、ス
パッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザ堆積（ＰＬＤ）
法を用いて形成することができる。あるいは、塗布法や印刷法で形成することができる。
成膜方法としては、スパッタリング法、プラズマ化学気相堆積（ＰＥＣＶＤ）法が代表的
であるが、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、ＭＯＣＶＤ（有機金属化学堆積
）法やＡＬＤ（原子層成膜）法を使ってもよい。
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチ
ャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を
行う。このように、熱ＣＶＤ法は、プラズマを発生させない成膜方法であるため、プラズ
マダメージにより欠陥が生成されることが無いという利点を有する。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが
順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行う。例えば
、それぞれのスイッチングバルブ（高速バルブともよぶ。）を切り替えて２種類以上の原
料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガ
スと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の
原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリ
アガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。
また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第
２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層
を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子
層上に積層されて薄膜が形成される。
このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆
性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数に
よって調節することができるため、精密な膜厚調節が可能であり、微細なトランジスタを
作製する場合に適している。
まず、基板１０２上に導電膜を形成し、該導電膜をリソグラフィ工程及びエッチング工
程を行い加工して、第１のゲート電極として機能する導電膜１０４を形成する。次に、導
電膜１０４上に第１のゲート絶縁膜として機能する絶縁膜１０６、１０７を形成する（図
４（Ａ）参照）。
第１のゲート電極として機能する導電膜１０４は、スパッタリング法、化学気相堆積（
ＣＶＤ）法、真空蒸着法、パルスレーザ堆積（ＰＬＤ）法、を用いて形成することができ
る。または、塗布法や印刷法で形成することができる。成膜方法としては、スパッタリン
グ法、プラズマ化学気相堆積（ＰＥＣＶＤ）法が代表的であるが、先に説明した有機金属
化学気相堆積（ＭＯＣＶＤ）法等の熱ＣＶＤ法、又は原子層堆積（ＡＬＤ）法を用いても
よい。
本実施の形態では、基板１０２としてガラス基板を用い、第１のゲート電極として機能
する導電膜１０４として厚さ１００ｎｍのタングステン膜をスパッタリング法で形成する
。
第１のゲート絶縁膜として機能する絶縁膜１０６、１０７は、スパッタリング法、ＰＥ
ＣＶＤ法、熱ＣＶＤ法、真空蒸着法、ＰＬＤ法等を用いて形成することができる。本実施
の形態では、ＰＥＣＶＤ法により、絶縁膜１０６として厚さ４００ｎｍの窒化シリコン膜
を形成し、絶縁膜１０７として厚さ５０ｎｍの酸化窒化シリコン膜を形成する。
なお、絶縁膜１０６としては、窒化シリコン膜の積層構造とすることができる。具体的
には、絶縁膜１０６を、第１の窒化シリコン膜と、第２の窒化シリコン膜と、第３の窒化
シリコン膜との３層積層構造とすることができる。該３層積層構造の一例としては、以下
のように形成することができる。
第１の窒化シリコン膜としては、例えば、流量２００ｓｃｃｍのシラン、流量２０００
ｓｃｃｍの窒素、及び流量１００ｓｃｃｍのアンモニアガスを原料ガスとしてＰＥＣＶＤ
装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周
波電源を用いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなるように形成すればよ
い。
第２の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍ
の窒素、及び流量２０００ｓｃｃｍのアンモニアガスを原料ガスとしてＰＥＣＶＤ装置の
反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源
を用いて２０００Ｗの電力を供給して、厚さが３００ｎｍとなるように形成すればよい。
第３の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、及び流量５０００ｓｃ
ｃｍの窒素を原料ガスとしてＰＥＣＶＤ装置の反応室に供給し、反応室内の圧力を１００
Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚
さが５０ｎｍとなるように形成すればよい。
なお、上記第１の窒化シリコン膜、第２の窒化シリコン膜、及び第３の窒化シリコン膜
形成時の基板温度は３５０℃とすることができる。
絶縁膜１０６を、窒化シリコン膜の３層の積層構造とすることで、例えば、導電膜１０
４に銅（Ｃｕ）を含む導電膜を用いる場合において、以下の効果を奏する。
第１の窒化シリコン膜は、導電膜１０４からの銅（Ｃｕ）元素の拡散を抑制することが
できる。第２の窒化シリコン膜は、水素を放出する機能を有し、第１のゲート絶縁膜とし
て機能する絶縁膜の耐圧を向上させることができる。第３の窒化シリコン膜は、第３の窒
化シリコン膜からの水素放出が少なく、且つ第２の窒化シリコン膜からの放出される水素
の拡散を抑制することができる。
絶縁膜１０７としては、後に形成される酸化物半導体膜１０８（より具体的には、第１
の酸化物半導体膜１０８ａ）との界面特性を向上させるため、酸素を含む絶縁膜で形成さ
れると好ましい。
次に、絶縁膜１０７上に、第１の酸化物半導体膜１０８ａを形成する。その後、第１の
酸化物半導体膜１０８ａ上に、第２の酸化物半導体膜１０８ｂを形成する（図４（Ｂ）参
照）。
本実施の形態では、Ｉｎ－Ｇａ－Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：
２：４．１（原子数比））を用いて、スパッタリング法により第１の酸化物半導体膜を成
膜し、その後真空中で連続して、Ｉｎ－Ｇａ－Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：
Ｚｎ＝１：１：１．２（原子数比））を用いて、スパッタリング法により第２の酸化物半
導体膜を成膜することで、積層の酸化物半導体膜を形成する。次に、該積層の酸化物半導
体膜上にリソグラフィ工程によりマスクを形成し、該積層の酸化物半導体膜を所望の領域
に加工することで島状の酸化物半導体膜１０８を形成する。
なお、スパッタリング法で酸化物半導体膜１０８を形成する場合、スパッタリングガス
は、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガスを適宜用いる。な
お、混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、スパ
ッタリングガスの高純度化も必要である。例えば、スパッタリングガスとして用いる酸素
ガスやアルゴンガスは、露点が－４０℃以下、好ましくは－８０℃以下、より好ましくは
－１００℃以下、より好ましくは－１２０℃以下にまで高純度化したガスを用いることで
酸化物半導体膜１０８に水分等が取り込まれることを可能な限り防ぐことができる。
また、スパッタリング法で酸化物半導体膜１０８を形成する場合、スパッタリング装置
におけるチャンバーは、酸化物半導体膜１０８にとって不純物となる水等を可能な限り除
去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０
－７Ｐａから１×１０－４Ｐａ程度まで）することが好ましい。または、ターボ分子ポン
プとコールドトラップを組み合わせて排気系からチャンバー内に気体、特に炭素または水
素を含む気体が逆流しないようにしておくことが好ましい。
次に、絶縁膜１０７及び第２の酸化物半導体膜１０８ｂ上にソース電極及びドレイン電
極として機能する導電膜１１２を形成する（図４（Ｃ）参照）。
本実施の形態では、導電膜１１２として、厚さ５０ｎｍのタングステン膜と、厚さ４０
０ｎｍのアルミニウム膜との積層膜をスパッタリング法により成膜する。なお、本実施の
形態においては、導電膜１１２を２層の積層構造としたが、これに限定されない。例えば
、導電膜１１２として、厚さ５０ｎｍのタングステン膜と、厚さ４００ｎｍのアルミニウ
ム膜と、厚さ１００ｎｍのチタン膜との３層の積層構造としてもよい。
次に、導電膜１１２上の所望の領域にマスク１４０ａ、１４０ｂを形成する（図４（Ｄ
）参照）。
本実施の形態においては、マスク１４０ａ、１４０ｂとしては、感光性の樹脂膜を塗布
し、該感光性の樹脂膜をリソグラフィ工程によりパターニングすることで形成する。
次に、導電膜１１２、及びマスク１４０ａ、１４０ｂ上からエッチングガス１３８を用
いて、導電膜１１２及び第２の酸化物半導体膜１０８ｂを加工する（図５（Ａ）参照）。
本実施の形態においては、ドライエッチング装置を用い、導電膜１１２、及び第２の酸
化物半導体膜１０８ｂを加工する。ただし、導電膜１１２の形成方法としては、これに限
定されず、例えば、エッチングガス１３８に薬液を用いることで、ウエットエッチング装
置を用いて、導電膜１１２、及び第２の酸化物半導体膜１０８ｂを加工してもよい。ただ
し、ウエットエッチング装置を用いて、導電膜１１２、及び第２の酸化物半導体膜１０８
ｂを加工するよりも、ドライエッチング装置を用いて導電膜１１２、及び第２の酸化物半
導体膜１０８ｂを加工した方が、より微細なパターンを形成することができるため、好適
である。
次に、マスク１４０ａ、１４０ｂを除去することで、第２の酸化物半導体膜１０８ｂ上
のソース電極として機能する導電膜１１２ａと、第２の酸化物半導体膜１０８ｂ上のドレ
イン電極として機能する導電膜１１２ｂと、が形成される。また、酸化物半導体膜１０８
は、第１の酸化物半導体膜１０８ａと、凹部を有する第２の酸化物半導体膜１０８ｂとが
形成される（図５（Ｂ）参照）。
また、第２の酸化物半導体膜１０８ｂ、及び導電膜１１２ａ、１１２ｂ上から、薬液を
塗布し、第２の酸化物半導体膜１０８ｂの表面（バックチャネル側）を洗浄してもよい。
該洗浄の方法としては、例えば、リン酸等の薬液を用いた洗浄が挙げられる。リン酸等の
薬液を用いて洗浄を行うことで、第２の酸化物半導体膜１０８ｂの表面に付着した不純物
（例えば、導電膜１１２ａ、１１２ｂに含まれる元素等）を除去することができる。なお
、該洗浄は、必ずしも行う必要はなく、場合によっては、洗浄を行わなくてもよい。
また、導電膜１１２ａ、１１２ｂの形成時、及び／または上記洗浄工程において、第２
の酸化物半導体膜１０８ｂは、第１の酸化物半導体膜１０８ａよりも膜厚の薄い第２の領
域が形成される。
次に、酸化物半導体膜１０８、及び導電膜１１２ａ、１１２ｂ上に絶縁膜１１４、１１
６を形成する（図５（Ｃ）参照）。
なお、絶縁膜１１４を形成した後、大気に曝すことなく、連続的に絶縁膜１１６を形成
することが好ましい。絶縁膜１１４を形成後、大気開放せず、原料ガスの流量、圧力、高
周波電力及び基板温度の一以上を調整して、絶縁膜１１６を連続的に形成することで、絶
縁膜１１４と絶縁膜１１６の界面において大気成分由来の不純物濃度を低減することがで
きるとともに、絶縁膜１１４、１１６に含まれる酸素を酸化物半導体膜１０８に移動させ
ることが可能となり、酸化物半導体膜１０８の酸素欠損量を低減することが可能となる。
例えば、絶縁膜１１４として、ＰＥＣＶＤ法を用いて、酸化窒化シリコン膜を形成する
ことができる。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体
を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラ
ン、トリシラン、フッ化シラン等がある。酸化性気体としては、一酸化二窒素、二酸化窒
素等がある。また、上記の堆積性気体の流量に対して酸化性気体の流量を２０倍より大き
く１００倍未満、好ましくは４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ未
満、好ましくは５０Ｐａ以下とするＰＥＣＶＤ法を用いることで、絶縁膜１１４が、窒素
を含み、且つ欠陥量の少ない絶縁膜となる。
本実施の形態においては、絶縁膜１１４として、基板１０２を保持する温度を２２０℃
とし、流量５０ｓｃｃｍのシラン及び流量２０００ｓｃｃｍの一酸化二窒素を原料ガスと
し、処理室内の圧力を２０Ｐａとし、平行平板電極に供給する高周波電力を１３．５６Ｍ
Ｈｚ、１００Ｗ（電力密度としては１．６×１０－２Ｗ／ｃｍ２）とするＰＥＣＶＤ法を
用いて、酸化窒化シリコン膜を形成する。
絶縁膜１１６としては、ＰＥＣＶＤ装置の真空排気された処理室内に載置された基板を
１８０℃以上３５０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力
を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし
、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好
ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件に
より、酸化シリコン膜または酸化窒化シリコン膜を形成する。
絶縁膜１１６の成膜条件として、上記圧力の反応室において上記パワー密度の高周波電
力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し
、原料ガスの酸化が進むため、絶縁膜１１６中における酸素含有量が化学量論的組成より
も多くなる。一方、基板温度が、上記温度で形成された膜では、シリコンと酸素の結合力
が弱いため、後の工程の加熱処理により膜中の酸素の一部が脱離する。この結果、化学量
論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化物
絶縁膜を形成することができる。
また、絶縁膜１１６を形成する工程は、ＰＥＣＶＤ装置にて１８０℃以上３５０℃以下
の温度で実施され、トランジスタ１００の作製工程中において、絶縁膜１１６を形成する
工程の温度が最も高くなると好ましい。例えば、絶縁膜１１６を形成する温度を３５０℃
で実施することで、トランジスタ１００を直接フレキシブル基板等への形成が可能となる
。
なお、絶縁膜１１６の形成工程において、絶縁膜１１４が酸化物半導体膜１０８の保護
膜となる。したがって、酸化物半導体膜１０８へのダメージを低減しつつ、パワー密度の
高い高周波電力を用いて絶縁膜１１６を形成することができる。
なお、絶縁膜１１６の成膜条件において、酸化性気体に対するシリコンを含む堆積性気
体の流量を増加することで、絶縁膜１１６の欠陥量を低減することが可能である。代表的
には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現
れる信号のスピン密度が６×１０１７ｓｐｉｎｓ／ｃｍ３未満、好ましくは３×１０１７
ｓｐｉｎｓ／ｃｍ３以下、好ましくは１．５×１０１７ｓｐｉｎｓ／ｃｍ３以下である欠
陥量の少ない酸化物絶縁層を形成することができる。この結果トランジスタの信頼性を高
めることができる。
また、絶縁膜１１４、１１６を形成した後、加熱処理を行ってもよい。該加熱処理によ
り、絶縁膜１１４、１１６に含まれる窒素酸化物を低減することができる。また、上記加
熱処理により、絶縁膜１１４、１１６に含まれる酸素の一部を酸化物半導体膜１０８に移
動させ、酸化物半導体膜１０８に含まれる酸素欠損量を低減することができる。
絶縁膜１１４、１１６への加熱処理の温度は、代表的には、１５０℃以上３５０℃以下
とする。加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましく
は１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウ
ム等）の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水
素、水等が含まれないことが好ましい。該加熱処理には、電気炉、ＲＴＡ装置等を用いる
ことができる。
本実施の形態では、窒素雰囲気で、３５０℃、１時間の加熱処理を行う。なお、トラン
ジスタ１００を形成する工程において、絶縁膜１１６を形成する温度が最も高くなればよ
く、絶縁膜１１６の形成する温度と同等の温度の加熱処理を異なる工程で行ってもよい。
次に、絶縁膜１１６上に酸化物導電膜１３１を形成する（図５（Ｄ）参照）。
酸化物導電膜１３１は、酸素と、金属（インジウム、亜鉛、チタン、アルミニウム、タ
ングステン、タンタル、またはモリブデンの中から選ばれる少なくとも１以上）と、を有
する。
酸化物導電膜１３１の一例としては、酸化窒化タンタル膜、酸化チタン膜、インジウム
錫酸化物（以下ＩＴＯともいう）膜、酸化アルミニウム膜、酸化物半導体膜（例えば、Ｉ
ＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝１：４：５（原子数比））等）を用いることができる。ま
た、酸化物導電膜１３１としては、スパッタリング法を用いて形成することができる。ま
た、酸化物導電膜１３１の厚さとしては、１ｎｍ以上２０ｎｍ以下、または２ｎｍ以上１
０ｎｍ以下とすると好ましい。本実施の形態では、酸化物導電膜１３１として、厚さ５ｎ
ｍの酸化シリコンを添加したインジウム錫酸化物（以下ＩＴＳＯと呼ぶ）を用いる。
次に、酸化物導電膜１３１を介して絶縁膜１１４、１１６及び酸化物半導体膜１０８に
酸素１３９を添加する。なお、図中において、絶縁膜１１４、絶縁膜１１６中に添加され
る酸素を酸素１３９と模式的に表している（図６（Ａ）参照）。
酸化物導電膜１３１を介して絶縁膜１１４、１１６及び酸化物半導体膜１０８に酸素１
３９を添加する方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等が
ある。また、酸素１３９を添加する際に、基板側にバイアスを印加することで効果的に酸
素１３９を絶縁膜１１４、１１６及び酸化物半導体膜１０８に添加することができる。上
記バイアスとしては、例えば、電力密度を１Ｗ／ｃｍ２以上５Ｗ／ｃｍ２以下とすればよ
い。絶縁膜１１６上に酸化物導電膜１３１を設けて酸素を添加することで、酸化物導電膜
１３１が絶縁膜１１６から酸素が脱離することを抑制する保護膜として機能する。このた
め、絶縁膜１１４、１１６及び酸化物半導体膜１０８により多くの酸素を添加することが
できる。
次に、エッチャント１４２により、酸化物導電膜１３１を除去する（図６（Ｂ）参照）
。
酸化物導電膜１３１の除去方法としては、ドライエッチング法、ウエットエッチング法
、またはドライエッチング法とウエットエッチング法を組み合わせる方法等が挙げられる
。なお、ドライエッチング法の場合には、エッチャント１４２は、エッチングガスであり
、ウエットエッチング法の場合には、エッチャント１４２は、薬液である。本実施の形態
においては、ウエットエッチング法を用いて、酸化物導電膜１３１を除去する。
次に、絶縁膜１１６上に絶縁膜１１８を形成する（図６（Ｃ）参照）。
なお、絶縁膜１１８の形成前、または絶縁膜１１８の形成後に加熱処理を行って、絶縁
膜１１４、１１６に含まれる過剰酸素を酸化物半導体膜１０８中に拡散させ、酸化物半導
体膜１０８中の酸素欠損を補填することができる。あるいは、絶縁膜１１８を加熱成膜と
することで、絶縁膜１１４、１１６に含まれる過剰酸素を酸化物半導体膜１０８中に拡散
させ、酸化物半導体膜１０８中の酸素欠損を補填することができる。
絶縁膜１１８をＰＥＣＶＤ法で形成する場合、基板温度は１８０℃以上３５０℃以下に
することで、緻密な膜を形成できるため好ましい。
例えば、絶縁膜１１８としてＰＥＣＶＤ法により窒化シリコン膜を形成する場合、シリ
コンを含む堆積性気体、窒素、及びアンモニアを原料ガスとして用いることが好ましい。
窒素と比較して少量のアンモニアを用いることで、プラズマ中でアンモニアが解離し、活
性種が発生する。該活性種が、シリコンを含む堆積性気体に含まれるシリコン及び水素の
結合、及び窒素の三重結合を切断する。この結果、シリコン及び窒素の結合が促進され、
シリコン及び水素の結合が少なく、欠陥が少なく、緻密な窒化シリコン膜を形成すること
ができる。一方、窒素に対するアンモニアの量が多いと、シリコンを含む堆積性気体及び
窒素の分解が進まず、シリコン及び水素結合が残存してしまい、欠陥が増大した、且つ粗
な窒化シリコン膜が形成されてしまう。これらのため、原料ガスにおいて、アンモニアに
対する窒素の流量比を５以上５０以下、１０以上５０以下とすることが好ましい。
本実施の形態においては、絶縁膜１１８として、ＰＥＣＶＤ装置を用いて、シラン、窒
素、及びアンモニアを原料ガスとして用いて、厚さ５０ｎｍの窒化シリコン膜を形成する
。流量は、シランが５０ｓｃｃｍ、窒素が５０００ｓｃｃｍであり、アンモニアが１００
ｓｃｃｍである。処理室の圧力を１００Ｐａ、基板温度を３５０℃とし、２７．１２ＭＨ
ｚの高周波電源を用いて１０００Ｗの高周波電力を平行平板電極に供給する。ＰＥＣＶＤ
装置は電極面積が６０００ｃｍ２である平行平板型のＰＥＣＶＤ装置であり、供給した電
力を単位面積あたりの電力（電力密度）に換算すると１．７×１０－１Ｗ／ｃｍ２である
。
以上の工程で図１に示すトランジスタ１００を形成することができる。
尚、Ｌｏｆｆ型のトランジスタとＬｏｖ型のトランジスタは第１のゲート電極、酸化物半
導体膜、ソース電極またはドレイン電極のパターンを変えることにより作り分けることが
可能であるため、同じ作製方法にて、同一基板上に、同時に形成することができる。
また、本作製方法では、第１のゲート電極とソース電極および第１のゲート電極とドレイ
ン電極が重ならない構成を例として説明を行ったが、第１のゲート電極とソース電極また
は第１のゲート電極とドレイン電極が重ならない構成も同様の作製方法を適用できる。
＜半導体装置の作製方法２＞次に、本発明の一態様であるトランジスタ１７０の作製方法
について、図７を用いて以下詳細に説明する。なお、図７は、半導体装置の作製方法を説
明する断面図である。また、図７（Ａ）（Ｃ）（Ｅ）（Ｇ）は、トランジスタ１７０の作
製途中のチャネル長方向の断面図であり、図７（Ｂ）（Ｄ）（Ｆ）（Ｈ）は、トランジス
タ１７０の作製途中のチャネル幅方向の断面図である。
まず、先に示すトランジスタ１００の作製方法と同様の工程（図４乃至図６に示す工程
）を行い、基板１０２上に導電膜１０４、絶縁膜１０６、１０７、酸化物半導体膜１０８
、導電膜１１２ａ、１１２ｂ、及び絶縁膜１１４、１１６、１１８を形成する（図７（Ａ
）（Ｂ）参照）。
次に、絶縁膜１１８上にリソグラフィ工程によりマスクを形成し、絶縁膜１１４、１１
６、１１８の所望の領域に開口部１４２ｃを形成する。また、絶縁膜１１８上にリソグラ
フィ工程によりマスクを形成し、絶縁膜１０６、１０７、１１４、１１６、１１８の所望
の領域に開口部１４２ａ、１４２ｂを形成する。なお、開口部１４２ｃは、導電膜１１２
ｂに達するように形成される。また、開口部１４２ａ、１４２ｂは、それぞれ導電膜１０
４に達するように形成される（図７（Ｃ）（Ｄ）参照）。
なお、開口部１４２ａ、１４２ｂと開口部１４２ｃは、同じ工程で形成してもよく、異
なる工程で形成してもよい。開口部１４２ａ、１４２ｂと開口部１４２ｃを同じ工程で形
成する場合、例えば、グレートーンマスクまたはハーフトーンマスクを用いて形成するこ
とができる。また、開口部１４２ａ、１４２ｂを複数回に分けて形成してもよい。例えば
、絶縁膜１０６、１０７を加工し、その後、絶縁膜１１４、１１６、１１８を加工する。
次に、開口部１４２ａ、１４２ｂ、１４２ｃを覆うように絶縁膜１１８上に導電膜１２
０を形成する（図７（Ｅ）（Ｆ）参照）。
導電膜１２０としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中
から選ばれた一種を含む材料を用いることができる。とくに、導電膜１２０としては、酸
化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物
、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウ
ム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸
化物（ＩＴＳＯ）などの透光性を有する導電性材料を用いることができる。また、導電膜
１２０としては、例えば、スパッタリング法を用いて形成することができる。本実施の形
態においては、膜厚１１０ｎｍのＩＴＳＯ膜をスパッタリング法で形成する。
次に、導電膜１２０上にリソグラフィ工程によりマスクを形成し、導電膜１１２を所望
の形状に加工することで、導電膜１２０ａ、１２０ｂを形成する（図７（Ｇ）（Ｈ）参照
）。
導電膜１２０ａ、１２０ｂの形成方法については、ドライエッチング法、ウエットエッ
チング法、またはドライエッチング法とウエットエッチング法を組み合わせる方法等が挙
げられる。本実施の形態においては、ウエットエッチング法を用いて、導電膜１２０を導
電膜１２０ａ、１２０ｂへと加工する。
以上の工程で図３に示すトランジスタ１７０を作製することができる。
尚、Ｌｏｆｆ型のトランジスタとＬｏｖ型のトランジスタは第１のゲート電極、第２のゲ
ート電極、酸化物半導体膜、ソース電極またはドレイン電極のパターンを変えることによ
り作り分けることが可能であるため、同じ作製方法にて、同一基板上に、同時に形成する
ことができる。
また、本作製方法では、第１のゲート電極とソース電極、第１のゲート電極とドレイン電
極、第２のゲート電極とソース電極、および、第２のゲート電極とドレイン電極が互いに
重ならない構成を例として説明を行ったが、第１のゲート電極とソース電極および第１の
ゲート電極とドレイン電極、または、第２のゲート電極とソース電極および第２のゲート
電極とドレイン電極が互いに重ならない構成も同様の作製方法を適用できる。また、第１
のゲート電極とソース電極、第１のゲート電極とドレイン電極、第２のゲート電極とソー
ス電極、または、第２のゲート電極とドレイン電極が互いに重ならない構成も同様の作製
方法を適用できる。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み
合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置に含まれる酸化物半導体の構造につい
て、詳細に説明を行う。
＜酸化物半導体の構造＞酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸
化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ－ＯＳ（Ｃ Ａｘ
ｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）、多結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄ
ｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａ
ｍｏｒｐｈｏｕｓ ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化
物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物
半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ－
ＯＳ、多結晶酸化物半導体、ｎｃ－ＯＳなどがある。
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であ
って不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距
離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅ
ｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でな
い（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化
物半導体と呼ぶことはできない。ただし、ａ－ｌｉｋｅ ＯＳは、微小な領域において周
期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため
、物性的には非晶質酸化物半導体に近いといえる。
＜ＣＡＡＣ－ＯＳ＞まずは、ＣＡＡＣ－ＯＳについて説明する。
ＣＡＡＣ－ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物
半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒ
ｏｓｃｏｐｅ）によって、ＣＡＡＣ－ＯＳの明視野像と回折パターンとの複合解析像（高
分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一
方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーと
もいう。）を明確に確認することができない。そのため、ＣＡＡＣ－ＯＳは、結晶粒界に
起因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ－ＯＳについて説明する。図１９（Ａ）に
、試料面と略平行な方向から観察したＣＡＡＣ－ＯＳの断面の高分解能ＴＥＭ像を示す。
高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏ
ｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を
、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、
日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ－ＡＲＭ２００Ｆなどによって行う
ことができる。
図１９（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図１９（Ｂ）に示す
。図１９（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認でき
る。金属原子の各層の配列は、ＣＡＡＣ－ＯＳの膜を形成する面（被形成面ともいう。）
または上面の凹凸を反映しており、ＣＡＡＣ－ＯＳの被形成面または上面と平行となる。
図１９（Ｂ）に示すように、ＣＡＡＣ－ＯＳは特徴的な原子配列を有する。図１９（Ｃ
）は、特徴的な原子配列を、補助線で示したものである。図１９（Ｂ）および図１９（Ｃ
）より、ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあり、ペレッ
トとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。
したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともでき
る。また、ＣＡＡＣ－ＯＳを、ＣＡＮＣ（Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒ
ｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ－ＯＳのペレ
ット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造
となる（図１９（Ｄ）参照。）。図１９（Ｃ）で観察されたペレットとペレットとの間で
傾きが生じている箇所は、図１９（Ｄ）に示す領域５１６１に相当する。
また、図２０（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ－ＯＳの平面のＣ
ｓ補正高分解能ＴＥＭ像を示す。図２０（Ａ）の領域（１）、領域（２）および領域（３
）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図２０（Ｂ）、図２０（Ｃ）および
図２０（Ｄ）に示す。図２０（Ｂ）、図２０（Ｃ）および図２０（Ｄ）より、ペレットは
、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しか
しながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣ
ＡＡＣ－ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－Ｏ
Ｓに対し、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解析を行うと、図２１（Ａ）に示すよ
うに回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａ
ＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ－ＯＳの結晶がｃ軸配向
性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ－ＯＳのｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解析では、２θが３１
°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°
近傍のピークは、ＣＡＡＣ－ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれること
を示している。より好ましいＣＡＡＣ－ＯＳは、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造
解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ－ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ－ｐｌａ
ｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、Ｉ
ｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ－ＯＳの場合は、２θを５
６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析
（φスキャン）を行っても、図２１（Ｂ）に示すように明瞭なピークは現れない。これに
対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφ
スキャンした場合、図２１（Ｃ）に示すように（１１０）面と等価な結晶面に帰属される
ピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ－ＯＳは
、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ－ＯＳについて説明する。例えば、ＩｎＧａ
ＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳに対し、試料面に平行にプローブ径が３００ｎｍ
の電子線を入射させると、図２２（Ａ）に示すような回折パターン（制限視野透過電子回
折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４
の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても
、ＣＡＡＣ－ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に
略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプロー
ブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２２（Ｂ）に示す。図２
２（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても
、ＣＡＡＣ－ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる
。なお、図２２（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面お
よび（１００）面などに起因すると考えられる。また、図２２（Ｂ）における第２リング
は（１１０）面などに起因すると考えられる。
上述したように、ＣＡＡＣ－ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の
結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をす
るとＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金
属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸
素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列
を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、
二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列
を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合が
ある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャ
リア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップと
なる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ－ＯＳは、キャリア密度の低い酸化物半導体で
ある。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体
と呼ぶ。ＣＡＡＣ－ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性
を有する酸化物半導体であるといえる。
＜ｎｃ－ＯＳ＞次に、ｎｃ－ＯＳについて説明する。
ｎｃ－ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明
確な結晶部を確認することのできない領域と、を有する。ｎｃ－ＯＳに含まれる結晶部は
、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上の大きさであることが多い。なお、結晶部
の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体
と呼ぶことがある。ｎｃ－ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確
認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ－ＯＳにおけるペレットと起源を同
じくする可能性がある。そのため、以下ではｎｃ－ＯＳの結晶部をペレットと呼ぶ場合が
ある。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるペ
レット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導
体と区別が付かない場合がある。例えば、ｎｃ－ＯＳに対し、ペレットよりも大きい径の
Ｘ線を用いた場合、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、結晶面を示すピークは
検出されない。また、ｎｃ－ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０
ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが
観測される。一方、ｎｃ－ＯＳに対し、ペレットの大きさと近いかペレットより小さいプ
ローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、
ｎｃ－ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高
い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測され
る場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ
－ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有
する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ－Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌ
ｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ－ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため
、ｎｃ－ＯＳは、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くな
る。ただし、ｎｃ－ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのた
め、ｎｃ－ＯＳは、ＣＡＡＣ－ＯＳと比べて欠陥準位密度が高くなる。
＜ａ－ｌｉｋｅ ＯＳ＞ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間
の構造を有する酸化物半導体である。
ａ－ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、
高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認
することのできない領域と、を有する。
鬆を有するため、ａ－ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ－ｌｉｋ
ｅ ＯＳが、ＣＡＡＣ－ＯＳおよびｎｃ－ＯＳと比べて不安定な構造であることを示すた
め、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ－ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ－ＯＳ
（試料Ｂと表記する。）およびＣＡＡＣ－ＯＳ（試料Ｃと表記する。）を準備する。いず
れの試料もＩｎ－Ｇａ－Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試
料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば
、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ－Ｏ層を３層有し、またＧａ－Ｚｎ－Ｏ層
を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。こ
れらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度
であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞
の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と
見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ－ｂ面に対応する。
図２３は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例であ
る。ただし、上述した格子縞の長さを結晶部の大きさとしている。図２３より、ａ－ｌｉ
ｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体
的には、図２３中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程
度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ－／ｎ
ｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ－Ｏ
ＳおよびＣＡＡＣ－ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ－
／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、
図２３中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ－ＯＳお
よびＣＡＡＣ－ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度
であることがわかる。
このように、ａ－ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合が
ある。一方、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳは、電子照射による結晶部の成長がほとん
ど見られないことがわかる。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－
ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比
べて密度の低い構造である。具体的には、ａ－ｌｉｋｅ ＯＳの密度は、同じ組成の単結
晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ－ＯＳの密度およびＣＡＡ
Ｃ－ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結
晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よ
って、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体におい
て、ａ－ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。ま
た、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ｎｃ－ＯＳの密度およびＣＡＡＣ－ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ
３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異な
る単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積も
ることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わ
せる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少な
い種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。
なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ
、ＣＡＡＣ－ＯＳのうち、二種以上を有する積層膜であってもよい。
＜成膜モデル＞以下では、ＣＡＡＣ－ＯＳおよびｎｃ－ＯＳの成膜モデルの一例について
説明する。
図２４（Ａ）は、スパッタリング法によりＣＡＡＣ－ＯＳが成膜される様子を示した成
膜室内の模式図である。
ターゲット５１３０は、バッキングプレートに接着されている。バッキングプレートを
介してターゲット５１３０と向かい合う位置には、複数のマグネットが配置される。該複
数のマグネットによって磁場が生じている。マグネットの配置や構成などについては、上
述した成膜室の記載を参照する。マグネットの磁場を利用して成膜速度を高めるスパッタ
リング法は、マグネトロンスパッタリング法と呼ばれる。
ターゲット５１３０は、多結晶構造を有し、いずれかの結晶粒には劈開面が含まれる。
一例として、Ｉｎ－Ｇａ－Ｚｎ酸化物を有するターゲット５１３０の劈開面について説
明する。図２５（Ａ）に、ターゲット５１３０に含まれるＩｎＧａＺｎＯ４の結晶の構造
を示す。なお、図２５（Ａ）は、ｃ軸を上向きとし、ｂ軸に平行な方向からＩｎＧａＺｎ
Ｏ４の結晶を観察した場合の構造である。
図２５（Ａ）より、近接する二つのＧａ－Ｚｎ－Ｏ層において、それぞれの層における
酸素原子同士が近距離に配置されていることがわかる。そして、酸素原子が負の電荷を有
することにより、近接する二つのＧａ－Ｚｎ－Ｏ層は互いに反発する。その結果、ＩｎＧ
ａＺｎＯ４の結晶は、近接する二つのＧａ－Ｚｎ－Ｏ層の間に劈開面を有する。
基板５１２０は、ターゲット５１３０と向かい合うように配置しており、その距離ｄ（
ターゲット－基板間距離（Ｔ－Ｓ間距離）ともいう。）は０．０１ｍ以上１ｍ以下、好ま
しくは０．０２ｍ以上０．５ｍ以下とする。成膜室内は、ほとんどが成膜ガス（例えば、
酸素、アルゴン、または酸素を５体積％以上の割合で含む混合ガス）で満たされ、０．０
１Ｐａ以上１００Ｐａ以下、好ましくは０．１Ｐａ以上１０Ｐａ以下に制御される。ここ
で、ターゲット５１３０に一定以上の電圧を印加することで、放電が始まり、プラズマが
確認される。なお、ターゲット５１３０の近傍には磁場によって、高密度プラズマ領域が
形成される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン５１０１
が生じる。イオン５１０１は、例えば、酸素の陽イオン（Ｏ＋）やアルゴンの陽イオン（
Ａｒ＋）などである。
イオン５１０１は、電界によってターゲット５１３０側に加速され、やがてターゲット
５１３０と衝突する。このとき、劈開面から平板状またはペレット状のスパッタ粒子であ
るペレット５１００ａおよびペレット５１００ｂが剥離し、叩き出される。なお、ペレッ
ト５１００ａおよびペレット５１００ｂは、イオン５１０１の衝突の衝撃によって、構造
に歪みが生じる場合がある。
ペレット５１００ａは、三角形、例えば正三角形の平面を有する平板状またはペレット
状のスパッタ粒子である。また、ペレット５１００ｂは、六角形、例えば正六角形の平面
を有する平板状またはペレット状のスパッタ粒子である。なお、ペレット５１００ａおよ
びペレット５１００ｂなどの平板状またはペレット状のスパッタ粒子を総称してペレット
５１００と呼ぶ。ペレット５１００の平面の形状は、三角形、六角形に限定されない、例
えば、三角形が複数個合わさった形状となる場合がある。例えば、三角形（例えば、正三
角形）が２個合わさった四角形（例えば、ひし形）となる場合もある。
ペレット５１００は、成膜ガスの種類などに応じて厚さが決定する。理由は後述するが
、ペレット５１００の厚さは、均一にすることが好ましい。また、スパッタ粒子は厚みの
ないペレット状である方が、厚みのあるサイコロ状であるよりも好ましい。例えば、ペレ
ット５１００は、厚さを０．４ｎｍ以上１ｎｍ以下、好ましくは０．６ｎｍ以上０．８ｎ
ｍ以下とする。また、例えば、ペレット５１００は、幅を１ｎｍ以上とする。ペレット５
１００は、上述の図２３中の（１）で説明した初期核に相当する。例えば、Ｉｎ－Ｇａ－
Ｚｎ酸化物を有するターゲット５１３０にイオン５１０１を衝突させる場合、図２５（Ｂ
）に示すように、Ｇａ－Ｚｎ－Ｏ層、Ｉｎ－Ｏ層およびＧａ－Ｚｎ－Ｏ層の３層を有する
ペレット５１００が飛び出してくる。なお、図２５（Ｃ）は、ペレット５１００をｃ軸に
平行な方向から観察した場合の構造である。したがって、ペレット５１００は、二つのＧ
ａ－Ｚｎ－Ｏ層（パン）と、Ｉｎ－Ｏ層（具）と、を有するナノサイズのサンドイッチ構
造と呼ぶこともできる。
ペレット５１００は、プラズマを通過する際に電荷を受け取ることで、側面が負または
正に帯電する場合がある。ペレット５１００は、側面に酸素原子を有し、当該酸素原子が
負に帯電する可能性がある。このように、側面が同じ極性の電荷を帯びることにより、電
荷同士の反発が起こり、平板状の形状を維持することが可能となる。なお、ＣＡＡＣ－Ｏ
Ｓが、Ｉｎ－Ｇａ－Ｚｎ酸化物である場合、インジウム原子と結合した酸素原子が負に帯
電する可能性がある。または、インジウム原子、ガリウム原子または亜鉛原子と結合した
酸素原子が負に帯電する可能性がある。また、ペレット５１００は、プラズマを通過する
際にインジウム原子、ガリウム原子、亜鉛原子および酸素原子などと結合することで成長
する場合がある。これは、上述の図２３中の（２）と（１）の大きさの違いに相当する。
ここで、基板５１２０が室温程度である場合、ペレット５１００がこれ以上成長しないた
めｎｃ－ＯＳとなる（図２４（Ｂ）参照。）。成膜可能な温度が室温程度であることから
、基板５１２０が大面積である場合でもｎｃ－ＯＳの成膜は可能である。なお、ペレット
５１００をプラズマ中で成長させるためには、スパッタリング法における成膜電力を高く
することが有効である。成膜電力を高くすることで、ペレット５１００の構造を安定にす
ることができる。
図２４（Ａ）および図２４（Ｂ）に示すように、例えば、ペレット５１００は、プラズ
マ中を凧のように飛翔し、ひらひらと基板５１２０上まで舞い上がっていく。ペレット５
１００は電荷を帯びているため、ほかのペレット５１００が既に堆積している領域が近づ
くと、斥力が生じる。ここで、基板５１２０の上面では、基板５１２０の上面に平行な向
きの磁場（水平磁場ともいう。）が生じている。また、基板５１２０およびターゲット５
１３０間には、電位差が与えられているため、基板５１２０からターゲット５１３０に向
けて電流が流れている。したがって、ペレット５１００は、基板５１２０の上面において
、磁場および電流の作用によって、力（ローレンツ力）を受ける。このことは、フレミン
グの左手の法則によって理解できる。
ペレット５１００は、原子一つと比べると質量が大きい。そのため、基板５１２０の上
面を移動するためには何らかの力を外部から印加することが重要となる。その力の一つが
磁場および電流の作用で生じる力である可能性がある。なお、ペレット５１００に与える
力を大きくするためには、基板５１２０の上面において、基板５１２０の上面に平行な向
きの磁場が１０Ｇ以上、好ましくは２０Ｇ以上、さらに好ましくは３０Ｇ以上、より好ま
しくは５０Ｇ以上となる領域を設けるとよい。または、基板５１２０の上面において、基
板５１２０の上面に平行な向きの磁場が、基板５１２０の上面に垂直な向きの磁場の１．
５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上、より好ましくは５倍以上と
なる領域を設けるとよい。
このとき、マグネットユニットまたは／および基板５１２０が相対的に移動すること、
または回転することによって、基板５１２０の上面における水平磁場の向きは変化し続け
る。したがって、基板５１２０の上面において、ペレット５１００は、様々な方向への力
を受け、様々な方向へ移動することができる。
また、図２４（Ａ）に示すように基板５１２０が加熱されている場合、ペレット５１０
０と基板５１２０との間で摩擦などによる抵抗が小さい状態となっている。その結果、ペ
レット５１００は、基板５１２０の上面を滑空するように移動する。ペレット５１００の
移動は、平板面を基板５１２０に向けた状態で起こる。その後、既に堆積しているほかの
ペレット５１００の側面まで到達すると、側面同士が結合する。このとき、ペレット５１
００の側面にある酸素原子が脱離する。脱離した酸素原子によって、ＣＡＡＣ－ＯＳ中の
酸素欠損が埋まる場合があるため、欠陥準位密度の低いＣＡＡＣ－ＯＳとなる。なお、基
板５１２０の上面の温度は、例えば、１００℃以上５００℃未満、１５０℃以上４５０℃
未満、１７０℃以上４００℃未満、または１７０℃以上３５０℃以下とすればよい。即ち
、基板５１２０が大面積である場合でもＣＡＡＣ－ＯＳの成膜は可能である。
また、ペレット５１００が基板５１２０上で加熱されることにより、原子が再配列し、
イオン５１０１の衝突で生じた構造の歪みが緩和される。歪みの緩和されたペレット５１
００は、ほぼ単結晶となる。ペレット５１００がほぼ単結晶となることにより、ペレット
５１００同士が結合した後に加熱されたとしても、ペレット５１００自体の伸縮はほとん
ど起こり得ない。したがって、ペレット５１００間の隙間が広がることで結晶粒界などの
欠陥を形成し、クレバス化することがない。
また、ＣＡＡＣ－ＯＳは、単結晶酸化物半導体が一枚板のようになっているのではなく
、ペレット５１００（ナノ結晶）の集合体がレンガまたはブロックが積み重なったような
配列をしている。また、その間には結晶粒界を有さない。そのため、成膜時の加熱、成膜
後の加熱または曲げなどで、ＣＡＡＣ－ＯＳに縮みなどの変形が生じた場合でも、局部応
力を緩和する、または歪みを逃がすことが可能である。したがって、可とう性を有する半
導体装置に適した構造である。なお、ｎｃ－ＯＳは、ペレット５１００（ナノ結晶）の集
合体が無秩序に積み重なったような配列となる。
ターゲットをイオンでスパッタした際に、ペレットだけでなく、酸化亜鉛などが飛び出
す場合がある。酸化亜鉛はペレットよりも軽量であるため、先に基板５１２０の上面に到
達する。そして、０．１ｎｍ以上１０ｎｍ以下、０．２ｎｍ以上５ｎｍ以下、または０．
５ｎｍ以上２ｎｍ以下の酸化亜鉛層５１０２を形成する。図２６に断面模式図を示す。
図２６（Ａ）に示すように、酸化亜鉛層５１０２上にはペレット５１０５ａと、ペレッ
ト５１０５ｂと、が堆積する。ここで、ペレット５１０５ａとペレット５１０５ｂとは、
互いに側面が接するように配置している。また、ペレット５１０５ｃは、ペレット５１０
５ｂ上に堆積した後、ペレット５１０５ｂ上を滑るように移動する。また、ペレット５１
０５ａの別の側面において、酸化亜鉛とともにターゲットから飛び出した複数の粒子５１
０３が基板５１２０の加熱により結晶化し、領域５１０５ａ１を形成する。なお、複数の
粒子５１０３は、酸素、亜鉛、インジウムおよびガリウムなどを含む可能性がある。
そして、図２６（Ｂ）に示すように、領域５１０５ａ１は、ペレット５１０５ａと同化
し、ペレット５１０５ａ２となる。また、ペレット５１０５ｃは、その側面がペレット５
１０５ｂの別の側面と接するように配置する。
次に、図２６（Ｃ）に示すように、さらにペレット５１０５ｄがペレット５１０５ａ２
上およびペレット５１０５ｂ上に堆積した後、ペレット５１０５ａ２上およびペレット５
１０５ｂ上を滑るように移動する。また、ペレット５１０５ｃの別の側面に向けて、さら
にペレット５１０５ｅが酸化亜鉛層５１０２上を滑るように移動する。
そして、図２６（Ｄ）に示すように、ペレット５１０５ｄは、その側面がペレット５１
０５ａ２の側面と接するように配置する。また、ペレット５１０５ｅは、その側面がペレ
ット５１０５ｃの別の側面と接するように配置する。また、ペレット５１０５ｄの別の側
面において、酸化亜鉛とともにターゲットから飛び出した複数の粒子５１０３が基板５１
２０の加熱により結晶化し、領域５１０５ｄ１を形成する。
以上のように、堆積したペレット同士が接するように配置し、ペレットの側面において
結晶成長が起こることで、基板５１２０上にＣＡＡＣ－ＯＳが形成される。したがって、
ＣＡＡＣ－ＯＳは、ｎｃ－ＯＳよりも一つ一つのペレットが大きくなる。これは、上述の
図２３中の（３）と（２）の大きさの違いに相当する。
また、ペレット５１００の隙間が極めて小さくなることで、あたかも一つの大きなペレ
ットが形成される場合がある。大きなペレットは、単結晶構造を有する。例えば、大きな
ペレットの大きさが、上面から見て１０ｎｍ以上２００ｎｍ以下、１５ｎｍ以上１００ｎ
ｍ以下、または２０ｎｍ以上５０ｎｍ以下となる場合がある。したがって、トランジスタ
のチャネル形成領域が、大きなペレットよりも小さい場合、チャネル形成領域として単結
晶構造を有する領域を用いることができる。また、ペレットが大きくなることで、トラン
ジスタのチャネル形成領域、ソース領域およびドレイン領域として単結晶構造を有する領
域を用いることができる場合がある。
このように、トランジスタのチャネル形成領域などが、単結晶構造を有する領域に形成
されることによって、トランジスタの周波数特性を高くすることができる場合がある。
以上のようなモデルにより、ペレット５１００が基板５１２０上に堆積していくと考え
られる。したがって、エピタキシャル成長とは異なり、被形成面が結晶構造を有さない場
合においても、ＣＡＡＣ－ＯＳの成膜が可能であることがわかる。例えば、基板５１２０
の上面（被形成面）の構造が非晶質構造（例えば非晶質酸化シリコン）であっても、ＣＡ
ＡＣ－ＯＳを成膜することは可能である。
また、ＣＡＡＣ－ＯＳは、被形成面である基板５１２０の上面に凹凸がある場合でも、
その形状に沿ってペレット５１００が配列することがわかる。例えば、基板５１２０の上
面が原子レベルで平坦な場合、ペレット５１００はａｂ面と平行な平面である平板面を下
に向けて並置するため、厚さが均一で平坦、かつ高い結晶性を有する層が形成される。そ
して、当該層がｎ段（ｎは自然数。）積み重なることで、ＣＡＡＣ－ＯＳを得ることがで
きる。
一方、基板５１２０の上面が凹凸を有する場合でも、ＣＡＡＣ－ＯＳは、ペレット５１
００が凸面に沿って並置した層がｎ段（ｎは自然数。）積み重なった構造となる。基板５
１２０が凹凸を有するため、ＣＡＡＣ－ＯＳは、ペレット５１００間に隙間が生じやすい
場合がある。ただし、ペレット５１００間で分子間力が働き、凹凸があってもペレット間
の隙間はなるべく小さくなるように配列する。したがって、凹凸があっても高い結晶性を
有するＣＡＡＣ－ＯＳとすることができる。
したがって、ＣＡＡＣ－ＯＳは、レーザ結晶化が不要であり、大面積のガラス基板など
であっても均一な成膜が可能である。
このようなモデルによってＣＡＡＣ－ＯＳが成膜されるため、スパッタ粒子が厚みのな
いペレット状である方が好ましい。なお、スパッタ粒子が厚みのあるサイコロ状である場
合、基板５１２０上に向ける面が一定とならず、厚さや結晶の配向を均一にできない場合
がある。
以上に示した成膜モデルにより、非晶質構造を有する被形成面上であっても、高い結晶
性を有するＣＡＡＣ－ＯＳを得ることができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態３）
本実施の形態においては、先の実施の形態で例示したトランジスタを有する表示装置の
一例について、図２７乃至図２９を用いて以下説明を行う。
図２７は、表示装置の一例を示す上面図である。図２７に示す表示装置７００は、第１
の基板７０１上に設けられた画素部７０２と、第１の基板７０１に設けられたソースドラ
イバ回路部７０４及びゲートドライバ回路部７０６と、画素部７０２、ソースドライバ回
路部７０４、及びゲートドライバ回路部７０６を囲むように配置されるシール材７１２と
、第１の基板７０１に対向するように設けられる第２の基板７０５と、を有する。なお、
第１の基板７０１と第２の基板７０５は、シール材７１２によって封止されている。すな
わち、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６は
、第１の基板７０１とシール材７１２と第２の基板７０５によって封止されている。なお
、図２７には図示しないが、第１の基板７０１と第２の基板７０５の間には表示素子が設
けられる。
また、表示装置７００は、第１の基板７０１上のシール材７１２によって囲まれている
領域とは異なる領域に、画素部７０２、ソースドライバ回路部７０４、及びゲートドライ
バ回路部７０６とそれぞれ電気的に接続されるＦＰＣ端子部７０８（ＦＰＣ：Ｆｌｅｘｉ
ｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）が設けられる。また、ＦＰＣ端子部７０８に
は、ＦＰＣ７１６が接続され、ＦＰＣ７１６によって画素部７０２、ソースドライバ回路
部７０４、及びゲートドライバ回路部７０６に各種信号等が供給される。また、画素部７
０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７
０８には、信号線７１０が各々接続されている。ＦＰＣ７１６により供給される各種信号
等は、信号線７１０を介して、画素部７０２、ソースドライバ回路部７０４、ゲートドラ
イバ回路部７０６、及びＦＰＣ端子部７０８に与えられる。
また、表示装置７００にゲートドライバ回路部７０６を複数設けてもよい。また、表示
装置７００としては、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を
画素部７０２と同じ第１の基板７０１に形成している例を示しているが、この構成に限定
されない。例えば、ゲートドライバ回路部７０６のみを第１の基板７０１に形成しても良
い、またはソースドライバ回路部７０４のみを第１の基板７０１に形成しても良い。この
場合、ソースドライバ回路またはゲートドライバ回路等が形成された基板（例えば、単結
晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を、第１の基板７０１に実装す
る構成としても良い。なお、別途形成した駆動回路基板の接続方法は、特に限定されるも
のではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法など
を用いることができる。
また、表示装置７００が有する画素部７０２、ソースドライバ回路部７０４及びゲート
ドライバ回路部７０６は、複数のトランジスタを有しており、本発明の一態様の半導体装
置であるトランジスタを適用することができる。
また、表示装置７００は、様々な素子を有することが出来る。該素子は、例えば、液晶
素子、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機
ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤ
など）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、電子イン
ク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（Ｐ
ＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、
デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター
）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション
）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクト
ロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表
示素子などの少なくとも一つを有している。これらの他にも、コントラスト、輝度、反射
率、透過率などが変化する表示媒体を有していても良い。ＥＬ素子を用いた表示装置の一
例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例として
は、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ
（ＳＥＤ：Ｓｕｒｆａｃｅ－ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ－ｅｍｉｔｔｅｒ
Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディス
プレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ
、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク又は電気
泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液
晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または
、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、
または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合
、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さ
らに、消費電力を低減することができる。
なお、表示装置７００における表示方式は、プログレッシブ方式やインターレース方式
等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、Ｒ
ＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、Ｒの画素とＧの
画素とＢの画素とＷ（白）の画素の四画素から構成されてもよい。または、ペンタイル配
列のように、ＲＧＢのうちの２色分で一つの色要素を構成し、色要素よって、異なる２色
を選択して構成してもよい。またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以上
追加してもよい。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい
。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ表
示の表示装置に適用することもできる。
また、バックライト（有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ、蛍光灯など）に白色光（
Ｗ）を用いて表示装置をフルカラー表示させるために、着色層（カラーフィルタともいう
。）を用いてもよい。着色層は、例えば、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）
、イエロー（Ｙ）などを適宜組み合わせて用いることができる。着色層を用いることで、
着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層を
有する領域と、着色層を有さない領域と、を配置することによって、着色層を有さない領
域における白色光を直接表示に利用しても構わない。一部に着色層を有さない領域を配置
することで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を２割
から３割程度低減できる場合がある。ただし、有機ＥＬ素子や無機ＥＬ素子などの自発光
素子を用いてフルカラー表示する場合、Ｒ、Ｇ、Ｂ、Ｙ、ホワイト（Ｗ）を、それぞれの
発光色を有する素子から発光させても構わない。自発光素子を用いることで、着色層を用
いた場合よりも、さらに消費電力を低減できる場合がある。
本実施の形態においては、表示素子として液晶素子及びＥＬ素子を用いる構成について
、図２８及び図２９を用いて説明する。なお、図２８は、図２７に示す一点鎖線Ｑ－Ｒに
おける断面図であり、表示素子として液晶素子を用いた構成である。また、図２９は、図
２７に示す一点鎖線Ｑ－Ｒにおける断面図であり、表示素子としてＥＬ素子を用いた構成
である。
まず、図２８及び図２９に示す共通部分について最初に説明し、次に異なる部分につい
て以下説明する。
＜表示装置の共通部分に関する説明＞図２８及び図２９に示す表示装置７００は、引き回
し配線部７１１と、画素部７０２と、ソースドライバ回路部７０４と、ＦＰＣ端子部７０
８と、を有する。また、引き回し配線部７１１は、信号線７１０を有する。また、画素部
７０２は、トランジスタ７５０及び容量素子７９０を有する。また、ソースドライバ回路
部７０４は、トランジスタ７５２を有する。
トランジスタ７５０及びトランジスタ７５２は、先に示すトランジスタを用いることが
できる。
本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物
半導体膜を有する。該トランジスタは、オフ状態における電流値（オフ電流値）を低くす
ることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源
オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なく
することができるため、消費電力を抑制する効果を奏する。
また、画素部のトランジスタには実施の形態１に記載のトランジスタを用いる事が出来
る。一方、駆動回路部に用いるトランジスタとしては、より電界効果移動度の大きいＬｏ
ｖ型のトランジスタを用いる事が好ましい。ただし、駆動回路部に実施の形態１に記載の
トランジスタを用いてもよいし、例えば、実施の形態１に記載のトランジスタとＬｏｖ型
のトランジスタは第１のゲート電極、第２のゲート電極、酸化物半導体膜、ソース電極ま
たはドレイン電極のパターンを変えることにより作り分けることが可能であるため、画素
部のスイッチングトランジスタと、駆動回路部に使用するドライバトランジスタを同一基
板上に形成することができる。また、画素部のトランジスタとして実施の形態１に記載の
トランジスタを用いる事により、寄生容量を少なくすることが出来るため、画素部のスイ
ッチング動作時における時定数を小さくすることが出来る。これにより、パネルサイズが
大きく、高精細な表示装置を作製することが出来る。すなわち、別途駆動回路として、シ
リコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置の部品
点数を削減することができる。
容量素子７９０は、一対の電極間に誘電体を有する構造である。より詳しくは、容量素
子７９０の一方の電極としては、トランジスタ７５０の第１のゲート電極として機能する
導電膜と同一工程で形成された導電膜を用い、容量素子７９０の他方の電極としては、ト
ランジスタ７５０のソース電極及びドレイン電極として機能する導電膜を用いる。また、
一対の電極間に挟持される誘電体としては、トランジスタ７５０のゲート絶縁膜として機
能する絶縁膜を用いる。
また、図２８及び図２９において、トランジスタ７５０、トランジスタ７５２、及び容
量素子７９０上に、絶縁膜７６４、７６６、７６８、酸化物半導体膜７６７、及び平坦化
絶縁膜７７０が設けられている。
絶縁膜７６４、７６６、７６８としては、それぞれ先の実施の形態に示す絶縁膜１１４
、１１６、１１８と、同様の材料及び作製方法により形成することができる。また、酸化
物半導体膜７６７としては、先の実施の形態に示す酸化物半導体膜１１７と同様の材料及
び作製方法により形成することができる。また、平坦化絶縁膜７７０としては、ポリイミ
ド樹脂、アクリル樹脂、ポリイミドアミド樹脂、ベンゾシクロブテン樹脂、ポリアミド樹
脂、エポキシ樹脂等の耐熱性を有する有機材料を用いることができる。なお、これらの材
料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜７７０を形成してもよい。
また、平坦化絶縁膜７７０を設けない構成としてもよい。
また、信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極と
して機能する導電膜と同じ工程で形成される。なお、信号線７１０は、トランジスタ７５
０、７５２のソース電極及びドレイン電極と異なる工程で形成された導電膜、例えば第１
のゲート電極として機能する導電膜としてもよい。信号線７１０として、例えば、銅元素
を含む材料を用いた場合、配線抵抗に起因する信号遅延等が少なく、大画面での表示が可
能となる。
また、ＦＰＣ端子部７０８は、接続電極７６０、異方性導電膜７８０、及びＦＰＣ７１
６を有する。なお、接続電極７６０は、トランジスタ７５０、７５２のソース電極及びド
レイン電極として機能する導電膜と同じ工程で形成される。また、接続電極７６０は、Ｆ
ＰＣ７１６が有する端子と異方性導電膜７８０を介して、電気的に接続される。
また、第１の基板７０１及び第２の基板７０５としては、例えばガラス基板を用いるこ
とができる。また、第１の基板７０１及び第２の基板７０５として、可撓性を有する基板
を用いてもよい。該可撓性を有する基板としては、例えばプラスチック基板等が挙げられ
る。
また、第１の基板７０１と第２の基板７０５の間には、構造体７７８が設けられる。構
造体７７８は、絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
第１の基板７０１と第２の基板７０５の間の距離（セルギャップ）を制御するために設け
られる。なお、構造体７７８として、球状のスペーサを用いていても良い。また、本実施
の形態においては、構造体７７８を第１の基板７０１側に設ける構成について例示したが
、これに限定されない。例えば、第２の基板７０５側に構造体７７８を設ける構成、また
は第１の基板７０１及び第２の基板７０５双方に構造体７７８を設ける構成としてもよい
。
また、第２の基板７０５側には、ブラックマトリクスとして機能する遮光膜７３８と、
カラーフィルタとして機能する着色膜７３６と、遮光膜７３８及び着色膜７３６に接する
絶縁膜７３４が設けられる。
＜表示素子として液晶素子を用いる表示装置の構成例＞図２８に示す表示装置７００は、
液晶素子７７５を有する。液晶素子７７５は、導電膜７７２、導電膜７７４、及び液晶層
７７６を有する。導電膜７７４は、第２の基板７０５側に設けられ、対向電極としての機
能を有する。図２８に示す表示装置７００は、導電膜７７２と導電膜７７４に印加される
電圧によって、液晶層７７６の配向状態が変わることによって光の透過、非透過が制御さ
れ画像を表示することができる。
また、導電膜７７２は、トランジスタ７５０が有するソース電極及びドレイン電極とし
て機能する導電膜に接続される。導電膜７７２は、平坦化絶縁膜７７０上に形成され画素
電極、すなわち表示素子の一方の電極として機能する。また、導電膜７７２は、反射電極
としての機能を有する。図２８に示す表示装置７００は、外光を利用し導電膜７７２で光
を反射して着色膜７３６を介して表示する、所謂反射型のカラー液晶表示装置である。
導電膜７７２としては、可視光において透光性のある導電膜、または可視光において反
射性のある導電膜を用いることができる。可視光において透光性のある導電膜としては、
例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材
料を用いるとよい。可視光において反射性のある導電膜としては、例えば、アルミニウム
、または銀を含む材料を用いるとよい。本実施の形態においては、導電膜７７２として、
可視光において、反射性のある導電膜を用いる。
また、導電膜７７２として、可視光において反射性のある導電膜を用いる場合、該導電
膜を積層構造としてもよい。例えば、下層に膜厚１００ｎｍのアルミニウム膜を形成し、
上層に厚さ３０ｎｍの銀合金膜（例えば、銀、パラジウム、及び銅を含む合金膜）を形成
する。上述の構造とすることで、以下の優れた効果を奏する。
（１）下地膜と導電膜７７２との密着性を向上させることができる。（２）薬液によっ
てアルミニウム膜と、銀合金膜とを一括してエッチングすることが可能である。（３）導
電膜７７２の断面形状を良好な形状（例えば、テーパー形状）とすることができる。（３
）の理由としては、アルミニウム膜は、銀合金膜よりも薬液によるエッチング速度が遅い
、または上層の銀合金膜のエッチング後、下層のアルミニウム膜が露出した場合に、銀合
金膜よりも卑な金属、別言するとイオン化傾向の高い金属であるアルミニウムから電子を
引き抜くため、銀合金膜のエッチングが抑制され、下層のアルミニウム膜のエッチングの
進行が速くなるためである。
また、図２８に示す表示装置７００においては、画素部７０２の平坦化絶縁膜７７０の
一部に凹凸が設けられている。該凹凸は、例えば、平坦化絶縁膜７７０を有機樹脂膜等で
形成し、該有機樹脂膜の表面に凹凸を設けることで形成することができる。また、反射電
極として機能する導電膜７７２は、上記凹凸に沿って形成される。したがって、外光が導
電膜７７２に入射した場合において、導電膜７７２の表面で光を乱反射することが可能と
なり、視認性を向上させることができる。
なお、図２８に示す表示装置７００は、反射型のカラー液晶表示装置について例示した
が、これに限定されない、例えば、導電膜７７２を可視光において、透光性のある導電膜
を用いることで透過型のカラー液晶表示装置としてもよい。透過型のカラー液晶表示装置
の場合、平坦化絶縁膜７７０に設けられる凹凸については、設けない構成としてもよい。
なお、図２８において図示しないが、導電膜７７２、７７４の液晶層７７６と接する側
に、それぞれ配向膜を設ける構成としてもよい。また、図２８において図示しないが、偏
光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設けてもよい
。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバッ
クライト、サイドライトなどを用いてもよい。
表示素子として液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液
晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これら
の液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイ
ラルネマチック相、等方相等を示す。
また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよ
い。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリ
ック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発
現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組
成物を用いて液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、
応答速度が短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい
。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によ
って引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や
破損を軽減することができる。
また、表示素子として液晶素子を用いる場合、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ
）モード、ＩＰＳ（Ｉｎ－Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎ
ｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅ
ｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ
Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅ
ｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒ
ｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる
。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用し
た透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが
、例えば、ＭＶＡ（Ｍｕｌｔｉ－Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ
）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モー
ド、ＡＳＶモードなどを用いることができる。
液晶素子を用いた表示装置では、通常画像データの再書き込みを６０Ｈｚ等で行っている
が、酸化物半導体を用いたトランジスタはオフ電流が非常に小さいため、書き込み周波数
をより小さくすることが可能となる。例えば、書き込み周波数を１５Ｈｚ、さらには１Ｈ
ｚまで小さくすることが出来る。書き込み周波数を小さくすることで、例えば、消費電力
の低減などの効果がある。
＜表示素子として発光素子を用いる表示装置＞図２９に示す表示装置７００は、発光素子
７８２を有する。発光素子７８２は、導電膜７８４、ＥＬ層７８６、及び導電膜７８８を
有する。図２９に示す表示装置７００は、発光素子７８２が有するＥＬ層７８６が発光す
ることによって、画像を表示することができる。
また、導電膜７８４は、トランジスタ７５０が有するソース電極及びドレイン電極とし
て機能する導電膜に接続される。導電膜７８４は、平坦化絶縁膜７７０上に形成され画素
電極、すなわち表示素子の一方の電極として機能する。導電膜７８４としては、可視光に
おいて透光性のある導電膜、または可視光において反射性のある導電膜を用いることがで
きる。可視光において透光性のある導電膜としては、例えば、インジウム（Ｉｎ）、亜鉛
（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。可視光において
反射性のある導電膜としては、例えば、アルミニウム、または銀を含む材料を用いるとよ
い。
また、図２９に示す表示装置７００には、平坦化絶縁膜７７０及び導電膜７８４上に絶
縁膜７３０が設けられる。絶縁膜７３０は、導電膜７８４の一部を覆う。なお、発光素子
７８２はトップエミッション構造である。したがって、導電膜７８８は透光性を有し、Ｅ
Ｌ層７８６が発する光を透過する。なお、本実施の形態においては、トップエミッション
構造について、例示するが、これに限定されない。例えば、導電膜７８４側に光を射出す
るボトムエミッション構造や、導電膜７８４及び導電膜７８８の双方に光を射出するデュ
アルエミッション構造にも適用することができる。
また、発光素子７８２と重なる位置に、着色膜７３６が設けられ、絶縁膜７３０と重な
る位置、引き回し配線部７１１、及びソースドライバ回路部７０４に遮光膜７３８が設け
られている。また、着色膜７３６及び遮光膜７３８は、絶縁膜７３４で覆われている。ま
た、発光素子７８２と絶縁膜７３４の間は封止膜７３２で充填されている。なお、図２９
に示す表示装置７００においては、着色膜７３６を設ける構成について例示したが、これ
に限定されない。例えば、ＥＬ層７８６を塗り分けにより形成する場合においては、着色
膜７３６を設けない構成としてもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態４）
＜本発明の一態様が解決することができる課題の例＞本発明の一態様が解決することがで
きる課題について、図３２および図３３を参照しながら説明する。具体的には、液晶素子
の劣化を防ぐための交流電圧を用いて液晶素子を駆動すると、フィードスルーによりフリ
ッカーが発生し、表示装置の使用者が目に疲労を感じるという問題について説明する。
《表示部および画素の構成》表示装置が備える表示部のブロック図、表示部の画素が備え
る画素回路の等価回路図並びに液晶素子を透過する偏光の透過率－電圧特性の模式図を図
３２に示す。
図３３は、表示装置の画素部が備える画素回路の動作を説明するタイミングチャートおよ
び模式図である。
《表示装置について》表示部９３０は表示装置の一部である。表示部９３０は、画素部９
３１を有する（図３２（Ａ）参照）。
画素部９３１は複数の画素９３１ｐ、画素９３１ｐの列毎に第１の駆動信号（Ｓ信号とも
いう）を供給できる複数の信号線Ｓ（Ｓ１乃至Ｓｘ）並びに画素９３１ｐの行毎に第２の
駆動信号（Ｇ信号ともいう）を供給できる複数の走査線Ｇ（Ｇ１乃至Ｇｙ）を有する。
各画素９３１ｐは、走査線Ｇの少なくとも一つおよび信号線Ｓの少なくとも一つに接続さ
れている。
なお、画素９３１ｐを行毎に選択する信号をＧ信号に用いてもよく、Ｇ信号に応じて選択
された画素９３１ｐに画像の階調情報等を含むＳ信号を供給してもよい。
Ｇ駆動回路９３２は走査線ＧへのＧ信号の入力を制御できる。Ｓ駆動回路９３３は信号線
ＳへのＳ信号の入力を制御できる。
ここで例示する画素９３１ｐは液晶素子９３５ＬＣおよび当該液晶素子９３５ＬＣを含む
画素回路９３４を有する（図３２（Ｂ）参照）。
画素回路９３４は、液晶素子９３５ＬＣへのＳ信号の供給を制御することができるトラン
ジスタ９３４ｔを有する。
トランジスタ９３４ｔのゲートは走査線Ｇのいずれか１つに電気的に接続される。トラン
ジスタ９３４ｔの第１の電極（ソース及びドレインの一方）は、信号線Ｓのいずれか１つ
に電気的に接続される。トランジスタ９３４ｔの第２の電極（ソース及びドレインの他方
）は、液晶素子９３５ＬＣの第１の電極に電気的に接続される。液晶素子９３５ＬＣの第
２の電極は、共通線Ｃと電気的に接続される。
なお、トランジスタ９３４ｔは寄生容量９３４ｔｃを有する。寄生容量９３４ｔｃは、ゲ
ート電極とソースまたはドレインの間に生じる容量およびゲート電極とチャネルの間に生
じる容量を含む。
また、画素回路９３４は、液晶素子９３５ＬＣの第１の電極と第２の電極間の電圧を保持
できる容量素子９３４ｃを有していてもよい。
トランジスタ９３４ｔは、ゲート電極にＧ信号が入力され、Ｓ信号の液晶素子９３５ＬＣ
への入力を一のスイッチング素子として制御し得る。
液晶素子９３５ＬＣは、第１の電極および第２の電極並びに第１の電極と第２の電極の間
の電圧が印加される液晶材料を含む液晶層を有する。
液晶素子９３５ＬＣを透過する偏光の透過率は、液晶層に含まれる液晶分子の配向状態に
依存する。液晶層の配向状態は、液晶素子９３５ＬＣの第１の電極と第２の電極の間に与
える電圧により制御できる。従って、画像の階調情報を含むＳ信号に対応する電圧を液晶
素子９３５ＬＣの第１の電極と第２の電極の間に与えると、液晶素子９３５ＬＣを透過す
る偏光の透過率を階調情報に応じたものとすることができる。
《液晶素子の特性について》ノーマリーホワイト型の液晶素子を透過する偏光の透過率と
、当該液晶素子に与える電圧の関係を、図３２（Ｃ）に模式的に示す。縦軸は偏光の透過
率に対応し、横軸は第２の電極に対する第１の電極の電位に対応する。
ノーマリーホワイト型の液晶素子を透過する偏光の透過率は、第１の電極と第２の電極の
間の電圧が０のとき高く、当該電圧を大きくすると透過率は低下する。このような液晶素
子を透過型の液晶表示装置に用いると、Ｓ信号の電圧が０に近いとき白色を、大きいとき
黒色を表示できる。
なお、液晶素子の液晶層に直流電圧を長期間与え続けると、液晶素子が劣化することが知
られている。これを避けるために、液晶素子は交流電圧を用いて駆動する必要がある。
液晶素子を透過する偏光の透過率を透過率Ｔａに保つには、第２の電極に対する第１の電
極の極性を正（電位＋Ｖａ）または負（電位－Ｖａ）に入れ替えて駆動すればよい。言い
換えると、振幅が一定に保たれた交流電圧を用いて、液晶素子を駆動すればよい。
《液晶素子の駆動方法について》画素回路９３４の液晶素子９３５ＬＣを、交流電圧を用
いて駆動する方法について説明する。
画素回路９３４のトランジスタ９３４ｔのゲート電極に入力されるＧ信号の電位Ｖｇおよ
び第１の電極に入力されるＳ信号の電位Ｖｓａのタイミングチャートを図３３（Ａ）に示
す。また、第２の電極から出力される電位Ｖｓのタイミングチャートを図３３（Ｂ）に示
す。なお、電位Ｖｓは液晶素子９３５ＬＣの第１の電極に入力される電位でもある。
Ｓ駆動回路９３３は二次画像信号が入力され、Ｓ信号を出力する。Ｓ信号は二次画像信号
と同じ振幅を有していてもよい。なお、二次画像信号は一次画像信号から生成され、一次
画像信号の電位と基準電位Ｖｓｃの差を二次画像信号の振幅とすることができる。また、
二次画像信号は、連続するフレーム毎に極性が反転する信号である。
画素部９３１に設けられた一の走査線Ｇが選択された後、再度選択されるまでの期間を１
フレームという。従って、Ｇ信号はフレーム毎にトランジスタ９３４ｔのゲート電極に入
力される（図３３（Ａ）参照）。Ｇ信号がハイであるとき、電位ＶｇはＶｇＨであり、Ｇ
信号がロウであるとき、電位ＶｇはＶｇＬである。
《フィードスルーの発生》トランジスタ９３４ｔの第２の電極の電位Ｖｓは、ゲート電極
の電位Ｖｇの影響を受ける。これにより、トランジスタ９３４ｔの第１の電極に入力され
るＳ信号の電位Ｖｓａ（二次画像信号の電位と同じ）とは異なる電位となる。以下に、基
準電位ＶｓｃよりＶｓａ１だけ電位が高い期間とＶｓａ２だけ電位が低い期間を有する二
次画像信号がＳ駆動回路に入力され、Ｓ駆動回路が二次画像信号と同じ電位のＳ信号を生
成する場合を例に説明する。
第１のフレームＦ１において、ゲート電極の電位ＶｇとＳ信号の電位Ｖｓａの差がトラン
ジスタ９３４ｔの閾値電圧Ｖｔｈを超えると、トランジスタ９３４ｔはオン状態になり、
電位Ｖｓは電位Ｖｓａまで上昇する。
その後、ゲート電極の電位ＶｇとＳ信号の電位Ｖｓａの差が閾値電圧Ｖｔｈ未満になると
、トランジスタ９３４ｔはオフ状態になり、トランジスタ９３４ｔの第２の電極の電位Ｖ
ｓはＳ信号の電位ＶｓａよりΔＶ１だけ降下する。トランジスタ９３４ｔの第２の電極の
電位ＶｓがＳ信号の電位Ｖｓａから降下する降下量を第１のフィードスルーΔＶ１とする
。
第２のフレームＦ２において、極性が反転された二次画像信号がＳ駆動回路９３３に入力
される。電位ＶｇとＳ信号の電位Ｖｓａの差がトランジスタ９３４ｔの閾値電圧Ｖｔｈを
超えると、トランジスタ９３４ｔはオン状態になり、トランジスタ９３４ｔの第２の電極
の電位ＶｓはＳ信号の電位Ｖｓａまで下降する。
その後、ゲート電極の電位ＶｇとＳ信号の電位Ｖｓａの差が閾値電圧Ｖｔｈ未満になると
、トランジスタ９３４ｔはオフ状態になり、トランジスタ９３４ｔの第２の電極の電位Ｖ
ｓは電位ＶｓａよりΔＶ２だけ降下する。トランジスタ９３４ｔの第２の電極の電位Ｖｓ
が電位Ｖｓａから降下する降下量を第２のフィードスルーΔＶ２とする。
《フィードスルーの大きさについて》フィードスルーは、トランジスタ９３４ｔの寄生容
量９３４ｔｃによる容量結合に起因して発生する（図３２（Ｂ）参照）。フィードスルー
の大きさΔＶは、下記数式（３）を用いて予測できる。なお、式中、ＶｇＬＨはゲート電
極の電位の振幅（ＶｇＨとＶｇＬの差）、ＣＬは液晶素子９３５ＬＣの容量、Ｃｓは容量
素子９３４ｃの容量、Ｃｄｇはトランジスタ９３４ｔの寄生容量９３４ｔｃである。
Figure 0007497505000001
《フィードスルーの大きさの非対称性について》トランジスタ９３４ｔのゲート電極に入
力されるＧ信号は、完全な矩形波ではない。例えば、Ｇ信号が下底に比べて上底が短い台
形状の信号である場合、入力されるＳ信号の電位Ｖｓが高いときに比べて低いときに、ト
ランジスタ９３４ｔがオン状態である時間が長くなる。これにより、Ｃｄｇの値がチャネ
ル容量等の影響で変化するため、第２のフィードスルーΔＶ２は第１のフィードスルーΔ
Ｖ１より大きくなり、第１のフィードスルーΔＶ１と第２のフィードスルーΔＶ２の大き
さが非対称になる。
なお、Ｇ信号の波形を一定に保つことにより、第１のフィードスルーΔＶ１と第２のフィ
ードスルーΔＶ２の大きさが非対称になる場合であっても、フィードスルーの値は入力さ
れるＳ信号の電位ごとに予測できる。
《フィードスルーが液晶素子を透過する偏光の透過率に与える影響について》振幅が一定
に保たれた交流電圧を用いて液晶素子を駆動すると、液晶素子を透過する偏光の透過率は
一定に保たれる。
しかし、画素回路においてフィードスルーが発生すると、液晶素子を透過する偏光の透過
率は一定に保たれない。
第１のフィードスルーΔＶ１は、トランジスタ９３４ｔの第２の電極の電位Ｖｓと基準電
位Ｖｓｃの差｜Ｖｓ－Ｖｓｃ｜を減少する方向に作用する。また、第２のフィードスルー
ΔＶ２は、トランジスタ９３４ｔの第２の電極の電位Ｖｓと基準電位Ｖｓｃの差｜Ｖｓ－
Ｖｓｃ｜を増加する方向に作用する（図３３（Ｃ）参照）。
これにより、液晶素子９３５ＬＣがノーマリーホワイト型である場合、液晶素子９３５Ｌ
Ｃを透過する偏光の透過率は、第１のフレームＦ１において透過率ＴａよりΔＴ１だけ高
くなり、第２のフレームＦ２において透過率ＴａよりΔＴ２だけ低くなってしまう（図３
３（Ｄ）参照）。共通電位Ｖｃｏｍは、液晶素子９３５ＬＣの第２の電極に入力される共
通電位であり基準電位Ｖｓｃと等しい。
その結果、表示装置の表示部の液晶素子９３５ＬＣを透過する偏光の透過率が変化（具体
的にはΔＴ１とΔＴ２の和に相当する変化）して、フリッカーが観察されることになる。
通常、コモン電位を調整してこのような影響を見えなくする。面内で特性や容量のバラツ
キがあるとフリッカーが観測される場合がある。この影響を抑える方法として、保持容量
を大きくするなどの対策が考えられるが、開口率に影響を与えるので、本発明のようにフ
ィードスルー自体の影響を小さくしておけば影響自体が表れにくい。
《目の疲労について》神経系の目の疲労がある。
神経系の疲労は、表示部が発する光や点滅画面を長時間見続けることで、その明るさが、
眼の網膜、神経または脳を刺激して疲れさせるものである。蛍光灯や従来の表示装置の表
示部が小刻みに明滅する現象をフリッカーというが、このようなフリッカーは神経系の疲
労を引き起こす。
以上のように、液晶素子の劣化を防ぐための交流電圧を液晶素子に与えると、フィードス
ルーによるフリッカーが発生し、表示装置の使用者が目に疲労を感じるという問題がある
。
実施の形態１に記載のトランジスタは寄生容量が少なく、高い電界効果移動度を有するト
ランジスタである。この高性能で寄生容量の少ないトランジスタを用いる事により、本実
施の形態で記載した、フィードスルーによって引き起こされる様々な不具合を低減するこ
とが出来る。
（実施の形態５）
本実施の形態では、本発明の一態様の半導体装置を有する表示装置について、図３０を
用いて説明を行う。
図３０（Ａ）に示す表示装置は、表示素子の画素を有する領域（以下、画素部５０２と
いう）と、画素部５０２の外側に配置され、画素を駆動するための回路を有する回路部（
以下、駆動回路部５０４という）と、素子の保護機能を有する回路（以下、保護回路５０
６という）と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成とし
てもよい。
駆動回路部５０４の一部、または全部は、画素部５０２と同一基板上に形成されている
ことが望ましい。これにより、部品数や端子数を減らすことが出来る。駆動回路部５０４
の一部、または全部が、画素部５０２と同一基板上に形成されていない場合には、駆動回
路部５０４の一部、または全部は、ＣＯＧやＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂ
ｏｎｄｉｎｇ）によって、実装することができる。
画素部５０２は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置され
た複数の表示素子を駆動するための回路（以下、画素回路５０１という）を有し、駆動回
路部５０４は、画素を選択する信号（走査信号）を出力する回路（以下、ゲートドライバ
５０４ａという）、画素の表示素子を駆動するための信号（データ信号）を供給するため
の回路（以下、ソースドライバ５０４ｂ）などの駆動回路を有する。
ゲートドライバ５０４ａは、シフトレジスタ等を有する。ゲートドライバ５０４ａは、
端子部５０７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力す
る。例えば、ゲートドライバ５０４ａは、スタートパルス信号、クロック信号等が入力さ
れ、パルス信号を出力する。ゲートドライバ５０４ａは、走査信号が与えられる配線（以
下、走査線ＧＬ＿１乃至ＧＬ＿Ｘという）の電位を制御する機能を有する。なお、ゲート
ドライバ５０４ａを複数設け、複数のゲートドライバ５０４ａにより、走査線ＧＬ＿１乃
至ＧＬ＿Ｘを分割して制御してもよい。または、ゲートドライバ５０４ａは、初期化信号
を供給することができる機能を有する。ただし、これに限定されず、ゲートドライバ５０
４ａは、別の信号を供給することも可能である。
ソースドライバ５０４ｂは、シフトレジスタ等を有する。ソースドライバ５０４ｂは、
端子部５０７を介して、シフトレジスタを駆動するための信号の他、データ信号の元とな
る信号（画像信号）が入力される。ソースドライバ５０４ｂは、画像信号を元に画素回路
５０１に書き込むデータ信号を生成する機能を有する。また、ソースドライバ５０４ｂは
、スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信
号の出力を制御する機能を有する。また、ソースドライバ５０４ｂは、データ信号が与え
られる配線（以下、データ線ＤＬ＿１乃至ＤＬ＿Ｙという）の電位を制御する機能を有す
る。または、ソースドライバ５０４ｂは、初期化信号を供給することができる機能を有す
る。ただし、これに限定されず、ソースドライバ５０４ｂは、別の信号を供給することも
可能である。
ソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。
ソースドライバ５０４ｂは、複数のアナログスイッチを順次オン状態にすることにより、
画像信号を時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを
用いてソースドライバ５０４ｂを構成してもよい。
複数の画素回路５０１のそれぞれは、走査信号が与えられる複数の走査線ＧＬの一つを
介してパルス信号が入力され、データ信号が与えられる複数のデータ線ＤＬの一つを介し
てデータ信号が入力される。また。複数の画素回路５０１のそれぞれは、ゲートドライバ
５０４ａによりデータ信号のデータの書き込み及び保持が制御される。例えば、ｍ行ｎ列
目の画素回路５０１は、走査線ＧＬ＿ｍ（ｍはＸ以下の自然数）を介してゲートドライバ
５０４ａからパルス信号が入力され、走査線ＧＬ＿ｍの電位に応じてデータ線ＤＬ＿ｎ（
ｎはＹ以下の自然数）を介してソースドライバ５０４ｂからデータ信号が入力される。
図３０（Ａ）に示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素回路５
０１の間の配線である走査線ＧＬに接続される。または、保護回路５０６は、ソースドラ
イバ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬに接続される。または、保
護回路５０６は、ゲートドライバ５０４ａと端子部５０７との間の配線に接続することが
できる。または、保護回路５０６は、ソースドライバ５０４ｂと端子部５０７との間の配
線に接続することができる。なお、端子部５０７は、外部の回路から表示装置に電源及び
制御信号、及び画像信号を入力するための端子が設けられた部分をいう。
保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該
配線と別の配線とを導通状態にする回路である。
図３０（Ａ）に示すように、画素部５０２と駆動回路部５０４にそれぞれ保護回路５０
６を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：
静電気放電）などにより発生する過電流に対する表示装置の耐性を高めることができる。
ただし、保護回路５０６の構成はこれに限定されず、例えば、ゲートドライバ５０４ａに
保護回路５０６を接続した構成、またはソースドライバ５０４ｂに保護回路５０６を接続
した構成とすることもできる。あるいは、端子部５０７に保護回路５０６を接続した構成
とすることもできる。
また、図３０（Ａ）においては、ゲートドライバ５０４ａとソースドライバ５０４ｂに
よって駆動回路部５０４を形成している例を示しているが、この構成に限定されない。例
えば、ゲートドライバ５０４ａのみを形成し、別途用意されたソースドライバ回路が形成
された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を実
装する構成としても良い。
また、図３０（Ａ）に示す複数の画素回路５０１は、例えば、図３０（Ｂ）に示す構成
とすることができる。
図３０（Ｂ）に示す画素回路５０１は、液晶素子５７０と、トランジスタ５５０と、容
量素子５６０と、を有する。トランジスタ５５０に先の実施の形態に示すトランジスタを
適用することができる。
液晶素子５７０の一対の電極の一方の電位は、画素回路５０１の仕様に応じて適宜設定
される。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複
数の画素回路５０１のそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位
（コモン電位）を与えてもよい。また、各行の画素回路５０１の液晶素子５７０の一対の
電極の一方に異なる電位を与えてもよい。
例えば、液晶素子５７０を備える表示装置の駆動方法としては、ＴＮモード、ＳＴＮモ
ード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍ
ｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ
Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕ
ｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉ
ｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅ
ｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、又はＴＢＡ
（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。
また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃ
ａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐ
ｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ
（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホ
ストモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様
々なものを用いることができる。
ｍ行ｎ列目の画素回路５０１において、トランジスタ５５０のソース電極またはドレイ
ン電極の一方は、データ線ＤＬ＿ｎに電気的に接続され、他方は液晶素子５７０の一対の
電極の他方に電気的に接続される。また、トランジスタ５５０のゲート電極は、走査線Ｇ
Ｌ＿ｍに電気的に接続される。トランジスタ５５０は、オン状態またはオフ状態になるこ
とにより、データ信号のデータの書き込みを制御する機能を有する。
容量素子５６０の一対の電極の一方は、電位が供給される配線（以下、電位供給線ＶＬ
）に電気的に接続され、他方は、液晶素子５７０の一対の電極の他方に電気的に接続され
る。なお、電位供給線ＶＬの電位の値は、画素回路５０１の仕様に応じて適宜設定される
。容量素子５６０は、書き込まれたデータを保持する保持容量としての機能を有する。
例えば、図３０（Ｂ）の画素回路５０１を有する表示装置では、例えば、図３０（Ａ）
に示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ
５５０をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５０１は、トランジスタ５５０がオフ状態になることで
保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
また、図３０（Ａ）に示す複数の画素回路５０１は、例えば、図３０（Ｃ）に示す構成
とすることができる。
また、図３０（Ｃ）に示す画素回路５０１は、トランジスタ５５２、５５４と、容量素
子５６２と、発光素子５７２と、を有する。トランジスタ５５２及びトランジスタ５５４
のいずれか一方または双方に先の実施の形態に示すトランジスタを適用することができる
。
トランジスタ５５２のソース電極及びドレイン電極の一方は、データ信号が与えられる
配線（以下、データ線ＤＬ＿ｎという）に電気的に接続される。さらに、トランジスタ５
５２のゲート電極は、ゲート信号が与えられる配線（以下、走査線ＧＬ＿ｍという）に電
気的に接続される。
トランジスタ５５２は、オン状態またはオフ状態になることにより、データ信号のデー
タの書き込みを制御する機能を有する。
容量素子５６２の一対の電極の一方は、電位が与えられる配線（以下、電位供給線ＶＬ
＿ａという）に電気的に接続され、他方は、トランジスタ５５２のソース電極及びドレイ
ン電極の他方に電気的に接続される。
容量素子５６２は、書き込まれたデータを保持する保持容量としての機能を有する。
トランジスタ５５４のソース電極及びドレイン電極の一方は、電位供給線ＶＬ＿ａに電
気的に接続される。さらに、トランジスタ５５４のゲート電極は、トランジスタ５５２の
ソース電極及びドレイン電極の他方に電気的に接続される。
発光素子５７２のアノード及びカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続
され、他方は、トランジスタ５５４のソース電極及びドレイン電極の他方に電気的に接続
される。
発光素子５７２としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子とも
いう）などを用いることができる。ただし、発光素子５７２としては、これに限定されず
、無機材料からなる無機ＥＬ素子を用いても良い。
なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与
えられ、他方には、低電源電位ＶＳＳが与えられる。
図３０（Ｃ）の画素回路５０１を有する表示装置では、例えば、図３０（Ａ）に示すゲ
ートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５２を
オン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５０１は、トランジスタ５５２がオフ状態になることで
保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ５５４の
ソース電極とドレイン電極の間に流れる電流量が制御され、発光素子５７２は、流れる電
流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
図３０（Ｂ）、（Ｃ）に示すＧＬ＿ｍ線とＤＬ＿ｎ線が重なる領域５８０において、寄生
容量ＣＧＤが生じる。トランジスタの寄生容量と同様に、寄生容量ＣＧＤが大きいと立ち
上がり時間が遅くなるため、表示装置のパネルサイズを大きくすることが難しくなる。従
って、ＧＬ＿ｍ線とＤＬ＿ｎ線の間の容量を低減させることが好ましい。
通常は、ＧＬ＿ｍ線とＤＬ＿ｎ線の間に第１のゲート絶縁膜と同じ工程で形成される絶縁
膜１０６および絶縁膜１０７が存在する。そこで、ＧＬ＿ｍ線とＤＬ＿ｎ線の間に絶縁膜
１０６および絶縁膜１０７からさらに絶縁膜を挿入してトータルの絶縁膜を厚くすること
はトランジスタの寄生容量を低減させることが出来るため好ましい。
図３１（Ａ）に図３０（Ｂ）、（Ｃ）の領域５８０付近の上面図を示す。また、図３１（
Ａ）のＺ１－Ｚ２断面図を図３１（Ｂ）に示す。例えば、図３１（Ａ）、（Ｂ）に示すよ
うに、ＧＬ＿ｍ線とＤＬ＿ｎ線の間を絶縁膜１０６、絶縁膜１０７およびと絶縁膜１２１
の積層構造とすると、ＧＬ＿ｍ線とＤＬ＿ｎ線の間が絶縁膜１０６および絶縁膜１０７だ
けの場合よりも、ＧＬ＿ｍ線とＤＬ＿ｎ線の間の絶縁膜の厚さが厚くなり、ＧＬ＿ｍ線と
ＤＬ＿ｎ線の間の寄生容量ＣＧＤが小さくなる。また、寄生容量ＣＧＤを小さくするため
には、絶縁膜１２１として誘電率の低い材料を用いることが好ましい。
絶縁膜１２１は、酸化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、窒化珪素膜、酸化アル
ミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、窒化アルミニウム膜な
どを用いる事が出来る。
絶縁膜１２１はスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ
法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性
を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱
ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
また、絶縁膜１２１としてシリコン炭窒化膜（ＳｉＣＮ膜）を用いることができる。ま
た、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｎ
Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｓｉｌｉ
ｃａｔｅ Ｇｌａｓｓ）等を用いることができる。ＵＳＧ、ＢＰＳＧ等は、常圧ＣＶＤ法
を用いて形成すればよい。また、例えば、ＨＳＱ（水素シルセスキオキサン）等を塗布法
を用いて形成してもよい。
なお、絶縁膜１２１は２層以上の積層としてもよい。例えば、窒素およびシリコンを有す
る絶縁膜の上にＵＳＧを積層してもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態６）
本実施の形態では、本発明の一態様の半導体装置を有する表示モジュール及び電子機器
について、図３４、図３５及び図３６を用いて説明を行う。
図３４に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２と
の間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続され
た表示パネル８００６、バックライト８００７、フレーム８００９、プリント基板８０１
０、バッテリ８０１１を有する。
本発明の一態様の半導体装置は、例えば、表示パネル８００６に用いることができる。
上部カバー８００１及び下部カバー８００２は、タッチパネル８００４及び表示パネル
８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル
８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基
板）に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル８
００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
バックライト８００７は、光源８００８を有する。なお、図３４において、バックライ
ト８００７上に光源８００８を配置する構成について例示したが、これに限定さない。例
えば、バックライト８００７の端部に光源８００８を配置し、さらに光拡散板を用いる構
成としてもよい。なお、有機ＥＬ素子等の自発光型の発光素子を用いる場合、または反射
型パネル等の場合においては、バックライト８００７を設けない構成としてもよい。
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動
作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレ
ーム８００９は、放熱板としての機能を有していてもよい。
プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信
号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であって
も良いし、別途設けたバッテリ８０１１による電源であってもよい。バッテリ８０１１は
、商用電源を用いる場合には、省略可能である。
また、表示モジュール８０００は、偏光板、位相差板、プリズムシートなどの部材を追
加して設けてもよい。
図３５（Ａ）乃至図３５（Ｇ）は、電子機器を示す図である。これらの電子機器は、筐
体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、又
は操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、
加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電
場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する
機能を含むもの）、マイクロフォン９００８、等を有することができる。
図３５（Ａ）乃至図３５（Ｇ）に示す電子機器は、様々な機能を有することができる。
例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッ
チパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（
プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々な
コンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信ま
たは受信を行う機能、記録媒体に記録されているプログラムまたはデータを読み出して表
示部に表示する機能、等を有することができる。なお、図３５（Ａ）乃至図３５（Ｇ）に
示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有すること
ができる。また、図３５（Ａ）乃至図３５（Ｇ）には図示していないが、電子機器には、
複数の表示部を有する構成としてもよい。また、該電子機器にカメラ等を設け、静止画を
撮影する機能、動画を撮影する機能、撮影した画像を記録媒体（外部またはカメラに内蔵
）に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。
図３５（Ａ）乃至図３５（Ｇ）に示す電子機器の詳細について、以下説明を行う。
図３５（Ａ）は、携帯情報端末９１００を示す斜視図である。携帯情報端末９１００が
有する表示部９００１は、可撓性を有する。そのため、湾曲した筐体９０００の湾曲面に
沿って表示部９００１を組み込むことが可能である。また、表示部９００１はタッチセン
サを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表
示部９００１に表示されたアイコンに触れることで、アプリケーションを起動することが
できる。
図３５（Ｂ）は、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は
、例えば電話機、手帳又は情報閲覧装置等から選ばれた一つ又は複数の機能を有する。具
体的には、スマートフォンとして用いることができる。なお、携帯情報端末９１０１は、
スピーカ９００３、接続端子９００６、センサ９００７等を省略して図示しているが、図
３５（Ａ）に示す携帯情報端末９１００と同様の位置に設けることができる。また、携帯
情報端末９１０１は、文字や画像情報をその複数の面に表示することができる。例えば、
３つの操作ボタン９０５０（操作アイコンまたは単にアイコンともいう）を表示部９００
１の一の面に表示することができる。また、破線の矩形で示す情報９０５１を表示部９０
０１の他の面に表示することができる。なお、情報９０５１の一例としては、電子メール
やＳＮＳ（ソーシャル・ネットワーキング・サービス）や電話などの着信を知らせる表示
、電子メールやＳＮＳなどの題名、電子メールやＳＮＳなどの送信者名、日時、時刻、バ
ッテリの残量、アンテナ受信の強度などがある。または、情報９０５１が表示されている
位置に、情報９０５１の代わりに、操作ボタン９０５０などを表示してもよい。
図３５（Ｃ）は、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は
、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、
情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば、携
帯情報端末９１０２の使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状
態で、その表示（ここでは情報９０５３）を確認することができる。具体的には、着信し
た電話の発信者の電話番号又は氏名等を、携帯情報端末９１０２の上方から観察できる位
置に表示する。使用者は、携帯情報端末９１０２をポケットから取り出すことなく、表示
を確認し、電話を受けるか否かを判断できる。
図３５（Ｄ）は、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末
９２００は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信
、コンピュータゲームなどの種々のアプリケーションを実行することができる。また、表
示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うこと
ができる。また、携帯情報端末９２００は、通信規格された近距離無線通信を実行するこ
とが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハン
ズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６を
有し、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。ま
た接続端子９００６を介して充電を行うこともできる。なお、充電動作は接続端子９００
６を介さずに無線給電により行ってもよい。
図３５（Ｅ）（Ｆ）（Ｇ）は、折り畳み可能な携帯情報端末９２０１を示す斜視図であ
る。また、図３５（Ｅ）が携帯情報端末９２０１を展開した状態の斜視図であり、図３５
（Ｆ）が携帯情報端末９２０１を展開した状態または折り畳んだ状態の一方から他方に変
化する途中の状態の斜視図であり、図３５（Ｇ）が携帯情報端末９２０１を折り畳んだ状
態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開し
た状態では、継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２
０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００
に支持されている。ヒンジ９０５５を介して２つの筐体９０００間を屈曲させることによ
り、携帯情報端末９２０１を展開した状態から折りたたんだ状態に可逆的に変形させるこ
とができる。例えば、携帯情報端末９２０１は、曲率半径１ｍｍ以上１５０ｍｍ以下で曲
げることができる。
図３６（Ａ）乃至図３６（Ｇ）は、電子機器を示す図である。これらの電子機器は、筐
体５０００、表示部５００１、スピーカ５００３、ＬＥＤランプ５００４、操作キー５０
０５（電源スイッチ、又は操作スイッチを含む）、接続端子５００６、センサ５００７（
力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質
、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、にお
い又は赤外線を測定する機能を含むもの）、マイクロフォン５００８、等を有することが
できる。
図３６（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９
、赤外線ポート５０１０、等を有することができる。図３６（Ｂ）は記録媒体を備えた携
帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表
示部５００２、記録媒体読込部５０１１、等を有することができる。図３６（Ｃ）はゴー
グル型ディスプレイであり、上述したものの他に、第２表示部５００２、支持部５０１２
、イヤホン５０１３、等を有することができる。図３６（Ｄ）は携帯型遊技機であり、上
述したものの他に、記録媒体読込部５０１１、等を有することができる。図３６（Ｅ）は
テレビ受像機能付きデジタルカメラであり、上述したものの他に、アンテナ５０１４、シ
ャッターボタン５０１５、受像部５０１６、等を有することができる。図３６（Ｆ）は携
帯型遊技機であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１
、等を有することができる。図３６（Ｇ）は持ち運び型テレビ受像器であり、上述したも
のの他に、信号の送受信が可能な充電器５０１７、等を有することができる。
図３６（Ａ）乃至図３６（Ｇ）に示す電子機器は、様々な機能を有することができる。
例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッ
チパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア（プ
ログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコ
ンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は
受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に
表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器におい
ては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報
を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な
画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器におい
ては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補
正する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能、撮影し
た画像を表示部に表示する機能、等を有することができる。なお、図３６（Ａ）乃至図３
６（Ｇ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を
有することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有す
ることを特徴とする。該表示部に、実施の形態５で示した表示装置を適用することができ
る。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有す
ることを特徴とする。ただし、本発明の一態様の半導体装置は、表示部を有さない電子機
器にも適用することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態７）＜記憶装置＞本発明の一態様であるトランジスタを使用し、電力が供給
されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装
置（記憶装置）の一例を図４０に示す。なお、図４０（Ｂ）は図４０（Ａ）を回路図で表
したものである。
図４０（Ａ）及び（Ｂ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３
２００と第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有
している。なお、トランジスタ３３００として、実施の形態１で説明したトランジスタを
用いることができる。
トランジスタ３３００は、酸化物半導体を有する半導体層にチャネルが形成されるトラン
ジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることによ
り長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要
としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが
可能となるため、消費電力を十分に低減することができる。
図４０（Ｂ）において、第１の配線３００１はトランジスタ３２００のソース電極と電気
的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接
続されている。また、第３の配線３００３はトランジスタ３３００のソース電極およびド
レイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲ
ート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、およ
びトランジスタ３３００のソース電極およびドレイン電極の他方は、容量素子３４００の
電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と
電気的に接続されている。
図４０（Ａ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可
能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トラ
ンジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする
。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、およ
び容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、
所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷
（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとす
る。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位
にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲ
ート電極に与えられた電荷が保持される（保持）。
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電
極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与
えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジス
タ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電位
をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００
のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈ
は、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見か
けのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、
トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をい
うものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の
電位Ｖ０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判別
できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第
５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オ
ン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電
位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままであ
る。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み
出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。例えば、情報を読み出さないメモリセルにおいては、ゲートの
状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔ
ｈ＿Ｈより小さい電位を第５の配線３００５に与えることで所望のメモリセルの情報のみ
を読み出せる構成とすればよい。または、情報を読み出さないメモリセルにおいては、ゲ
ートの状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり
、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えることで所望のメモリセルの情
報のみを読み出せる構成とすればよい。
図４０（Ｃ）に示す半導体装置は、トランジスタ３２００を設けていない点で図４０（Ａ
）と相違している。この場合も上記と同様の動作により情報の書き込みおよび保持動作が
可能である。
次に、図４０（Ｃ）に示す半導体装置の情報の読み出しについて説明する。トランジスタ
３３００がオン状態となると、浮遊状態である第３の配線３００３と容量素子３４００と
が導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果
、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素
子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって、
異なる値をとる。
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３
の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の
電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×
ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量
素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、
電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１
）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（
ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すこと
ができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用された
トランジスタを用い、トランジスタ３３００として第２の半導体材料が適用されたトラン
ジスタを駆動回路上に積層して設ける構成とすればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持する
ことが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動
作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができ
る。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であ
っても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。
本実施の形態に示す記憶装置は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎ
ｇ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カス
タムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳ
Ｉ、ＲＦ－ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）に
も応用可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態８）
本実施の形態では、上記実施の形態で例示したトランジスタ、または記憶装置を含むＲＦ
デバイスタグについて、図４１を用いて説明する。
本実施の形態におけるＲＦデバイスタグは、内部に記憶回路を有し、記憶回路に必要な情
報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。
このような特徴から、ＲＦデバイスタグは、物品などの個体情報を読み取ることにより物
品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に
用いるためには極めて高い信頼性が要求される。
ＲＦデバイスタグの構成について図４１を用いて説明する。図４１は、ＲＦデバイスタグ
の構成例を示すブロック図である。
図４１に示すようにＲＦデバイスタグ８００は、通信器８０１（質問器、リーダ／ライタ
などともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するア
ンテナ８０４を有する。また、ＲＦデバイスタグ８００は、整流回路８０５、定電圧回路
８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８
１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方
向電流を十分に抑制することが可能な材料、例えば、酸化物半導体が用いられた構成とし
てもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力
が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に
近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘
導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を
利用して交信する電波方式の３つに大別される。本実施の形態に示すＲＦデバイスタグ８
００は、そのいずれの方式に用いることも可能である。
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアン
テナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８
０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流
、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑
化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側また
は出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が
大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないよ
うに制御するための回路である。
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための
回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよ
い。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０
９のリセット信号を生成するための回路である。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成す
るための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応
じて変調をおこなうための回路である。
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、
入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを
有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行
うための回路である。
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
ここで、先の実施の形態で説明したメモリセルを、記憶回路８１０に用いることができる
。酸化物半導体を用いたメモリセルは、電源が遮断された状態であっても情報を保持でき
るため、ＲＦデバイスタグに好適に用いることができる。さらに酸化物半導体を用いたメ
モリセルは、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著
しく小さいため、データの読み出し時と書込み時の最大通信距離の差を生じさせないこと
も可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生
じることを抑制することができる。
また、酸化物半導体を用いたメモリセルは、不揮発性のメモリとして用いることが可能で
あるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１
にデータを書き込むためのコマンドを別途用意し、ユーザーが自由に書き換えできないよ
うにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷す
ることで、作製したＲＦデバイスタグすべてについて固有番号を付与するのではなく、出
荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不
連続になることがなく出荷後の製品に対応した顧客管理が容易となる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
（実施の形態９）
本実施の形態では、少なくとも実施の形態で説明したトランジスタを用いることができ、
先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
図４２は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一
例の構成を示すブロック図である。
図４２に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔ
ｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラク
ションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ
１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１
１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェー
ス１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板
、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別
チップに設けてもよい。もちろん、図４２に示すＣＰＵは、その構成を簡略化して示した
一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、
図４２に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、
それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路
やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビッ
トなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレ
ジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイ
ミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号Ｃ
ＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各
種回路に供給する。
図４２に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ
１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができ
る。
図４２に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１から
の指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１
１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容
量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持
が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われ
る。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換
えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができ
る。
図４３は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。
記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶
データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素
子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路
１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、
を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダク
タなどのその他の素子をさらに有していても良い。
ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる。
記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０
９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力さ
れ続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接
地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用い
て構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）の
トランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端
子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２
の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３は
トランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の
端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態
）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレ
インの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースと
ドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力され
る制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、ト
ランジスタ１２１４のオン状態またはオフ状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のう
ちの一方、及びトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分
をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を
供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１
２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続
される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他
方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方
）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソー
スとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続され
る。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）
と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）
と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は
電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の
電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源
電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。
容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線
（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方
は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）
または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８
の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線
）と電気的に接続される。
なお、容量素子１２０７及び容量素子１２０８は、トランジスタや配線の寄生容量等を積
極的に利用することによって省略することも可能である。
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力され
る。スイッチ１２０３及びスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤに
よって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイ
ッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２
の端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータ
に対応する信号が入力される。図４３では、回路１２０１から出力された信号が、トラン
ジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の
第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、
論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介し
て回路１２０１に入力される。
なお、図４３では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとド
レインの他方）から出力される信号は、論理素子１２０６及び回路１２２０を介して回路
１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（
トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転
させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入
力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に
、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）か
ら出力される信号を当該ノードに入力することができる。
また、図４３において、記憶素子１２００に用いられるトランジスタのうち、トランジス
タ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９
０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層または
シリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子
１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体膜で形成されるトラ
ンジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外
にも、チャネルが酸化物半導体膜で形成されるトランジスタを含んでいてもよく、残りの
トランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成
されるトランジスタとすることもできる。
図４３における回路１２０１には、例えばフリップフロップ回路を用いることができる。
また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いる
ことができる。
本発明の一態様における半導体装置では、記憶素子１２００に電源電圧が供給されない間
は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０
８によって保持することができる。
また、酸化物半導体膜にチャネルが形成されるトランジスタはオフ電流が極めて小さい。
例えば、酸化物半導体膜にチャネルが形成されるトランジスタのオフ電流は、結晶性を有
するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。その
ため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１
２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわた
り保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（デ
ータ）を保持することが可能である。
また、スイッチ１２０３及びスイッチ１２０４を設けることによって、プリチャージ動作
を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元
のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ
１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開
された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（
オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ
故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号
を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの
記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐこ
とができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰
することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、また
は複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を
抑えることができる。
本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１
２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬ
ＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、Ｒ
Ｆ－ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用
可能である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
（実施の形態１０）
＜撮像装置＞以下では、本発明の一態様に係る撮像装置について説明する。
図４４（Ａ）は、本発明の一態様に係る撮像装置２０００の例を示す平面図である。撮像
装置２０００は、画素部２０１０と、画素部２０１０を駆動するための周辺回路２０６０
と、周辺回路２０７０、周辺回路２０８０と、周辺回路２０９０と、を有する。画素部２
０１０は、ｐ行ｑ列（ｐおよびｑは２以上の整数）のマトリクス状に配置された複数の画
素２０１１を有する。周辺回路２０６０、周辺回路２０７０、周辺回路２０８０および周
辺回路２０９０は、それぞれ複数の画素２０１１に接続し、複数の画素２０１１を駆動す
るための信号を供給する機能を有する。なお、本明細書等において、周辺回路２０６０、
周辺回路２０７０、周辺回路２０８０および周辺回路２０９０などの全てを指して「周辺
回路」または「駆動回路」と呼ぶ場合がある。例えば、周辺回路２０６０は周辺回路の一
部といえる。
また、撮像装置２０００は、光源２０９１を有することが好ましい。光源２０９１は、検
出光Ｐ１を放射することができる。
また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換
回路の１つを有する。また、周辺回路は、画素部２０１０を形成する基板上に形成しても
よい。また、周辺回路の一部または全部にＩＣチップ等の半導体装置を用いてもよい。な
お、周辺回路は、周辺回路２０６０、周辺回路２０７０、周辺回路２０８０および周辺回
路２０９０のいずれか一以上を省略してもよい。
また、図４４（Ｂ）に示すように、撮像装置２０００が有する画素部２０１０において、
画素２０１１を傾けて配置してもよい。画素２０１１を傾けて配置することにより、行方
向および列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置２
０００における撮像の品質をより高めることができる。
＜画素の構成例＞撮像装置２０００が有する１つの画素２０１１を複数の副画素２０１２
で構成し、それぞれの副画素２０１２に特定の波長帯域の光を透過するフィルタ（カラー
フィルタ）を組み合わせることで、カラー画像表示を実現するための情報を取得すること
ができる。
図４５（Ａ）は、カラー画像を取得するための画素２０１１の一例を示す平面図である。
図４５（Ａ）に示す画素２０１１は、赤（Ｒ）の波長帯域の光を透過するカラーフィルタ
が設けられた副画素２０１２（以下、「副画素２０１２Ｒ」ともいう）、緑（Ｇ）の波長
帯域の光を透過するカラーフィルタが設けられた副画素２０１２（以下、「副画素２０１
２Ｇ」ともいう）および青（Ｂ）の波長帯域の光を透過するカラーフィルタが設けられた
副画素２０１２（以下、「副画素２０１２Ｂ」ともいう）を有する。副画素２０１２は、
フォトセンサとして機能させることができる。
副画素２０１２（副画素２０１２Ｒ、副画素２０１２Ｇ、および副画素２０１２Ｂ）は、
配線２０３１、配線２０４７、配線２０４８、配線２０４９、配線２０５０と電気的に接
続される。また、副画素２０１２Ｒ、副画素２０１２Ｇ、および副画素２０１２Ｂは、そ
れぞれが独立した配線２０５３に接続している。また、本明細書等において、例えばｎ行
目の画素２０１１に接続された配線２０４８および配線２０４９を、それぞれ配線２０４
８［ｎ］および配線２０４９［ｎ］と記載する。また、例えばｍ列目の画素２０１１に接
続された配線２０５３を、配線２０５３［ｍ］と記載する。なお、図４５（Ａ）において
、ｍ列目の画素２０１１が有する副画素２０１２Ｒに接続する配線２０５３を配線２０５
３［ｍ］Ｒ、副画素２０１２Ｇに接続する配線２０５３を配線２０５３［ｍ］Ｇ、および
副画素２０１２Ｂに接続する配線２０５３を配線２０５３［ｍ］Ｂと記載している。副画
素２０１２は、上記配線を介して周辺回路と電気的に接続される。
また、撮像装置２０００は、隣接する画素２０１１の、同じ波長帯域の光を透過するカラ
ーフィルタが設けられた副画素２０１２同士がスイッチを介して電気的に接続する構成を
有する。図４５（Ｂ）に、ｎ行（ｎは１以上ｐ以下の整数）ｍ列（ｍは１以上ｑ以下の整
数）に配置された画素２０１１が有する副画素２０１２と、該画素２０１１に隣接するｎ
＋１行ｍ列に配置された画素２０１１が有する副画素２０１２の接続例を示す。図４５（
Ｂ）において、ｎ行ｍ列に配置された副画素２０１２Ｒと、ｎ＋１行ｍ列に配置された副
画素２０１２Ｒがスイッチ２００１を介して接続されている。また、ｎ行ｍ列に配置され
た副画素２０１２Ｇと、ｎ＋１行ｍ列に配置された副画素２０１２Ｇがスイッチ２００２
を介して接続されている。また、ｎ行ｍ列に配置された副画素２０１２Ｂと、ｎ＋１行ｍ
列に配置された副画素２０１２Ｂがスイッチ２００３を介して接続されている。
なお、副画素２０１２に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定
されず、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフ
ィルタを用いてもよい。１つの画素２０１１に３種類の異なる波長帯域の光を検出する副
画素２０１２を設けることで、フルカラー画像を取得することができる。
または、それぞれ赤（Ｒ）、緑（Ｇ）および青（Ｂ）の光を透過するカラーフィルタが設
けられた副画素２０１２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた
副画素２０１２を有する画素２０１１を用いてもよい。または、それぞれシアン（Ｃ）、
黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタが設けられた副画素２０１
２に加えて、青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２０１２を有す
る画素２０１１を用いてもよい。１つの画素２０１１に４種類の異なる波長帯域の光を検
出する副画素２０１２を設けることで、取得した画像の色の再現性をさらに高めることが
できる。
また、例えば、図４５（Ａ）において、赤の波長帯域を検出する副画素２０１２、緑の波
長帯域を検出する副画素２０１２、および青の波長帯域を検出する副画素２０１２の画素
数比（または受光面積比）は、１：１：１でなくても構わない。例えば、画素数比（受光
面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。または、画素数
比（受光面積比）を赤：緑：青＝１：６：１としてもよい。
なお、画素２０１１に設ける副画素２０１２は１つでもよいが、２つ以上が好ましい。例
えば、同じ波長帯域を検出する副画素２０１２を２つ以上設けることで、冗長性を高め、
撮像装置２０００の信頼性を高めることができる。
また、可視光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）
フィルタを用いることで、赤外光を検出する撮像装置２０００を実現することができる。
また、ＮＤ（ＮＤ：Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルタ（減光フィルタ）を用い
ることで、光電変換素子（受光素子）に大光量光が入射した時に生じる出力飽和すること
を防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装
置のダイナミックレンジを大きくすることができる。
また、前述したフィルタ以外に、画素２０１１にレンズを設けてもよい。ここで、図４６
の断面図を用いて、画素２０１１、フィルタ２０５４、レンズ２０５５の配置例を説明す
る。レンズ２０５５を設けることで、光電変換素子が入射光を効率よく受光することがで
きる。具体的には、図４６（Ａ）に示すように、画素２０１１に形成したレンズ２０５５
、フィルタ２０５４（フィルタ２０５４Ｒ、フィルタ２０５４Ｇおよびフィルタ２０５４
Ｂ）、および画素回路２０３０等を通して光２０５６を光電変換素子２０２０に入射させ
る構造とすることができる。
ただし、一点鎖線で囲んだ領域に示すように、矢印で示す光２０５６の一部が配線２０５
７の一部によって遮光されてしまうことがある。したがって、図４６（Ｂ）に示すように
光電変換素子２０２０側にレンズ２０５５およびフィルタ２０５４を配置して、光電変換
素子２０２０が光２０５６を効率良く受光させる構造が好ましい。光電変換素子２０２０
側から光２０５６を光電変換素子２０２０に入射させることで、検出感度の高い撮像装置
２０００を提供することができる。
図４６に示す光電変換素子２０２０として、ｐｎ型接合またはｐｉｎ型接合が形成された
光電変換素子を用いてもよい。
また、光電変換素子２０２０を、放射線を吸収して電荷を発生させる機能を有する物質を
用いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、
セレン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合
金等がある。
例えば、光電変換素子２０２０にセレンを用いると、可視光や、紫外光、赤外光に加えて
、Ｘ線や、ガンマ線といった幅広い波長帯域にわたって光吸収係数を有する光電変換素子
２０２０を実現できる。
ここで、撮像装置２０００が有する１つの画素２０１１は、図４５に示す副画素２０１２
に加えて、第１のフィルタを有する副画素２０１２を有してもよい。
＜撮像装置の構造例＞図４７は、撮像装置を構成する素子の断面図である。図４７に示す
撮像装置は、層６２１、層６２１上に設けられる層６２０、および層６２０上に設けられ
る層６２２を有する。層６２１は、基板４００上に設けられたトランジスタ４９１、なら
びに基板４００に設けられたフォトダイオード２３６０を有する。層６２２は、トランジ
スタ４９０と、トランジスタ４９０ｂとを有する。なお、トランジスタ４９０およびトラ
ンジスタ４９０ｂとして、実施の形態１で説明したトランジスタを用いることができる。
撮像装置が有するフォトダイオード２３６０は、電極２３６１と、電極２３６２と、２つ
の電極に挟まれる半導体層とを有する。電極２３６２は、層６２１が有する導電層３１２
ｂ等を介して、層６２０が有する導電層３４３ｂと接続する。導電層３１３ｂは、導電層
３４３ｂが有する凸部の上および側面の少なくとも一部と接する。導電層３１３ｂは、層
６２２が有する導電層３４４ｂ等を介してトランジスタ４９０が有する導電層４１６ｂと
接続する。また、導電層３１３ｂの一部は、絶縁膜３７１の上面と接することが好ましい
。
電極２３６１は、低抵抗層２３６３を介してその上部に設けられる導電層３４１ｃや、層
６２１が有する導電層３１２ｃ等の他の配線層を介し、層６２０が有する導電層３４３ｅ
と接続する。導電層３１３ｅは、導電層３４３ｅが有する凸部の上および側面の少なくと
も一部と接する。導電層３１３ｅは、層６２２が有する導電層３４４ｃ等を介して、例え
ば層６２２が有する他の配線層等へ接続する。また、導電層３１３ｅの一部は、絶縁膜３
７１の上面と接することが好ましい。
導電層３１３ｂ、３１３ｅについては導電層３１３の、導電層３４３ｂ、３４３ｅについ
ては導電層３４３の記載を、それぞれ参照することができる。
なお図４７に示す断面図の一例では、基板４００において、トランジスタ４９１が形成さ
れた面とは逆側の面にフォトダイオード２３６０の受光面を有する構成とする。該構成と
することで、各種トランジスタや配線などの影響を受けずに光路を確保することができる
。そのため、高開口率の画素を形成することができる。なお、フォトダイオード２３６０
の受光面をトランジスタ４９１が形成された面と同じとすることもできる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
本実施例においては、図１に示すトランジスタ１００および図８に示すトランジスタ１
７１に相当するトランジスタを作製し、当該トランジスタのＩｄ－Ｖｇ特性の評価を行っ
た。
また、本実施例においては、以下に示す試料Ａ１、および試料Ａ２を作製し評価を行っ
た。なお、試料Ａ１およびＡ２は、本発明の一態様の試料である。また、試料Ａ１は、１
つのゲート電極を備えるトランジスタであり、試料Ａ２は２つのゲート電極を備えるトラ
ンジスタである。
本実施例で示すトランジスタの構成について、図３７を用いて説明する。図３７（Ａ）は
トランジスタ１００の上面図、図３７（Ｂ）はトランジスタ１７１の上面図を示す。試料
Ａ１およびＡ２は、ゲート電極の長さ１２３を６μｍとした。また、ソース電極として機
能する導電膜１１２ａと第１のゲート電極として機能する導電膜１０４の距離１２２ａ（
本明細書中では「ソースのオフセット長さ」と記す場合がある）、およびドレイン電極と
して機能する導電膜１１２ｂと第１のゲート電極として機能する導電膜１０４の距離１２
２ｂ（本明細書中では「ドレインのオフセット長さ」と記す場合がある）を１．５μｍと
した。酸化物半導体膜１０８の幅１２４は１０μｍとした。
本実施例で作製した試料Ａ１およびＡ２について、以下説明を行う。なお、以下の説明
において、図１に示すトランジスタ１００および図８に示すトランジスタ１７１に付記し
た符号を用いて説明する。なお、作製工程の中で、試料Ａ１に対しては行わず、試料Ａ２
に対してのみ行う工程がある。
＜試料Ａ１およびＡ２の作製方法＞まず、基板１０２上に導電膜１０４を形成した。基板
１０２としては、ガラス基板を用いた。なお、ガラス基板の大きさとしては、６００ｍｍ
×７２０ｍｍ、厚さ０．７ｍｍとした。また、導電膜１０４としては、厚さ１００ｎｍの
タングステン膜を、スパッタリング装置を用いて形成した。
次に、基板１０２及び導電膜１０４上に絶縁膜１０６、１０７を形成した。絶縁膜１０
６としては、厚さ４００ｎｍの窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。ま
た、絶縁膜１０７としては、厚さ５０ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用
いて形成した。
絶縁膜１０６の成膜条件としては、基板温度を３５０℃とし、流量２００ｓｃｃｍのシ
ランガスと、流量２０００ｓｃｃｍの窒素ガスと、流量１００ｓｃｃｍのアンモニアガス
をチャンバー内に導入し、圧力を１００Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平
板の電極間に２０００ＷのＲＦ電力を供給して、厚さ５０ｎｍの窒化シリコン膜を成膜し
、次に、アンモニアガスの流量を２０００ｓｃｃｍに変更して、厚さ３００ｎｍの窒化シ
リコン膜を成膜し、次に、アンモニアガスの流量を１００ｓｃｃｍに変更して、厚さ５０
ｎｍの窒化シリコン膜を成膜した。
また、絶縁膜１０７の成膜条件としては、基板温度を３５０℃とし、流量２０ｓｃｃｍ
のシランガスと、流量３０００ｓｃｃｍの一酸化二窒素ガスをチャンバー内に導入し、圧
力を４０Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間に１００ＷのＲＦ電
力を供給して成膜した。
次に、絶縁膜１０７上に酸化物半導体膜１０８を形成した。酸化物半導体膜１０８は、
第１のゲート電極として機能する導電膜１０４側の第１の酸化物半導体膜１０８ａと、第
１の酸化物半導体膜１０８ａ上の第２の酸化物半導体膜１０８ｂとを、積層して形成した
。また、第１の酸化物半導体膜１０８ａとして、厚さ１０ｎｍのＩＧＺＯ膜を形成し、第
２の酸化物半導体膜１０８ｂとして、厚さ１５ｎｍのＩＧＺＯ膜を形成した。
なお、第１の酸化物半導体膜１０８ａの成膜条件としては、基板温度を１７０℃とし、
流量１４０ｓｃｃｍのアルゴンガスと、流量６０ｓｃｃｍの酸素ガスをチャンバー内に導
入し、圧力を０．６Ｐａとし、多結晶の金属酸化物スパッタリングターゲット（Ｉｎ：Ｇ
ａ：Ｚｎ＝４：２：４．１［原子数比］）に２５００ＷのＡＣ電力を投入して成膜した。
また、第２の酸化物半導体膜１０８ｂの成膜条件としては、基板温度を１７０℃とし、
流量１００ｓｃｃｍのアルゴンガスと、流量１００ｓｃｃｍの酸素ガスをチャンバー内に
導入し、圧力を０．６Ｐａとし、多結晶の金属酸化物スパッタリングターゲット（Ｉｎ：
Ｇａ：Ｚｎ＝１：１：１．２［原子数比］）に２５００ＷのＡＣ電力を投入して成膜した
。
次に、第１の熱処理を行った。該第１の熱処理としては、窒素ガス雰囲気下で４５０℃
１時間、窒素ガスおよび酸素ガス雰囲気下で４５０℃１時間とした。
次に、絶縁膜１０７及び酸化物半導体膜１０８上に導電膜１１２ａ、１１２ｂを形成し
た。導電膜１１２ａ、１１２ｂとしては、厚さ５０ｎｍのタングステン膜と、厚さ４００
ｎｍのアルミニウム膜と、厚さ１００ｎｍのチタン膜とを、スパッタリング装置を用いて
真空中でタングステン膜、アルミニウム膜、チタン膜の順に連続して形成した。
次に、絶縁膜１０７、酸化物半導体膜１０８、及び導電膜１１２ａ、１１２ｂ上に絶縁
膜１１４及び絶縁膜１１６を形成した。絶縁膜１１４としては、厚さ５０ｎｍの酸化窒化
シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。また、絶縁膜１１６としては、厚さ４
００ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。なお、絶縁膜１１
４及び絶縁膜１１６としては、ＰＥＣＶＤ装置により真空中で連続して形成した。
絶縁膜１１４の成膜条件としては、基板温度を２２０℃とし、流量５０ｓｃｃｍのシラ
ンガスと、流量２０００ｓｃｃｍの一酸化二窒素ガスをチャンバー内に導入し、圧力を２
０Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間に１００ＷのＲＦ電力を供
給して成膜した。また、絶縁膜１１６の成膜条件としては、基板温度を２２０℃とし、流
量１６０ｓｃｃｍのシランガスと、流量４０００ｓｃｃｍの一酸化二窒素ガスをチャンバ
ー内に導入し、圧力を２００Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間
に１５００ＷのＲＦ電力を供給して成膜した。
次に、第２の熱処理を行った。該第２の熱処理としては、窒素ガス雰囲気下で３５０℃
１時間とした。
絶縁膜１１６上に、厚さ５ｎｍのＩＴＳＯ膜を、スパッタリング装置を用いて形成した
。該ＩＴＳＯ膜の成膜条件としては、基板温度を室温とし、流量７２ｓｃｃｍのアルゴン
ガスと、流量５ｓｃｃｍの酸素ガスをチャンバー内に導入し、圧力を０．１５Ｐａとし、
スパッタリング装置内に設置された金属酸化物ターゲット（Ｉｎ２Ｏ３：ＳｎＯ２：Ｓｉ
Ｏ２＝８５：１０：５［重量％］）に１０００ＷのＤＣ電力を供給して成膜した。
次に、ＩＴＳＯ膜を介して、絶縁膜１１６に酸素添加処理を行った。該酸素添加処理と
しては、アッシング装置を用い、基板温度を４０℃とし、流量２５０ｓｃｃｍの酸素ガス
をチャンバー内に導入し、圧力を１５Ｐａとし、基板側にバイアスが印加されるように、
アッシング装置内に設置された平行平板の電極間に４５００ＷのＲＦ電力を１２０ｓｅｃ
供給して行った。
次に、ＩＴＳＯ膜を除去し、絶縁膜１１６を露出させた。また、ＩＴＳＯ膜の除去方法
としては、ウエットエッチング装置を用い、濃度５％のシュウ酸水溶液を用いて、３００
ｓｅｃのエッチングを行った後、濃度０．５％のフッ化水素酸を用いて、１５ｓｅｃのエ
ッチングを行った。
次に、絶縁膜１１６上に絶縁膜１１８を形成した。絶縁膜１１８としては、厚さ１００
ｎｍの窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。なお、絶縁膜１１８の成膜
条件としては、基板温度を３５０℃とし、流量５０ｓｃｃｍのシランガスと、流量５００
０ｓｃｃｍの窒素ガスと、流量１００ｓｃｃｍのアンモニアガスをチャンバー内に導入し
、圧力を１００Ｐａとし、ＰＥＣＶＤ装置内に設置された平行平板の電極間に１０００Ｗ
のＲＦ電力を供給して成膜した。
次に、試料Ａ２のみ、導電膜１１２ｂに達する開口部１４２ｃ及び、導電膜１０４に達
する開口部１４２ａ、１４２ｂを形成した。開口部１４２ａ、１４２ｂ、１４２ｃとして
は、ドライエッチング装置を用いて形成した。
次に、試料Ａ２のみ、開口部１４２ａ、１４２ｂ、１４２ｃを覆うように絶縁膜１１８
上に導電膜を形成し、該導電膜を加工することで導電膜１２０ａ、１２０ｂを形成した。
導電膜１２０ａ、１２０ｂとしては、厚さ１００ｎｍのＩＴＳＯ膜を、スパッタリング装
置を用いて形成した。ＩＴＳＯ膜に用いたターゲットの組成としては、先に示すＩＴＳＯ
膜の組成と同様とした。
次に、試料Ａ１については絶縁膜１１８上に、試料Ａ２については絶縁膜１１８、導電
膜１２０ａ、および導電膜１２０ｂ上に、厚さ１．５μｍの感光性アクリル膜を、スピン
コーティング法を用いて形成した後、露光を行った。
次に、第３の熱処理を行った。該第３の熱処理としては、窒素ガス雰囲気下で２５０℃
１時間とした。
次に、第４の熱処理を行った。該第４の熱処理としては、窒素ガス雰囲気下で２５０℃
１時間とした。
以上の工程で本実施例の試料Ａ１およびＡ２を作製した。
＜トランジスタのＩｄ－Ｖｇ特性＞次に、上記作製した試料Ａ１および試料Ａ２のＩｄ－
Ｖｇ特性を測定した。試料Ａ１および試料Ａ２のＩｄ－Ｖｇ特性結果を、図３８（Ａ）（
Ｂ）に示す。なお、図３８（Ａ）（Ｂ）において、第１縦軸がＩｄ（Ａ）を、第２縦軸が
μＦＥ（ｃｍ２／Ｖｓ）を、横軸がＶｇ（Ｖ）を、それぞれ表す。
また、試料Ａ１のトランジスタのＩｄ－Ｖｇ測定における、第１のゲート電極として機
能する導電膜１０４に印加する電圧（以下、ゲート電圧（Ｖｇ）ともいう。）としては、
－１５Ｖから＋１５Ｖまで０．２５Ｖのステップで印加した。また、試料Ａ２のトランジ
スタのＩｄ－Ｖｇ測定における、第１のゲート電極として機能する導電膜１０４に印加す
る電圧（Ｖｇ）、および第２のゲート電極として機能する導電膜１２０ｂに印加する電圧
（Ｖｂｇ）としては、－１５Ｖから＋１５Ｖまで０．２５Ｖのステップで印加した。また
、試料Ａ１および試料Ａ２において、ソース電極として機能する導電膜１１２ａに印加す
る電圧（以下、ソース電圧（Ｖｓ）ともいう。）を０Ｖ（ｃｏｍｍ）とし、ドレイン電極
として機能する導電膜１１２ｂに印加する電圧（以下、ドレイン電圧（Ｖｄ）ともいう。
）を０．１Ｖまたは１０Ｖとした。なお、電界効果移動度（μＦＥ）については、Ｖｄ＝
１０Ｖの結果を示している。
電界効果移動度は、図３７（Ａ）、（Ｂ）におけるゲート電極の長さ１２３をチャネル長
Ｌ（Ｌ＝６μｍ）、酸化物半導体膜１０８の幅１２４をチャネル幅Ｗ（Ｗ＝１０μｍ）と
して、飽和移動度の式から求めた。なお、ここでは、飽和領域の電界効果移動度を飽和移
動度として説明する。計算によって得られる飽和移動度の最大値は、飽和領域（ゲート電
圧（Ｖｇ）＜ドレイン電圧（Ｖｄ）＋しきい値電圧（Ｖｔｈ））における電流駆動力の指
標であって、酸化物半導体膜の物性値としての移動度の近似値とは異なる。絶縁膜の容量
は、試料Ａ２の場合も、第１のゲート絶縁膜として機能する絶縁膜１０６および絶縁膜１
０７の容量を用いて計算を行った。
図３８（Ａ）に示す結果から、試料Ａ１のトランジスタにおいて、ソースおよびドレイ
ンのオフセットの長さが１．５μｍの時に、電界効果移動度の最高値が２ｃｍ２／Ｖｓ以
上となっていることが確認された。また、図３８（Ｂ）に示す結果から、試料Ａ２のトラ
ンジスタでは、ソースおよびドレインのオフセットの長さが１．５μｍの時に、電界効果
移動度の最高値が５ｃｍ２／Ｖｓ以上となっていることが確認された。
以上より、本発明の一態様の半導体装置においては、第１のゲート電極とソース電極お
よび第１のゲート電極とドレイン電極が重ならない構造のトランジスタにおいても、酸化
物半導体膜を積層構造とすることで、高い電界効果移動度を持つ優れた電気特性を有する
ことが示された。
以上、本実施例に示す構成は、他の実施の形態と適宜組み合わせて用いることができる
。
１００ トランジスタ
１０２ 基板
１０４ 導電膜
１０６ 絶縁膜
１０７ 絶縁膜
１０８ 酸化物半導体膜
１０８ａ 酸化物半導体膜
１０８ｂ 酸化物半導体膜
１１２ 導電膜
１１２ａ 導電膜
１１２ｂ 導電膜
１１４ 絶縁膜
１１６ 絶縁膜
１１７ 酸化物半導体膜
１１８ 絶縁膜
１２０ 導電膜
１２０ａ 導電膜
１２０ｂ 導電膜
１２１ 絶縁膜
１２２ 領域
１２２ａ 距離
１２２ｂ 距離
１２５ チャネル保護層
１３１ 酸化物導電膜
１３８ エッチングガス
１３９ 酸素
１４０ａ マスク
１４０ｂ マスク
１４２ エッチャント
１４２ａ 開口部
１４２ｂ 開口部
１４２ｃ 開口部
１５１ トランジスタ
１５２ トランジスタ
１５３ トランジスタ
１５４ トランジスタ
１５５ トランジスタ
１６０ トランジスタ
１６１ トランジスタ
１６２ トランジスタ
１７０ トランジスタ
１７１ トランジスタ
１７２ トランジスタ
１７３ トランジスタ
１８４ トランジスタ
３１２ｂ 導電層
３１２ｃ 導電層
３１３ 導電層
３１３ｂ 導電層
３１３ｅ 導電層
３４１ｃ 導電層
３４３ 導電層
３４３ｂ 導電層
３４３ｅ 導電層
３４４ｂ 導電層
３４４ｃ 導電層
３７１ 絶縁膜
４００ 基板
４１６ｂ 導電層
４９０ トランジスタ
４９０ｂ トランジスタ
４９１ トランジスタ
５０１ 画素回路
５０２ 画素部
５０４ 駆動回路部
５０４ａ ゲートドライバ
５０４ｂ ソースドライバ
５０６ 保護回路
５０７ 端子部
５５０ トランジスタ
５５２ トランジスタ
５５４ トランジスタ
５６０ 容量素子
５６２ 容量素子
５７０ 液晶素子
５７２ 発光素子
５８０ 領域
６２０ 層
６２１ 層
６２２ 層
７００ 表示装置
７０１ 基板
７０２ 画素部
７０４ ソースドライバ回路部
７０５ 基板
７０６ ゲートドライバ回路部
７０８ ＦＰＣ端子部
７１０ 信号線
７１１ 配線部
７１２ シール材
７１６ ＦＰＣ
７３０ 絶縁膜
７３２ 封止膜
７３４ 絶縁膜
７３６ 着色膜
７３８ 遮光膜
７５０ トランジスタ
７５２ トランジスタ
７６０ 接続電極
７６４ 絶縁膜
７６６ 絶縁膜
７６７ 酸化物半導体膜
７６８ 絶縁膜
７７０ 平坦化絶縁膜
７７２ 導電膜
７７４ 導電膜
７７５ 液晶素子
７７６ 液晶層
７７８ 構造体
７８０ 異方性導電膜
７８２ 発光素子
７８４ 導電膜
７８６ ＥＬ層
７８８ 導電膜
７９０ 容量素子
８００ ＲＦデバイスタグ
８０１ 通信器
８０２ アンテナ
８０３ 無線信号
８０４ アンテナ
８０５ 整流回路
８０６ 定電圧回路
８０７ 復調回路
８０８ 変調回路
８０９ 論理回路
８１０ 記憶回路
８１１ ＲＯＭ
９３０ 表示部
９３１ 画素部
９３１ｐ 画素
９３２ Ｇ駆動回路
９３３ Ｓ駆動回路
９３４ 画素回路
９３４ｃ 容量素子
９３４ｔ トランジスタ
９３４ｔｃ 寄生容量
９３５ＬＣ 液晶素子
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
２０００ 撮像装置
２００１ スイッチ
２００２ スイッチ
２００３ スイッチ
２０１０ 画素部
２０１１ 画素
２０１２ 副画素
２０１２Ｂ 副画素
２０１２Ｇ 副画素
２０１２Ｒ 副画素
２０２０ 光電変換素子
２０３０ 画素回路
２０３１ 配線
２０４７ 配線
２０４８ 配線
２０４９ 配線
２０５０ 配線
２０５３ 配線
２０５４ フィルタ
２０５４Ｂ フィルタ
２０５４Ｇ フィルタ
２０５４Ｒ フィルタ
２０５５ レンズ
２０５６ 光
２０５７ 配線
２０６０ 周辺回路
２０７０ 周辺回路
２０８０ 周辺回路
２０９０ 周辺回路
２０９１ 光源
２３６０ フォトダイオード
２３６１ 電極
２３６２ 電極
２３６３ 低抵抗層
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
５０００ 筐体
５００１ 表示部
５００２ 表示部
５００３ スピーカ
５００４ ＬＥＤランプ
５００５ 操作キー
５００６ 接続端子
５００７ センサ
５００８ マイクロフォン
５００９ スイッチ
５０１０ 赤外線ポート
５０１１ 記録媒体読込部
５０１２ 支持部
５０１３ イヤホン
５０１４ アンテナ
５０１５ シャッターボタン
５０１６ 受像部
５０１７ 充電器
５１００ ペレット
５１００ａ ペレット
５１００ｂ ペレット
５１０１ イオン
５１０２ 酸化亜鉛層
５１０３ 粒子
５１０５ａ ペレット
５１０５ａ１ 領域
５１０５ａ２ ペレット
５１０５ｂ ペレット
５１０５ｃ ペレット
５１０５ｄ ペレット
５１０５ｄ１ 領域
５１０５ｅ ペレット
５１２０ 基板
５１３０ ターゲット
５１６１ 領域
８０００ 表示モジュール
８００１ 上部カバー
８００２ 下部カバー
８００３ ＦＰＣ
８００４ タッチパネル
８００５ ＦＰＣ
８００６ 表示パネル
８００７ バックライト
８００８ 光源
８００９ フレーム
８０１０ プリント基板
８０１１ バッテリ
９０００ 筐体
９００１ 表示部
９００３ スピーカ
９００５ 操作キー
９００６ 接続端子
９００７ センサ
９００８ マイクロフォン
９０５０ 操作ボタン
９０５１ 情報
９０５２ 情報
９０５３ 情報
９０５４ 情報
９０５５ ヒンジ
９１００ 携帯情報端末
９１０１ 携帯情報端末
９１０２ 携帯情報端末
９２００ 携帯情報端末
９２０１ 携帯情報端末

Claims (3)

  1. 第１の導電層と、
    前記第１の導電層上の第１の絶縁層と、
    前記第１の絶縁層上の酸化物半導体層と、
    前記酸化物半導体層上の第２の導電層と、
    前記酸化物半導体層上の第３の導電層と、
    前記酸化物半導体層上の第２の絶縁層と、
    前記第２の絶縁層上の第４の導電層と、
    前記第３の導電層と電気的に接続されたＥＬ素子の画素電極と、を有し、
    前記第１の導電層は、トランジスタの第１のゲート電極としての機能を有し、
    前記酸化物半導体層は、前記トランジスタのチャネル形成領域を有し、
    前記第２の導電層は、前記トランジスタのソース電極又はドレイン電極の一方としての機能を有し、
    前記第３の導電層は、前記トランジスタのソース電極又はドレイン電極の他方としての機能を有し、
    前記第４の導電層は、前記トランジスタの第２のゲート電極としての機能を有し、
    前記酸化物半導体層は、第１の領域と、第２の領域と、第３の領域と、第４の領域と、第５の領域と、を有し、
    前記第１の領域は、前記第１の導電層と重ならず、前記第２の導電層と重なり、前記第３の導電層と重ならず、前記第４の導電層と重ならず、
    前記第２の領域は、前記第１の導電層と重ならず、前記第２の導電層と重ならず、前記第３の導電層と重ならず、前記第４の導電層と重ならず、
    前記第３の領域は、前記第１の導電層と重なり、前記第２の導電層と重ならず、前記第３の導電層と重ならず、前記第４の導電層と重なり、
    前記第４の領域は、前記第１の導電層と重なり、前記第２の導電層と重ならず、前記第３の導電層と重ならず、前記第４の導電層と重ならず、
    前記第５の領域は、前記第１の導電層と重なり、前記第２の導電層と重ならず、前記第３の導電層と重なり、前記第４の導電層と重ならず、
    前記酸化物半導体層は、前記第１の導電層の上面と接する領域を有さず、
    平面視において、前記第１の導電層は、前記第４の導電層のうちの前記酸化物半導体層と重なる領域の全体と、重なりを有し、
    平面視において、前記第１の導電層は、前記第３の領域の全体、前記第４の領域の全体及び前記第５の領域の全体と、重なりを有する、半導体装置。
  2. 第１の導電層と、
    前記第１の導電層上の第１の絶縁層と、
    前記第１の絶縁層上の酸化物半導体層と、
    前記酸化物半導体層上の第２の導電層と、
    前記酸化物半導体層上の第３の導電層と、
    前記酸化物半導体層上の第２の絶縁層と、
    前記第２の絶縁層上の第４の導電層と、
    前記第３の導電層と電気的に接続されたＥＬ素子の画素電極と、を有し、
    前記第１の導電層は、トランジスタの第１のゲート電極としての機能を有し、
    前記酸化物半導体層は、前記トランジスタのチャネル形成領域を有し、
    前記第２の導電層は、前記トランジスタのソース電極又はドレイン電極の一方としての機能を有し、
    前記第３の導電層は、前記トランジスタのソース電極又はドレイン電極の他方としての機能を有し、
    前記第４の導電層は、前記トランジスタの第２のゲート電極としての機能を有し、
    前記酸化物半導体層は、第１の領域と、第２の領域と、第３の領域と、第４の領域と、第５の領域と、を有し、
    前記第１の領域は、前記第１の導電層と重ならず、前記第２の導電層と重なり、前記第３の導電層と重ならず、前記第４の導電層と重ならず、
    前記第２の領域は、前記第１の導電層と重ならず、前記第２の導電層と重ならず、前記第３の導電層と重ならず、前記第４の導電層と重ならず、
    前記第３の領域は、前記第１の導電層と重なり、前記第２の導電層と重ならず、前記第３の導電層と重ならず、前記第４の導電層と重なり、
    前記第４の領域は、前記第１の導電層と重なり、前記第２の導電層と重ならず、前記第３の導電層と重ならず、前記第４の導電層と重ならず、
    前記第５の領域は、前記第１の導電層と重なり、前記第２の導電層と重ならず、前記第３の導電層と重なり、前記第４の導電層と重ならず、
    前記酸化物半導体層は、前記第１の導電層の上面と接する領域を有さず、
    平面視において、前記第１の導電層は、前記第４の導電層のうちの前記酸化物半導体層と重なる領域の全体と、重なりを有し、
    平面視において、前記第１の導電層は、前記第３の領域の全体、前記第４の領域の全体及び前記第５の領域の全体と、重なりを有し、
    前記第１の導電層と前記第４の導電層のそれぞれには、互いに異なる電位を与えることができる、半導体装置。
  3. 請求項１または請求項２において、
    前記第２の領域の膜厚は、前記第１の領域の膜厚よりも小さく、
    前記第４の領域の膜厚は、前記第５の領域の膜厚よりも小さい、半導体装置。

JP2023138223A 2015-02-12 2023-08-28 半導体装置 Active JP7497505B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2015025021 2015-02-12
JP2015025021 2015-02-12
JP2021020646A JP7025575B2 (ja) 2015-02-12 2021-02-12 半導体装置
JP2022019338A JP7340637B2 (ja) 2015-02-12 2022-02-10 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2022019338A Division JP7340637B2 (ja) 2015-02-12 2022-02-10 半導体装置

Publications (2)

Publication Number Publication Date
JP2023169180A JP2023169180A (ja) 2023-11-29
JP7497505B2 true JP7497505B2 (ja) 2024-06-10

Family

ID=56621532

Family Applications (5)

Application Number Title Priority Date Filing Date
JP2016023743A Withdrawn JP2016154229A (ja) 2015-02-12 2016-02-10 半導体装置、または該半導体装置を有する表示装置
JP2019222195A Active JP6839258B2 (ja) 2015-02-12 2019-12-09 半導体装置
JP2021020646A Active JP7025575B2 (ja) 2015-02-12 2021-02-12 半導体装置
JP2022019338A Active JP7340637B2 (ja) 2015-02-12 2022-02-10 半導体装置
JP2023138223A Active JP7497505B2 (ja) 2015-02-12 2023-08-28 半導体装置

Family Applications Before (4)

Application Number Title Priority Date Filing Date
JP2016023743A Withdrawn JP2016154229A (ja) 2015-02-12 2016-02-10 半導体装置、または該半導体装置を有する表示装置
JP2019222195A Active JP6839258B2 (ja) 2015-02-12 2019-12-09 半導体装置
JP2021020646A Active JP7025575B2 (ja) 2015-02-12 2021-02-12 半導体装置
JP2022019338A Active JP7340637B2 (ja) 2015-02-12 2022-02-10 半導体装置

Country Status (2)

Country Link
US (1) US9818880B2 (ja)
JP (5) JP2016154229A (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113793872A (zh) 2014-12-10 2021-12-14 株式会社半导体能源研究所 半导体装置及其制造方法
US9653613B2 (en) * 2015-02-27 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
CN113809137A (zh) 2016-09-21 2021-12-17 索尼半导体解决方案公司 显示装置和电子设备
US10411003B2 (en) 2016-10-14 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102142268B1 (ko) * 2018-06-25 2020-08-12 삼성전자 주식회사 전이금속에 의해 결정화 유도된 다결정질 금속 산화물 채널층을 구비하는 박막트랜지스터 및 수직형 비휘발성 메모리 소자
JP7256808B2 (ja) * 2018-07-30 2023-04-12 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子及び電子装置
JP7268986B2 (ja) * 2018-10-05 2023-05-08 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 整流性を有する素子と薄膜トランジスタとを含む装置
CN113396483A (zh) * 2019-02-15 2021-09-14 株式会社半导体能源研究所 半导体装置的制造方法
US11081600B2 (en) * 2019-05-10 2021-08-03 Visera Technologies Company Limited Light filter structure

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010251735A (ja) 2009-03-27 2010-11-04 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011172217A (ja) 2010-01-22 2011-09-01 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013191837A (ja) 2012-02-15 2013-09-26 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014116597A (ja) 2012-11-15 2014-06-26 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012089831A5 (ja) 2011-09-21 2014-10-23

Family Cites Families (124)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58182272A (ja) * 1982-04-19 1983-10-25 Seiko Epson Corp 薄膜トランジスタ
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH04125970A (ja) * 1990-09-18 1992-04-27 Fuji Xerox Co Ltd ダブルゲート高耐圧薄膜トランジスタ
JPH04150071A (ja) * 1990-10-15 1992-05-22 Fuji Xerox Co Ltd 高耐圧薄膜トランジスタ
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3254007B2 (ja) * 1992-06-09 2002-02-04 株式会社半導体エネルギー研究所 薄膜状半導体装置およびその作製方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
WO2009157573A1 (en) 2008-06-27 2009-12-30 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, semiconductor device and electronic device
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101396015B1 (ko) * 2009-11-28 2014-05-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101856722B1 (ko) * 2010-09-22 2018-05-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 파워 절연 게이트형 전계 효과 트랜지스터
JP5897910B2 (ja) 2011-01-20 2016-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9478668B2 (en) 2011-04-13 2016-10-25 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
TWI580047B (zh) 2011-12-23 2017-04-21 半導體能源研究所股份有限公司 半導體裝置
TW201901972A (zh) 2012-01-26 2019-01-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US9419146B2 (en) * 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8901556B2 (en) * 2012-04-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Insulating film, method for manufacturing semiconductor device, and semiconductor device
JP2013236068A (ja) * 2012-04-12 2013-11-21 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
KR102316107B1 (ko) * 2012-05-31 2021-10-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102171650B1 (ko) 2012-08-10 2020-10-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
DE102013216824A1 (de) * 2012-08-28 2014-03-06 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
WO2014061535A1 (en) 2012-10-17 2014-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2014082388A (ja) 2012-10-17 2014-05-08 Semiconductor Energy Lab Co Ltd 半導体装置
JP6044358B2 (ja) * 2013-01-18 2016-12-14 セイコーエプソン株式会社 電気光学装置用基板、電気光学装置、および電子機器
KR102091663B1 (ko) * 2013-06-28 2020-03-23 삼성디스플레이 주식회사 박막 트랜지스터 및 유기 발광 표시 장치
US9564535B2 (en) 2014-02-28 2017-02-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module
TWI666776B (zh) 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
KR20220069118A (ko) 2014-07-15 2022-05-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010251735A (ja) 2009-03-27 2010-11-04 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011172217A (ja) 2010-01-22 2011-09-01 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012089831A5 (ja) 2011-09-21 2014-10-23
JP2013191837A (ja) 2012-02-15 2013-09-26 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014116597A (ja) 2012-11-15 2014-06-26 Semiconductor Energy Lab Co Ltd 半導体装置

Also Published As

Publication number Publication date
JP7340637B2 (ja) 2023-09-07
JP2023169180A (ja) 2023-11-29
JP6839258B2 (ja) 2021-03-03
US9818880B2 (en) 2017-11-14
JP2021100128A (ja) 2021-07-01
US20160240683A1 (en) 2016-08-18
JP2022078062A (ja) 2022-05-24
JP7025575B2 (ja) 2022-02-24
JP2020053698A (ja) 2020-04-02
JP2016154229A (ja) 2016-08-25

Similar Documents

Publication Publication Date Title
JP7497505B2 (ja) 半導体装置
US10164075B2 (en) Manufacturing method of semiconductor device including transistor
JP7209774B2 (ja) 半導体装置の作製方法
JP7293282B2 (ja) 半導体装置
US9893202B2 (en) Manufacturing method of semiconductor device
JP2020043362A (ja) 半導体装置
TW201705491A (zh) 半導體裝置以及包括該半導體裝置的顯示裝置
TW201711205A (zh) 半導體裝置、包括該半導體裝置的顯示裝置
JP2024052769A (ja) 半導体装置
JP2017034251A (ja) 半導体装置、該半導体装置を有する表示装置
JP2020127016A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230830

TRDD Decision of grant or rejection written
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240513

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240521

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240529

R150 Certificate of patent or registration of utility model

Ref document number: 7497505

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150