KR102332713B1

KR102332713B1 - 로우 프로파일 위상 어레이

Info

Publication number: KR102332713B1
Application number: KR1020207016415A
Authority: KR
Inventors: 토마스 브이. 시키나; 존 피. 헤이븐; 제임스 이. 베네딕트; 조나단 이. 누피오몰리나; 앤드류 알. 사우스워스
Original assignee: 레이던 컴퍼니
Priority date: 2017-11-10
Filing date: 2018-11-07
Publication date: 2021-12-02
Also published as: US11158955B2; WO2019094337A8; CN111566874B; JP2021502763A; EP3707778B1; EP3707777A1; SG11202004211WA; KR102545915B1; EP4235951A2; KR20200076745A; US20220052460A1; JP7014907B2; JP6976433B2; JP2021502768A; SG11202004215XA; EP4235951A3; WO2019094452A1; EP3707778A1; US20190148837A1; US20190148828A1

Abstract

로우 프로파일 어레이(LPA)는 적어도 하나의 패러데이 벽을 구비하는 안테나 엘리먼트 어레이층; 및 상기 안테나 엘리먼트 어레이층에 연결된 빔형성기 회로층을 포함한다. 상기 빔형성기 회로층은 적어도 하나의 패러데이 벽을 구비한다. 상기 패러데이 벽은 상기 안테나 엘리먼트 어레이층 및 상기 빔형성기 회로층 중 적어도 하나와 연관된 그라운드 평면들 사이에서 연장된다.

Description

로우 프로파일 위상 어레이

본 출원은 2017년 11월 10일자로 출원된 발명의 명칭이 "로우 프로파일 위상 어레이(LOW PROFILE PHASED ARRAY)"인 미국 특허 가출원 제 62/584,300 호와, 2017년 11월 10일자로 출원된 발명의 명칭이 "적층 제작 기술 로우 프로파일 라디에이터(ADDITIVE MANUFACTURING TECHNOLOGY (AMT) LOW PROFILE RADIATOR)"인 미국 특허 가출원 제 62/584,264 호에 대해 우선권 주장하며, 이들 모두는 그 전체가 본 명세서에 참조로 포함된다.

본 기술 분야에 알려진 바와 같이, 레이더(radars)는 신호를 전송 및 수신하기 위한 위상 어레이(phased arrays)를 포함할 수 있다. 종래의 인쇄 회로 기판(PCB) 방법은 로우 프로파일 어레이(low profile arrays)를 제공하는 효과적인 접근법을 도출하지 않을 수 있다. 기존의 공정은 피처 크기 및 기판 두께 제한을 가지므로, 원하는 두께에 대한 준수를 못하게 할 수 있다. 현재 어레이 설계는 다수의(multiple) 공정 단계, 값비싼 재료와, 느린(slow) 사이클 턴어라운드 시간(cycle turnaround time)에 따른 표준 PCB 공정을 이용한다. 다수의 공정 단계는 고비용 및 느린 턴어라운드 시간을 유도한다(drive). 조립 부품(assemblies)이 하나의 공정으로부터 다음(예를 들어, 래미네이션(lamination), 전도성(conductive) 비아(via) 다시 충진(backfill))으로 이동될 때 노동 비용이 전체 조립 부품에 추가된다. 추가된 노동 비용은 임의의 고장 수리 단계(troubleshooting phase)를 연장하는 긴 조형 시간(build times)을 유도하는(leads) 사이클 시간(cycle time)을 추가한다.

실시예들에서, 로우 프로파일 어레이(LPA: Low Profile Array)는 적층 제작 기술(AMT: Additive Manufacturing Technology)을 이용하는(utilizes) 위상 어레이(phased array)를 포함한다. LPA 실시예는 공간 기반 레이더(space-based radars)에 적합한(well-suited) 위상 어레이 기능(functionality)을 포함할 수 있다. LPA 실시예는 론치(launch) 및 제작 비용을 상당히 감소시키기 위해 접힐 수 있도록(foldable) 구성될 수 있다. AMT 기술은 작은 피처(features) 및 얇은 기판(substrates)을 제공하기 위해 사용될 수 있다.

본 명세서에 설명된 개념들의 일 측면에 따르면, 로우 프로파일 어레이(LPA)는 본 발명의 예시적인 실시예들에 따른 적층 제작 기술들을 사용하여 형성될 수 있는, 라디에이터(radiators), 빔형성기(beamformers), 회로층(circuit layers), 및/또는 마이크로-스트립층(micro-strip layers)을 포함한다. 실시예에서, 라디에이터는 적층 제작 기술(AMT)을 사용하여 제공되는 약 .020 인치(inches)(20 밀(mils))의 범위의 두께를 가지며, 이에 따라 AMT 라디에이터로 지칭될 수 있다. 빔형성기는 패러데이 벽(Faraday walls)을 포함할 수 있고, 라디에이터와 용이하게 통합될(integrated) 수 있다.

개시된 LPA 실시예는, 패러데이 벽, 층들(layers) 사이에서의 SNAP-RF 연결(connections), 인쇄된 수직 론치(vertical launch) 연결, 및/또는 밀링된(milled) 구리 전도체(conductors)를 사용하여, 작은 피처 크기 및 얇은 기판 재료들을 갖는 공간-기반 레이더 및 관련 적용(applications)을 위해 구성된 위상 어레이를 제공한다. 전체 어레이 높이는 예를 들어 독창적인(inventive) 밀링 및 인쇄(printing) AMT 기술을 사용하여, 41 밀(1,100 마이크론(microns))로 한정될(confined) 수 있다. 인쇄된 전도성 패러데이 벽은 전기장을 한정(confine)하며, 다른 피처를 밀링하는 것과 동일한 제작 단계에서 생산될 수 있다. 이는 조립 부품(assembly)의 전체 비용을 낮추도록 하는, 상당한 노동 비용을 절약한다. 또한, 설계는 기계 제약(constraints) 내에서 가상으로(virtually) 임의의 형상 및 크기의 전도성 엘리먼트(conductive elements)를 인쇄하기 위해 AMT 기능(capability)을 이용한다. 이는 로우 프로파일 어레이에 대해 원하는(desired) 성능을 달성하기 위한 튜닝 엘리먼트(tuning elements)로 사용된다. 표준 BMB 커넥터(connector)가 장치(device)를 테스트하는데(test) 사용될 수 있도록 맞춤(custom) 인쇄 커넥터 인터페이스(interface)가 사용될 수 있다.

본 개시의 일 측면은, 로우 프로파일 어레이(LPA: Low Profile Array)에 관한 것으로, 상기 로우 프로파일 어레이는 적어도 하나의 패러데이 벽(Faraday wall)을 구비하는 안테나 엘리먼트 어레이층(antenna element array layer); 및 상기 안테나 엘리먼트 어레이층에 연결된(coupled) 빔형성기 회로층(beamformer circuit layer)을 포함한다. 상기 빔형성기 회로층은 적어도 하나의 패러데이 벽을 구비한다. 상기 패러데이 벽은 상기 안테나 엘리먼트 어레이층 및 상기 빔형성기 회로층 중 적어도 하나와 연관된 그라운드 평면들 사이에서 연장된다.

LPA의 실시예는, 약 47 밀(mils) 미만의 총(total) 두께를 갖는 LPA를 더 포함한다. 상기 안테나 엘리먼트 어레이층은, 기판; 상기 기판 상에 적용된(applied) 전도체를 더 포함할 수 있고, 라디에이터(radiator)는, 전도성 재료(conductive material)를 제거하고, 전도체(conductor)를 인쇄하여(printing) 상기 라디에이터를 생성함으로써(create) 형성된다(formed). 상기 안테나 엘리먼트 어레이층의 상기 적어도 하나의 패러데이 벽(Faraday wall)은, 전도성 재료로 다시 충진되는(back-filled) 트렌치(trench)를 형성함으로써 생성될 수 있다. 상기 빔형성기 회로층의 상기 적어도 하나의 패러데이 벽은, 전도성 재료로 다시 충진되는 트렌치를 형성함으로써 생성될 수 있다. 상기 LPA는, 상기 빔형성기 회로층 및 상기 안테나 엘리먼트 어레이층의 라디에이터를 통해 연장되는 수직 론치(vertical launch)를 더 포함할 수 있다. 상기 수직 론치는, 땜납 범프(solder bump)가 상기 빔형성기 회로의 표면(surface) 상에 있도록 본딩(bonding) 전에 상기 빔형성기 회로층 및 상기 라디에이터 상의 패드(pads)를 납땜(soldering)하고, 중심 전도체 홀(center conductor hole)을 드릴링하고(drilling), 상기 중심 전도체 홀을 구리로 충진하여 생성될 수 있다. 상기 LPA는, 상기 빔형성기 회로층 아래에 배치된(disposed) 논리 회로층(logic circuit layer)을 더 포함할 수 있다. 상기 LPA는, 상기 논리 회로층 아래에 배치된 위상 시프트층(phase shift layer)을 더 포함할 수 있다. 상기 수직 론치는, 상기 논리 회로층 및 상기 위상 시프트층을 통해 연장될 수 있다. 상기 수직 론치는, 상기 논리 회로층 및 상기 위상 시프트층을 통해 연장될 수 있다.

어레이 안테나(array antenna)는 복수의 로우 프로파일 어레이(LPA: Low Profile Array)를 포함하고, 상기 로우 프로파일 어레이 각각은, 본원에 기술된 로우 프로파일 어레이를 구현한다(embodying). 상기 어레이 안테나는, 로우 프로파일 어레이의 튜닝 엘리먼트(tuning elements)의 제1 세트(set), 및 제2 로우 프로파일 어레이의 튜닝 엘리먼트의 제1 세트가, 각각 제3 로우 프로파일 어레이의 튜닝 엘리먼트의 제2 세트, 및 제4 로우 프로파일 어레이의 튜닝 엘리먼트의 제2 세트에 인접하도록 배치된(arranged) 4 개의 로우 프로파일 어레이로 구성된 것을 포함한다.

본 개시의 다른 측면은, 로우 프로파일 어레이(LPA: Low Profile Array)를 제조하는(fabricating) 방법에 관한 것이다. 일 실시예에서, 상기 방법은, 안테나 엘리먼트(antenna elements)를 구비하는 어레이의 일부에서 트렌치(trenches)를 밀링하고(milling), 패러데이 벽(Faraday wall)을 형성하도록 적층(additive) 제작(manufacturing) 공정을 사용하여 전도성 재료로 상기 트렌치를 충진하는(filling) 단계; 및 빔형성기(beamformer) 기판 내의 트렌치를 밀링하고(milling), 패러데이 벽을 형성하도록 적층 제작 공정을 사용하여 전도성 재료로 상기 트렌치를 충진하는(filling) 단계를 포함한다.

상기 방법의 실시예는, 상기 빔형성기 회로층 및 상기 안테나 엘리먼트 어레이층의 라디에이터(radiator)를 통해 연장되는 수직 론치(vertical launch)를 제공하는 단계를 더 포함할 수 있다. 상기 수직 론치는, 땜납 범프(solder bump)가 상기 빔형성기 회로의 표면 상에 있도록 본딩 전에 상기 빔형성기 회로층 및 상기 라디에이터 상의 패드(pads)를 납땜하고(soldering), 중심 전도체 홀(center conductor hole)을 드릴링하고(drilling), 상기 중심 전도체 홀을 구리로 충진하여 생성될 수 있다. 상기 LPA는, 상기 빔형성기 회로층 아래에 배치된 논리 회로층(logic circuit layer)을 포함할 수 있다. 상기 방법은, 상기 논리 회로층 아래에 배치된 위상 시프트층(phase shift layer)을 더 포함할 수 있다. 상기 수직 론치는, 상기 논리 회로층 및 상기 위상 시프트층을 통해 연장될 수 있다. 상기 LPA는, 약 47 밀(mils) 미만의 총(total) 두께를 가질 수 있다. 상기 어레이의 안테나 엘리먼트 어레이층(antenna element array layer)은, 기판; 상기 기판 상에 적용된(applied) 전도체를 포함하고, 라디에이터(radiator)는, 전도성 재료를 제거하고, 전도체를 인쇄하여 상기 라디에이터를 생성함으로써 형성되고, 상기 패러데이 벽은, 전도성 재료로 다시 충진되는(back-filled) 트렌치(trench)를 형성함으로써 생성된다.

적어도 하나의 실시예의 다양한 측면들이 첨부된 도면들을 참조하여 아래에서 기술되며, 이는 스케일로(scale) 도시되도록 의도되지는 않는다. 도면들은 다양한 측면들 및 실시예들의 예시 및 추가 이해를 제공하도록 포함되고, 본 명세서의 일부로 포함되며 본 명세서의 일부를 구성하지만, 본 개시의 제한을 정의하는 것으로 의도되지는 않는다. 도면에서, 다양한 도면에 도시된 각각의 동일하거나 거의 동일한 구성요소(component)는 같은 숫자(numeral)로 표현될 수 있다. 명확성을 위해, 모든 구성요소가 모든 도면에서 표시될(labeled) 수 있는 것은 아니다. 전술한 특징들은 다음의 도면의 이하의 설명으로부터 보다 완전히 이해될 수 있다.

도 1은 본 개시의 예시적인 실시예에 따른 적층 제작 기술들을 사용하여 형성될 수 있는 라디에이터들(radiators), 빔형성기들(beamformers), 회로층들(layers), 및/또는 마이크로-스트립층들(micro-strip layers)을 갖는 로우 프로파일 어레이(low profile array)의 사시도이다.
도 1A는 적층 제작 기술(AMT) 제작 공정을 사용하여 제작된 보우타이 안테나 엘리먼트(bowtie antenna element)의 평면도이다.
도 1B는 어레이 안테나를 형성하도록 배치된 복수의 보우타이 라디에이터의 평면도이다.
도 1C는 패러데이 벽들(Faraday walls)을 생성하기 위한 공정(processing) 동안의 도시된 예시적인 서브어레이(subarray)의 일부(portion)의 사시도이다.
도 2는 로우 프로파일 어레이의 일부를 형성하는 빔형성기의 평면도이다.
도 2A는 포트(ports)에서 빔형성기에 결합된 유닛 셀(unit cells)의 쌍을 갖는 서브어레이의 개략도이다.
도 2B는 빔형성기 상의 패러데이 벽의 생성을 도시하는 사시도이다.
도 3은 로우 프로파일 어레이 스택 업(stack up)의 단면도이다.
도 4는 예시적인 어레이 컴포넌트와 예시적인 두께를 도시하는 도표이다.
도 5A 내지 도 5C는 본 개시의 예시적인 실시예에 따른 로우 프로파일 어레이를 제조하기 위한 공정 단계들(process steps)의 제1 부분(first portion)을 도시한다.
도 6A 내지 도 6C는 로우 프로파일 어레이를 제조하기 위한 공정 단계들의 제2 부분을 도시한다.
도 7A 내지 도 7C는 제1 본드(bond) 사이클을 도시한다.
도 8A 내지 도 8C는 라디에이터에서와 빔형성기에서 밀링된(milled) 패러데이 벽을 도시한다.
도 9는 능동(active) 마이크로-스트립층의 사시도이다.
도 10A는 최종(final) 본딩된(bonded) 조립 부품의 사시도이다.
도 10B는 제2 본딩 사이클 이후의 스택 업의 단면도이다.
도 11A는 능동 마이크로스트립층(microstrip layer)에 형성된 중심(center) 전도체의 사시도이다.
도 11B는 전도성 잉크로 드릴링하고 충진한 이후의 패러데이 벽의 사시도이다.
도 12는 공정 흐름도이다.

본 명세서에 기술된 개념, 시스템 및 기술은 (본 명세서에서 로우 프로파일 위상 어레이로 지칭되는) 로우 프로파일(low profile)(즉, 약 1 mm 이하의 범위의 두께)를 갖는 위상 어레이를 제공하도록 적층 제작 기술을 사용하여 제공되는 위상 어레이에 관한 것이다.

본 명세서에서 논의된 방법들 및 장치들의 실시예들은 다음의 설명에 제시되거나 첨부 도면들에 도시된 구조(construction)의 세부사항들 및 구성요소들(components)의 구성(arrangement)에 적용하여 제한되지 않는다는 것을 이해해야 한다. 상기 방법들 및 장치들은 다른 실시예들에서 구현될 수 있고, 다양한 방식들로 실시되거나 수행될 수 있다. 특정 구현들의 예들은 단지 예시적인 목적들을 위해 본 명세서에 제공되며, 제한하는 것으로 의도되지는 않는다. 또한, 본 명세서에서 사용된 어구(phraseology) 및 용어는 설명을 위한 것이며 제한하는 것으로 간주되어서는 안된다. "포함하는(including)", "포함하는(comprising)", "구비하는(having)", "포함하는(containing)", "포함하는(involving)" 및 이들의 변형의 본원에서의 사용은, 이후에 열거된 항목 및 그 등가물뿐만 아니라 추가적인 항목을 포함하는 것을 의미한다. "또는(or)"에 대한 참조는, "또는"을 사용하여 설명된 임의의 용어가 기술된 용어들 중 하나, 하나 이상, 및 모두 중 어느 하나를 나타낼 수 있도록 포괄적인 것으로 해석될 수 있다. 전방 및 후방, 좌측 및 우측, 상부 및 하부, 상측 및 하측, 단부, 측면, 수직 및 수평 등에 대한 임의의 참조는, 설명의 편의를 위해 의도된 것이며, 본 시스템 및 방법 또는 그 구성요소들을 임의의 하나의 위치 또는 공간 배향(orientation)으로 제한하지는 않는다.

도 1은 본 발명의 예시적인 실시예에 따른 적층 제작 기술(AMT)을 사용하여 형성될 수 있는 라디에이터, 빔형성기, 회로층, 및/또는 마이크로-스트립층을 갖는 예시적인 로우 프로파일 어레이(low profile array)(5)를 도시한다. 도시된 실시예에서, 2 x 2 서브어레이(subarray)(7)는 어레이(5)로부터 분리된 것으로 도시되어 있다. 실시예에서, 어레이는 각각 4 개의 엘리먼트를 갖는 16 개의 미니-어레이(mini-arrays)로 더 분할될(divided) 수 있는 64 개의 엘리먼트를 포함하는 라인 교체가능 유닛(LRU: Line Replaceable Units)을 결합함으로써 구축된다.

도 1A는 유전체 기판(dielectric substrate)(14)의 표면(14a) 내로 밀링된 일반적인 "보우타이(bowtie)" 형상을 갖는 라디에이터(12)(예를 들어, 슬롯 개구(slot aperture))를 포함하는 적층 제작 기술(AMT: Additive Manufacturing Technology) 제작 공정을 사용하여 제작된 보우타이 안테나 엘리먼트(bowtie antenna element)(10)(또는 더 간단한 안테나(10))를 도시한다. 기판 표면(14a)은 그 위에 배치되는 전기 전도성 재료(16)(예를 들어, 구리 또는 동등한 전도성 재료)를 가지도록 제공된다(전도체(16)의 일부는 유전체 기판 표면(14a)의 일부를 드러내도록 제거되었다). 보우타이 형상 라디에이터(12)는 전도성 재료(16)를 제거하는 AMT 밀링(milling) 동작과 라디에이터(12)를 형성하는 전도체 인쇄(printing)로 형성된다. 일부 실시예에서, 전도성 재료(16)는 0.007 인치의 두께를 갖는 구리로 제공된다. 이러한 경우, 슬롯 개구 전도체는 또한 약 0.7　밀(mils)(18 마이크론(microns)) 두께일 것이다.

물론, 다른 실시예들에서, 다른 전도성 재료들 및 두께들이 또한 사용될 수 있다는 것을 이해해야 한다. 전도체 두께는 원하는 방식으로 보우타이 라디에이터(12)를 여기시키도록(excite) 선택된다는 것을 이해할 수 있다. 실시예들에서, 전도체의 두께는 0.005 밀(mils) 정도이다.

보우타이 안테나 엘리먼트(10)는 튜닝 엘리먼트(18, 20)의 제1 및 제2 세트를 더 포함한다. 튜닝 엘리먼트(18)의 제1 세트는 2 쌍의 전도체(22a, 22b)를 포함하며, 각 전도체는 직사각형(rectangular) 형상을 갖는다. 튜닝(tuning) 엘리먼트(20)의 제2 세트는 2 쌍의 전도체(24a, 24b)를 포함하며, 쌍에서 각각의 전도체는 정사각형(square) 형상을 갖는다. 튜닝 엘리먼트(22a, 22b, 24a, 24b)는, 튜닝 엘리먼트의 원하는 형상(여기서는, 직사각형 및 정사각형 형상의 쌍)을 가지는 기판에 개구를 형성하도록 기판 재료(14)뿐만 아니라 전도성 재료(16)를 제거하는 AMT 밀링 동작에 의해 형성된다. 전도성 잉크(또는 보다 일반적으로 전도성 유체(fluid))는 개구 내에 배치되어 튜닝 엘리먼트(22a, 22b, 24a, 24b)를 형성한다.

이러한 기술에 대해, 유사한 동작 특성(characteristics)(예를 들어, 동작 주파수, 대역폭 특성, 이득(gain) 특성 등)을 갖는 종래 기술의 안테나 엘리먼트의 기하학적 구조(geometry)와 비교하여 비교적 간단한 기하학적 구조를 갖는 안테나 엘리먼트가 제공된다.

인쇄된 튜닝 엘리먼트들은, 예를 들어 2 개의 상이한 주파수들에서 공진(resonances)을 생성하는 것과 같이 이중 튜닝된 성능을 생성하는데 필요한 형상 또는 크기일 수 있다. 즉, 튜닝 엘리먼트의 2개의 세트는 유닛 셀에서 원하는 필드 구성(desired field configuration)을 생성하는데 사용된다.

도 1B를 참조하면, 복수의 보우타이 라디에이터가 배치되어 어레이 안테나(30)를 형성한다. 도 1B의 예시에서, 4 개의 보우타이 라디에이터(10a 내지 10d)가 2 x 2 어레이를 형성하도록 배치된다. 물론, 당업자는 임의의 크기 어레이가 형성될 수 있다는 것을 이해할 것이다. 어레이 안테나(30)는 상대적으로 큰 어레이 안테나(예를 들어, 특정 애플리케이션의 필요에 따라 수십, 수백 또는 수천 개의 안테나 엘리먼트를 포함하는 어레이 안테나)를 구축하기 위한 빌딩 블록(building block)을 형성할 수 있다. 따라서, 도 1과 관련하여 전술한 안테나 엘리먼트 설계는, 짧은 시간 내에 인쇄될 수 있고 프로토타이핑될(prototyped) 수 있는 전체 안테나 어레이로 통합될 수 있다.

도 1C는 전술한 바와 같이 전도성 잉크와 같은 전도성 재료로 나중에 다시 충진될(back-filled) 수 있는 트렌치들(trenches)의 형태로 패러데이 벽들을 생성하기 위한 공정(processing) 동안의 도시된 예시적인 서브어레이 부분이다. 일 실시예에서, 패러데이 벽은 기판(14)과 연관된 그라운드 평면들(예를 들어, 하부(bottom) 그라운드 평면 및 상부(top) 그라운드 평면) 사이에서 연장된다.

도 2는 로우 프로파일 어레이의 일부를 형성하는 예시적인 빔형성기(200)를 도시한다. 빔형성기(200)는 유닛 셀 RF 신호를 집합한다(aggregates). 실시예들에서, 빔형성기는 후술되는 바와 같이 10 mil 서브어셈블리 내에 맞는 RF 분할 네트워크(RF division network)로 구성된다.

실시예들에서, 로우 프로파일 어레이 실시예들은 이중 편광(dual polarization)이지만 단일 선형 편광(single linear polarization)을 생성하는 단일 빔(beam) 반이중(half-duplex) X-대역(X-Band) 위상 어레이로 제공되며, 다양한 마이크로파 주파수들에서의 다중-빔(multi-beam) 어레이 아키텍처들(architectures)이 또한 설명된 방법의 실제 적용들(applications)이다. 일 실시예에서, 유닛 셀은 약 0.6 인치(in) 정사각형 격자(square lattice)로 떨어지며, 그 디멘젼들(dimensions)은 통합된 RF 프론트-엔드(front-end) 컴포넌트들(components)을 제어한다.

안테나 엘리먼트들은 서브어레이로 함께 그룹화될 수 있고, 임의의 단일 안테나 엘리먼트보다 더 큰 안테나의 빔 특성들을 생성하기 위해 위상-제어(phase-controlled) 방식으로 함께 피드될(fed) 수 있다. 빔형성기는 빔 포트(beam port) 및 복수의 엘리먼트 포트들을 포함할 수 있다. 전송 모드(transmit mode)에서, 전송될 신호는 빔 포트에 적용되고(applied) 빔형성기에 의해 다양한 엘리먼트 포트들에 분산된다(distributed). 수신 모드(receive mode)에서, 안테나 엘리먼트들에 의해 수신되고, 엘리먼트 포트들에 유도되는(guided) 형태로 연결되는(coupled) 비유도(unguided) 전자기 신호들은 결합되어(combined) 빔형성기의 빔 포트에서 빔 신호를 생성한다.

도시된 실시예에서, 빔형성기(200)는 제1 및 제2 엘리먼트 포트들(200a, 200b)로 도시된 엘리먼트 포트들의 제1 쌍, 및 제3 및 제4 엘리먼트 포트들(204a, 204b)로 도시된 엘리먼트 포트들의 제2 쌍을 갖는 2 x 2:1 빔형성기로 제공된다. 엘리먼트 포트들로부터의 신호들은 빔 포트(206)로 결합된다(combined). 보다 충분히 후술될, 빔형성기(200)는 신호 격리(isolation)를 강화하도록 패러데이 벽(210)을 포함할 수 있다. 상술된 바와 같이, 패러데이 벽은 기판과 연관된 그라운드 평면들(예를 들어, 하부 그라운드 평면 및 상부 그라운드 평면) 사이에서 연장하도록 구성될 수 있다.

도 2A는 포트들(202a, b 및 204a, b)에서 빔형성기(200)에 연결되는 유닛 셀들의 쌍들을 갖는 예시적인 서브어레이(220)를 도시한다. 2 x 2:1 빔형성기(200)는 임의의 실제 크기의 N x M:1 빔형성기(210)에 연결될 수 있다. 도 2B는 빔형성기에 대한 패러데이 벽 생성을 도시한다.

도 3은 예시적인 로우 프로파일 어레이(300) 스택 업(stack up)을 도시한다. 실시예들에서, 어레이의 총 두께(T)는 약 47 mils(1.18 mm) 미만이다. 실시예에서, 로우 프로파일 어레이(300)는 라디에이터 피드 회로(radiator feed circuit)(304)에 연결된 도 1A의 라디에이터와 같은 슬롯 라디에이터(slot radiator)(302)를 포함한다. 수직 론치(vertical launch)(306)는 슬롯 라디에이터(302)에 연결된다.

도 2의 빔형성기 회로와 같은 빔형성기 회로층(308)은 라디에이터 피드 회로(304)와 DC 및 논리 회로층(310) 사이에서 연결된다. 위상 시프터층(phase shifter layer)(312)은 DC 및 논리 회로층(310)에 연결될 수 있다.

도 4는 예시적인 어레이 컴포넌트들 및 예시적인 두께들을 표로 나타낸 표현이다. 볼 수 있는 바와 같이, 로우 프로파일 어레이의 총 두께는 약 47 mils 미만이다.

도 5A 내지 도 5C는 본 발명의 예시적인 실시예들에 따른 로우 프로파일 어레이를 제조하기 위한 공정 단계들의 제1 부분을 도시한다. 라디에이터 제조는 도 5a의 4 개의 엘리먼트층(4 element layer), 도 5B의 피드층(feed layer), 및 도 5C의 그라운드 평면 클리어런스(ground plane clearance)를 포함한다.

도 6A 내지 도 6C는 도 6A의 빔형성기층, 도 6B의 빔형성기층 상에 제공되는(dispensing) 저항기(resistor)(R로 도시됨), 및 도 6C의 그라운드 평면 클리어런스를 포함하는 로우 프로파일 어레이를 제조하기 위한 공정 단계들의 제2 부분(portion)을 도시한다.

도 7A 내지 도 7C에는 제1 본딩 사이클(bond cycle)이 도시된다. 도 7A는 제1 본딩 스택 업(bonding stack up)의 평면도를 도시하고, 도 7B는 본딩 필름(bond film)을 구비하는 라디에이터 슬롯(radiator slot) 및 라디에이터 피드(radiator feed)를 갖는 제1 본딩 스택 업(bonding stack up)의 측면도를 도시한다. 스택 업은 라디에이터 그라운드 평면, 본딩 필름, 빔형성기 트레이스층(beamformer trace layer) 및 본딩 필름 및 도 7C의 빔형성기 그라운드 평면을 더 포함한다.

도 8A 내지 도 8C는 도 8A의 라디에이터에서와 도 8B의 빔형성기에서 밀링된(milled) 패러데이 벽을 도시한다. 실시예들에서, 트렌치들은 그라운드 평면으로 아래로(down) 형성된다. 도 8C는 AMT 기술을 사용하여 전도성 잉크와 같은 전도성 재료로 충진되는 라디에이터 및 빔형성기에서의 트렌치를 도시한다.

도 9는 능동 마이크로-스트립층의 기계가공을 도시한다. IC는 마이크로-스트립층 상에서 도시된다.

도 10A는 최종 본딩된 조립 부품(final bonded assembly)을 도시하고, 도 10B는 제2 본딩 사이클(bonding cycle) 후의 스택 업을 도시한다. 라디에이터/빔형성기는 본딩 필름(bond film)이 부가되는 도 7B의 스택 업, DC층, 본딩 필름, 논리층, 본딩 필름 및 능동 마이크로스트립층에 대응한다.

도 11A는 능동 마이크로스트립층에 형성된 중심 전도체들을 도시하며, 도 11B는 예를 들어 전도성 잉크로 드릴링 및 충진된 후의 패러데이 벽들을 도시한다.

도 12는 미니 어레이(mini array)마다 표현되는 빔형성기를 제외한 유닛 셀(unit cell)당 나타내는 단계들을 갖는 예시적인 공정 흐름도를 도시한다. 예시적인 조형(build)에서, 64 개의 유닛 셀(unit cells)이 있으며, 64 개의 엘리먼트를 제작하기 위한 약 20.75 시간의 기계 사용 시간(machine use time)과 같다. 공정 흐름도의 다른 하나의 측면은 패러데이 벽들을 생성하기 위한 시간이다. 도시된 바와 같이, 공정 시간은 패러데이 벽들의 2 개의 밀링 및 충진 동작들(operations)을 계산한다(counts).

패러데이 벽(Faraday Walls):

패러데이 벽들은 그라운드 비아들(ground vias)을 대체하고, 인접한 마이크로파 회로들 및 고차(higher-order) 모드 억제(suppression)에 대해 훨씬 더 좋은 EMI 차폐(shielding)를 제공한다. 전체 어셈블리 및 전기도금을 통한 드릴링(drilling) 대신에, 하나의 그라운드 평면으로부터 또 다른 그라운드 평면으로 트렌치가 생성되고, 전도성 잉크로 다시 충진된다. 전술한 바와 같이, 라디에이터에 대해, 전도성 재료의 블록을 제공함으로써 응답이 튜닝된다(tuned). 이러한 전도성 재료의 블록은 동작 주파수 범위 내에서 증가된 대역폭을 제공하는 라디에이터를 이중 튜닝하는(double-tune) 역할을 한다. 빔형성기 패러데이 벽들은, 이들이 연속적이어서 주기적인 효과와 비아 펜스(via fence)의 전기적 누설을 제거하기 때문에, 종래의 그라운드 비아보다 더 효과적으로 빔형성기층에서의 고차 모드들을 감쇠시킨다(attenuate). 패러데이 벽들은 EMI 차폐 기술을 제공하고 전기도금 공정을 필요로 하지 않고 수행한다.

일 실시예에서, 패러데이 벽은 기판을 통해 "수직으로" 전자기 경계를 제공하는 전도체이다. 본 명세서에 기술된 바와 같이, 패러데이 벽은 기판을 통해 그라운드 평면까지 아래로 트렌치를 기계 가공하고(machining), 적층 제작 기술이 적용된 전도성 잉크와 같은 전도성 재료로 트렌치를 충진하여 형성될 수 있다. 전도성 잉크는, 설정될 때, 실질적으로 전기적으로 연속적인 전도체를 형성할 수 있다. 패러데이 벽이 형성되는 트렌치는, 그라운드 평면을 관통하거나 또는 통과하지 않아도 된다. 따라서, 패러데이 벽은 그라운드 평면과 전기적으로 컨택할(contact) 수 있다. 추가적으로, 패러데이 벽의 상부는 다른 그라운드 평면과 전기적으로 컨택할 수 있으며, 이는 예를 들어 전도성 잉크와 그라운드 평면 사이의 접촉을 보장하기 위해 기계 가공된 트렌치의 약간의 과충진(over-filling)에 의해 그리고/또는 땜납의 적용에 의해 달성될 수 있다. 패러데이 벽의 위치 설정(Positioning)은 피드 회로에 의해 전달되는 신호(들)에 대한 그 영향에 대해 선택될 수 있다. 다양한 실시예들에서, 격리를 제공하기 위한 것 이외의 임의의 특정 방식으로 신호에 영향을 주지 않고 격리를 제공하도록 패러데이 벽이 위치될 수 있다.

구리 수직 론치(Copper Vertical Launch):

패러데이 벽이 차폐 기술로부터 전기도금을 제거하는 반면에, 비아(중심 전도체)로부터 전기도금을 제거하는 새로운 방법은 블라인드 비아(blind vias)와 함께 층들을 용이하게 연결하기(connect) 위해 제공된다. 이들은, 스트립라인의 상이한 층들과 다층 인쇄 회로 기판(PCB: Printed Circuit Board)의 마이크로스트립 회로들 사이에서 횡방향 전자기(TEM: Transverse Electro-Magnetic) 동축 인터페이스(coaxial interface)를 제공한다. 이를 수행하기 위해, 빔형성기 및 라디에이터층들 상의 패드들은 본딩 전에 사전 주석 도금되어(pre-tinned)(납땜됨(soldered)), 납땜 범프가 트레이스의 표면 상에 존재한다. 후속 밀링 동작 동안, 이들 중심 전도체 홀은 드릴링되고, 납땜 공정을 사용하여 구리 중심 전도체(copper center conductor)로 충진된다. 중심 전도체를 능동 마이크로-스트립층 상의 상부 트레이스에 연결시키기 위해 납땜용 인두(soldering iron)가 사용되기 때문에, 열이 그 아래의 층으로 중심 전도체의 길이 아래로 전도되고, 사전-증착된(pre-deposited) 땜납 범프를 리플로 납땜한다(reflowing). 이러한 땜납 범프는 본딩 동안 리플로 납땜되지만, 땜납 범프 위의 보드에서 사전-드릴링된 홀 때문에 조립 부품에 걸쳐 이동되지는(migrate) 않는다. 본딩 이후 후공정(Post processing)은 땜납 범프 아래로 밀링하고, 구리 중심 전도체를 삽입하고, 중심 전도체를 양 트레이스에 리플로 납땜하는 것을 포함한다. 이것은 저렴하고, 빠르며, 전기도금을 필요로 하지 않으며, 용이하게 자동화될(automatable) 수 있는 효과적인 솔루션(solution)을 만든다. 이러한 방법은 조립 부품의 본딩 전에 중심 전도체를 삽입하기 위해 장래에 확장될 수 있고, 중심 전도체 연결(connections)이 본딩 공정 중에 이루어질 수 있게 한다.

작은 피처 크기 공정(Small Feature Size Pricessing):

LPA 어레이에 걸친 트레이스 폭 대부분은 5 mil(수천 인치) 아래이다. 통상적인 PCB는, 일반적으로 5 mils를 초과하는 라인 폭(line widths)을 갖는 PCB를 안전하게 생성할 수 있도록 수용하거나, 또는 그 한계보다 아래를 얻기 위해 추가적인 화폐 또는 시간을 필요로 할 것이다. 신속한 프로토타이핑(prototyping) 구조에 대해 이는 반-생산적이다(counterproductive). 레이시언 유매스 로웰 연구소(RURI: Raytheon UMass Lowell Research Institute)에서 팀(team)이 기능을 수행할 수 있었으며, 이를 사용하여 2.7 mil(내지 70 마이크론(microns))의 구리 트레이스를 생성하였다. 정확한 CNC 기계는 매우 정확한 갠트리(gantry) 시스템을 가지며, 이는 이러한 매우 작은 트레이스가 허용가능한 에지 특성으로 밀링되게 한다. 저항성 잉크는, 예를 들어 이러한 작은 트레이스들 내부에 저항기들을(resistors) 만들기 위해, 노드슨 프로4 시스템으로 매우 정확하게 제공될(dispensed) 수 있다. 마지막으로, 패러데이 벽 조립 부품은 Pro4 머신(Machine) 및 피코-펄스(Pico-Pulse) 스탠드-오프(stand-off) 디스펜서(dispenser)의 사용으로 용이하게 제공될(dispensed) 때 스크린 프린팅될(screen printed) 필요가 없다. 정확한 제공(dispensing)에 대한 작은 피처 크기 공정의 조합은, 현재 기술의 한계를 푸시하는(push) 커팅 에지 조립 부품(cutting edge assemblies)을 생성할 수 있게 하는 반면에, 시장에 대한 시간을 감소시키는 신속한 프로토타이핑 솔루션을 제공한다.

종래의 PCB 공정 대(vs.) AMT 공정을 사용하는 실시예

종래의 PCB 공정은 최종 15 내지 20 년 동안 성공적으로 도입되어 변화되어, 실질적인 반복(recurring) 비용 감소를 야기한다. 주요 설계 방법은 그라운드 비아가 여전히 EMI 차폐를 생성하는데 사용되고, 중심 전도체가 층들을 함께 연결하는데 사용되며, RF PCB는 프로토타입에 대해 상당한 양의 시간을 취하기 때문에, 주요 설계 방법은 매우 많이 변경되지는 않았다. 외부 보드 하우스(outside board house)로부터 프로토타입이 요청될 때부터, 우리의 사이트들 중 어느 하나에서 테스트를 위해 준비될 때까지 3 내지 5 개월이 걸릴 수 있다. 하기는 종래 대 AMT 프로토타이핑 방법에 대해 중요한 측면들을 비교하는 표이다.

계량(Metric):	종래(Traditional):	AMT:
라인 격리 (Line Isolation) / TEM 모드 전파 (TEM Mode Propagation) 그라운드 비아 (Ground Vias) / 패러데이 벽 (Faraday Walls)	전기도금 비아(Electroplated Vias) ㆍ 비아들(vias) 간 상호작용(interaction) 때문에 엔지니어링 시간 증가됨 ㆍ 더 높은(higher) 주파수에서 누전(Electrical leakage) ㆍ 효과적인 전기도금을 할 수 있도록 전체 RF PCB를 통하여 비아가 드릴링됨	패러데이 벽(Faraday Walls) ㆍ 마이크로파 회로들 간 상호작용으로 인한 엔지니어링 시간 감소됨 ㆍ 마이크로파 및 밀리미터파 주파수에서 탁월한 전기적 성능으로 약 -80 dB의 격리(isolation) 제공 ㆍ 벽은 전체 보드를 통하지 않고 한 그라운드 평면에서 다른 그라운드 평면으로 밀링됨
PCB 동축 중심 전도체 (PCB Coaxial Center Conductor)	전기도금 비아 ㆍ 비아는, 전체 보드를 통해 드릴링되고, 전기 도금되며, 필요하지 않은 영역에서 구리를 제거하도록 다시 드릴링됨(back drilled) ㆍ 블라인드 비아에 대한 공정이 점점 어려워지며, 각 중심 전도체 패드에서 드릴이 정지하는(stops) 것을 보장하도록 정밀(precision) 밀링(milling)이 필요함 ㆍ 전기 도금하기 전에 구리의 도금에 잔류물이 남지 않도록 비아 홀은 철저히 깨끗해져야됨(cleaned)	구리 수직 론치 ㆍ 블라인드 비아는 하부 패드를 사전 주석 도금하여 용이하게 생성됨 ㆍ 구리 중심 전도체의 삽입은 용이하게 자동화 가능함 ㆍ 납땜 인두가 상부 층에 닿는(touch) 양 층 상에서 땜납 리플로우(Solder reflows) ㆍ 중심 전도체 공정에서 구리의 전착(electrodepositing) 제거
트레이스 전도체 (Trace Conductors)	최소 라인 폭(Minimum Line Width): 5 mil, 3 mil까지의 비싼 비용	최소 라인 폭: 2.7 mil, 2 mil까지의 확장(development)의 경로
어레이 빌딩 블록 (Array Building Blocks) / 상호연결 (Interconnections)	종래의 RF 커넥터 ㆍ 보드에 납땜 리플로우가 필요한 부피가 큰(Bulky) 고가의 커넥터 ㆍ 하나의 커넥터 또는 칩이 작동하지 않으면 전체 패널이 스크레이핑될 필요가 있을 수 있으므로, 대형 패널로 어레이가 만들어질 필요가 있음 ㆍ 이미 어려운 조립 부품에 무게, 비용 및 복잡성을 추가함	*SNAP-RF* ㆍ 온보드(on board) 피처로 만들어진 로우 프로파일 커넥터로 보드 대 보드(board to board) 상호연결 가능 ㆍ 작은(tiny) 빌딩 블록을 활용하여 어레이가 구축될 수 있음 ㆍ 빌딩 블록이 실패할 경우, 다른 작업 블록(working block)으로 교체될 수 있음 ㆍ 어레이에 통합되기 전에 빌딩 블록이 작동하는지 확인하기 위해 위험을 분산시킴(Spreads out)
프로토타입 빌드 사이클 (Prototype Build Cycle)	3 - 5 달(months)	3 주(weeks)(현재(Currently)) 하룻밤(Overnight)(가능성(Potential))

독창적인 AMT 방법은 종래의 에칭 기술보다 더 작은 피처 크기를 필요로 하기 때문에 기술 경계를 밀어낸다(push). LPA 실시예에 대한 요구 사항을 충족시키기 위해, 2.7 밀(mil) 트레이스의 신뢰성있는 생성이 요구된다. 실시예들에서, 우리는 정확한 CNC 머신 상에서 밀링함으로써 이를 달성한다.본 특허의 주제인 다양한 개념들, 구조들과 기술들을 예시하게 하는 바람직한 실시예들을 설명하였지만, 이러한 개념들, 구조들 및 기술들을 포함하는 다른 실시예들이 사용될 수 있다는 것은 당업자에게 명백할 것이다. 부가적으로, 본 명세서에 기술된 상이한 실시예들의 구성 요소들(elements)은 구체적으로 제시되지 않은 다른 실시예들을 형성하도록 조합될 수 있다.

따라서, 본 특허의 범위는 설명된 실시예들로 제한되지 않아야 하며, 오히려 다음의 청구항들의 사상 및 범위에 의해서만 제한되어야 한다.

Claims

어레이 안테나(array antenna)에 있어서,
복수의 로우 프로파일 어레이(LPA: Low Profile Array)들
을 포함하고,
상기 복수의 로우 프로파일 어레이들의 각각은,
적어도 하나의 패러데이 벽(Faraday wall)을 구비하는 안테나 엘리먼트 어레이층(antenna element array layer); 및
상기 안테나 엘리먼트 어레이층에 연결된(coupled) 빔형성기 회로층(beamformer circuit layer)
을 포함하고,
상기 빔형성기 회로층은 적어도 하나의 패러데이 벽을 구비하고,
상기 패러데이 벽은 상기 안테나 엘리먼트 어레이층 및 상기 빔형성기 회로층 중 적어도 하나와 연관된 그라운드 평면들 사이에서 연장되고,
상기 복수의 로우 프로파일 어레이들은, 제1 로우 프로파일 어레이의 튜닝 엘리먼트(tuning elements)의 제1 세트, 및 제2 로우 프로파일 어레이의 튜닝 엘리먼트의 제1 세트가, 각각 제3 로우 프로파일 어레이의 튜닝 엘리먼트의 제2 세트, 및 제4 로우 프로파일 어레이의 튜닝 엘리먼트의 제2 세트에 인접하도록 배치된 4 개의 로우 프로파일 어레이들인,
어레이 안테나.
제1항에 있어서,
상기 각각의 로우 프로파일 어레이는,
47 밀(mils) 미만의 총(total) 두께를 갖는,
어레이 안테나.
제1항에 있어서,
상기 안테나 엘리먼트 어레이층은,
기판;
상기 기판 상에 적용된(applied) 전도체; 및
라디에이터(radiator)
를 더 포함하고,
상기 라디에이터는, 전도성 재료를 제거하고, 전도체를 인쇄함으로써 형성되는,
어레이 안테나.
제3항에 있어서,
상기 안테나 엘리먼트 어레이층의 상기 적어도 하나의 패러데이 벽은,
전도성 재료로 다시 충진되는(back-filled) 트렌치(trench)를 형성함으로써 생성되는,
어레이 안테나.
제3항에 있어서,
상기 빔형성기 회로층의 상기 적어도 하나의 패러데이 벽은,
전도성 재료로 다시 충진되는 트렌치를 형성함으로써 생성되는,
어레이 안테나.
제3항에 있어서,
상기 빔형성기 회로층 및 상기 안테나 엘리먼트 어레이층의 상기 라디에이터를 통해 연장되는 수직 론치(vertical launch)
를 더 포함하는,
어레이 안테나.
제6항에 있어서,
상기 수직 론치는,
땜납 범프(solder bump)가 상기 빔형성기 회로층의 표면 상에 있도록 본딩 전에 상기 빔형성기 회로층 및 상기 라디에이터 상의 패드(pads)를 납땜(soldering)하고, 중심 전도체 홀(center conductor hole)을 드릴링하고(drilling), 상기 중심 전도체 홀을 구리로 충진함으로써 생성되는,
어레이 안테나.
제6항에 있어서,
상기 빔형성기 회로층 아래에 배치된 논리 회로층(logic circuit layer)
을 더 포함하는,
어레이 안테나.
제8항에 있어서,
상기 논리 회로층 아래에 배치된 위상 시프트층(phase shift layer)
을 더 포함하는,
어레이 안테나.
제9항에 있어서,
상기 수직 론치는,
상기 논리 회로층 및 상기 위상 시프트층을 통해 연장되는,
어레이 안테나.
삭제
삭제
복수의 로우 프로파일 어레이들을 포함하는 어레이 안테나(array antenna)의 로우 프로파일 어레이(LPA: Low Profile Array) 각각을 제조하는 방법에 있어서,
안테나 엘리먼트(antenna elements)를 구비하는 어레이의 일부에서 트렌치(trenches)를 밀링하고(milling), 패러데이 벽(Faraday wall)을 형성하도록 적층(additive) 제작(manufacturing) 공정을 사용하여 전도성 재료로 상기 트렌치를 충진하는(filling) 단계; 및
빔형성기(beamformer) 기판 내의 트렌치를 밀링하고, 패러데이 벽을 형성하도록 적층 제작 공정을 사용하여 전도성 재료로 상기 트렌치를 충진하는 단계
를 포함하고,
상기 복수의 로우 프로파일 어레이들은, 제1 로우 프로파일 어레이의 튜닝 엘리먼트(tuning elements)의 제1 세트, 및 제2 로우 프로파일 어레이의 튜닝 엘리먼트의 제1 세트가, 각각 제3 로우 프로파일 어레이의 튜닝 엘리먼트의 제2 세트, 및 제4 로우 프로파일 어레이의 튜닝 엘리먼트의 제2 세트에 인접하도록 배치된 4 개의 로우 프로파일 어레이들인,
방법.
제13항에 있어서,
상기 로우 프로파일 어레이는,
47 밀(mils) 미만의 총(total) 두께를 갖는,
방법.
제13항에 있어서,
상기 어레이의 안테나 엘리먼트 어레이층은,
기판;
상기 기판 상에 적용된(applied) 전도체; 및
라디에이터(radiator)
를 포함하고,
상기 라디에이터는, 전도성 재료를 제거하고, 전도체를 인쇄함으로써 형성되고,
상기 패러데이 벽은, 전도성 재료로 다시 충진되는(back-filled) 트렌치(trench)를 형성함으로써 생성되는,
방법.
제15항에 있어서,
상기 빔형성기 기판에 기초하여 형성된 빔형성기 회로층 및 상기 안테나 엘리먼트 어레이층의 상기 라디에이터를 통해 연장되는 수직 론치(vertical launch)를 제공하는 단계
를 더 포함하는 방법.
제16항에 있어서,
상기 수직 론치는,
땜납 범프(solder bump)가 상기 빔형성기 회로층의 표면 상에 있도록 본딩 전에 상기 빔형성기 회로층 및 상기 라디에이터 상의 패드(pads)를 납땜하고, 중심 전도체 홀(center conductor hole)을 드릴링하고(drilling), 상기 중심 전도체 홀을 구리로 충진하여 생성되는,
방법.
제16항에 있어서,
상기 로우 프로파일 어레이는,
상기 빔형성기 회로층 아래에 배치된 논리 회로층(logic circuit layer)
을 포함하는 방법.
제18항에 있어서,
상기 로우 프로파일 어레이는,
상기 논리 회로층 아래에 배치된 위상 시프트층(phase shift layer)
을 더 포함하는 방법.
제19항에 있어서,
상기 수직 론치는,
상기 논리 회로층 및 상기 위상 시프트층을 통해 연장되는,
방법.