KR101630086B1 - 칩 전자부품 - Google Patents
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Abstract
본 발명은 금속 자성체 분말을 포함하는 자성체 본체; 상기 자성체 본체에 매설된 내부 코일부; 및 상기 자성체 본체의 상부 및 하부 중 적어도 하나에 배치되며, 금속 자성판을 포함하는 커버부;를 포함하는 칩 전자부품에 관한 것이다.
Description
본 발명은 칩 전자부품에 관한 것이다.
칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자이다.
인덕터는 자성 재료를 포함하는 자성체 본체 내에 내부 코일부를 형성한 후, 자성체 본체의 외측에 외부전극을 형성하여 제조한다.
본 발명은 높은 인덕턴스(Inductance, L), 우수한 Q 특성(quality factor) 및 DC-Bias 특성(전류 인가에 따른 인덕턴스의 변화 특성)을 갖는 칩 전자부품에 관한 것이다.
본 발명의 일 실시형태는 내부 코일부가 매설된 자성체 본체의 상부 및 하부 중 적어도 하나에 금속 자성판을 배치한 칩 전자부품을 제공한다.
본 발명의 일 실시형태에 따르면, 높은 인덕턴스를 확보하고, 우수한 Q 특성 및 DC-Bias 특성을 구현할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 도 1의 Ⅱ-Ⅱ'선에 의한 단면도이다.
도 4는 도 2의 'A' 부분의 일 실시형태를 확대하여 도시한 도면이다.
도 5는 본 발명의 다른 실시형태에 따른 칩 전자부품의 LT 방향의 단면도이다.
도 6은 도 5의 'B' 부분의 일 실시형태를 확대하여 도시한 도면이다.
도 7은 본 발명의 일 실시형태에 따른 칩 전자부품의 자성체 본체 및 커버부를 나타낸 단면도이다.
도 8a 및 도 8b는 본 발명의 일 실시형태에 따른 금속 자성판의 분쇄된 형태를 나타낸 개략 사시도이다.
도 9a 및 도 9b는 본 발명의 일 실시형태에 따른 칩 전자부품의 자성체 본체를 형성하는 공정을 설명하는 도면이다.
도 10a 내지 도 10e는 본 발명의 일 실시형태에 따른 칩 전자부품의 금속 자성판을 포함하는 커버부를 형성하는 공정을 설명하는 도면이다.
도 11a 내지 도 11d는 본 발명의 다른 실시형태에 따른 칩 전자부품의 금속 자성판을 포함하는 커버부를 형성하는 공정을 설명하는 도면이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 도 1의 Ⅱ-Ⅱ'선에 의한 단면도이다.
도 4는 도 2의 'A' 부분의 일 실시형태를 확대하여 도시한 도면이다.
도 5는 본 발명의 다른 실시형태에 따른 칩 전자부품의 LT 방향의 단면도이다.
도 6은 도 5의 'B' 부분의 일 실시형태를 확대하여 도시한 도면이다.
도 7은 본 발명의 일 실시형태에 따른 칩 전자부품의 자성체 본체 및 커버부를 나타낸 단면도이다.
도 8a 및 도 8b는 본 발명의 일 실시형태에 따른 금속 자성판의 분쇄된 형태를 나타낸 개략 사시도이다.
도 9a 및 도 9b는 본 발명의 일 실시형태에 따른 칩 전자부품의 자성체 본체를 형성하는 공정을 설명하는 도면이다.
도 10a 내지 도 10e는 본 발명의 일 실시형태에 따른 칩 전자부품의 금속 자성판을 포함하는 커버부를 형성하는 공정을 설명하는 도면이다.
도 11a 내지 도 11d는 본 발명의 다른 실시형태에 따른 칩 전자부품의 금속 자성판을 포함하는 커버부를 형성하는 공정을 설명하는 도면이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만, 반드시 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 1을 참조하면, 칩 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 인덕터가 개시된다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)은 자성체 본체(50), 상기 자성체 본체(50)의 내부에 매설된 내부 코일부(41, 42), 상기 자성체 본체(50)의 외측에 배치되어 상기 내부 코일부(41, 42)와 연결된 제 1 및 제 2 외부전극(81, 82)을 포함한다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)에 있어서, '길이' 방향은 도 1의 'L' 방향, '폭' 방향은 'W' 방향, '두께' 방향은 'T' 방향으로 정의하기로 한다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)은 절연 기판(20)의 일면에 평면 코일 형상의 제 1 내부 코일부(41)가 형성되고, 상기 절연 기판(20)의 일면과 대향하는 타면에 평면 코일 형상의 제 2 내부 코일부(42)가 형성된다.
상기 제 1 및 제 2 내부 코일부(41, 42)는 절연 기판(20) 상에 전기 도금을 수행하여 형성할 수 있으나, 이에 반드시 제한되는 것은 아니다.
상기 제 1 및 제 2 내부 코일부(41, 42)는 스파이럴(spiral) 형상으로 형성될 수 있으며, 상기 절연 기판(20)의 일면과 타면에 형성된 제 1 및 제 2 내부 코일부(41, 42)는 상기 절연 기판(20)을 관통하여 형성되는 비아(미도시)를 통해 전기적으로 접속된다.
상기 제 1 및 제 2 내부 코일부(41, 42)와 비아는 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며, 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.
상기 제 1 및 제 2 내부 코일부(41, 42)는 절연막(미도시)으로 피복되어 자성체 본체(50)를 이루는 자성 재료와 직접 접촉되지 않을 수 있다.
상기 절연 기판(20)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성된다.
상기 절연 기판(20)의 중앙부는 관통되어 관통 홀을 형성하고, 상기 관통 홀은 자성 재료로 충진되어 코어부(55)를 형성한다. 자성 재료로 충진되는 코어부(55)를 형성함에 따라 인덕턴스(L)를 향상시킬 수 있다.
다만, 상기 절연 기판(20)은 반드시 포함되는 것은 아니며, 절연 기판을 포함하지 않고, 금속 와이어(wire)로 내부 코일부를 형성할 수도 있다.
상기 절연 기판(20)의 일면에 형성된 제 1 내부 코일부(41)의 일 단부는 자성체 본체(50)의 길이(L) 방향의 일 단면으로 노출되며, 절연 기판(20)의 타면에 형성된 제 2 내부 코일부(42)의 일 단부는 자성체 본체(50)의 길이(L) 방향의 타 단면으로 노출된다.
다만, 반드시 이에 제한되지 않으며, 상기 제 1 및 제 2 내부 코일부(41, 42)의 각각의 일 단부는 상기 자성체 본체(50)의 적어도 일면으로 노출될 수 있다.
상기 자성체 본체(50)의 단면으로 노출되는 상기 제 1 및 제 2 내부 코일부(41, 42) 각각과 접속하도록 상기 자성체 본체(50)의 외측에 제 1 및 제 2 외부전극(81, 82)이 형성된다.
상기 제 1 및 제 2 외부전극(81, 82)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 또는 주석(Sn) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.
도 2는 도 1의 I-I'선에 의한 단면도이고, 도 3은 도 1의 Ⅱ-Ⅱ'선에 의한 단면도이다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시형태에 따른 칩 전자부품(100)의 자성체 본체(50)는 금속 자성체 분말(51)을 포함한다. 다만, 이에 반드시 제한되는 것은 아니며, 자기 특성을 나타내는 자성 분말이라면 포함할 수 있다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)은 상기 금속 자성체 분말(51)을 포함하는 자성체 본체(50)의 상부 및 하부 중 적어도 하나에 금속 자성판(71)을 포함하는 커버부(70)가 배치된다.
상기 자성체 본체(50)와 커버부(70) 사이의 경계는 주사전자현미경(SEM, Scanning Electron Microscope)을 이용하여 확인할 수 있으나, 반드시 주사전자현미경(SEM)으로 관찰되는 경계로 상기 자성체 본체(50)와 커버부(70)가 구분되는 것은 아니며, 금속 자성판(71)이 포함되는 영역을 커버부(70)로 구분할 수 있다.
상기 금속 자성판(71)을 포함하는 커버부(70)는 금속 자성체 분말(51)을 포함하는 자성체 본체(50)보다 큰 투자율을 갖는다. 또한, 상기 금속 자성판(71)을 포함하는 커버부(70)는 자속(magnetic flux)이 외부로 유출되는 것을 방지하는 역할을 할 수 있다.
이에 따라, 본 발명의 일 실시형태에 따른 칩 전자부품(100)은 높은 인덕턴스 및 우수한 DC-Bias 특성을 구현할 수 있다.
상기 금속 자성체 분말(51)은 구형 분말 또는 편상형의 플레이크(flake) 분말일 수 있다.
상기 금속 자성체 분말(51)은 철(Fe), 규소(Si), 붕소(B), 크롬(Cr), 알루미늄(Al), 구리(Cu), 니오븀(Nb) 및 니켈(Ni)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 결정질 또는 비정질 금속일 수 있다.
예를 들어, 상기 금속 자성체 분말(51)은 Fe-Si-B-Cr계 구형의 비정질 금속일 수 있다.
상기 금속 자성체 분말(51)은 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 열경화성 수지에 분산된 형태로 포함된다.
한편, 상기 자성체 본체(50)는 평균 입경이 큰 금속 자성체 분말과, 그보다 평균 입경이 작은 금속 자성체 분말을 혼합하여 포함할 수 있다.
평균 입경이 큰 금속 자성체 분말은 보다 고 투자율을 구현할 수 있으며, 평균 입경이 작은 금속 자성체 분말은 평균 입경이 큰 금속 자성체 분말과 함께 혼합되어 충진율을 향상시킬 수 있다. 충진율이 향삼됨에 따라 투자율을 더욱 향상시킬 수 있다.
또한, 평균 입경이 큰 금속 자성체 분말을 사용할 경우 고 투자율을 구현할 수 있으나 코어 로스(core loss)가 증가하게 되는데, 평균 입경이 작은 금속 자성체 분말은 저손실 재료이기 때문에 이를 함께 혼합함으로써 평균 입경이 큰 금속 자성체 분말을 사용함에 따라 증가되는 코어 로스(core loss)를 보완하여 Q 특성을 함께 향상시킬 수 있다.
이에 따라, 평균 입경이 큰 금속 자성체 분말과, 그보다 평균 입경이 작은 금속 자성체 분말을 혼합하여 포함함으로써 인덕턴스 및 Q 특성을 향상시킬 수 있다.
그러나, 이와 같이 평균 입경이 큰 금속 자성체 분말과, 그보다 평균 입경이 작은 금속 자성체 분말의 혼합만으로는 투자율 향상에 한계가 있다.
이에 본 발명의 일 실시형태는 상기 금속 자성판(71)을 배치함으로써 투자율을 더욱 향상시켰다.
상기 금속 자성판(71)은 상기 금속 자성체 분말(51)에 비하여 약 2~10배 정도의 매우 큰 투자율을 나타내며, 판의 형태로 자성체 본체(50)의 상부 및 하부에 배치되어 외부로의 자속(magnetic flux) 누설을 방지할 수 있다.
상기 금속 자성판(71)은 철(Fe), 규소(Si), 붕소(B), 크롬(Cr), 알루미늄(Al), 구리(Cu), 니오븀(Nb) 및 니켈(Ni)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 결정질 또는 비정질 금속으로 이루어질 수 있다.
상기 금속 자성판(71)의 단부는 상기 자성체 본체(50)의 외측에 배치된 제 1 및 제 2 외부전극(81, 82)과 연결되지 않고 절연된다.
도 2 및 도 3에서는 상기 금속 자성판(71)이 자성체 본체(50)의 최상부 및 최하부에 배치되어 커버부(70)를 형성하는 것으로 도시하였으나, 반드시 이에 제한되는 것은 아니며, 당업자가 활용할 수 있는 범위 내에서 적어도 한 층의 금속 자성판이 배치되어 본 발명의 효과를 구현할 수 있는 구조라면 가능하다.
예를 들어, 상기 금속 자성판(71)을 포함하는 커버부(70)는 자성체 본체(50)의 측면에도 형성될 수 있으며, 자성체 본체(50)의 최상부 및 최하부가 아닌 내부 영역에 형성될 수도 있다.
도 4는 도 2의 'A' 부분의 일 실시형태를 확대하여 도시한 도면이다.
도 4를 참조하면, 본 발명의 일 실시형태에 따른 상기 금속 자성판(71)은 분쇄되어 다수의 금속 단편(71a)으로 이루어진다.
금속 자성판을 분쇄하지 않고 판 형태 그대로 사용하게 되면 상기 금속 자성체 분말(51)에 비하여 약 2~10배 정도의 매우 큰 투자율을 나타내기는 하나, 와전류에 의한 코어 로스(core loss)가 매우 증가하여 Q 특성이 나빠지게 된다.
이에 본 발명의 일 실시형태는 상기 금속 자성판(71)을 분쇄하여 다수의 금속 단편(71a)을 형성하도록 함으로써 고 투자율을 구현함과 동시에 코어 로스(core loss)를 개선하였다.
이에 따라, 본 발명의 일 실시형태에 따른 칩 전자부품(100)은 투자율을 향상시켜 높은 인덕턴스를 확보하면서도 우수한 Q 특성을 만족시킬 수 있다.
상기 금속 자성판(71)은 인접하는 금속 단편(71a)끼리 서로 대응되는 형상을 갖도록 분쇄된다.
금속 자성판이 분쇄되어 형성된 금속 단편(71a)들은 분쇄된 후 불규칙적으로 분산되는 것이 아니라, 분쇄된 상태 그대로 한 층을 이루며 위치하기 때문에 인접하는 금속 단편(71a)끼리 서로 대응되는 형상을 갖게 된다.
즉, 인접하는 금속 단편(71a)끼리 서로 대응되는 형상을 갖는다는 의미는 인접하는 금속 단편(71a)끼리 완벽하게 정합한다는 것은 아니며, 금속 단편(71a)들이 분쇄된 상태 그대로 한 층을 이루며 위치하고 있는 것을 확인할 수 있는 정도를 말한다.
상기 커버부(70)는 상기 금속 자성판(71)의 상부 및 하부 중 적어도 하나에 배치된 열경화성 수지층(72)을 더 포함한다.
상기 열경화성 수지층(72)은 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 열경화성 수지를 포함할 수 있다.
상기 분쇄된 금속 자성판(71)의 인접하는 금속 단편(71a) 사이는 열경화성 수지(72a)가 충진된다.
상기 열경화성 수지(72a)는 금속 자성판을 압착 및 분쇄 과정에서 상기 열경화성 수지층(72)의 열경화성 수지가 인접하는 금속 단편(71a) 사이의 공간에 침투하여 형성될 수 있다.
상기 인접하는 금속 단편(71a) 사이의 공간에 충진된 열경화성 수지(72a)가 인접하는 금속 단편(71a)들을 절연시킨다.
이에 따라, 금속 자성판(71)의 코어 로스(core loss)를 줄이고, Q 특성을 향상시킬 수 있다.
도 5는 본 발명의 다른 실시형태에 따른 칩 전자부품의 LT 방향의 단면도이다.
도 5를 참조하면, 본 발명의 다른 실시형태에 따른 칩 전자부품(100)의 커버부(70)는 복수의 금속 자성판(71)을 포함한다.
상기 커버부(70)는 복수 층으로 적층된 금속 자성판(71)을 포함한다.
도 6은 도 5의 'B' 부분의 일 실시형태를 확대하여 도시한 도면이다.
도 6을 참조하면, 상기 커버부(70)는 복수의 금속 자성판(71)과 열경화성 수지층(72)이 교대로 적층되어 형성된다.
상기 복수의 금속 자성판(71) 사이에는 열경화성 수지층(72)이 형성되어 인접하게 적층된 금속 자성판(71)을 절연시킨다.
상기 금속 자성판(71)은 인접하는 금속 단편(71a)끼리 서로 대응되는 형상을 갖도록 분쇄된다.
즉, 한 층의 금속 자성판(71)이 분쇄되어 형성된 금속 단편(71a)들은 분쇄된 상태 그대로 한 층을 이루며 위치한다.
상기 분쇄된 금속 자성판(71)의 인접하는 금속 단편(71a) 사이는 열경화성 수지(72a)가 충진되며, 상기 인접하는 금속 단편(71a) 사이의 공간에 충진된 열경화성 수지(72a)가 인접하는 금속 단편(71a)들을 절연시킨다.
상기 커버부(70)는 복수의 금속 자성판(71)을 포함함으로써 투자율을 더욱 향상시키고, 보다 높은 인덕턴스를 확보할 수 있다.
보다 바람직하게는 상기 커버부(70)는 4층 이상의 금속 자성판(71)을 포함할 수 있다.
도 7은 본 발명의 일 실시형태에 따른 칩 전자부품의 자성체 본체 및 커버부를 나타낸 단면도이다.
도 7을 참조하면, 상기 금속 자성체 분말(51)을 포함하는 자성체 본체(50)의 두께를 t1, 상기 금속 자성판(71)을 포함하는 커버부(70)의 두께를 t2라 하면, 상기 커버부(70)의 두께(t2)는 자성체 본체(50)의 두께(t1)의 5% 내지 50%일 수 있다.
상기 커버부(70)의 두께(t2)가 자성체 본체(50)의 두께(t1)의 5% 미만일 경우 투자율 향상 및 누설 자속(magnetic flux) 감소의 효과가 떨어질 수 있으며, 50%를 초과할 경우 코어 로스(core loss)가 증가하고, Q 특성이 나빠질 수 있다.
상기 금속 자성판(71)의 평균 두께(ta)는 5㎛ 내지 30㎛ 일 수 있다.
상기 금속 자성판(71)의 평균 두께(ta)는 얇을수록 코어 로스(core loss)가 감소하고, Q 특성이 향상될 수 있다. 상기 금속 자성판(71)의 평균 두께(ta)가 30㎛를 초과할 경우 코어 로스(core loss)가 증가하고, Q 특성이 나빠질 수 있다.
상기 금속 자성판(71)을 포함하는 커버부(70)의 표면 조도는 10㎛ 이하일 수 있다.
자성체 본체(50)의 최상부 및 최하부에 금속 자성판(71)을 포함하는 커버부(70)를 형성하지 않는 다른 실시형태의 경우, 표면 조도는 10㎛를 초과하여 크게 형성된다. 특히, 투자율 향상을 위하여 평균 입경이 큰 금속 자성체 분말을 사용할수록 표면 조도가 커지게 된다.
이와 같이 평균 입경이 큰 금속 자성체 분말은 자성체 본체의 표면에 돌출되게 되고, 개별 칩 사이즈로 절단된 자성체 본체를 연마하는 과정에서 돌출된 부위의 절연 코팅층이 박리되어 외부전극의 도금층 형성 시 도금 번짐 불량이 발생할 수 있다.
그러나, 본 발명의 일 실시형태는 금속 자성판(71)을 포함하는 커버부(70)를 형성함으로써 표면 조도를 10㎛ 이하로 개선할 수 있으며, 도금 번짐 현상을 방지할 수 있다.
상기 금속 자성판(71)은 분쇄되어 다수의 금속 단편(71a)으로 이루어지는데, 상기 금속 단편(71a)은 분쇄된 후 불규칙적으로 분산되는 것이 아니라, 분쇄된 상태 그대로 한 층을 이루며 위치하기 때문에 금속 자성체 분말과 달리 표면 조도가 10㎛ 이하로 형성될 수 있다.
도 8a 및 도 8b는 본 발명의 일 실시형태에 따른 금속 자성판의 분쇄된 형태를 나타낸 개략 사시도이다.
도 8a를 참조하면, 본 발명의 일 실시형태에 따른 금속 자성판(71)은 격자(lattice) 형태의 금속 단편(71a)을 갖도록 분쇄된다.
도 8a에서는 격자(lattice) 형태의 금속 단편(71a)을 갖도록 분쇄된 금속 자성판(71)을 도시하였으나, 반드시 이에 제한되지는 않으며, 당업자가 활용할 수 있는 범위 내에서 규칙적인 형상으로 분쇄된 금속 자성판(71)이라면 모두 적용 가능하다.
규칙적으로 분쇄되어 형성되는 금속 단편(71a)의 개수, 체적, 형상 등은 특별히 제한되지는 않으며, 본 발명의 효과를 구현할 수 있는 구조라면 가능하다.
보다 바람직하게는, 상기 규칙적으로 분쇄되어 형성된 금속 단편(71a)은 길이-폭(L-W) 방향의 단면, 즉, 금속 단편(71a)의 상면 또는 하면의 면적(a)이 0.0001㎛2 내지 40000㎛2일 수 있다.
상기 금속 단편(71a)의 상면 또는 하면의 면적(a)이 0.0001㎛2 미만일 경우 투자율이 현저히 저하될 수 있으며, 40000㎛2를 초과할 경우 와전류에 의한 손실이 커져 Q 특성이 나빠질 수 있다.
8b를 참조하면, 본 발명의 다른 실시형태에 따른 금속 자성판(71)은 비정형의 금속 단편(71a)을 갖도록 분쇄된다.
금속 자성판(71)은 반드시 규칙적인 형상으로 분쇄되어야 하는 것은 아니며, 도 8b에 도시된 바와 같이, 본 발명의 효과를 구현할 수 있는 범위 내에서 비정형 형상으로 분쇄하는 것도 가능하다.
상기 비정형 형상으로 분쇄되어 형성된 금속 단편(71a)은 길이-폭(L-W) 방향의 단면, 즉, 금속 단편(71a)의 상면 또는 하면의 면적(a) 평균이 0.0001㎛2 내지 40000㎛2일 수 있다.
한편, 앞서 설명한 바와 같이 상기 분쇄된 금속 자성판(71)의 인접하는 금속 단편(71a) 사이는 열경화성 수지(72a)가 충진되며, 상기 인접하는 금속 단편(71a) 사이의 공간에 충진된 열경화성 수지(72a)가 인접하는 금속 단편(71a)들을 절연시킨다.
다음으로, 본 발명의 일 실시형태에 따른 칩 전자부품(100)의 제조방법을 설명한다.
도 9a 및 도 9b는 본 발명의 일 실시형태에 따른 칩 전자부품의 자성체 본체를 형성하는 공정을 설명하는 도면이다.
도 9a를 참조하면, 절연 기판(20)의 일면 및 타면에 제 1 및 제 2 내부 코일부(41, 42)를 형성한다.
상기 절연 기판(20)에 비아 홀(미도시)를 형성하고, 상기 절연 기판(20) 상에 개구부를 갖는 도금 레지스트를 형성한 후, 상기 비아 홀 및 개구부를 도금에 의해 도전성 금속으로 충진하여 제 1 및 제 2 내부 코일부(41, 42)와, 이를 연결하는 비아(미도시)를 형성할 수 있다.
다만, 내부 코일부(41, 42)의 형성 방법은 이와 같은 도금 공정으로 반드시 제한되는 것은 아니며, 금속 와이어(wire)로 내부 코일부를 형성할 수도 있다.
상기 제 1 및 제 2 내부 코일부(41, 42) 상에 제 1 및 제 2 내부 코일부(41, 42)를 피복하는 절연막(미도시)을 형성할 수 있다.
상기 절연막(미도시)은 스크린 인쇄법, 포토 레지스트(Photo Resist, PR)의 노광, 현상을 통한 공정 또는 스프레이(spray) 도포 공정 등 공지의 방법으로 형성할 수 있다.
상기 절연 기판(20)은 제 1 및 제 2 내부 코일부(41, 42)가 형성되지 않은 영역의 중앙부가 제거되어 코어부 홀(55')이 형성된다.
상기 절연 기판(20)의 제거는 기계적 드릴, 레이저 드릴, 샌드 블래스트, 펀칭 가공 등을 통해 수행할 수 있다.
도 9b를 참조하면, 상기 제 1 및 제 2 내부 코일부(41, 42)의 상부 및 하부에 자성체 시트(50')를 적층한다.
상기 자성체 시트(50')는 금속 자성체 분말(51), 열경화성 수지, 바인더 및 용제 등의 유기물을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 캐리어 필름(carrier film) 상에 수십 ㎛의 두께로 도포한 후 건조하여 시트(sheet)형으로 제조할 수 있다.
상기 금속 자성체 분말(51)은 구형 분말 또는 편상형의 플레이크(flake) 분말을 사용할 수 있다.
상기 자성체 시트(50')를 제조할 때, 평균 입경이 큰 금속 자성체 분말과, 그보다 평균 입경이 작은 금속 자성체 분말을 혼합하여 제조할 수 있다.
상기 자성체 시트(50')는 금속 자성체 분말(51)이 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 열경화성 수지에 분산된 형태로 제조된다.
상기 자성체 시트(50')를 적층하고, 압착 및 경화하여 내부 코일부(41, 42)가 매설된 자성체 본체(50)를 형성한다.
이때, 상기 코어부 홀(55')이 자성 재료로 충진되어 코어부(55)를 형성한다.
다만, 도 9b에서는 자성체 시트(50')를 적층하여 자성체 본체(50)를 형성하는 공정을 도시하였으나, 반드시 이에 제한되는 것은 아니며, 내부 코일부가 매설된 금속 자성체 분말-수지 복합체를 형성할 수 있는 방법이라면 적용 가능하다.
도 10a 내지 도 10e는 본 발명의 일 실시형태에 따른 칩 전자부품의 금속 자성판을 포함하는 커버부를 형성하는 공정을 설명하는 도면이다.
도 10a를 참조하면, 지지 필름(91) 상에 금속 자성판(71') 및 열경화성 수지층(72)을 교대로 적층하여 적층체(70')를 형성한다.
상기 지지 필름(91)은 상기 적층체(70')를 지지할 있는 것이라면 특별히 제한되지 않으며, 예를 들어, 폴리에틸렌 테레프탈레이트(PET) 필름, 폴리이미드 필름, 폴리에스테르 필름, 폴리페닐린설페이드(PPS) 필름, 폴리프로필렌(PP) 필름, 폴리테레프탈레이트(PTFE)와 같은 불소 수지계 필름 등을 사용할 수 있다.
상기 지지 필름(91)의 두께는 0.1㎛ 내지 20㎛일 수 있다.
상기 금속 자성판(71')은 철(Fe), 규소(Si), 붕소(B), 크롬(Cr), 알루미늄(Al), 구리(Cu), 니오븀(Nb) 및 니켈(Ni)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 결정질 또는 비정질 금속으로 이루어질 수 있다.
상기 금속 자성판(71')의 두께(ta)는 5㎛ 내지 30㎛일 수 있다.
상기 금속 자성판(71)의 평균 두께(ta)는 얇을수록 코어 로스(core loss)가 감소하고, Q 특성이 향상될 수 있다. 상기 금속 자성판(71)의 평균 두께(ta)가 30㎛를 초과할 경우 코어 로스(core loss)가 증가하고, Q 특성이 나빠질 수 있다.
상기 열경화성 수지층(72)은 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 열경화성 수지를 포함할 수 있다.
상기 열경화성 수지층(72)의 두께(tb)는 상기 금속 자성판(71')의 두께(ta)의 1.0 내지 2.5배 일 수 있다.
상기 열경화성 수지층(72)의 두께(tb)가 상기 금속 자성판(71')의 두께(ta)의 1.0 배 미만일 경우 인접하는 금속 자성판(71') 및 금속 단편(71a) 간의 절연 효과가 떨어질 수 있으며, 2.5배를 초과할 경우 투자율 향상의 효과가 저하될 수 있다.
보다 바람직하게는, 상기 열경화성 수지층(72)의 두께(tb)는 상기 금속 자성판(71')의 두께(ta)의 1.5배 내지 2.0배일 수 있으며, 예를 들어, 7.5㎛ 내지 10㎛일 수 있다.
도 10a에서는 4층의 금속 자성판(71')이 적층된 적층체(70')를 도시하였으나, 이에 반드시 제한되는 것은 아니며, 적어도 한 층의 금속 자성판(71')과, 상기 금속 자성판(71')의 상부 및 하부 중 적어도 하나에 열경화성 수지층(72)이 적층된 적층체(70')를 형성할 수 있다.
다만, 보다 바람직하게는 4층 이상의 금속 자성판(71')을 적층할 수 있다.
도 10b를 참조하면, 상기 적층체(70') 상에 커버 필름(92)을 형성한다.
상기 커버 필름(92)은 상기 적층체(70')를 압착하여 금속 자성판(71')을 분쇄하는 과정에서 금속 자성판이 그대로 한 층을 이루며 분쇄될 수 있도록 고정시키는 역할을 할 수 있다.
상기 커버 필름(92)은 상기 적층체(70')를 고정할 있는 것이라면 특별히 제한되지 않으며, 예를 들어, 폴리에틸렌 테레프탈레이트(PET) 필름, 폴리이미드 필름, 폴리에스테르 필름, 폴리페닐린설페이드(PPS) 필름, 폴리프로필렌(PP) 필름, 폴리테레프탈레이트(PTFE)와 같은 불소 수지계 필름, 에폭시 수지 필름 등을 사용할 수 있다.
상기 커버 필름(92)의 두께는 1㎛ 내지 20㎛일 수 있다.
도 10c를 참조하면, 상기 지지 필름(91) 및 커버 필름(92)이 형성된 적층체(70')를 압착하여 금속 자성판(71')을 분쇄한다.
금속 자성판을 분쇄하지 않고 판 형태 그대로 사용하게 되면 금속 자성체 분말(51)에 비하여 약 2~10배 정도의 매우 큰 투자율을 나타내기는 하나, 와전류에 의한 손실이 매우 증가하여 Q 특성이 나빠지게 된다.
이에 본 발명의 일 실시형태는 상기 금속 자성판(71')을 분쇄하여 다수의 금속 단편(71a)을 형성하도록 함으로써 고 투자율을 구현함과 동시에 코어 로스(core loss)를 개선하고자 하였다.
상기 금속 자성판(71')은 분쇄되어 다수의 금속 단펀(71a)을 형성하게 되면 투자율은 다소 감소하나, 여전히 높은 투자율을 나타낼 수 있으며, 투자율의 감소보다 와전류 손실의 저하가 더 크게 이루어진다.
상기 금속 자성판(71')을 분쇄하는 방법은 예를 들어, 도 10c에 도시된 바와 같이 적층체(70')를 형성한 후 적층체(70')의 상부 및 하부에 배치된 롤러(210, 220)를 통과시킴으로써 금속 자성판(71')을 다수의 금속 단편(71a)으로 분쇄할 수 있다.
상기 금속 자성판(71')은 결정질 또는 비정질 금속일 수 있으나, 열처리하여 결정질을 형성하게 되면 보다 효과적으로 분쇄할 수 있다.
상기 롤러(210, 220)는 금속 롤러, 고무 롤러 등일 수 있으며, 외면에 복수의 요철이 형성된 롤러를 사용할 수 있다.
다만, 금속 자성판(71')을 분쇄하는 방법은 반드시 이에 제한되는 것은 아니며, 본 발명의 효과를 구현할 수 있도록 금속 자성판(71')을 다수의 금속 단편(71a)으로 분쇄할 수 있는 방법이라면 당업자가 활용할 수 있는 범위 내에서 적용 가능하다.
도 10d를 참조하면, 금속 자성판(71)은 분쇄되어 다수의 금속 단편(71a)으로 이루어진다.
상기 금속 자성판(71)은 인접하는 금속 단편(71a)끼리 서로 대응되는 형상을 갖도록 분쇄된다.
금속 자성판이 분쇄되어 형성된 금속 단편(71a)들은 분쇄된 후 불규칙적으로 분산되는 것이 아니라, 분쇄된 상태 그대로 한 층을 이루며 위치하기 때문에 인접하는 금속 단편(71a)끼리 서로 대응되는 형상을 갖게 된다.
즉, 인접하는 금속 단편(71a)끼리 서로 대응되는 형상을 갖는다는 의미는 인접하는 금속 단편(71a)끼리 완벽하게 정합한다는 것은 아니며, 금속 단편(71a)들이 분쇄된 상태 그대로 한 층을 이루며 위치하고 있는 것을 확인할 수 있는 정도를 말한다.
상기 분쇄된 금속 자성판(71)의 인접하는 금속 단편(71a) 사이는 열경화성 수지(72a)가 충진된다.
상기 열경화성 수지(72a)는 상기 적층체(70')를 압착하여 금속 자성판을 분쇄하는 과정에서 상기 열경화성 수지층(72)의 열경화성 수지가 인접하는 금속 단편(71a) 사이의 공간에 침투하여 형성될 수 있다.
상기 인접하는 금속 단편(71a) 사이의 공간에 충진된 열경화성 수지(72a)가 인접하는 금속 단편(71a)들을 절연시킨다.
이에 따라, 금속 자성판(71)의 코어 로스(core loss)를 줄이고, Q 특성을 향상시킬 수 있다.
도 10e를 참조하면, 상기 자성체 본체(50)의 상부 및 하부에, 상기 분쇄된 금속 자성판(71)을 포함하는 적층체(70')를 형성한다.
상기 자성체 본체(50)의 상부 및 하부에 분쇄된 금속 자성판(71)을 포함하는 적층체(70')를 형성하고, 라미네이트법이나 정수압 프레스법을 통해 압착 및 경화하여 자성체 본체(50)와 금속 자성판(71)을 포함하는 커버부(70)가 일체를 이루도록 할 수 있다.
도 11a 내지 도 11d는 본 발명의 다른 실시형태에 따른 칩 전자부품의 금속 자성판을 포함하는 커버부를 형성하는 공정을 설명하는 도면이다.
도 11a를 참조하면, 내부에 내부 코일부(41, 42)가 매설된 자성체 본체(50)를 형성한다.
상기 자성체 본체(50)를 형성하는 방법은 특별히 제한되지 않으나, 예를 들어, 도 9a 및 도 9b에 도시된 바와 같이 자성체 시트(50')를 적층하여 자성체 본체(50)를 형성할 수 있다.
도 11b를 참조하면, 상기 자성체 본체(50)의 상부 및 하부에 금속 자성판(71')을 적층한다.
이때, 상기 금속 자성판(71')의 상부 및 하부 중 적어도 하나에 열경화성 수지층(72)을 더 적층한다.
도 11b에서는 자성체 본체(50)의 상부 및 하부 각각에 한 층의 금속 자성판(71')을 적층한 것을 도시하였으나, 이에 반드시 제한되는 것은 아니며, 자성체 본체(50)의 상부 및 하부 중 적어도 하나에 금속 자성판(71')이 적층될 수 있으며, 2층 이상의 금속 자성판(71')이 적층될 수 있다. 2층 이상의 금속 자성판(71')이 적층될 때에는 금속 자성판(71')과 열경화성 수지층(72)이 교대로 적층될 수 있다.
도 11c를 참조하면, 상기 자성체 본체(50) 상에 적층된 금속 자성판(71')을 압착하여 분쇄한다.
즉, 도 10a 내지 도 10e에 도시된 바와 같이 금속 자성판(71')을 먼저 분쇄하여 다수의 금속 단편(71a)으로 이루어진 금속 자성판(71)을 자성체 본체(50) 상에 형성할 수도 있으나, 도 11a 내지 도 11d는 본 발명의 다른 실시형태에 따라 분쇄되지 않은 금속 자성판(71')을 자성체 본체(50)에 형성한 후 압착 과정을 통해 다수의 금속 단편(71a)으로 분쇄할 수도 있다.
도 11d를 참조하면, 상기 자성체 본체(50)의 상부 및 하부에, 상기 분쇄되어 다수의 금속 단편(71a)으로 이루어진 금속 자성판(71)을 포함하는 커버부(70)가 형성된다.
즉, 상기 자성체 본체(50) 상에 분쇄하지 않은 금속 자성판(71')을 형성한 후, 라미네이트법이나 정수압 프레스법을 통해 압착 및 경화하여 금속 자성판을 다수의 금속 단편(71a)으로 분쇄하고, 상기 자성체 본체(50)와 금속 자성판(71)을 포함하는 커버부(70)가 일체를 이루도록 할 수 있다.
상기 분쇄된 금속 자성판(71)의 인접하는 금속 단편(71a) 사이는 열경화성 수지(72a)가 충진된다.
상기 열경화성 수지(72a)는 압착하여 금속 자성판을 분쇄하는 과정에서 상기 열경화성 수지층(72)의 열경화성 수지가 인접하는 금속 단편(71a) 사이의 공간에 침투하여 형성될 수 있다.
상기 인접하는 금속 단편(71a) 사이의 공간에 충진된 열경화성 수지(72a)가 인접하는 금속 단편(71a)들을 절연시킨다.
상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 중복되는 설명은 생략하도록 한다.
본 발명은 실시 형태에 의해 한정되는 것이 아니며, 당 기술분야의 통상의 지 식을 가진 자에 의해 다양한 형태의 치환 및 변형이 가능하고 동일하거나 균등한 사상을 나타내는 것이라면, 본 실시예에 설명되지 않았더라도 본 발명의 범위 내로 해석되어야 할 것이고, 본 발명의 실시형태에 기재되었지만 청구범위에 기재되지 않은 구성 요소는 본 발명의 필수 구성요소로서 한정해석되지 아니한다.
100 : 칩 전자부품
20 : 절연 기판
41, 42 : 내부 코일부
50 : 자성체 본체
50' : 자성체 시트
51 : 금속 자성체 분말
55 : 코어부
70 : 커버부
70' : 적층체
71 : 금속 자성판
71a : 금속 단편
72 : 열경화성 수지층
81, 82 : 외부 전극
91 : 지지 필름
92 : 커버 필름
210, 220 : 롤러
20 : 절연 기판
41, 42 : 내부 코일부
50 : 자성체 본체
50' : 자성체 시트
51 : 금속 자성체 분말
55 : 코어부
70 : 커버부
70' : 적층체
71 : 금속 자성판
71a : 금속 단편
72 : 열경화성 수지층
81, 82 : 외부 전극
91 : 지지 필름
92 : 커버 필름
210, 220 : 롤러
Claims (27)
- 금속 자성체 분말을 포함하는 자성체 본체;
상기 자성체 본체에 매설된 내부 코일부; 및
상기 자성체 본체의 상부 및 하부 중 적어도 하나에 배치되며, 금속 자성판을 포함하는 커버부;
를 포함하고,
상기 금속 자성판은 다수의 금속 단편으로 이루어진, 칩 전자부품.
- 제 1항에 있어서,
상기 다수의 금속 단편은 한 층을 이루도록 배치되는, 칩 전자부품.
- 제 1항에 있어서,
상기 다수의 금속 단편은 상기 금속 자성판이 분쇄된 것인, 칩 전자부품.
- 제 1항에 있어서,
상기 커버부는 상기 금속 자성판의 상부 및 하부 중 적어도 하나에 배치된 열경화성 수지층을 더 포함하는 칩 전자부품.
- 제 1항에 있어서,
인접하는 상기 금속 단편 사이는 열경화성 수지로 충진된 칩 전자부품.
- 제 1항에 있어서,
상기 금속 자성판은 인접하는 금속 단편끼리 서로 대응되는 형상을 갖도록 분쇄된 칩 전자부품.
- 제 1항에 있어서,
상기 커버부는 복수의 금속 자성판을 포함하는 칩 전자부품.
- 제 7항에 있어서,
상기 커버부는 복수의 금속 자성판과 열경화성 수지층이 교대로 적층된 칩 전자부품.
- 제 1항에 있어서,
상기 커버부의 표면 조도는 10㎛ 이하인 칩 전자부품.
- 제 1항에 있어서,
상기 금속 자성판의 평균 두께(ta)는 5㎛ 내지 30㎛인 칩 전자부품.
- 제 1항에 있어서,
상기 금속 단편의 상면 또는 하면의 면적(a)은 0.0001㎛2 내지 40000㎛2인 칩 전자부품.
- 제 1항에 있어서,
상기 커버부의 두께(t2)는 상기 자성체 본체 두께(t1)의 5% 내지 50% 인 칩 전자부품.
- 제 1항에 있어서,
상기 금속 자성판은 철(Fe), 규소(Si), 붕소(B), 크롬(Cr), 알루미늄(Al), 구리(Cu), 니오븀(Nb) 및 니켈(Ni)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 칩 전자부품.
- 제 1항에 있어서,
상기 금속 자성판은 규칙적인 형상으로 분쇄된 칩 전자부품.
- 제 1항에 있어서,
상기 금속 자성판은 비정형 형상으로 분쇄된 칩 전자부품.
- 내부 코일부가 매설된 자성체 본체를 포함하는 칩 전자부품에 있어서,
상기 자성체 본체의 상부 및 하부 중 적어도 하나에 커버부가 배치되며,
상기 커버부는 상기 자성체 본체보다 큰 투자율을 갖고, 자속(magnetic flux)의 누설을 방지하고,
상기 커버부는 다수의 금속 단편으로 이루어진 금속 자성판을 포함하는, 칩 전자부품.
- 제 16항에 있어서,
상기 다수의 금속 단편은 한 층을 이루도록 배치되는, 칩 전자부품.
- 제 16항에 있어서,
상기 다수의 금속 단편은 상기 금속 자성판이 분쇄된 것인, 칩 전자부품.
- 제 16항에 있어서,
상기 커버부는 금속 자성판 및 상기 금속 자성판의 상부 및 하부 중 적어도 하나에 배치된 열경화성 수지층을 포함하는 칩 전자부품.
- 제 16항에 있어서,
인접하는 상기 금속 단편 사이는 열경화성 수지로 충진된 칩 전자부품.
- 제 16항에 있어서,
상기 금속 자성판은 인접하는 금속 단편끼리 서로 대응되는 형상을 갖도록 분쇄된 칩 전자부품.
- 제 19항에 있어서,
상기 금속 자성판은 철(Fe), 규소(Si), 붕소(B), 크롬(Cr), 알루미늄(Al), 구리(Cu), 니오븀(Nb) 및 니켈(Ni)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 칩 전자부품.
- 내부 코일부가 매설된 자성체 본체를 포함하는 칩 전자부품에 있어서,
상기 자성체 본체는 적어도 한 층의 금속 자성판을 포함하며,
상기 금속 자성판은 인접하는 금속 단편끼리 서로 대응되는 형상을 갖도록 다수의 금속 단편으로 분쇄된 칩 전자부품.
- 제 23항에 있어서,
상기 인접하는 금속 단편 사이는 열경화성 수지로 충진된 칩 전자부품.
- 열경화성 수지에 구형의 금속 자성체 분말이 분산되어 포함된 자성체 본체;
상기 자성체 본체에 매설된 내부 코일부; 및
상기 자성체 본체의 상부 및 하부 중 적어도 하나에 배치된 고투자율 커버부;를 포함하며,
상기 커버부는 분쇄되어 다수의 금속 단편으로 이루어진 금속 자성판을 포함하고, 인접하는 상기 금속 단편 사이는 열경화성 수지로 충진되어 절연되는 칩 전자부품.
- 제 25항에 있어서,
상기 커버부는 복수의 금속 자성판이 적층된 칩 전자부품.
- 제 26항에 있어서,
상기 복수의 금속 자성판 사이에 열경화성 수지층이 적층된 칩 전자부품.
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