KR101402131B1 - 수직 채널 메모리, 이의 제조 방법 및 이를 이용하는 구동방법 - Google Patents

수직 채널 메모리, 이의 제조 방법 및 이를 이용하는 구동방법 Download PDF

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Abstract

기판, 채널, 다층 구조물, 게이트, 제1 단자 및 제2 단자를 포함하는 수직 채널 메모리가 제공된다. 채널은 기판으로부터 돌출되어 상부 표면과 두 개의 수직 표면들을 포함한다. 다층 구조물은 채널의 두 개의 수직 표면들 상에 배치된다. 다층 구조물 상에 걸치도록(straddling) 형성되는 게이트는 채널의 두 개의 수직 표면들 상부에 배치된다. 제1 단자 및 제2 단자는 게이트를 중심으로 채널의 양 측에 각각 배치된다.

Description

수직 채널 메모리, 이의 제조 방법 및 이를 이용하는 구동 방법{VERTICAL CHANNEL MEMORY, MANUFACTURING METHOD THEREOF AND OPERATING METHOD USING THE SAME}
본 발명은 일반적으로 수직 채널 메모리, 이의 제조 방법 및 이를 이용한 구동 방법에 관한 것이다. 보다 상세하게는, 본 발명은 높은 확장성(scalability)을 갖는 수직 채널 메모리와 이의 제조 방법 및 이를 이용한 구동 방법에 관한 것이다.
반도체 제조 기술에 있어서의 발전과 함께, 현재 반도체 소자의 해상도는 나노 레벨에 도달하고 있다. 메모리의 경우, 게이트의 길이와 소자의 피치는 더욱 더 줄어들고 있다. 포토리소그래피 기술이 끊임없이 발전하고 있음에도 불구하고, 제조된 플래너형 트랜지스터 구조는 포토리소그래피의 해상도 한계에 도달하고 있으며 제조된 트랜지스터 소자는 정전기적 방전(electrostatic discharge; ESD), 누설, 전자 이동도의 감소의 문제를 여전히 가지고 있고, 또한 단채널 효과(short channel effect)와 감소되는 드레인 유도 장벽 저하(drain induced barrier lowering; DIBL) 현상이 나타나고 있다. 따라서 핀형 전계 효과 트랜지스터(fin field effect transistor; finFET)와 같이 높은 패킹 밀도, 양호한 전하 이동 및 소자 확장성을 제공할 수 있도록 더블 게이트(double gate) 수직 채널 트랜지스터와 트리 게이트(tri-gate) 수직 채널 트랜지스터가 향후 높은 잠재성을 가지게 되었다.
핀형 전계 효과 트랜지스터(finFET)는 수직 채널을 가지고 두 개의 수직 표면들에 채널들을 형성할 수 있고 더블 게이트 또는 트리 게이트에 의하여 전류 연결을 제어할 수 있게 되어, 종래의 플래너형 채널 트랜지스터보다 높은 효율을 가진다.
높은 해상도를 갖는 핀형 전계 효과 트랜지스터(finFET)의 제조에 있어서, 포토리소그래피 또는 전자빔(E-beam)에 의한 고비용 및 개선된 제조 공정이 요구된다. 하지만 상기 개선된 제조 공정에 있어서의 효율을 증대시키는 데 어려움이 있고 대량 생산이 어렵다. 현재의 제조 방법에 있어서 채널을 먼저 식각한 후 채널의 라인 폭이 산화에 의하여 감소된다. 그러나 상기 현재의 제조 방법에 따라 형성되는 소자는 균일성이 악화되고 소자의 품질을 제어하기 어렵다.
이에 따라, 본 발명의 목적은 수직 채널 메모리 및 이의 제조 방법과 이를 이용하는 구동 방법을 제공하는 데 있다.
상술한 본 발명의 목적을 달성하기 위하여 본 발명의 제1 측면에 따르면, 채 널, 캐핑막, 다층 구조물, 제1 단자 및 제2 단자를 구비하는 수직 채널 메모리가 제공된다. 채널은 상기 기판으로부터 돌출되고, 상부 표면과 두 개의 수직 표면들을 가질 수 있다. 상기 캐핑막은 상기 채널 상에 배치되고 상기 채널과 실질적으로 동일한 폭을 가질 수 있다. 다층 구조물은 캐핑막 및 상기 채널의 두 개의 수직 표면들 상에 배치된다. 상기 다층 구조물 상에 걸치도록(straddling) 형성되는 게이트는 상기 채널의 두 개의 수직 표면들 상에 배치된다. 상기 제1 단자와 상기 제2 단자는 상기 기판에 대한 상기 채널의 양측에 각각 배치된다.
상술한 본 발명의 목적을 달성하기 위하여 본 발명의 제2 측면에 따른 수직 채널 메모리의 제조 방법이 제공된다. 먼저, 기판이 제공된다. 이어서, 제1 질화막이 상기 기판 상에 형성된다. 이후, 상기 제1 질화막이 식각되어 제1 질화막 패턴을 형성한다. 이어서, 상기 제1 질화막 패턴이 트리밍(trimming)되어, 제2 질화막 패턴을 형성한다. 이후, 상기 기판이 식각되어 상기 기판으로부터 돌출된 적어도 하나의 채널을 형성한다. 이어서, 상기 기판의 상부 표면 상에 산화 후막이 형성된다. 이후, 전하 저장 구조물이 상기 채널의 두 개의 수직 표면들 상에 형성된다. 이어서, 게이트 물질층이 상기 ONO막 상에 형성된다. 이후, 상기 게이트 물질층이 식각되어, 상기 채널의 상기 두 개의 수직 표면들 상에 배치된 적어도 하나의 게이트를 형성하여, 핀 게이트가 상기 수직 채널의 핀형 구조물 상에 형성된다. 이어서, 상기 게이트에 대한 상기 채널의 상기 양측에 이온을 주입한다.
상술한 본 발명의 목적을 달성하기 위하여 본 발명의 제3 측면에 따른 구동 방법이 제공된다. 구동 방법은 수직 채널 메모리에 이용된다. 수직 채널 메모리는 기판으로부터 돌출된 채널을 갖는다. 상기 채널은 상부 표면과 두 개의 수직 표면들을 가진다. ONONO막이 상기 채널 상에 배치된다. 상기 ONONO막 상에 걸치는 게이트는 상기 채널의 상기 두 개의 수직 표면들의 상부에 배치되고, 제1 단자와 제2 단자는 상기 게이트에 관한 상기 채널의 양측에 배치된다. 상기 메모리의 구동 방법은 후술하는 두 개의 단계를 포함한다. 상기 게이트에 제1 바이어스가 인가되어 상기 수직 채널 메모리를 프로그래밍한다. 이어서, 상기 제1 바이어스와 반대되는 극성을 갖는 제2 바이어스가 상기 게이트에 인가되어 상기 수직 채널 메모리를 소거한다.
본 발명에 따르면, 채널 폭이 10 내지 60㎚의 범위인 수직 채널 트랜지스터 구조물은 노광에 의하여 형성된 소자의 피치 변화없이 제조된다. 본 발명은 단채널 효과 또는 DIBL 효과의 발생 없이 프로그래밍과 읽기 동안의 구동 전류를 효과적으로 증가시킨다. 이에 의하여 형성된 핀형 전계 효과 트랜지스터는 작은 치수를 가지며, 이에 따라 메모리 밀도를 현저하게 증가시킨다. 또한 본 발명은 밴드 갭 조절 구조, 소위 BE-SONOS 메모리를 갖는 SONOS 메모리를 제공한다. SONOS 구조를 갖는 종래의 수직 채널 메모리와 비교할 때, BE-SONOS 구조물을 갖는 수직 채널 메모리는 더 빠른 구동 속도와 더 넓은 구동 윈도우를 가진다. BE-SONOS 구조물을 갖는 수직 채널 메모리는 국부적으로 전하를 트랩하여 구동 윈도우의 범위를 확대하여 멀티 레벨 셀 메모리를 구현한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 수직 채널 메모리, 이의 제조 방법 및 이를 이용한 구동 방법에 대하여 상세하게 설명한다.
본 발명은 바람직하나 이로 인하여 제한되지 않는 실시예들에 관한 하기와 같이 후술함에 따라 명확해 질 것이다. 하기는 첨부된 도면을 참조로 하여 기술될 것이다.
제1 실시예
도 1a는 본 발명의 제1 실시예에 따른 수직 채널 메모리를 설명하기 위한 평면도이고, 도 1b는 도 1a의 A-A'선을 따라 절단한 단면도이다.
도 1b에 도시된 바와 같이, 수직 채널 메모리(100)는 기판(110a), 기판(110a)으로부터 돌출된 채널(112), 채널(112) 상에 배치된 캐핑막(cap layer)(140)을 포함한다. 채널(112)은 상부 표면(112a)과 두 개의 수직 표면들(112b)을 구비한다. 채널(112)은 캐핑막(140)과 실질적으로 동일한 폭을 갖는다. 본 실시예에 있어서, 캐핑막(140)은 제조 공정에 있어서의 중간체로서, 실리콘 산화막(SiO2) 및 실리콘 질화막(SiN)을 포함하며, 상기 실리콘 질화막은 상기 실리콘 산화막 상에 배치된다. 적적한 두께를 갖는 캐핑막(140)은 게이트로부터 전자가 관통하는 것을 방지함으로써 듀얼 채널 수직 메모리의 형성에 이용되고, 채널(112)의 전기장이 더욱 균일하게 분포하도록 하며, 채널(112)에 누설 전류가 발생하는 것을 억제한다. 본 실시예에 있어서, ONO(Oxide-Nitride-Oxide)막(160)과 같은 다층 구 조물은 채널(112)의 두 개의 양 측면들(112b) 상에 배치되며, 산화막(161), 질화막(162) 및 산화막(163)을 포함한다. 여기서, 산화막(161) 및 산화막(163)은 질화막(162)을 수용한다. ONO막(160)은 전하 저장 구조물로서 캐핑막(140) 상에 배치된다. ONO막(160)은 채널(112)의 핀 구조물의 상부에 다리를 걸치도록 배치된다(straddle over). 산화막(161)과 산화막(163)은 실리콘 산화막을 포함한다. 질화막은 전하 트래핑막이며, 본 실시예에 있어서는 실리콘 질화물을 포함한다.
또한, 질화막(162)은 알루미늄 산화물(Al2O3) 또는 고유전 상수를 갖는 다른 물질을 포함할 수 있다. ONO막(160)은 수직 채널 메모리(100)가 데이터를 프로그램하고 소거할 수 있는 기능을 갖도록 하는 전하 저장 구조물이다. 게이트(170a)는 질화막(162)에 다리를 걸치도록(straddle) 배치된다. 즉, 게이트(170a)는 채널(112)의 핀형 구조물 상에 배치된다. 게이트(170a)에 의하여 전류의 연결을 각각 제어할 수 있도록 하는 채널(112)의 상기 두 개의 수직 표면들에 의하여, 수직 채널 메모리(110)는 더블 게이트 구조물로 일컬어진다. 게이트(170a)는 n형 폴리실리콘, p형 폴리실리콘, 금속 화합물 또는 금속을 포함할 수 있다. 도 1a에 도시된 바와 같이, 제1 단자(192)와 제2 단자(194)는 게이트(170a)에 대해 채널(112)의 양 측에 각각 위치한다. 본 실시예는 낸드(NAND) 어레이 메모리 구조에 관하여 예시되어 있으며, 제1 단자(192) 및 제2 단자(194)는 각각 소스와 드레인 또는 드레인과 소스일 수 있다. 두 개의 수직 채널 메모리들(100) 사이의 소스와 드레인은 공통 소스 및 공통 드레인일 수 있다. 채널(112)의 라인 폭은 약 10 내지 60㎚일 수 있 다.
또한, 도 1b에 도시된 바와 같이, 수직 채널 메모리(100)는 기판(110a) 상에 배치된 산화 후막(thick oxide layer; 150)을 더 포함할 수 있다. 본 실시예에 있어서, 산화 후막(150)은 실리콘 산화물을 포함할 수 있다. 산화 후막(150)은 기판(110a)이 전기적으로 연결되는 것을 방지하여, 누설 전류 발생을 억제한다.
본 실시예의 적용예가 낸드의 제조 공정에 의해 이하 기술된다. 도 2a 내지 도 2j는 본 발명의 제1 실시예에 따른 수직 채널 메모리의 제조 방법을 나타낸다. 또한, 도 3은 본 발명의 제1 실시예에 따른 수직 채널 메모리의 제조 방법을 설명하기 위한 흐름도이다.
먼저 도 2a를 참조하면 301 단계로 표시된 것과 같이, 기판(110)이 제공된다. 기판(110)의 예로는 벌크 실리콘 기판 또는 실리콘 온 인슐레이터(Silicon On Insulator; SOI) 기판을 들 수 있다.
이후, 도 2b를 참조하면 302 단계로 표시된 바와 같이, 제1 질화막(130)이 기판(110) 상에 형성된다. 본 실시예에 있어서, 제1 질화막(130)은 실리콘 질화물을 사용하여 형성될 수 있다. 또한, 바람직하게는 기판(110)과 제1 질화막(130) 사이에 형성된 패드 산화막(120)은 실리콘 질화물을 사용하여 형성될 수 있다. 또한, n형 채널을 갖는 트랜지스터가 본 실시예에서 형성된다. 따라서 p형 이온들이 기판(110)으로 현 단계에서 주입되어, 후속하는 채널을 형성할 때 기판(110)이 더 양호한 상태를 유지할 수 있다. 하지만, 본 실시예는 이에 제한되지 않는다. 만약 트랜지스터가 p형 채널을 갖도록 고안되어질 경우, n형 이온들이 기판(110)에 주입된 다.
이후, 도 2c를 참조하면 303 단계로 표시된 바와 같이, 제1 질화막(130)이 식각되어 제1 질화막 패턴(130a)을 형성한다. 본 실시예에 있어서 제1 질화막(130)은 실리콘 질화물을 사용하여 형성된다. 303 단계는 하기의 서브 단계들(sub-steps)을 포함한다. 먼저, 제1 포토레지스트 패턴(도시되지 않음)이 제1 질화막(130) 상에 형성된다. 다음으로 제1 질화막(130)이 식각되어 제1 질화막 패턴(130a)을 형성한다. 이후 상기 제1 포토레지스트 패턴이 제거된다. 결과적으로 제1 질화막 패턴(130a)은 제1 라인 폭(D1)의 패턴을 가진다. 현재의 단계는 반응성 이온 식각(reactive ion etching) 공정에 적용될 수 있다.
이후, 도 2d를 참조하면, 304 단계로 표시된 바와 같이, 제1 질화막 패턴(130a)이 트리밍(trimming)되어 제2 질화막 패턴(130b)을 형성한다. 결과적으로 트리밍 후의 제2 질화막 패턴(130b)은 제2 라인 폭(D2)의 패턴을 갖는다. 제2 라인 폭(D2)은 10 내지 60㎚의 범위 내일 수 있다. 실리콘 질화물과 실리콘 산화물에 대하여 우수한 식각 선택비를 갖는 뜨거운 인산이 현 단계에서 제1 질화막 패턴(130a)을 트리밍한다.
이어서 도 2e를 참조하면, 305 단계로 표시된 것과 같이, 기판(110)이 식각되어 기판(110a)을 형성하고, 기판(110a)으로부터 돌출된 채널(112)이 기판(110a)상에 형성된다. 채널(112)은 상부 표면(112a)과 두 개의 수직 표면들(112b)을 포함한다. 본 실시예에 있어서, 반응성 이온 식각 공정에 의하여 패드 산화막(120)이 식각되어 패드 산화막(120a)을 형성한 후, 기판(110)이 후속으로 식각되어 채 널(112)이 형성된다. 한편, 패드 산화막(120a) 및 제2 질화막 패턴(130b)을 합하여 전체적으로 캐핑막(140)으로 칭하여진다.
이어서 도 2f를 참조하면, 채널(112)의 수직 표면들(112b)과 접촉하는 산화 후막(150)이 형성된다. 현 단계에서, 산화 후막(150)은 고밀도 플라즈마(high density plasma)에 의하여 적층될 수 있다. 산화 후막(150)은 핀 채널의 높이를 제한하여 전류가 산화 후막(150)의 상부에 채널(112)의 일부만으로 흐를 수 있도록 한다.
이후 도 2g를 참조하면, 306 단계로 표시된 바와 같이, ONO(oxide-nitride-oxide)막(160)이 형성된다. ONO막(160)은 캐핑막(140) 및 채널(112)의 두 개의 수직 표면들(112b) 상에 형성된다. ONO막(160)은 제1 산화막(161), 질화막(162) 및 제2 산화막(163)을 포함한다. 본 실시예에 있어서, 질화막(162)은 전하 트래핑막으로서 실리콘 질화물을 이용하며, 이에 따라 전화 저장 구조물이 형성된다. 하지만, 질화막(162)은 전하 트래핑막으로서 알루미늄 산화물(Al2O3) 또는 고유전율 상수를 갖는 다른 물질을 사용할 형성할 수도 있다.
다음 도 2h를 참조하면, 307 단계로 표시된 바와 같이, 게이트 물질층(170)이 ONO막(160) 상에 형성된다.
이어서 도 2i를 참조하면, 308 단계로 표시된 바와 같이, 게이트 물질층(170)은 식각되어 채널(112)의 핀 구조물 상부로 다리를 걸치도록 배치되는(straddling) 적어도 하나의 게이트를 형성한다. 308 단계가 수행되기 전에, 다 음의 서브 단계들이 수행된다. 먼저, 제2 질화막(도시되지 않음)이 게이트 물질층(170) 상에 형성된다. 본 실시예에 있어서 상기 제2 물질층은 실리콘 질화물을 사용하여 형성될 수 있다. 이어서, 제2 포토레지스트 패턴(도시되지 않음)이 상기 제2 질화막 상에 형성된다. 이어서 상기 제2 질화막이 식각되어 제3 질화막 패턴(180)이 형성된다. 다음에, 상기 제2 포토레지스트 패턴이 제거된다. 이후, 제3 질화막 패턴(180)이 트리밍되어 제4 질화막 패턴(180a)을 형성한다. 다음, 도 2j를 참조하면, 게이트 물질층(170)이 제4 질화막 패턴의 패턴에 따라 식각되어 게이트(170a)를 형성한다. 게이트(170a)가 형성된 후, 제4 질화막 패턴(180a)이 제거된다. 따라서 약 10 내지 60㎚의 범위의 라인 폭이 형성된 게이트 구조물이 형성된다.
다음으로 309 단계로 표시된 바와 같이, 이온들이 게이트(170a)를 사이로 채널(112)의 양 측에 주입되어 제1 단자(192) 및 제2 단자(194)를 형성한다. 지금까지 설명한 공정들을 수행함으로써, 수직 채널 메모리를 갖는 낸드 메모리 어레이의 주요 구조물이 완성된다. 본 실시예는 n형 채널을 갖는 트랜지스터의 제조에 예시적으로 사용될 수 있다. 따라서 n형 도펀트들이 현 단계에 주입될 수 있다. 만약 트랜지스터가 p형 채널을 갖도록 설계된다면, p형 도펀트들이 주입된다.
제2 실시예
도 4a는 본 발명의 제2 실시예에 따른 수직 채널 메모리를 설명하기 위한 평면도이고, 도 4b는 도 2a의 B-B'선을 따라 절단한 단면도이다. 본 발명의 제2 실시 예에 따른 수직 채널 메모리(200)는 캐핑막(140)이 제거된다는 점에서 본 발명의 제1 실시예와 다르다. 수직 채널 메모리(100)와 공통되는 다른 구성 요소들에 관하여 동일한 참조 번호가 이용되며 그 기능은 다시 언급되지 않는다.
도 4a 및 도 4b를 참조하면, 산화막(140)이 제거될 때, 게이트(170a)에 의하여 전류 연결을 제어할 수 있는 채널(112)의 상부 표면은 트리 게이트 구조물(tri-gate structure)로 칭하여진다.
본 실시예의 적용예가 낸드 메모리 어레이 구조물의 제조 공정에 의해 이하 기술된다. 도 5a 내지 도 5j는 본 발명의 제2 실시예에 따른 수직 채널 메모리의 제조 방법을 나타낸다. 도 6은 본 발명의 제2 실시예에 따른 수직 채널 메모리의 제조 방법을 설명하기 위한 흐름도이다.
먼저 도 5a를 참조하면 601 단계에 도시된 바와 같이, 기판(110)이 제공된다.
이어서 도 5b를 참조하면, 602 단계에 도시된 것과 같이, 제1 질화막(130)이 기판(110) 상에 형성된다. 본 실시예에 있어서 바람직하게는 패드 산화막(120)이 기판(110)과 제1 질화막(130) 사이에 형성된다. 또한, n형 채널을 갖는 트랜지스터가 본 실시예에서 형성된다. 따라서 p형 이온들이 기판(110)에 주입된다. 이에 따라, p형 이온들이 기판(110)으로 주입되어, 후속하는 공정으로 채널을 형성할 때 기판(110)이 더 양호한 상태를 유지할 수 있다. 하지만, 본 실시예는 이에 제한되지 않는다. 만약 트랜지스터가 p형 채널을 갖도록 고안되어질 경우, n형 이온들이 기판(110)에 주입된다.
이어서 도 5c를 참조하면 603 단계에 표시된 바와 같이, 제1 질화막(130)이 식각되어 제1 질화막 패턴(130a)을 형성한다. 603 단계는 후술하는 서브 단계를 포함한다. 제1 포토레지스트 패턴(도시되지 않음)이 제1 질화막(130) 상에 형성된다. 이어서 제1 질화막(130)이 식각되어 제1 질화막 패턴(130a)을 형성한다. 이어서, 상기 제1 포토레지스트 패턴이 제거된다. 결과적으로 제1 질화막 패턴(130a)이 제1 라인 폭(D1)의 패턴을 갖는다.
도 5d를 참조하면, 604 단계에서 표시된 바와 같이, 제1 질화막 패턴(130a)이 트리밍되어 제2 질화막 패턴(130b)을 형성한다. 결과적으로 트리밍 후의 제2 질화막 패턴(130b)은 약 10 내지 60㎚ 범위의 제2 라인 폭(D2)을 가진다.
도 5e를 참조하면, 605 단계로 도시된 바와 같이, 기판(110)이 식각되어 기판(110a)을 형성하고 기판(110a)으로부터 돌출된 채널(112)이 기판(110a) 상에 형성된다. 채널(112)은 상부 표면(112a)과 두 개의 수직 표면들(112b)을 포함한다. 본 실시예에서, 반응성 이온 식각 공정으로 패드 산화막(120)이 식각되어 패드 산화막(120a)을 형성한 후, 기판(110)이 후속하여 식각되어 채널(112)을 형성한다. 한편, 패드 산화막(120a) 및 제2 질화막 패턴(130b)은 전체적으로 캐핑막(140)으로 일컬어진다.
이어서 도 5f를 참조하면, 산화 후막(150)은 기판 표면이 전기적으로 연결되어 누설 전류가 발생하는 것을 억제한다. 606 단계에 도시된 바와 같이, 채널(112) 상에서 제2 질화막 패턴(130b)과 패드 산화막(120a)에 의하여 형성된 캐핑막(140) 이 제거된다. 현 단계는 뜨거운 인산(H3PO4)에 의하여 수행될 수 있다. 한편, 바람직하게는 패드 산화막(120a)이 제거된다. 현 단계는 플루오르화수소산에 의하여 수행될 수 있다. 제2 질화막 패턴(130b)과 패드 산화막(120a)을 제거하는 단계는 산화 후막(150)의 형성 전 또는 후에 수행될 수 있다.
이후 도 5g를 참조하면, 607 단계로 표시된 바와 같이, ONO(oxide-nitride-oxide; ONO)막(160)이 형성된다. ONO막(160)은 채널(112)의 두 개의 수직 표면들(112b)과 산화 후막(150) 상에 형성된다. ONO막(160)은 제1 산화막(161), 질화막(162) 및 제2 산화막(163)을 포함한다. 본 실시예에 있어서, 질화막(162)은 전하 트래핑막으로서 실리콘 질화물을 사용하여 형성된다. 하지만, 질화막(162)은 전하 트래핑막으로서 알루미늄 산화물(Al2O3) 또는 고유전율 상수를 갖는 다른 물질을 사용하여 형성할 수도 있다.
다음 도 5h를 참조하면, 608 단계로 표시된 바와 같이, 게이트 물질층(170)이 ONO막(160) 상에 형성된다.
이어서 도 5i를 참조하면, 609 단계로 표시된 바와 같이, 게이트 물질층(170)이 식각되어 채널(112)의 두 개의 수직 표면들(112b)과 상부 표면(112a) 상에 적어도 하나의 게이트를 형성한다. 609 단계가 수행되기 전, 다음의 서브 단계들이 수행된다. 먼저, 제2 질화막(도시되지 않음)이 게이트 물질층(170) 상에 형성된다. 이어서, 제2 포토레지스트 패턴(도시되지 않음)이 상기 제2 질화막 상에 형성된다. 이어서 상기 제2 질화막이 식각되어 제3 질화막 패턴(180)이 형성된다. 다 음, 상기 제2 포토레지스트 패턴이 제거된다. 이후, 제3 질화막 패턴(180)이 트리밍되어 제4 질화막 패턴(180a)을 형성한다. 다음 도 5j를 참조하면, 게이트 물질층(170)이 제4 질화막 패턴의 패턴에 따라 식각되어 게이트(170a)를 형성한다. 게이트(170a)가 형성된 후 제4 질화막 패턴(180a)이 제거된다.
다음으로 610 단계로 표시된 바와 같이, 이온들이 게이트(170a)에 대해 채널(112)의 양 측에 주입되어 제1 단자(192) 및 제2 단자(194)를 형성한다. 지금까지의 공정들을 수행하여, 수직 채널 메모리(200)를 갖는 낸드 메모리 어레이의 주요 구조물이 완성된다.
제3 실시예
도 7a는 본 발명의 제3 실시예에 따른 제1 수직 채널 메모리의 단면도이이고, 도 7b는 본 발명의 제3 실시예에 따른 제2 수직 채널 메모리의 단면도이다. 본 발명의 제3 실시예에 따른 수직 채널 메모리들(300, 400)은, ONO막(160)이 채널(112) 상에 배치된 배리어막, 터널링막, 전하 트래핑막 및 또 다른 배리어막이 순차적으로 적층된 적어도 네 개의 막들을 포함하는 다층 구조물에 의하여 대체된다는 점에 있어서, 제1 실시예의 수직 채널 메모리(100)와 제2 실시예의 수직 채널 메모리(200)와 다르다. 제3 실시예에 있어서, 다층 구조물은 다섯 개의 층들을 포함하며, 다시 말하면 채널(112) 상에 배치된 제1 배리어막, 터널링막, 제2 배리어막, 전하 트래핑막 및 제3 배리어막이 순차적으로 적층된 ONONO막(Oxide-Nitride-Oxide-Nitiride-Oxide)(360)을 포함하며, 이에 따라 밴드갭 조절된 SONOS(Band Gap Engineered Silicon-Oxide-Nitride-Oxide-Silicon; 이하, BE-SONOS) 구조물을 갖는 메모리를 형성한다. 수직 채널 메모리(100, 200)에 공통되는 수직 채널 메모리(300, 400)의 다른 구성 요소에는 동일한 참조 번호가 이용되며 그 기능은 다시 언급되지 않는다.
ONONO막(360)은 제1 배리어막으로서 제1 산화막(361), 터널링막으로서 제1 질화막(362), 제2 배리어막으로서 제2 산화막(363), 전하 트래핑막으로서 제2 질화막(364) 및 제3 배리어막으로서 제3 산화막(365)을 포함한다. 즉, ONO막(160)에서의 제1 산화막(161)이 제1 산화막(361), 제1 질화막(362) 및 제2 산화막(363)으로 대체되어 더욱 향상된 구동 특성을 가진다. 게다가, 제1 질화막(362)은 터널링막으로서 폴리실리콘막으로 대체될 수 있다. ONONO막(360)의 제2 질화막(364)은 알루미늄 산화물 또는 전하 트래핑막으로서 고유전율 상수를 갖는 다른 물질을 사용하여 형성될 수 있다. 제1 산화막(361)과 같은 제1 배리어막은 20Å 미만의 두께이다. 상기 제1 배리어막은 5 내지 20Å 범위의 두께를 가질 수 있다. 또한, 상기 제1 배리어막의 두께는 15Å 미만일 수 있다. 제1 질화막(362)과 같은 터널링막은 20Å 미만의 두께일 수 있다. 또한, 제1 질화막(362)은 10 내지 20Å 범위의 두께를 가질 수 있다. 제2 산화막(363)과 같은 제2 배리어막은 20Å 미만의 두께를 가질 수 있고 바람직하게는 15 내지 20Å의 범위 내일 수 있다.
도 8a는 본 발명의 제3 실시예에 따른 수직 채널 메모리와 종래의 수직 채널 메모리 간의 문턱 전압과 프로그래밍 시간 사이의 관계 곡선을 비교하는 그래프이고, 도 8b는 본 발명의 제3 실시예에 따른 수직 채널 메모리와 종래의 수직 채널 메모리 간의 문턱 전압과 소거 시간 사이의 관계 곡선을 비교하는 그래프이다. 도 8a에 도시된 바와 같이, 동일한 게이트 전압(VG)이 인가될 때, 본 실시예에 따른 BE-SONOS 구조물의 수직 채널 메모리는 종래의 SONOS 구조물의 수직 채널 메모리보다 더 빠르게 문턱 전압을 증가시켜서 훨씬 빠른 프로그래밍 속도를 유도한다. 도 8b에 도시된 바와 같이 동일한 게이트 전압(VG)이 인가될 때, 본 실시예에 따른 BE-SONOS 구조물의 수직 채널 메모리는 종래의 SONOS 구조물의 수직 채널 메모리보다 더 빠르게 문턱 전압을 감소시켜서 훨씬 빠른 소거 속도를 유도한다.
도 8b는 BE-SONOS 구조물을 갖는 수직 채널 메모리는 음의 문턱 전압에 대하여 소거될 수 있기 때문에, 구동 윈도우(operating window)의 범위를 증대시킬 수 있고 멀티 레벨 셀(MLC) 메모리의 기능을 획득할 수 있다. BE-SONOS 구조물이 낸드 메모리 어레이에 적용될 경우, 문턱 전압이 소거될 때 음의 값을 가지게 때문에, 채널이 역전되어 게이트에 추가적인 바이어스의 인가 없이 턴온되어 결과적으로 구동 절차가 간단해지고 소비 전력이 감소된다.
도 9는 본 발명의 BE-SONOS 수직 채널 메모리와 종래의 SONOS 수직 채널 메모리 간의 문턱 전압과 유지 시간 사이의 관계 곡선을 비교하는 그래프이다. 도 9에 도시된 바와 같이 150℃의 온도에서, 다른 프로그래밍-소거 사이클에서 BE-SONOS 수직 채널 메모리의 문턱 전압의 변화와 종래의 SONOS 수직 채널 메모리에 관한 문턱 전압의 변화가 도시된다. BE-SONOS 수직 채널 메모리는 안정된 문턱 전압을 유지할 수 있고, 높은 문턱 전압 상태에서 양호하게 수행될 수 있음을 알 수 있다.
유사하게, 낸드 메모리 어레이 구조의 제조 공정을 일예로 들어보자. 본 실시예에 따른 수직 채널 메모리(300, 400)의 제조 공정은 306 단계와 307 단계에서의 ONO막(160)의 형성에 있어서 수직 채널 트랜지스터 구조물(100, 200)의 제조 공정과는 대체적으로 다르다. 본 실시예에 있어서, ONONO막(360)은 채널(112)의 두 개의 수직 표면들(112b) 상에 형성된다. 제1 실시예 및 제2 실시예에 공통되는 다른 공정들에 관한 언급은 반복하지 않기로 한다.
BE-SONOS 구조물을 갖는 수직 채널 메모리의 구동 방법에 있어서, 포지티브 FN(Fowler-Norheim) 구동 방식이 데이터의 프로그래밍에 적용될 수 있다. 즉, 수직 채널 메모리(300, 400)를 프로그래밍하기 위하여 제1 바이어스가 게이트(170a)에 인가된다. 여기서 상기 제1 바이어스는 10V 이상이다. 반면에 네거티브 FN 구동 방식은 데이터의 소거에 적용될 수 있다. 즉, 극성이 제1 바이어스와 반대인 제2 바이어스가 수직 채널 메모리(300, 400)의 데이터를 소거하기 위하여 게이트(170a)에 인가된다. 여기서 상기 제2 바이어스는 -10V 이하이다. 상술한 구동 방식은 구동 전류를 감속시키고 전력 소모를 줄이며, 채널에 인접한 산화막(361)의 손상을 억제하고 제품의 신뢰성을 향상시키는 장점을 갖는다.
또한, BE-SONOS 구조물을 갖는 수직 채널 메모리는 열전자 주입 방식에 따라 프로그래밍될 수 있다. 즉, 제1 바이어스가 게이트(170a)에 인가되고 상기 제1 바이어스와 동일한 극성을 갖는 제3 바이어스가 제1 단자(192) 또는 제2 단자(194)에 인가된다. 이때, 상기 제1 바이어스는 7V 이상이며, 상기 제3 바이어스는 3.2V 이 상이다. 유사하게, BE-SONOS 구조물을 갖는 수직 채널 메모리는 밴드 투 밴드 열 정공(band-to-band hot hole; BTBHH) 방식으로 소거된다. 즉, 제1 바이어스에 대하여 반대의 극성을 갖는 제2 바이어스가 게이트(170a)에 인가되고 상기 제1 바이어스와 동일한 극성을 갖는 제4 바이어스가 제1 단자(192) 또는 제2 단자(194)에 인가되어 수직 채널 메모리(300, 400)가 제거된다. 여기서, 상기 제2 바이어스는 OV보다 작고, 상기 제4 바이어스는 10.6V보다 크다. 질화물이 국부적으로 전하를 트랩할 수 있기 때문에 상술한 구동 방법은 소스 또는 드레인에 인접한 ONONO막(360)의 일부에 다른 비트들을 저장함으로써 듀얼 비트 메모리를 구현할 수 있다. 본 실시예에 있어서, BE-SONOS 구조물을 갖는 수직 채널 메모리는 열전자 주입 방식으로 프로그래밍할 수 있고 밴드 투 밴드 열 정공 방식으로 소거될 수 있다. 그러나 본 발명이 이에 제한되지 않는다. 수직 채널 메모리는 정공 주입 방식에 의하여 프로그래밍하고 전자 주입 방식으로 소거될 수 있다.
본 발명의 상술한 실시예들에서 개시된 수직 채널 메모리와 제조 방법 및 이를 이용한 구동 방법에 따르면, 뜨거운 인산이 추가적으로 이용되어 질화물로 이루어진 패턴들의 라인 폭을 감소시킬 수 있다. 따라서 10 내지 60㎚ 범위의 채널 폭을 갖는 수직 채널 트랜지스터 구조물은 노광에 의하여 형성되는 소자들의 피치를 변경시키지 않고 제조될 수 있다. 본 발명은 단채널 효과 또는 DIBL 효과를 발생시키지 않으면서, 프로그래밍 및 읽기 동안 구동 전류를 효과적으로 증가시킨다. 따라서 형성된 핀형 전계 효과 트랜지스터(fin-FET transistor)는 작은 치수를 가지고 그 결과 메모리 밀도를 현저히 증가시킨다. 결과적으로 고가의 노광 장치 없이, 본 발명의 기술에 의하여 얇은 채널을 갖는 트랜지스터 구조물이 제조될 수 있다. 본 발명에서 이용되는 하드 마스크로서는 실리콘 질화물을 사용하며, 종래의 포토레지스트 막보다 우수하게 이온의 충격으로부터 보호한다. 따라서 본 발명은 포토레지스트 막의 두께 증가 없이 일정한 반도체 소자를 형성한다. BE-SONOS 구조물을 갖는 수직 채널 메모리는 전하를 국부적으로 트랩할 수 있으며, 구동 윈도우의 범위를 증대시켜 멀티 레벨 셀 메모리를 구현한다. FN 프로그래밍 방식과 FN 소거 방식의 구동 방법은 구동 전류를 감소시키고 전력 소모를 낮추며, 채널에 인접한 하부의 산화막이 손상되는 것을 억제하여 제품의 신뢰성을 향상시킨다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a는 본 발명의 제1 실시예에 따른 수직 채널 메모리를 설명하기 위한 평면도이다.
도 1b는 도 1a의 A-A'선을 따라 절단한 단면도이다.
도 2a 내지 도 2j는 본 발명의 제1 실시예에 따른 수직 채널 메모리의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 제1 실시예에 따른 수직 채널 메모리의 제조 방법을 설명하기 위한 흐름도이다.
도 4a는 본 발명의 제2 실시예에 따른 수직 채널 메모리를 설명하기 위한 평면도이다.
도 4b는 도 2a의 B-B'선을 따라 절단한 단면도이다.
도 5a 내지 도 5j는 본 발명의 제2 실시예에 따른 수직 채널 메모리의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 제2 실시예에 따른 수직 채널 메모리의 제조 방법을 설명하기 위한 흐름도이다.
도 7a는 본 발명의 제3 실시예에 따른 제1 수직 채널 메모리의 단면도이다.
도 7b는 본 발명의 제3 실시예에 따른 제2 수직 채널 메모리의 단면도이다.
도 8a는 본 발명의 제3 실시예에 따른 수직 채널 메모리와 종래의 수직 채널 메모리 간의 문턱 전압과 프로그래밍 시간 사이의 관계 곡선을 비교하는 그래프이다.
도 8b는 본 발명의 제3 실시예에 따른 수직 채널 메모리와 종래의 수직 채널 메모리 간의 문턱 전압과 소거 시간 사이의 관계 곡선을 비교하는 그래프이다.
도 9는 본 발명의 밴드 갭이 조절된 소노스(Band-gap Engineered SONOS; BE-SONOS) 수직 채널 메모리와 종래의 소노스 수직 채널 메모리 간의 문턱 전압과 유지 시간 사이의 관계 곡선을 비교하는 그래프이다.

Claims (31)

  1. 기판;
    상기 기판으로부터 돌출된 채널;
    상기 채널의 두 개의 수직 표면들 상에 형성된 다층 구조물;
    상기 다층 구조물 상에 걸치도록(straddling) 형성되고, 상기 채널의 상기 두 개의 수직 표면들 상에 위치하는 게이트;
    상기 게이트에 대해 상기 채널의 양 측면들 상에 각각 위치하는 제1 단자와 제2 단자; 및
    상기 기판 상에 위치하고, 상기 채널의 상기 두 개의 수직 표면들과 접촉하는 산화 후막을 포함하는 수직 채널 메모리.
  2. 제 1 항에 있어서, 상기 채널 상에 배치되고 상기 채널과 실질적으로 동일한 폭을 갖는 캐핑막을 더 포함하는 것을 특징으로 하는 수직 채널 메모리.
  3. 삭제
  4. 제 2 항에 있어서, 상기 캐핑막은 실리콘 산화막 및 실리콘 질화막을 포함하고, 상기 실리콘 질화막은 상기 실리콘 산화막 상에 배치되며, 상기 캐핑막은 상기 수직 채널 메모리의 형성을 용이하게 하는 것을 특징으로 하는 수직 채널 메모리.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 다층 구조물은 상기 채널의 상기 두 개의 수직 표면들 상에 배치된 전하 트래핑막을 포함하는 것을 특징으로 하는 수직 채널 메모리.
  6. 제 5 항에 있어서, 상기 전하 트래핑막은 실리콘 질화물, 알루미늄 산화물 또는 다른 고유전 물질을 포함하는 것을 특징으로 하는 수직 채널 메모리.
  7. 제 5 항에 있어서, 상기 다층 구조물은 제1 산화막 및 제2 산화막을 포함하며,
    상기 제1 산화막은 상기 전하 트래핑막과 상기 채널 사이에 위치하고, 상기 제2 산화막은 상기 전하 트래핑막과 상기 게이트 사이에 위치하는 것을 특징으로 하는 수직 채널 메모리.
  8. 제 1 항 또는 제 2 항에 있어서, 상기 기판은 벌크 실리콘 기판 또는 실리콘 온 인슐레이터(Silicon-On-Insulator; SOI) 기판인 것을 특징으로 하는 수직 채널 메모리.
  9. 제 1 항 또는 제 2 항에 있어서, 상기 게이트는 n형 폴리실리콘, p형 폴리실리콘, 금속 화합물 또는 금속을 포함하는 것을 특징으로 하는 수직 채널 메모리.
  10. 제 1 항 또는 제 2 항에 있어서, 상기 채널의 라인 폭은 10 내지 60㎚인 것을 특징으로 하는 수직 채널 메모리.
  11. 기판;
    상기 기판으로부터 돌출된 채널;
    상기 채널의 두 개의 수직 표면들 상에 형성된 다층 구조물;
    상기 다층 구조물 상에 걸치도록(straddling) 형성되고, 상기 채널의 상기 두 개의 수직 표면들 상에 위치하는 게이트; 및
    상기 게이트에 대해 상기 채널의 양 측면들 상에 각각 위치하는 제1 단자와 제2 단자를 포함하며,
    상기 다층 구조물은 상기 채널 상에 순차적으로 적층된 제1 배리어막, 터널링막, 제2 배리어막, 전하 트래핑막 및 제3 배리어막을 포함하는 것을 특징으로 하는 수직 채널 메모리.
  12. 제 11 항에 있어서, 상기 제1 배리어막, 상기 제2 배리어막 및 상기 제3 배리어막은 산화막을 포함하고, 상기 전하 트래핑막은 질화막을 포함하며, 상기 터널링막은 질화막 또는 폴리실리콘막을 포함하는 것을 특징으로 하는 수직 채널 메모리.
  13. 제 11 항에 있어서, 상기 제1 배리어막은 20Å 미만의 두께를 갖는 것을 특징으로 하는 수직 채널 메모리.
  14. 제 11 항에 있어서, 상기 제1 배리어막은 5 내지 20Å의 두께를 갖는 것을 특징으로 하는 수직 채널 메모리.
  15. 제 11 항에 있어서, 상기 제1 배리어막은 15Å 미만의 두께를 갖는 것을 특 징으로 하는 수직 채널 메모리.
  16. 제 11 항에 있어서, 상기 제2 배리어막은 20Å 미만의 두께를 갖는 것을 특징으로 하는 수직 채널 메모리.
  17. 제 11 항에 있어서, 상기 제2 배리어막은 15 내지 20Å의 두께를 갖는 것을 특징으로 하는 수직 채널 메모리.
  18. 제 11 항에 있어서, 상기 터널링막은 20Å 미만의 두께를 갖는 것을 특징으로 하는 수직 채널 메모리.
  19. 제 11 항에 있어서, 상기 터널링막은 10 내지 20Å의 두께를 갖는 것을 특징으로 하는 수직 채널 메모리.
  20. a) 기판을 제공하는 단계;
    b) 상기 기판 상에 제1 질화막을 형성하는 단계;
    c) 상기 제1 질화막을 식각하여 제1 질화막 패턴을 형성하는 단계;
    d) 상기 제1 질화막 패턴을 트리밍(trimming)하여 제2 질화막 패턴을 형성하는 단계;
    e) 상기 기판을 식각하여 상기 기판으로부터 돌출된 적어도 하나의 채널을 형성하는 단계;
    f) 상기 기판의 상부 표면 상에 산화 후막을 형성하는 단계;
    g) 상기 채널의 두 개의 수직 표면들 상에 전하 저장 구조물을 형성하는 단계;
    h) 상기 전하 저장 구조물 상에 게이트 물질층을 형성하는 단계;
    i) 상기 게이트 물질층을 식각하여, 상기 채널의 상기 두 개의 수직 표면들 상에 배치된 적어도 하나의 게이트를 형성하는 단계; 및
    j) 상기 게이트에 대한 상기 채널의 양측면에 이온을 주입하는 단계를 포함하는 수직 채널 메모리의 제조 방법.
  21. 제 20 항에 있어서, 상기 전하 저장 구조물을 형성하는 단계는 ONO(Oxide-Nitride-Oxide)막을 형성하는 단계를 포함하는 것을 특징으로 하는 수직 채널 메모리의 제조 방법.
  22. 제 20 항에 있어서, 상기 전하 저장 구조물을 형성하는 단계는 ONONO (Oxide-Nitride-Oxide-Nitide-Oxide)막을 형성하는 단계를 포함하는 것을 특징으로 하는 수직 채널 메모리의 제조 방법.
  23. 제 20 항에 있어서, 상기 b)단계는 상기 기판 및 상기 제1 질화막 사이에 패드 산화막을 형성하는 단계(b1)를 포함하는 것을 특징으로 하는 수직 채널 메모리 의 제조 방법.
  24. 제 20 항에 있어서, 상기 c)단계는,
    (c1) 상기 제1 질화막 상에 제1 포토레지스트 패턴을 형성하는 단계;
    (c2) 상기 제1 질화막을 식각하여 제1 질화막 패턴을 형성하는 단계; 및
    (c3) 상기 제1 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 수직 채널 메모리의 제조 방법.
  25. 제 20 항에 있어서, 상기 h)단계와 상기 i)단계 사이에,
    (k) 상기 게이트 물질층 상에 제2 질화막을 형성하는 단계;
    (l) 상기 제2 질화막 상에 제2 포토레지스트 패턴을 형성하는 단계;
    (m) 상기 제2 질화막을 식각하여 제3 질화막 패턴을 형성하는 단계;
    (n) 상기 제2 포토레지스트 패턴을 제거하는 단계; 및
    (o) 상기 제3 질화막 패턴을 트리밍하여 제4 질화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 수직 채널 메모리의 제조 방법.
  26. 제 20 항에 있어서, 상기 전하 저장 구조물은 상기 채널의 상부 표면과 양측 표면 상에 위치하는 것을 특징으로 하는 수직 채널 메모리의 제조 방법.
  27. 제 20 항에 있어서, 상기 d) 단계에서, 상기 제2 질화막 패턴은 10 내지 60 ㎚ 범위의 라인 폭으로 형성되는 것을 특징으로 수직 채널 메모리의 제조 방법.
  28. 제 20 항에 있어서, 상기 d) 단계는 뜨거운 인산(hot phosphoric acid)을 이용하여 상기 제1 질화막 패턴을 트리밍하는 것을 특징으로 하는 수직 채널 메모리의 제조 방법.
  29. 기판으로부터 돌출되며 상부 표면과 두 개의 수직 표면들을 가지는 채널, 상기 채널 상에 형성된 ONONO막, 상기 ONONO막 상에 걸치도록(straddling) 형성되고 상기 채널의 상기 두 개의 수직 표면들 상에 배치되는 게이트 및 상기 게이트에 대해 상기 채널의 양측면에 배치되는 제1 단자 및 제2 단자를 갖는 수직 채널 메모리의 구동 방법에 있어서,
    a) 상기 게이트에 제1 바이어스를 인가하여 상기 수직 채널 메모리를 프로그래밍하는 단계; 및
    b) 상기 제1 바이어스와 반대되는 극성을 갖는 제2 바이어스를 상기 게이트에 인가하여 상기 수직 채널 메모리를 소거하는 단계를 포함하는 메모리의 구동 방법.
  30. 제 29 항에 있어서, 단계 a)는 상기 제1 바이어스와 동일한 극성의 제3 바이어스를 상기 제1 단자 또는 제2 단자에 인가하는 단계(a1)를 더 포함하는 것을 특징으로 하는 메모리의 구동 방법.
  31. 제 29 항에 있어서, 단계 b)는 상기 제1 바이어스와 동일한 극성의 제4 바이어스를 상기 제1 단자 또는 상기 제2 단자에 인가하는 단계(b1)를 더 포함하는 것을 특징으로 하는 메모리의 구동 방법.
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