KR100560818B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

여기에 개시되는 핀 전계효과 트랜지스터는 실리사이드로 이루어진 게이트 전극을 구비한다. 이 핀 전계효과 트랜지스터의 제조 방법은 반도체 핀을 형성한 후 반도체 핀 전면에 게이트 절연막을 형성하는 것을 포함한다. 게이트 절연막 상에 실리콘을 증착한 후 게이트 절연막이 노출될 때까지 패터닝 공정을 진행한다. 게이트 전극 양측의 반도체 핀 표면은 게이트 절연막에 의해 보호된다. 실리사이드 형성을 위한 금속박막을 형성한 후 실리사이드 공정을 진행하여 실리사이드 게이트 전극을 형성한다. 따라서 본 발명에 따르면 실리사이드 게이트 전극이 용이하게 형성되며, 문턱 전압 조절을 위한 불순물 농도를 줄일 수 있다. 또한 본 발명은 씨모스 공정에 아주 유용하게 적용될 수 있다.
핀 전계효과 트랜지스터, 듀얼 게이트, 씨모스, 실리사이드

Description

반도체 소자 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도1은 본 발명에 따른 반도체 소자를 개략적으로 도시하는 평면도이다.
도2a 내지 도2c는 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 도시하는 단면도들로서, 각각 도1의 I-I 선, II-II선 및 III-III선을 따라 절단했을 때의 반도체 기판의 단면도들이다.
도3a 내지 도3c는 본 발명의 다른 실시예에 따른 반도체 소자를 개략적으로 도시하는 단면도들로서, 각각 도1의 I-I 선, II-II선 및 III-III선을 따라 절단했을 때의 반도체 기판의 단면도들이다.
도4a 내지 도4c는 본 발명의 또 다른 실시예에 따른 반도체 소자를 개략적으로 도시하는 단면도들로서, 각각 도1의 I-I 선, II-II선 및 III-III선을 따라 절단했을 때의 반도체 기판의 단면도들이다.
도5a 내지 도5c는 본 발명의 또 다른 실시예에 따른 반도체 소자를 개략적으로 도시하는 단면도들로서, 각각 도1의 I-I 선, II-II선 및 III-III선을 따라 절단했을 때의 반도체 기판의 단면도들이다.
도6 내지 도15는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 반도체 기판의 단면도들이다.
도16a 내지 도23a는 본 발명의 다른 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 반도체 기판의 사시도들이고, 도16b 내지 도23b는 도16a 내지 도23a의 V-V 선을 따라 절단했을 때의 단면도들이다.
도24는 경사 이온 주입 방법을 설명하기 위한 도면이다.
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 핀 전계효과 트랜지스터 및 그 형성 방법에 관한 것이다.
지난 30년 동안, 실리콘을 기초로 한 집적회로장치, 특히, 금속-산화물 반도체(MOS) 장치 예를 들면 전계효과 트랜지스터(FET 또는 MOSFET)는 작업공정 당 비용(throughput)을 감소시키면서, 고속도, 고집적도 및 향상된 기능으로 제조되었다. 전형적인 MOS 장치는 저농도로 도핑된 채널 영역에 의해 분리된 고농도로 도핑된 소스/드레인 영역들을 가지는 기판에 형성된다. 채널 영역은 게이트 절연막(16)에 의해 채널 영역으로부터 전기적으로 분리된 게이트 전극에 의해 컨트롤된다.
하지만, 고성능, 고속도, 저소비 전력화 및 경제적 관점 등에서 지속적인 고집접화가 요구됨에 따라, 트랜지스터 특성을 열화시키는 여러 문제점들이 발생하고 있다. 예컨대, 전계효과 트랜지스터의 채널 길이가 점점 짧아짐에 따라 발생하는 펀치쓰루(punch-through), 드레인 기인 배리어 강하(DIBL:Drain Induced Barrier Lowering), 문턱 아래 변동(subthreshold swing) 등의 짧은 채널 효과(short channel effect), 접합 영역 및 기판 사이의 기생 커패시턴스(접합 커패시턴스) 증가, 누설 전류 증가 등의 문제들이 발생되고 있다.
이에 통상적인 평면형 전계효과 트랜지스터를 대신하기 위한, 다양한 구조, 공정 및 장비가 발전되어 오고 있다.
예를 들면, 얇은 층안에 형성된 채널 영역이 있는 초박막 바디(ultra-thin body) 트랜지스터와 분리된 게이트 절연막들에 의해 채널 영역으로부터 분리된 두 개의 게이트들에 의해 제어되는 하나의 채널영역을 가진 이중-게이트(double-gate) 트랜지스터를 포함하는 다양한 트랜지스터 디자인이 종래의 평면형 벌크-MOS 장치의 결함을 극복하기 위하여 제안되어왔다.
하지만, 이 같은 더 복잡한 기술은, 그러나 비용을 증가시키고 생산 수율은 감소시켜, 일반적인 반도체 제조 공정에 적용되기에는 실용적이지 못하다.
초박막 바디 트랜지스터들은 통상적인 벌크-MOS 장치에 비해서 생산 비용이 상당히 비싸고, 몇몇 영역에서는 향상된 기능을 제공함에도 불구하고, 부동체(floating body)와 열 전달 효과 같은 특징적인 전기적 변동을 보이는 경향이 있으며, 바디 두께에 의해 부과된 전류 제한을 가진다.
한편, 두 개의 측면들로부터 접합(junction)을 제어하는 이중-게이트 반도체 장치는 향상된 누설 성능을 보이는 경향이 있으나, 일반적으로 비용의 증가와 수율의 저하와 함께 복잡해진 제조 공정의 사용이 필요하다. 특히 상부 게이트 및 하부 게이트 사이의 정렬이 어렵다. 상하부 게이트들 사이에 오정렬이 일어날 경우, 소자 성능 변이(performance variation)가 심하고, 기생 커패시턴스가 증가하며 결국 에는 고집적화에 어려움이 있다.
이와 같은 문제점들을 완화시키기 위해 3차원적인 소자에 대한 연구가 이루어지고 있으며, 대표적인 것으로, 핀 전계효과 트랜지스터(FinFET) 기술이 제안되었다. 핀 전계효과 트랜지스터는 반도체 핀 내에 채널이 형성되고, 반도체 핀 상에 게이트 절연막이 형성되고, 반도체 핀 주위에 게이트 전극이 형성된다.
핀 전계효과 트랜지스터 기술은 크게 에스오아이(SOI:Silicon-On-Insulator, 이후부터는 '소이'라 칭함) 기판을 이용하는 것과 벌크(Bulk) 실리콘 기판을 이용하는 것이 있다. 예컨대, 미합중국 특허등록 제6,413,802호는 소이 기판을 이용한 핀 전계효과 트랜지스터 형성 방법을 개시하고 있으며, 미합중국 특허등록 제5,844,278호는 벌크 실리콘 기판을 이용한 핀 전계효과 트랜지스터 형성 방법을 개시하고 있다. 이들 특허들이 개시하는 핀 전계효과 트랜지스터는 게이트 전극 물질로서 폴리실리콘을 사용한다. 이 같은 폴리실리콘 게이트를 사용하는 핀 전계효과 트랜지스터는 지속적인 고집적화에 따라 RC 지연에 의한 속도 저하 문제에 직면하게 될 것이다.
이와 관련하여, 유 빈(Bin Yu) 등은 "FinFET Scaling to 10nm Gate Length" 라는 제목 하에 2002년 IEEE에, 통상적인 평면형 트랜지스터와 마찬가지로 폴리실리콘 상에 실리사이드(silicide)를 형성하여 게이트를 형성하는 구조를 제안한 바 있으며 동 문헌의 개시 내용 전체가 여기에 참조로서 포함된다. 유 빈 등이 제안한 방법은 소이 기판을 식각하여 실리콘 핀을 형성한 후, 실리콘 핀을 가로지르는(실리콘 핀의 상부 및 측면을 지나는) 폴리실리콘을 형성하고 이어서 상기 폴리실리콘 상부면에 니켈 실리사이드막을 형성하여 이중층으로 된 게이트를 형성한다. 따라서, 유 빈 등이 제시한 방법에 따르면, 폴리실리콘 단일층에 비해서 게이트 저항이 다소 감소 하는 효과를 얻을 수 있다. 하지만, 실리콘 핀 상부에 적층되는 게이트 스택(폴리실리콘/니켈실리사이드)의 두께가 여전히 높기 때문에 게이트 전극과 소스/드레인 콘택 플러그 사이의 기생 용량(parasitic capacitance)에는 큰 변화가 없고 여전히 RC 지연 문제는 발생한다.
또, 게이트 저항을 더욱 더 줄이기 위해서 폴리실리콘을 완전히 실리사이드화하는 방법이 자쿱 케지어스키(Jakub Kedzierski) 등에 의해 "Metal-gate FinFET and fully-depleted SOI devices using total gate silicidation"이라는 제목 하에 2002년 IEDM에 발표된 바 있으며 동 문헌이 개시하는 내용 전체가 여기에 참조로서 포함된다. 자쿱 케지어스키 등이 제안한 방법 역시 유 빈 등이 제안한 방법과 유사하게, 실리콘 핀을 가로지르는 폴리실리콘을 형성한 후 그 상부면 상에 니켈을 형성하고 이어서 실리사이드 열처리 공정을 진행한다. 자쿱 케지어스키 등이 제안한 방법은 폴리실리콘을 완전히 실리사이드화함으로써 씨모스(CMOS) 소자의 문턱전압을 조절하여 고성능의 씨모스 소자를 구현한다. 하지만 자쿱 케지어스키 등이 제안한 방법은 실리콘 핀의 측면 깊이만큼 실리사이드를 진행해야 하기 때문에, 소스/드레인 접합영역에 두꺼운 실리사이드가 형성되어 그곳에서 접합 누설 전류 특성이 열화될 수 있다. 또한, 열부담(thermal budget)에 의해 도우펀트(dopant)가 확산하는 문제가 발생할 수 있다.
따라서, 새로운 고성능, 고속도 반도체 소자 제조 방법이 절실히 요구된다.
이에 본 발명이 이루고자 하는 기술적 과제는 새로운 구조의 핀 전계효과 트랜지스터 및 그 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 반도체 소자는 채널 제어용 실리사이드 게이트 전극과 워드라인용 저저항 금속 게이트 전극을 포함하는 것을 일 특징으로 한다. 실리사이드 게이트 전극이 적어도 반도체 핀의 측면들에 형성되고 저저항 금속 게이트 전극은 실리사이드 게이트 상부면 상에 형성된다. 실리사이드 게이트 전극 및 금속 게이트 전극에 의한 게이트 적층 구조의 양측의 반도체 핀에는 불순물 확산영역들이 위치한다. 게이트 절연막은 실리콘 핀과 게이트 적층 구조 사이에 개재한다.
이 같은 반도체 소자에 따르면, 채널은 실리사이드 게이트 전극에 의해서 제어되고 소자의 동작 속도는 금속 게이트 전극에 의해 조절된다. 따라서, 금속 게이트 전극에 의해서 고성능 고속도의 소자가 구현될 수 있으며, 게이트 적층구조의 총 두께를 낮출 수 있어 기생 용량에 의한 RC 지연문제를 해결할 수 있다. 실리사이드 게이트 전극에 의해서 채널이 제어되어 (문턱 전압이 조절되어) 문턱 전압 조절을 위한 불순물 도우핑 농도를 감소시킬 수 있다. 게다가 금속 게이트 및 실리사이드 게이트는 직접 접촉하기 때문에 이들 사이의 접착 특성이 양호하다.
일 실시예에 있어서, 반도체 소자는 반도체 핀 상부면 상의 게이트 절연막과 상기 실리사이드 게이트 전극 사이에 배치된 캐핑막을 더 포함한다. 이 경우, 반도 체 핀의 측면들이 채널 영역으로 작용하며, 험프 특성이 개선될 것이다.
일 실시예에 있어서, 저저항 금속 게이트 전극은 텅스텐, 몰리브덴, 티타늄 또는 이들의 조합으로 이루어 질 수 있다. 바람직하게는 저저항 금속 게이트 전극 및 실리사이드 게이트 전극 사이에 텅스텐 질화막, 티타늄 질화막를 포함하는 금속 질화물이 개재한다. 하지만, 여기에서 열거한 물질들은 단지 예시적인 것에 지나지 않으며 본 발명이 이들 열거된 물질들에 한정되는 것은 아니다.
바람직한 실시예에 있어서, 실리사이드 게이트 전극의 수평면(level)은 캐핑막의 수평면과 동일한 높이를 나타내어, 실리사이드 게이트 전극은 캐핑막의 측면들 및 상기 반도체 핀의 측면들 상에 위치하고, 금속 질화물은 실리사이드 게이트 전극 및 캐핑막과 저저항 금속 게이트 전극과의 사이에 위치한다.
일 실시예에 있어서, 실리사이드 게이트 전극은 n형 또는 p형 불순물이 도우핑된 실리사이드로 이루어 지며, 불순물 확산영역들은 상기 실리사이드 게이트 전극에 도우핑된 불순물과 동일한 불순물을 포함한다. 따라서 본 발명의 반도체 소자는 씨모스(CMOS) 소자에 매우 유용하게 적용될 것이다. 또한 씨모스 소자에서 PMOS 소자의 실리사이드 게이트 전극은 p형 불순물이 NMOS 소자의 실리사이드 게이트 전극은 n형 불순물이 도우핑되어 듀얼 게이트 CMOS 소자가 용이하게 구현될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따른 반도체 소자는 기판으로부터 연장하여 돌출하며 상부면 상에 캐핑막을 구비하는 반도체 핀과, 상기 캐핑막의 측면들 및 반도체 핀의 측면들에 형성된 수직부와 상기 수직부로부터 실질적으로 직각을 이루면서 수평 방향으로 연장하는 수평부로 구성된 제1 실리 사이드 게이트 전극과, 상기 수평부 및 상기 캐핑막 상에 형성된 제2 게이트 전극과, 상기 수직부 및 상기 반도체 핀의 측면들 사이에 개재된 게이트 절연막을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 반도체 소자 형성 방법은, 상부면에 캐핑막이 형성된 반도체 핀을 구비하는 기판을 준비하고, 상기 반도체 핀의 측면들 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 및 캐핑막 상에 실리콘막을 형성하고, 상기 게이트 절연막이 노출될 때까지 실리콘막을 패터닝하여 실리콘막 패턴을 형성하고, 상기 기판 전면에 실리사이드 형성을 위한 금속막을 형성하고, 실리사이드 공정을 진행하여 상기 금속막의 금속과 상기 실리콘막 패턴의 실리콘을 반응시켜 상기 실리콘막 패턴을 실리사이드막 패턴으로 전환하여 실리사이드 게이트 전극 형성하고, 반응하지 않은 금속막을 제거하는 것을 포함한다.
이 같은 본 발명의 반도체 소자 형성 방법에 따르면, 실리콘막 패턴의 상부면뿐 아니라 측면들에도 실리사이드 형성을 위한 금속막이 형성되기 때문에, 과도한 열부담 없이 실리콘막 패턴 전체를 용이하게 실리사이드막으로 전환시킬 수 있다. 또한 폴리실리콘 양측의 반도체 핀은 게이트 절연막으로 보호되어 있어 그곳에서 실리사이드 반응은 일어나지 않는다.
일 실시예에 있어서, 상기 반도체 소자 형성 방법은 상기 게이트 절연막을 형성하기 전에 상기 캐핑막을 제거하는 것을 더 포함한다. 이 경우 상기 반도체 핀의 측면들 뿐 아니라 상부면도 채널로 작용할 것이다.
일 실시예에 있어서, 상기 반도체 소자 형성 방법은 상기 실리콘막을 형성한 후 상기 실리콘막을 패터닝하기 전에, 상기 캐핑막이 노출될 때까지 상기 실리콘막에 대해서 평탄화 공정을 진행하고, 노출된 캐핑막 및 평탄화된 실리콘막 상에 저저항 금속막을 형성하는 것을 더 포함할 수 있다. 이 경우, 상기 게이트 절연막이 노출될 때까지 실리콘막을 패터닝하는 것은 상기 저저항 금속막을 패터닝하여 저저항 게이트 전극을 형성하는 것을 포함한다. 따라서, 상기 저저항 게이트 전극이 워드라인으로 작용하여 RC 지연의 감소 및 반도체 소자의 속도 향상이 기대된다.
또는 상기 저저항 금속막은 상기 실리콘막을 패터닝하기 전에 형성될 수 도 있다.
바람직하게 실리사이드 형성을 위한 금속 및 저저항 게이트 전극을 형성하기 위한 금속은 서로 다른 물질로 형성된다. 이는 실리사이드 반응에 참여하지 않는 금속을 제거 할 때, 저저항 게이트 전극이 식각되지 않는 것을 확보하기 위해서이다.
상기 반도체 소자 형성 방법에서 상기 실리콘막은 불순물이 도우핑될 수 있다. 상기 실리콘막의 불순물 도우핑은 인-시츄(in-situ)로 이루어질 수 있다. 또는 상기 실리콘막의 불순물 도우핑은 상기 실리콘막을 형성한 후 상기 실리사이드 공정을 진행하기 전에 상기 실리콘막에 n형 또는 p형 불순물을 도핑하는 것에 의해 이루어 질 수 있다. 따라서, 상기 반도체 소자 형성 방법은 도우핑되는 불순물의 도우즈를 적절히 조절함으로써 문턱전압을 용이하게 조절할 수 있고 이에 따라 채널 도우핑의 도우즈를 줄일 수 있다.
또한, 상기 반도체 소자 형성 방법은 도우핑되는 불순물의 종류를 적절히 조절함으로써, 씨모스(CMOS) 소자의 듀얼(dual) 게이트를 용이하게 구현할 수 있다. 예컨대, PMOS 소자가 형성되는 영역의 실리콘막에는 p형 불순물을, NMOS 소자가 형성되는 영역의 실리콘막에는 n형 불순물을 도우핑함으로써 용이하게 CMOS 소자를 형성할 수 있다.
상기 반도체 소자 형성 방법에서, 상부면에 캐핑막이 형성된 반도체 핀을 구비하는 기판을 준비하는 것은, 실리콘 기판 상에 패드 산화막 및 패드 질화막을 차례로 형성한 후 이를 패터닝하여 상기 캐핑막을 형성하고, 상기 캐핑막에 의해 노출된 실리콘 기판을 식각하고, 상기 반도체 핀의 하부를 둘러싸도록 소자분리절연막을 형성하는 것을 포함하여 이루어질 수 있다.
또한 상기 반도체 소자 형성 방법에서, 상부면에 캐핑막이 형성된 반도체 핀을 구비하는 기판을 준비하는 것은, 실리콘 기판 상에 패드 산화막 및 패드 질화막을 차례로 형성한 후 이를 패터닝하여 상기 캐핑막을 형성하고, 상기 캐핑막에 의해 노출된 실리콘 기판을 식각하고, 상기 실리콘 기판 전면을 따라 질화막 라이너를 형성하고, 상기 질화막 라이너 상에 소자분리절연막을 형성하고, 상기 소자분리절연막의 일부분을 제거하여 그 상부면이 상기 캐핑 패턴보다 더 낮아지도록 하고, 상기 질화막 라이너의 일부분을 제거하여 상기 반도체 핀의 측면들을 노출시키는 것을 포함하여 이루어질 수 있다.
상술한 반도체 소자 형성 방법에서, 상기 반도체 기판은 여러 다양한 기판이 사용될 수 있다. 통상적인 벌크 실리콘 기판뿐만 아니라, SOI 기판, 벌크 실리콘 기판 상에 에피탁시얼층이 성장된 기판 등이 사용될 수 있다. 여기서, 반송자의 이동도 특성을 향상시키기 위해서 성장되는 에피탁시얼층의 격자 상수를 적절히 변경할 수 있을 것이다.
이상의 본 발명의 목적, 다른 목적, 특징 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 여기서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다.
또한 도면들에서는 단지 하나의 반도체 소자만이 도시되어 있으나, 이는 설명의 편의를 제공하기 위한 것으로서, 실제 공정에서는 수많은 반도체 소자들이 동시에 형성된다. 또한 본 발명의 반도체 소자 형성 방법은 디램 셀 트랜지스터, 로직회로, 불휘발성 메모리 소자, 에스램의 셀 트랜지스터, 스위칭 소자, CMOS 소자 등 다양한 반도체 소자 형성 방법에 적용될 수 있다. 특히 CMOS 소자 공정에 매우 유용하게 적용될 수 있다.
도1은 본 발명에 따른 반도체 소자에 대한 평면도이다. 도1에서 참조번호 105는 반도체 핀을, 참조번호 124는 게이트 전극을, 참조번호 125는 소오스/드레인 콘택을, 참조번호 127은 소오스/드레인 콘택(125)에 연결된 도전체(conductor)를 가리킨다. 반도체 핀(105)은 기판으로부터 돌출하며 상부면 및 측면들을 가진다. 게이트 전극(124)은 반도체 핀(105)의 측면들 및 상부면 상에 형성되고 반도체 핀(105)을 가로지른다. 게이트 전극(124) 양측의 반도체 핀(105)에 소오스/드레인 영역이 위치한다. 반도체 핀(105)의 측면들 및 상부면이 채널 영역으로 사용된다. 한편, 반도체 핀(105)의 상부면 상에 캐핑막이 개재할 수 있으며 이 경우 반도체 핀(105)의 측면들이 채널 영역으로 작용할 것이다.
도2a 내지 도2c는 각각 도1의 I-I 선, II-II선 및 III-III선을 따라 절단했을 때의 반도체 기판의 단면도들이다.
도1 및 도2a 내지 도2c를 참조하여 본 발명의 일 실시예에 따른 반도체 소자를 더 구체적으로 설명을 하기로 한다. 도1 및 도2a 내지 도2c를 참조하여, 기판(101)은 반도체 핀(105)을 구비한다. 인접하는 반도체 핀들은 소자분리절연막(113a)에 의해서 전기적으로 분리된다. 반도체 핀(105)의 측면들을 포함하는 반도체 핀의 표면상에 게이트 절연막(115)이 위치한다. 반도체 핀(105)의 상부면 상에 캐핑막(103)이 위치한다. 게이트 전극(124)은 워드라인용 게이트 전극(121a) 및 채널 제어용 게이트 전극(117a)으로 구성된다. 이하에서는 설명의 편의상 채널 제어용 게이트 전극(117a)을 실리사이드 게이트 전극이라고 칭하기로 하고 워드라인용 게이트 전극(121a)을 저저항 금속 게이트 전극이라고 칭하기로 한다. 실리사이드 게이트 전극(117a)은 게이트 절연막(115)을 사이에 두고 반도체 핀(105)의 측면들 상에 위치한다. 또한 실리사이드 게이트 전극(117a)은 캐핑막(103)의 측면들 상에 위치하며 따라서 실리사이드 게이트 전극(117a)의 상부 수평면(level)은 캐핑막(103)의 상부 수평면과 실질적으로 동일한 높이를 가진다. 저저항 게이트 전극(121a)은 실리사이드 게이트 전극(117a) 및 캐핑막(103) 상에 위치한다.
저저항 금속 게이트 전극(121a)의 양측의 반도체 핀(105)은 소오스/드레인 영역들(105S, 105D)이고 저저항 금속 게이트 전극(121a) 아래의 반도체 핀, 즉 실리사이드 게이트 전극에 마주하는 반도체 핀(105)은 채널 영역(105C)이다.
상술한 본 발명의 반도체 소자에 따르면, 반도체 핀(105)의 측면들 (즉, 채널 영역)이 실리사이드 게이트 전극(117a)에 의해서 제어된다. 도2a 내지 도2c의 반도체 소자는 이른바 이중-게이트 핀 전계효과 트랜지스터이다. 잘 알려진 바와 같이 실리사이드는 실리콘과 금속 물질의 반응에 의해서 형성된다. 예컨대, 실리콘과, 니켈, 티타늄, 또는 코발트 등이 금속이 반응해서 형성될 수 있다. 따라서 종래의 실리콘 게이트에 비해서 실리사이드 게이트 전극은 문턱전압을 높이는 결과를 초래하며 이에 따라 채널 도우핑을 위한 불순물 농도를 줄일 수 있다. 이는 실리콘과 실리사이드 사이의 일함수(work function) 차이에 기인하다. 게다가, 실리콘을 적절히 도우핑 시키는 것에 의해 더욱 용이하게 채널의 문턱전압을 조절할 수 있게 된다. 더 나아가서, PMOS 소자의 경우 p형 불순물이, NMOS 소자의 경우 n형 불순물이 실리콘에 주입되면 듀얼 게이트 씨모스 소자를 용이하게 구현할 수 있다.
한편, 저저항 금속 게이트 전극(121a)은 실리콘 또는 실리사이드에 비해서 비저항이 작은 물질로 형성된다. 예컨대, 저저항 금속 게이트 전극(121a)은 몰리브 덴, 텅스텐, 티타늄 등의 금속으로 이루어진다. 따라서, 고속도 반도체 소자를 구현할 수 있게 된다. 또한 저저항 금속 게이트 전극(121a)은 증착 공정에 의해서 형성되는 텅스텐 실리사이드막일 수 있다.
비록 도면에는 도시하지 않았지만, 저저항 금속 게이트 전극(121a)과 실리사이드 게이트 전극(117a) 사이에 예컨대, 텅스텐 질화막, 티타늄 질화막 같은 금속 질화물이 개재할 수 있다.
도3a 내지 도3c는 본 발명의 다른 실시예에 따른 반도체 소자를 개략적으로 도시하는 단면도들로서, 각각 도1의 I-I 선, II-II선 및 III-III선을 따라 절단했을 때의 반도체 기판의 단면도들이다.
본 실시예의 반도체 소자는 도2a 내지 도2c를 참조하여 설명한 반도체 소자와 달리, 반도체 핀(105)의 상부면 상에 캐핑막이 위치하지 않는다. 따라서, 본 실시예에 따른 반도체 소자에서는 게이트 절연막(115)을 사이에 두고 반도체 핀(105)의 측면들 및 상부면 상에 실리사이드 게이트 전극(117a)이 위치한다. 결국, 반도체 핀(105)의 측면들뿐 아리나 상부면도 실리사이드 게이트 전극(117a)에 의해서 제어된다. 이른바 도3a 내지 도3c의 반도체 소자는 삼중-게이트 핀 전계효과 트랜지스터이다.
도4a 내지 도4c는 본 발명의 또 다른 실시예에 따른 반도체 소자를 개략적으로 도시하는 단면도들로서, 각각 도1의 I-I 선, II-II선 및 III-III선을 따라 절단했을 때의 반도체 기판의 단면도들이다. 본 실시예의 반도체 소자는 도3a 내지 도3c를 참조하여 설명한 반도체 소자와 달리, 실리사이드 게이트 전극 상에 저저항 금속 게이트 전극이 위치하지 않는다. 다시 말하면, 도2a 내지 도2c의 저저항 금속 게이트 전극이 실리사이드 게이트 전극과 동일한 물질로 형성된다. 즉, 본 실시예의 경우, 게이트 스택이 실리사이드 게이트 전극(117a)으로만 구성된다. 또한 본 실시예에 있어서도, 반도체 핀(105)의 상부면에 캐핑막이 위치하지 않을 수 있으며, 이 경우, 실리사이드게이트 전극(117a)이 반도체 핀(105)의 측면들 및 상부면을 제어할 것이다.
도5a 내지 도5c는 본 발명의 또 다른 실시예에 따른 반도체 소자를 개략적으로 도시하는 단면들로서, 각각 도1의 I-I 선, II-II선 및 III-III선을 따라 절단했을 때의 반도체 기판의 단면도들이다. 본 실시예의 반도체 소자는 도2a 내지 도2c를 참조하여 설명한 반도체 소자와 달리 실리사이드 게이트 전극(117a)이 수평부(117h) 및 수직부(117v)로 구성된다. 또한 소자분리절연막(113a) 상에 버퍼 질화막(114a)이 위치한다. 실리사이드 게이트 전극(117a)의 수직부(117v)는 반도체 핀(105)의 측면들 상에 위치한다. 실리사이드 게이트 전극(117a)의 수평부(117h)는 수직부(117v)에 대해서 실질적으로 직교하며 수평 방향으로 확장하여 인접한 반도체 핀의 실리사이드 게이트 전극의 수직부에 실질적으로 직교하며 연결된다. 수평부(117h)의 상부표면의 높이가 캐핑막(103)의 높이와 실질적으로 동일하다. 저저항 게이트 전극(124a) 아래에 금속 질화막(124b)이 위치한다.
이하에서는 본 발명에 따른 반도체 소자 제조 방법에 대해서 설명을 하기로 한다. 먼저 도6 내지 도14를 참조하여 도2a 내지 도2c에 도시된 반도체 소자 제조 방법을 설명하기로 한다.
먼저 도6을 참조하여 기판(100) 상에 핀 마스크 패턴(103)을 형성한다. 핀 마스크 패턴(103)은 후속 공정에서 평탄화 정지막으로 작용을 하며 제조 공정 중에 제거되지 않을 경우 캐핑막으로 작용을 한다. 본 명세서에서 핀 마스크 패턴(103)은 캐핑막과 동일한 것을 가리키는 것으로 이해되어야 한다.
핀 마스크 패턴(103)은 실리콘 질화막으로 형성되나, 기판(100)과 실리콘 질화막 사이에 버퍼막으로서 실리콘 산화막을 형성하는 것이 바람직하다. 기판(100)은 예를 들어, 단결정 벌크 실리콘으로 준비된 쵸크랄스크(Czochralski) 또는 플롯 존(Float Zone)으로부터 절단된 웨이퍼 그리고 특성 향상 및 원하는 구조를 제공하기 위해서 선택된 에피탁시얼층, 매몰 산화막 또는 도핑 영역중 적어도 하나 이상을 포함하는 기판일 수 있다.
다음 도7을 참조하여, 핀 마스크 패턴(103)에 의해서 노출된 기판의 일정 두께를 식각하여 제거한다. 그 결과 제거된 높이에 대응하는 높이를 가지는 반도체 핀(105)이 형성된다. 여기서 기판의 일정 두께가 제거되어 생긴 영역을 트렌치(107) 라고 칭한다.
다음 도8을 참조하여, 트렌치(107)의 바닥을 채우는 소자분리절연막(113a)을 형성한다. 소자분리절연막(113a)은 인접한 반도체 핀들 사이의 전기적인 절연을 위해서 형성되며, 기판(100)이 SOI 기판일 경우에는 소자분리절연막(113a)은 형성되지 않을 것이다. 소자분리절연막(113a)은 통상적으로 기상증착법에 의한 산화막계열의 절연막으로 형성된다. 구체적으로 트렌치(107)를 완전히 채우도록 산화막계열의 절연막을 형성한 후 핀 마스크 패턴(103)이 노출될 때까지 평탄화 공정을 진행 한다. 계속해서 습식식각 또는 건식식각을 진행하여 산화막 계열의 절연막의 일부분을 제거하여 반도체 핀(105)의 측면들을 노출시킨다. 공정에 따라서는 소자분리를 위한 절연막을 형성하기 전에 열산화공정을 진행하고 산화방지막을 형성할 수 있다. 열산화공정은 기판 식각에 따른 손상을 치유하기 위해서 진행되며 이에 따라 열산화막이 형성되고 산화방지막은 반도체 기판의 산화를 방지하기 위해서 형성되며 예컨대 실리콘 질화막으로 형성된다.
계속해서 도8을 참조하여 노출된 반도체 핀(105)의 측면들 상에 게이트 절연막(115)을 형성한다. 게이트 절연막(115)은 게이트 전극과 실리콘 핀을 절연시키는 물질로 형성되며 원하는 소자 특성에 맞도록 다양한 물질로 형성될 수 있음은 당업자에 있어 자명할 것이다. 예컨대, 게이트 절연막(115)은 산화막, 질화막, 고유전막, 실리케이트막 등으로 형성될 수 있으며 이때 형성되는 소자는 전계효과 트랜지스터 일 것이다. 한편, 게이트 절연막(115)이 산화막/질화막/산화막의 적층 절연막으로 형성될 경우, 형성되는 소자는 이른바 부유 트랩형 불휘발성 메모리 소자, 즉, SONOS 소자가 될 수 있다.
채널 도우핑을 위한 이온 주입 공정은 통상적으로 게이트 절연막(115)을 형성하기 전에 진행된다. 예컨대, 반도체 핀을 형성한 후 스크린 산화막을 형성하고 이어서 채널 이온 주입 공정을 진행한다. 채널 이온 주입 공정을 진행한 후 스크린 산화막을 제거하고 게이트 절연막(115)을 형성한다. 한편, 열산화 공정 및 산화방지막을 형성할 경우, 소자분리절연막(113a)을 형성한 후 산화방지막을 제거하고 이어서 열산화막을 스크린 산화막으로 이용하여 채널 이온 주입 공정을 진행할 수 있 다.
다음 도9를 참조하여, 트렌치(107)를 완전히 채우도록 핀 마스크 패턴(103) 상에 실리콘막(117)을 형성한다. 실리콘막(117)은 원하는 소자 특성에 따라 다양한 방법으로 형성될 수 있다. 예컨대, PMOS 소자를 형성할 경우 실리콘막(117)은 p형 불순물이 도우핑된 실리콘으로 형성되고, NMOS 소자를 형성할 경우 실리콘막(117)은 n형 불순물이 도우핑된 실리콘으로 형성된다. 여기서, 불순물의 도우핑은 인-시츄(in-situ)로 이루어질 수 있다. 또한 도우핑되지 않은 실리콘을 형성한 후 불순물 이온 주입 공정에 의해서 이루어질 수 있다. 이 같은 채널 제어용 게이트 도우핑을 위한 이온 주입 공정은 실리콘막 형성 후에, 실리콘막에 대한 패터닝 공정 후에, 또는 소오스/드레인 형성을 위한 이온 주입 공정과 동시에 진행할 수 있다.
다음 도10을 참조하여, 실리사이드 게이트 전극을 형성하기 위한 실리콘막(117)을 형성한 후 핀 마스크 패턴(103)이 노출될 때까지 실리콘막(117)에 대해서 평탄화 공정을 진행한다. 평탄화 공정은 CMP 공정 또는 에치백 공정 등에 의해서 이루어질 수 있다.
다음 도11을 참조하여, 평탄화된 실리콘막(117') 및 핀 마스크 패턴(103), 즉, 캐핑막(103) 상에 워드라인으로 작용하는 저저항 게이트 전극 형성을 위한 금속막(121) 및 워드라인을 한정하는 라인 형태의 게이트 마스크 패턴(123)을 형성한다. 금속막(121)은 예컨대, 텅스텐, 몰리브덴, 티타늄 또는 이들의 조합으로 이루어 질 수 있으며, 화학적 기상증착법, 물리적 기상증착법 같은 기상증착법, 원자층 증착법 등에 의해서 형성된다. 또한 금속막(121)은 기상증착법에 의한 텅스텐 실리 사이드막으로 형성될 수 있다. 게이트 마스크 패턴(123)은, 예컨대, 산화막, 질화막 등으로 형성될 수 있으며 통상적인 사진식각 공정에 의해서 형성된다.
다음 도12를 참조하여, 게이트 절연막(115) 및 소자분리절연막(113a)을 식각 정지층으로 사용하여 게이트 마스크 패턴(123)에 의해 노출된 하부 막질들, 즉, 금속막(121) 및 실리콘막(117')을 식각한다. 이에 따라 실리콘막은 게이트 마스크 패턴(123) 아래에 반도체 핀(105) 측면들 상에 실리콘막 패턴(117'a)으로 잔존하고 금속막은 게이트 마스크 패턴(123) 아래에 실리콘막(115) 및 핀 마스크 패턴(103) 상에 금속막 패턴(121a)으로 잔존하여 저저항 금속 게이트 전극이 형성된다. 한편 실리콘막 패턴(117'a) 양측의 반도체 핀 측면들은 게이트 절연막(115)으로 보호되어 있다.
후속 공정으로서 문턱전압 조절을 위한 실리사이드 공정이 진행된다. 이에 대해서 도13을 참조하여 설명하기로 한다. 실리콘막 패턴(117'a)을 실리사이드막으로 전환시키는 것에 의해서 채널 도우핑의 도우즈를 줄일 수 있다. 즉, 실리콘막 패턴(117'a)을 실리사이드막으로 전환하여 일함수를 조정한다. 도13을 참조하여, 실리콘막 패턴(117'a)을 실리사이드막으로 전환하기 위해서 고융점 금속막(refractory metal)(125)을 형성한다. 예컨대, 코발트, 니켈, 티타늄 등의 금속막을 형성한다. 바람직하게는 고융점 금속막(125)은 금속막 패턴(121a)과는 다른 물질로 형성된다.
이에 따라 실리콘막 패턴(117'a)의 측면들이 고융점 금속막(125)과 직접 접촉하고 실리콘막 패턴(117'a)의 상부면은 금속막 패턴(121a)과 접촉한다. 한편, 실 리콘막 패턴(117'a) 양측의 반도체 핀(105) 측면들과 고융점 금속막(125) 사이에는 게이트 절연막(115)이 위치한다.
다음 도14를 참조하여, 실리사이드 반응을 위해서 열처리 공정을 진행하여 실리콘막 패턴(117'a)을 실리사이드막 패턴(117a)으로 전환시킨다. 이어서 실리사이드 반응에 참여하지 않은 고융점 금속막을 선택적으로 제거한다. 본 발명에 따르면, 실리콘막 패턴(117'a)의 측면들 모두가 고융점 금속막(125)과 접촉하고 있어 실리콘막 패턴(117'a) 전체를 완전히 실리사이드막 패턴(117a)으로 용이하게 전환시킬 수 있다. 즉, 본 발명에 따르면, 실리사이드화가 측면 방향으로, 즉 반도체 핀의 폭을 따라서 옆으로 진행된다. 하지만 종래 기술의 경우 실리사이드화가 수직 방향 즉, 반도체 핀의 높이를 따라서 아래 방향으로 진행되었다.
도15는 도13의 IV-IV 선을 따라 절단한 단면으로서, 화살표 방향(측면 방향)으로 실리사이드화가 진행됨을 알 수 있다.
후속 공정으로 소오스/드레인 형성을 위한 이온 주입 공정을 진행하여 실리사이드막 패턴(117a), 즉, 실리사이드 게이트 전극 양측의 반도체 핀에 소오스/드레인 영역들을 형성한다.
상술한 반도체 소자 형성 방법에서, 저저항 금속 게이트 전극 형성을 위한 금속막(121)을 형성하기 전에 텅스텐 질화막, 티타늄 질화막 같은 금속 질화막을 더 형성할 수 있다. 이 같은 금속 질화막은 금속막(121)과 실리콘막(117') 사이의 원치 않는 반응을 방지할 수 있다.
다음 도3a 내지 도3c에 도시된 반도체 소자 형성 방법을 설명하기로 한다. 앞서 도6 내지 도15를 참조하여 설명한 방법에서 핀 마스크 패턴(103)을 제거하는 것과 실리콘막(117)에 대한 평탄화 공정 방식을 제외하고는 본 실시예에 따른 반도체 소자 형성 방법은 도6 내지 도15를 참조하여 설명한 방법과 동일하다. 간략히 설명을 하면, 도7에 도시된 바와 같이, 반도체 핀(105)을 형성한 후 핀 식각 마스크(103)를 제거한다. 반도체 핀(105)의 측면들 및 상부면을 덮도록 충분한 두께의 실리콘막(117)을 형성한다. 이어서 실리콘막(117)의 상부면을 평탄하게 하기 위한 평탄화 공정을 진행한다. 여기서 평탄화 공정은 반도체 핀(105)의 상부면에도 실리콘막(117)이 잔존하도록 형성된 실리콘막(117)의 두께를 고려하여 소정 시간 진행된다. 후속 공정으로 도6 내지 도14를 참조하여 설명한 방법에서 설명한 공정들과 동일한 공정들이 진행된다. 이에 따르면, 반도체 핀의 상부면에도 실리사이드 게이트 전극이 형성된다.
다음 도4a 내지 도4c에 도시된 반도체 소자 형성 방법을 설명하기로 한다. 앞서 도6 내지 도15를 참조하여 설명한 방법에서 실리콘막(117)에 대한 평탄화 공정 방식을 제외하고는 본 실시예에 따른 반도체 소자 형성 방법은 도6 내지 도14를 참조하여 설명한 방법과 동일하다. 간략히 설명을 하면, 도6에 도시된 바와 같이 반도체 핀(105)을 형성한 후, 반도체 핀(105)의 측면들, 핀 식각 마스크(103)의 측면들 그리고 핀 식각 마스크(103)의 상부면을 덮도록 충분한 두께의 실리콘막(117)을 형성한다. 이어서 실리콘막(117)의 상부면을 평탄하게 하기 위한 평탄화 공정을 진행한다. 여기서 평탄화 공정은 핀 마스크 패턴(103)의 상부면에도 실리콘막(117)이 잔존하도록 형성된 실리콘막(117)의 두께를 고려하여 소정 시간 진행된다. 후속 공정으로 도6 내지 도15를 참조하여 설명한 방법에서 설명한 공정들과 동일한 공정들이 진행된다. 이 방법에 따르면 핀 마스크 패턴(103)의 상부면에도 실리사이드 게이트 전극이 형성된다.
다음 도5a 내지 도5c에 도시된 반도체 소자 형성 방법을 도16a 내지 도23a 및 도16b 내지 도23b를 참조하여 설명을 한다. 도16b 내지 도23b는 도16a 내지 도23a의 V-V선을 따라 절단했을 때의 반도체 기판의 단면도들이다.
먼저 도 16a 및 도 16b를 참조하여, 반도체 기판(100) 상에 반도체 핀을 한정하는 핀 식각 마스크, 즉 캐핑막(103)을 형성한다. 캐핑막(103)은 패드 산화막(103a) 및 패드 질화막(103b)이 차례로 적층된 구조이다.
다음 도 17a 및 도 17b를 참조하여, 캐핑막(103)을 식각 마스크로 사용하여 그것에 의해 노출된 반도체 기판을 소정 깊이 식각하여 반도체 핀(105) 및 트렌치(107)를 형성한다.
다음 도 18a 및 도 18b를 참조하여, 화학적 기상증착 방법을 이용하여 산화막 라이너(113)를 형성한다. 이때, 산화막 라이너(113)는 캐핑막(103)의 패드 산화막(103)에 대해서 식각선택비를 가지도록 형성되는 것이 바람직하다. 예컨대, 패드 산화막(103)이 열산화막으로 형성될 경우, 산화막 라이너(113)는 화학적 기상증착 방법을 사용하여 형성되는 것이 바람직하다.
이어서, 산화막 라이너(113)보다 상대적으로 두꺼운 질화막 라이너(114)를 산화막 라이너(113) 상에 형성한다. 질화막 라이너(114) 및 산화막 라이너(113)가 하부절연막을 구성한다. 질화막 라이너(114)는 잘 알려진 화학적 기상증착 방법 등 을 사용하여 형성된다.
계속해서 트렌치(107)를 채우도록 질화막 라이너(114)상에 상부절연막을 형성한 후 질화막 라이너(114)가 노출될 때까지 평탄화 공정을 진행하여 평탄한 상부표면을 가지는 상부절연막(120)을 형성한다. 상부절연막(120)은 고밀도플라즈마 산화막으로 형성될 수 있다. 평탄화 공정은 예컨대, 산화막을 선택적으로 식각하는 슬러리를 사용하는 화학적기계적연마공정(CMP)을 채택할 수 있다.
계속 해서 도 19a 및 도 19b를 참조하여, 예컨대, 에치백 공정을 진행하여 평탄화된 상부절연막(120)의 높이를 낮춘다. 이때, 낮춰진 상부절연막(120r)의 높이는 반도체 핀(105)의 상부면 이상이 되도록 한다. 에치백 공정은 질화막 라이너(114)에 대해서 산화막(120)을 선택적으로 식각할 수 있는 식각 가스를 사용한다. 또는 습식식각 용액을 사용할 수 도 있다.
여기서, 상술한 도 18a(및 도 18b)의 평탄화 공정 및 도 19a(및 도 19b)의 에치백 공정이 하나의 공정, 즉, 한번의 에치백 공정으로 대체될 수 있다. 즉, 트렌치(107)를 채우도록 질화막 라이너(114) 상에 상부절연막을 형성한 후 에치백 공정을 진행하여 그 높이가 캐핑막(103)의 상부면의 높이 이하, 반도체 핀(105)의 상부면의 높이 이상이 되도록 한다. 또한, 에치백 공정으로 상부절연막의 높이를 낮추는 대신 습식식각 용액을 사용하여 상부절연막의 높이를 낮출 수 도 있다.
여기서, 질화막 라이너(114)의 일부분을 먼저 제거한 후, 노출된 산화막 라이너(113)의 일부분을 제거하여 반도체 핀(105)의 측면을 노출시키는 동시에 상부절연막(120)의 높이를 낮출 수 있다.
다음 도 20a 및 도 20b를 참조하여, 라이너 질화막(114)의 일부분 및 라이너 산화막(113)의 일부분을 제거하여 반도체 핀(105)의 측면들을 노출시킨다. 이에 따라, 상부절연막(120r) 및 반도체 핀(105) 사이에는 간격(118d)을 갖는 공간 영역(118)이 형성된다. 즉, 공간 영역(118)은 반도체 핀(105) 주위를 따라 형성되어 반도체 핀(105)의 모양에 대응하는, 예컨대, 사각 튜브 모양을 나타낼 것이다. 구체적으로 먼저 인산 등의 습식식각 용액 또는 적당한 건식식각 가스를 사용하여 라이너 질화막(114)의 일부를 제거한다. 이때, 산화막 라이너(113)가 캐핑막(103)의 패드 질화막(103b)이 식각되는 것을 방지한다. 계속해서, 노출된 산화막 라이너(113)의 일부분을 불산 또는 적당한 식각 가스를 사용하여 제거하여 반도체 핀(105)의 측면들 및 캐핑막(105)을 노출시킨다. 결과적으로 하부절연막(113a, 114a))은 트렌치(107) 바닥에 잔존하여 반도체 핀(105)의 바닥 측면을 둘러싼다. 여기서 제거되는 질화막 라이너(114) 및 산화막 라이너(113)의 량은 반도체 핀(105)의 높이, 채널의 높이 등을 고려하여 결정되며 공정에 따라서 다양하게 변경될 수 있음은 당업자에 있어서 자명하다.
다음 도 21a 및 도 21b를 참조하여, 반도체 핀(105)의 측면들에 게이트 절연막(115)을 형성한 후, 공간 영역(118)을 채우고 캐핑막(103)을 덮도록 상부절연막(120r) 상에 실리콘막(117)을 형성한다. 이때, 실리콘막은 인-시츄 증착 공정을 통해서 원하는 도전형으로 도우핑되거나 또는 인-시츄로 도우핑되지 않을 수 있다. 본 단계에서, 실리콘막이 인-시츄로 도우핑되지 않으면, 후속 공정에서 이온 주입 공정을 통해서 원하는 도전형의 불순물이 주입된다. 씨모스 소자를 형성 할 경우, NMOS 트랜지스터 및 PMOS 트랜지스터에 대해서 개별적으로 인-시츄 도우핑 공정을 진행한다. 한편, 인-시츄 도우핑을 하지 않은 경우에는 후속 공정에서 개별적으로 이온 주입 공정을 진행한다.
또한, 본 단계에서 실리콘막이 원하는 도전형과 반대 도전형으로 인-시츄로 도우핑 되더러도, 후속 공정에서 원하는 도전형의 불순물을 경사이온주입 함으로써, 원하는 도전형으로 도우핑할 수 있다. 예컨대 씨모스 소자를 형성할 경우, 실리콘막을 제1도전형으로 인-시츄로 도우핑한 후, 후속 이온 주입 공정에서 제2도전형으로 될 부분만을 노출시킨 후 제2도전형의 불순물을 이온 주입함으로써, 듀얼 게이트를 형성할 수 있다.
다음 도 22a 및 도 22b를 참조하여, 캐핑막(103)이 노출될 때까지 실리콘막(117)에 대하여 평탄화 공정을 진행하여 그 높이를 낮춘다. 이에 따라, 평탄화되고 낮춰진 실리콘막(117r)의 상부면의 높이는 실질적으로 캐핑막(103)의 상부면의 높이와 동일하게 된다. 평탄화된 실리콘막(117r)은 수직부(117v) 및 수평부(117h)로 구성된다. 수직부(117v)는 공간 영역(118)을 채우는 부분으로서 반도체 핀(105)의 측면들 및 캐핑막(103)의 측면들에 한정된다. 수평부(117h)는 수직부(117v) 상부에서 실질적으로 직각을 이루면서 수평 방향으로 연장하며, 낮추어진 상부절연막(120r)의 상부 전면에 형성되고 그 상부면의 높이가 실질적으로 캐핑막(103)의 상부면의 높이와 동일하게 된다.
여기서, 평탄화 공정에서 과식각을 진행하여 또는 평탄화 공정 후 에치백 공정을 진행하여 수평부(117h)의 상부면의 높이가 캐핑막(103)의 상부면의 높이보다 낮아지도록 할 수도 있다.
다음 도 23a 및 도 23b를 참조하여 캐핑막(103) 및 실리콘막(117r) 상에 워드라인으로 작용하는 저저항 금속막을 형성하고 이어서 금속물질 상에 게이트 식각 마스크(미도시)를 형성한다. 계속해서, 게이트 식각 마스크에 의해 노출된 저저항 금속막을 식각하여 반도체 핀(105)을 가로지르는 선(line) 형태의 금속 패턴(121a)를 형성한다. 계속해서 금속 패턴(121a) 양측의 실리콘막(117r)을 선택적으로 제거하여 실리콘막 패턴(117r')을 형성한다. 결과적으로 실리콘막 패턴(117r')은 금속막 패턴(121a) 아래에 잔존하되, 반도체 핀(105) 및 캐핑막(103) 측면들에 그리고 상부절연막(120r) 상부에 잔존한다. 즉, 실리콘막 패턴(117r')은 저저항 금속막 패턴(121a) 아래에 정렬되어 반도체 핀(105) 측면들 및 캐핑막(103) 측면들에 잔존하는 수직부(117v') 및 금속막 패턴(121a) 아래에 정렬되고 상부절연막(120r) 상에 잔존하는(즉, 금속막 패턴 및 상부절연막 사이에 개재하는) 수평부(117h')로 이루어진다.
이어서 실리콘막 패턴(117r')을 실리사이드로 변환하기 위한 실리사이드 공정을 진행한다. 전술한 바와 같이 고융점 금속막을 기판 전면에 형성한 후 열처리 공정을 진행함으로써 실리콘막 패턴(117r')을 실리사이드막으로 변환시켜 실리사이드 게이트 전극을 형성한다.
이어서 실리사이드 게이트 전극에 대한 게이트 이온 주입 공정을 진행한다. 게이트 이온 주입 공정은 경사 이온 주입 기술을 이용한다. 경사 이온 주입 공정은 상부절연막(120r), 캐핑막(103)을 이온주입 마스크로 사용하며 이에 따라 반도체 핀(105)의 측면들의 실리사이드 게이트 전극(수직부)에 불순물 이온이 주입된다. 이에 대해서는 도24를 참조하여 설명을 한다. 도24는 도23a의 일부분을 확대한 도면이다.
도24를 참조하여, 경사이온주입각은 θ이다. 경사이온주입각 θ는 용이하게 구해진다. 즉 실리콘막 패턴(117r')의 측면으로부터 상부절연막(120r) 측면까지 다다르는 가상의 수직선(b)의 거리는 이미 알려져 있다. 또한, 실리콘막 패턴의 바닥에서부터 낮춰진 상부절연막의 수직 높이(a), 즉, 버퍼 절연막(114a)으로 부터 측정된 낮춰진 상부절연막(120r)의 높이(a) 역시 알려져 있다. 따라서, 실리콘막 패턴(117r') 바닥에서부터 상부절연막 상부표면 사이의 거리(c)를 피타고라스 정리에 의해서 구할 수 있다. 결국, 경사 이온 주입각 θ는 삼각함수에 의해서 용이하게 구해진다. 예컨대, cosθ= (a/c), tanθ=(b/a)이다.
이와 유사하게 소오스/드레인 형성을 위한 이온 주입 공정 역시 경사 이온 주입 기술을 사용하여 진행된다.
이제까지 본 발명에 대하여 그 바람직한 실시예(들)를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 본 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
이상에서 설명한 본 발명에 따르면, 핀 전계효과 트랜지스터는 실리콘 핀 측면에 한정된 실리사이드로 이루어진 제1게이트를 이용하여 채널을 용이하게 조절한다.
또한 저저항 물질로 제2게이트를 형성함으로써 소자 동작 속도를 향상시킬 수 있다.

Claims (24)

  1. 기판으로부터 연장하여 돌출한 반도체 핀;
    상기 반도체 핀 상에 형성된 게이트 절연막;
    상기 반도체 핀의 측면들 및 상부면 상에 배치되어 상기 반도체 핀을 가로지르는 실리사이드 게이트 전극;
    상기 실리사이드 게이트 전극 상에 형성된 저저항 금속 게이트 전극;
    상기 실리사이드 게이트 전극 및 금속 게이트 전극의 양측의 반도체 핀에 형성된 불순물 확산영역들을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 반도체 핀 상부면 상의 게이트 절연막과 상기 실리사이드 게이트 전극 사이에 배치된 캐핑막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 저저항 금속 게이트 전극은 텅스텐, 몰리브덴, 티타늄 또는 이들의 조합으로 이루어지고, 상기 실리사이드 게이트 전극 및 상기 저저항 금속 게이트 전극 사이에 배치된 텅스텐 질화막, 티타늄 질화막를 포함하는 금속 질화물을 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제2항에 있어서,
    상기 실리사이드 게이트 전극의 상부 수평면은 상기 캐핑막의 상부 수평면과 동일한 높이를 나타내어, 상기 실리사이드 게이트 전극은 상기 캐핑막의 측면들 및 상기 반도체 핀의 측면들 상에 위치하며,
    상기 저저항 금속 게이트 전극은 상기 실리사이드 게이트 전극 및 상기 캐핑막 상부에 위치하는 것을 특징으로 하는 반도체 소자.
  5. 제3항에 있어서,
    상기 실리사이드 게이트 전극은 n형 또는 p형 불순물이 도우핑되며, 상기 불순물 확산영역들은 상기 실리사이드 게이트 전극에 도우핑된 불순물과 동일한 불순물을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제4항에 있어서,
    상기 실리사이드 게이트 전극은 n형 또는 p형 불순물이 도우핑되며, 상기 불순물 확산영역들은 상기 실리사이드 게이트 전극에 도우핑된 불순물과 동일한 불순물을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 기판으로부터 연장하여 돌출하며 상부면 상에 캐핑막을 구비하는 반도체 핀;
    상기 캐핑막의 측면들 및 반도체 핀의 측면들에 형성된 수직부와 상기 수직부로부터 직각을 이루면서 수평 방향으로 연장하는 수평부로 구성된 제1 실리사이드 게이 트 전극;
    상기 수평부 및 상기 캐핑막 상에 형성된 제2 게이트 전극;
    상기 수직부 및 상기 반도체 핀의 측면들 사이에 개재된 게이트 절연막을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서,
    상기 제2 게이트 전극은 상기 제1 게이트 전극과 동일한 물질인 것을 특징으로 하는 반도체 소자.
  9. 제7항에 있어서,
    상기 제2 게이트 전극은 저저항 금속물질인 것을 특징으로 하는 반도체 소자.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 수직부의 하부면 아래에 위치하며 상기 반도체 핀의 하부를 둘러싸는 하부절연막;
    상기 하부절연막 상에 위치하고 상기 제1게이트의 수직부를 둘러싸며 상기 제1게이트의 수평부의 하부면에 접촉하되, 그 상부면이 평탄한 상부절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  11. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 실리사이드 게이트 전극은 n형 또는 p형 불순물이 도우핑되며, 상기 불순물 확산영역들은 상기 제1 실리사이드 게이트 전극에 도우핑된 불순물과 동일한 불순물을 포함하는 것을 특징으로 하는 반도체 소자.
  12. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 실리사이드 게이트 전극은 n형 또는 p형 불순물이 도우핑되며, 상기 불순물 확산영역들은 상기 제1 실리사이드 게이트 전극에 도우핑된 불순물과 동일한 불순물을 포함하는 것을 특징으로 하는 반도체 소자.
  13. 상부면에 캐핑막이 형성된 반도체 핀을 구비하는 기판을 준비하고;
    상기 반도체 핀의 측면들 상에 게이트 절연막을 형성하고;
    상기 게이트 절연막 및 캐핑막 상에 실리콘막을 형성하고;
    상기 게이트 절연막이 노출될 때까지 실리콘막을 패터닝하여 실리콘막 패턴을 형성하고;
    상기 기판 전면에 실리사이드 형성을 위한 금속막을 형성하고;
    실리사이드 공정을 진행하여 금속과 실리콘을 반응시켜 상기 실리콘막 패턴을 실리사이드막 패턴으로 전환하여 실리사이드 게이트 전극 형성하고;
    반응하지 않은 금속막을 제거하는 것을 포함하는 반도체 소자 형성 방법.
  14. 제13항에 있어서,
    상기 게이트 절연막을 형성하기 전에 상기 캐핑막을 제거하는 것을 더 포함하되,
    상기 게이트 절연막은 상기 반도체 핀 상부면에도 형성되는 것을 특징으로 하는 반도체 소자 형성 방법.
  15. 제13항에 있어서,
    상기 실리콘막을 형성한 후 상기 실리콘막을 패터닝하기 전에, 상기 캐핑막이 노출될 때까지 상기 실리콘막에 대해서 평탄화 공정을 진행하고;
    노출된 캐핑막 및 평탄화된 실리콘막 상에 저저항 금속막을 형성하는 것을 더 포함하며,
    상기 게이트 절연막이 노출될 때까지 실리콘막을 패터닝하는 것은 상기 저저항 금속막을 패터닝하여 저저항 게이트 전극을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  16. 제13항 또는 제14항에 있어서,
    상기 실리콘막을 패터닝하기 전에 상기 실리콘막 상에 저저항 금속막을 형성하는 것을 더 포함하며,
    상기 게이트 절연막이 노출될 때까지 실리콘막을 패터닝하는 것은 상기 저저항 금속막을 패터닝하여 저저항 게이트 전극을 형성하는 것을 포함하는 것을 특징 으로 하는 반도체 소자 형성 방법.
  17. 제15항에 있어서,
    상기 실리콘막을 형성하는 것은 인-시츄로 n형 또는 p형 불순물이 도핑된 실리콘막을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  18. 제16항에 있어서,
    상기 실리콘막을 형성하는 것은 인-시츄로 n형 또는 p형 불순물이 도핑된 실리콘막을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  19. 제15항에 있어서,
    상기 실리콘막을 형성한 후 상기 실리사이드 공정을 진행하기 전에 상기 실리콘막에 n형 또는 p형 불순물을 도핑하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  20. 제16항에 있어서,
    상기 실리콘막을 형성한 후 상기 실리사이드 공정을 진행하기 전에 상기 실리콘막에 n형 또는 p형 불순물을 도핑하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  21. 제15항에 있어서,
    상부면에 캐핑막이 형성된 반도체 핀을 구비하는 기판을 준비하는 것은:
    실리콘 기판 상에 패드 산화막 및 패드 질화막을 차례로 형성한 후 이를 패터닝하여 상기 캐핑막을 형성하고;
    상기 캐핑막에 의해 노출된 실리콘 기판을 식각하고;
    상기 반도체 핀의 하부를 둘러싸도록 소자분리절연막을 형성하는 것을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 형성 방법.
  22. 제16항에 있어서,
    상부면에 캐핑막이 형성된 반도체 핀을 구비하는 기판을 준비하는 것은:
    실리콘 기판 상에 패드 산화막 및 패드 질화막을 차례로 형성한 후 이를 패터닝하여 상기 캐핑막을 형성하고;
    상기 캐핑막에 의해 노출된 실리콘 기판을 식각하고;
    상기 반도체 핀의 하부를 둘러싸도록 소자분리절연막을 형성하는 것을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 형성 방법.
  23. 제15항에 있어서,
    상부면에 캐핑막이 형성된 반도체 핀을 구비하는 기판을 준비하는 것은:
    실리콘 기판 상에 패드 산화막 및 패드 질화막을 차례로 형성한 후 이를 패터닝하여 상기 캐핑막을 형성하고;
    상기 캐핑막에 의해 노출된 실리콘 기판을 식각하고;
    상기 실리콘 기판 전면을 따라 질화막 라이너를 형성하고;
    상기 질화막 라이너 상에 소자분리절연막을 형성하고;
    상기 소자분리절연막의 일부분을 제거하여 그 상부면이 상기 캐핑 패턴보다 더 낮아지도록 하고;
    상기 질화막 라이너의 일부분을 제거하여 상기 반도체 핀의 측면들을 노출시키는 것을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 형성 방법.
  24. 제16항에 있어서,
    상부면에 캐핑막이 형성된 반도체 핀을 구비하는 기판을 준비하는 것은:
    실리콘 기판 상에 패드 산화막 및 패드 질화막을 차례로 형성한 후 이를 패터닝하여 상기 캐핑막을 형성하고;
    상기 캐핑막에 의해 노출된 실리콘 기판을 식각하고;
    상기 실리콘 기판 전면을 따라 질화막 라이너를 형성하고;
    상기 질화막 라이너 상에 소자분리절연막을 형성하고;
    상기 소자분리절연막의 일부분을 제거하여 그 상부면이 상기 캐핑 패턴보다 더 낮아지도록 하고;
    상기 질화막 라이너의 일부분을 제거하여 상기 반도체 핀의 측면들을 노출시키는 것을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 형성 방법.
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