TWI612640B - 記憶元件及其製造方法 - Google Patents

Abstract

一種記憶元件。記憶元件包括基底、多數個半導體條狀結構、第一摻雜區、多數個第二摻雜區、多數個第一接觸窗以及多數個第二接觸窗。每一半導體條狀結構沿著第一方向延伸。第一摻雜區包括多數個第一部分與第二部分。每一第一部分位於所對應的半導體條狀結構的下部。第二部分位於基底的表面，第一部分與第二部分相連接。每一第二摻雜區位於所對應的半導體條狀結構的上部。每一第一接觸窗電性連接第一摻雜區的第二部分。每一第二接觸窗電性連接所對應的第二摻雜區。

Description

記憶元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種共同源極之記憶元件及其製造方法。

非揮發性記憶體（non-volatile memory）可進行多次資料的存入、讀取、抹除等操作，且即使電源供應中斷，所儲存的資料也不會消失。因此，非揮發性記憶體已成為許多電子產品中必須具備的記憶元件，以維持電器產品開機時的正常操作。

然而，隨著半導體元件的尺寸日益縮減，傳統水平式記憶元件（horizontal memory device）的短通道效應（short channel effect）將會變得愈來愈嚴重。此現象將導致記憶元件中第二位元效應（2nd bit effect）以及程式化干擾（program disturbance）的惡化。因此，為了避免上述現象的發生，近年來開始發展出垂直式記憶元件（vertical memory device），使得尺寸縮小的同時，仍可維持相同的通道長度，以避免短通道效應以及改善第二位元效應與程式化干擾。

在垂直式記憶元件中，當元件結構往上堆疊的同時，各元件之間的相對關係以及堆疊結構的架構也變得複雜。因此，如何簡化垂直式記憶元件之間的相對關係以及堆疊結構的架構，並維持原有的操作效能，為當前所需研究的課題。

本發明提供一種記憶元件及其製造方法，可簡化垂直式記憶元件之間的相對關係以及堆疊結構的架構，維持原有的操作效能，並與現有製程相容。

本發明提供一種記憶元件，其包括基底、多數個半導體條狀結構、第一摻雜區、多數個第二摻雜區、多數個字元線、電荷儲存層、多數個第一接觸窗、多數個第二接觸窗、第一導線以及多數個第二導線。上述基底包括多數個第一區塊與多數個第二區塊。第一區塊與第二區塊相互交替。每一第一區塊包括兩個第一區與一個第二區，且第二區位於上述兩個第一區之間。上述多數個半導體條狀結構位於基底上。每一半導體條狀結構沿著第一方向延伸。上述第一摻雜區包括多數個第一部分與第二部分。每一第一部分位於所對應的半導體條狀結構的下部。第二部分位於基底的表面，且第一部分與第二部分相連接。每一第二摻雜區位於所對應的半導體條狀結構的上部。上述多數個字元線位於每一第一區的基底上。每一字元線沿著第二方向延伸，覆蓋各半導體條狀結構的部分側壁與部分頂部。第一方向與第二方向不同。上述電荷儲存層位於半導體條狀結構與字元線之間。上述多數個第一接觸窗位於第二區塊以及第二區中，且沿著第一方向排列。每一第一接觸窗電性連接第一摻雜區的第二部分。上述多數個第二接觸窗至少位於第二區中。每一第二接觸窗電性連接所對應的第二摻雜區。上述第一導線位於基底上並沿著第一方向延伸，且與第一接觸窗電性連接。上述多數個第二導線位於基底上。每一第二導線沿著第一方向延伸，且與所對應的半導體條狀結構上的第二接觸窗電性連接。

在本發明的一實施例中，上述每一半導體條狀結構具有基體區。基體區位於半導體條狀結構中的第二摻雜區與第一摻雜區的第一部分之間。並且，在上述第二區塊中，更包括上述第二接觸窗。

在本發明的一實施例中，在上述第二區塊中具有溝渠，上述溝渠沿著第二方向延伸。並且，上述每一半導體條狀結構具有基體區。在第一區塊中，基體區位於第二摻雜區與第一摻雜區的第一部分之間。在第二區塊中，基體區位於第一摻雜區的第一部分上，且上述溝渠裸露出上述基體區。

在本發明的一實施例中，更包括多數個第三接觸窗以及第三導線。上述第三接觸窗位於第二區塊中，沿著第二方向延伸，且電性連接上述溝渠所裸露的上述基體區。上述第三導線位於基底上，沿著第一方向延伸，且與第三接觸窗電性連接。

在本發明的一實施例中，更包括多數個局部導線，位於第三接觸窗兩側的第一區塊中。每一局部導線沿著第一方向延伸，且與所對應的半導體條狀結構上的第二接觸窗電性連接。並且，每一第二導線位於所對應的半導體條狀結構上的局部導線上方且跨過第三接觸窗，經由多數個第四接觸窗與所對應的局部導線電性連接。

本發明提供一種記憶元件的製造方法，其包括以下步驟。提供基底，上述基底包括多數個第一區塊與多數個第二區塊。第一區塊與第二區塊相互交替。每一第一區塊包括兩個第一區與一個第二區，且第二區位於上述兩個第一區之間。於基底上形成多數個半導體條狀結構，其中每一半導體條狀結構沿著第一方向延伸。形成第一摻雜區，第一摻雜區包括多數個第一部分與第二部分。每一第一部分位於所對應的半導體條狀結構的下部。第二部分位於基底的表面，且第一部分與第二部分相連接。於每一半導體條狀結構的上部形成多數個第二摻雜區。於每一第一區的基底上形成多數個字元線。每一字元線沿著第二方向延伸，覆蓋各半導體條狀結構的部分側壁與部分頂部，第一方向與第二方向不同。於半導體條狀結構與字元線之間形成電荷儲存層。於第二區塊以及第二區中形成多數個第一接觸窗，沿著第一方向排列，每一第一接觸窗電性連接第一摻雜區的第二部分。至少於第二區中形成多數個第二接觸窗。每一第二接觸窗電性連接所對應的第二摻雜區。於基底上形成第一導線。第一導線沿著第一方向延伸，且與第一接觸窗電性連接。於基底上形成多數個第二導線。每一第二導線沿著第一方向延伸，且與所對應的半導體條狀結構上的第二接觸窗電性連接。

在本發明的一實施例中，其中形成上述半導體條狀結構、上述第一摻雜區與上述第二摻雜區的方法包括以下步驟。圖案化部分基底，以形成半導體條狀結構。進行離子植入製程，以將摻質植入於每一半導體條狀結構的上部以及基底的表面。進行熱回火製程，以使上述摻質形成第一摻雜區與第二摻雜區。

在本發明的一實施例中，更包括：移除在上述第二區塊中的部分半導體條狀結構，以形成溝渠。上述溝渠沿著第二方向延伸，裸露出所對應的半導體條狀結構的基體區。

在本發明的一實施例中，更包括以下步驟。於上述第二區塊中形成第三接觸窗，上述第三接觸窗沿著第二方向延伸，且電性連接上述溝渠所裸露的基體區。於基底上形成第三導線，上述第三導線沿著第一方向延伸，且與第三接觸窗電性連接。

在本發明的一實施例中，更包括以下步驟。於上述第三接觸窗兩側的第一區塊中形成多數個局部導線。每一局部導線沿著第一方向延伸，且與所對應的半導體條狀結構上的第二接觸窗電性連接。並且，每一第二導線位於所對應的半導體條狀結構上的局部導線上方且跨過第三接觸窗，經由多數個第四接觸窗與所對應的局部導線電性連接。

本發明提供一種記憶陣列，包括上述記憶元件。上述記憶陣列包括多數個記憶胞、多數條位元線、多數條共同源極線以及源極線。上述記憶胞排列成多數行與多數列的陣列，且包括做為源極的第一摻雜區以及做為汲極的第二摻雜區。每一位元線耦接至同一行的記憶胞的第二摻雜區。每一共同源極線耦接至同一列的記憶胞的第一摻雜區。上述源極線耦接至共同源極線，並與記憶胞的第一摻雜區電性連接。每一字元線耦接至同一列的記憶胞的閘極。

在本發明的一實施例中，上述記憶陣列更包括基體線。上述基體線耦接至記憶胞的基體區。

本發明提供一種記憶陣列的操作方法，其包括以下步驟。選擇至少一記憶胞。施加第一電壓至所選之記憶胞所對應的一字元線。施加第二電壓至所選之記憶胞所對應的一位元線。施加第三電壓至記憶陣列之源極線。

在本發明的一實施例中，上述記憶陣列的操作方法更包括以下步驟。施加第四電壓至所選之記憶胞所對應記憶陣列之基體線。

基於上述，本發明提供的第一摻雜區的第一部分與第二部分相連接，故每一半導體條狀結構中的第一摻雜區可彼此相連接。並且，由於第一接觸窗電性連接第一摻雜區的第二部分，故第一接觸窗電性連接每一半導體條狀結構中的第一摻雜區。如此一來，可大幅簡化垂直式記憶元件之間的相對關係以及堆疊結構的架構，維持原有的操作效能，並與現有製程相容。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1D為依照本發明的第一實施例所繪示的記憶元件之製造方法的上視示意圖。圖2A至圖2D分別為沿圖1A至圖1D之A-A’線的剖面示意圖。圖3A至圖3D分別為沿圖1A至圖1D之B-B’線的剖面示意圖。圖4A至圖4D分別為沿圖1A至圖1D之C-C’線的剖面示意圖。圖5A至圖5D分別為沿圖1A至圖1D之D-D’線的剖面示意圖。

請同時參照圖1A、圖2A、圖3A、圖4A以及圖5A，提供基底10。基底10包括多數個第一區塊B1與多數個第二區塊B2。第一區塊B1與第二區塊B2相互交替。每一第一區塊B1包括兩個第一區R1與一個第二區R2。第二區R2位於上述兩個第一區R1之間。基底10例如是半導體基底、半導體化合物基底或絕緣體上矽（silicon on insulator, SOI）基底。基底10可包括離子植入區域，例如具有P型或N型離子植入所形成的源極/汲極區域。基底10可包括單層結構或多層結構。基底10例如是包括淺溝渠隔離(shallow trench isolation, STI)。在一實施例中，基底10例如是矽基底或經摻雜的多晶矽。

接著，請同時參照圖1A、圖2A、圖3A、圖4A以及圖5A，在基底10上形成多數個半導體條狀結構20，並在半導體條狀結構20中形成摻雜區12、基體區14以及摻雜區16。每一半導體條狀結構20沿著第一方向D1延伸。摻雜區16位於每一半導體條狀結構20的上部。摻雜區12包括多數個第一部分12a與第二部分12b。每一第一部分12a位於所對應的半導體條狀結構20的下部。第二部分12b位於基底10的表面，且第一部分12a與第二部分12b相連接。基體區14位於摻雜區16與摻雜區12的第一部分12a之間。

摻雜區12/基體區14/摻雜區16例如是做為源極/基體/汲極。摻雜區12與摻雜區16可為第一導電型；基體區14可為第二導電型。摻雜區12/基體區14/摻雜區16例如是N+/P/N+摻雜區或P+/N/P+摻雜區。並且，摻雜區12與摻雜區16的摻雜濃度可相同或不相同；基體區14可經摻雜或未經摻雜。在一實施例中，基體區14的摻雜濃度例如是小於摻雜區12與摻雜區16的摻雜濃度。在另一實施例中，基體區14的厚度例如是大於摻雜區12與摻雜區16的厚度。基體區14的厚度例如是30-500奈米。摻雜區12與摻雜區16的厚度例如是20-200奈米。

值得注意的是，由於摻雜區12包括第一部分12a與第二部分12b，且第一部分12a與第二部分12b相連接。因此，每一半導體條狀結構20中的摻雜區12的第一部分12a可藉由第二部分12b而彼此相連。在一實施例中，當摻雜區12例如是做為源極時，每一半導體條狀結構20中的源極可彼此電性連接。

在本發明的一實施例中，形成半導體條狀結構20、摻雜區12以及摻雜區16的方法例如是圖案化部分基底10，以形成半導體條狀結構20。圖案化的方法例如是對基底10進行微影以及蝕刻製程。然後，將摻質植入半導體條狀結構20以及基底10中。將摻質植入的方法例如是對基底10進行離子植入製程，以將摻質植入於每一半導體條狀結構20的上部以及基底10的表面。之後，對經摻雜的半導體條狀結構20與基底10進行熱回火製程，以使上述摻質擴散形成摻雜區12與摻雜區16。

請繼續參照圖1A、圖2A、圖3A、圖4A以及圖5A，於基底10上形成電荷儲存層18。電荷儲存層18沿著半導體條狀結構20的頂面與側面共形地形成。由於電荷儲存層18位於半導體條狀結構20的頂面與側面，因此，電荷儲存層18不僅具有電荷儲存功用，亦具有將摻雜區12、摻雜區16與後續製程中形成的字元線22（如圖5A所示）電性隔離的作用。在一實施例中，電荷儲存層18例如是由氧化層/氮化層/氧化層（Oxide-Nitride-Oxide, ONO）所構成的複合層，此複合層可為三層或更多層。電荷儲存層18的形成方法例如是化學氣相沈積法或熱氧化法等。

然後，在電荷儲存層18上形成字元線材料層（未繪示），字元線材料層沿著電荷儲存層18的頂面與側面。字元線的材料例如是N+摻雜多晶矽、P+摻雜多晶矽、金屬材料或其組合。接著，圖案化字元線材料層，以在每一第一區R1的基底10上形成多數個字元線22（例如是做為控制閘極）。每一字元線22沿著第二方向D2延伸，覆蓋基底10的第一區R1中各電荷儲存層18的部分側壁與部分頂部。也就是說，上述電荷儲存層18位於半導體條狀結構20與字元線22之間。上述第一方向D1與第二方向D2不同。在一示範實施例中，上述第一方向D1與第二方向D2實質上垂直。

請同時參照圖1B、圖2B、圖3B、圖4B以及圖5B，在每一字元線22以及每一半導體條狀結構20的側面分別形成間隙壁24。具體而言，在基底10上共形地形成間隙壁材料層（未繪示），以覆蓋半導體條狀結構20。間隙壁材料層的材料例如是氧化矽、氮化矽或其組合，其可利用化學氣相沈積法來形成。然後，進行非等向性蝕刻製程，移除部分間隙壁材料層與部分電荷儲存層18，以在每一字元線22以及每一半導體條狀結構20的側面分別形成間隙壁24。在一實施例中，間隙壁24暴露每一半導體條狀結構20上的電荷儲存層18的頂面S1（如圖4B所示）。在另一實施例中，為了確保電荷儲存層18的頂面S1上的間隙壁材料層完全移除，在蝕刻過程中會採取過蝕刻（over etching）的方式，移除部分電荷儲存層18。因此，所形成的間隙壁24暴露出半導體層16的頂面S2（如圖2B所示）。

請同時參照圖1C、圖2C、圖3C、圖4C以及圖5C，於基底10上形成介電層26。然後，利用微影與蝕刻製程，移除部分介電層26以及部分電荷儲存層18，以於基底10的第二區塊B2和第二區R2中形成多數個第一接觸窗開口42a；並至少於第二區R2中形成多數個第二接觸窗開口44a。每一第一接觸窗開口42a裸露出摻雜區12的第二部分12b。每一第二接觸窗開口44a裸露出半導體條狀結構20的摻雜區16。

之後，於第一接觸窗開口42a與第二接觸窗開口44a中分別形成第一接觸窗42與第二接觸窗44。第一接觸窗42分別位於第二區塊B2以及第二區R2中，並沿著第一方向D1排列；第二接觸窗44至少位於第二區R2中。在一例示實施例中，第一接觸窗42位於部分基底10上的最外側的半導體條狀結構20之一側的第二區塊B2以及第二區R2中。第二接觸窗44位於第二區R2以及第二區塊B2中。每一第一接觸窗42電性連接摻雜區12的第二部分12b。每一第二接觸窗44電性連接所對應的半導體條狀結構20的摻雜區16。第一接觸窗42與第二接觸窗44的形成方法例如是先在基底10上形成導體材料層。導體材料層例如是鋁、銅或其合金。導體材料層的形成方法可以是物理氣相沈積法，例如是濺鍍法。之後，再以化學機械研磨法或是回蝕刻法移除第一接觸窗開口42a與第二接觸窗開口44a以外的導體材料層。

請同時參照圖1D、圖2D、圖3D、圖4D以及圖5D，在基底10上形成導體材料層（未繪示）。然後，利用微影與蝕刻製程，圖案化導體材料層，以形成第一導線72a與多數個第二導線74a。第一導線72a沿著第一方向D1延伸，且與第一接觸窗42電性連接。第二導線74a沿著第一方向D1延伸，且與所對應的半導體條狀結構20上的第二接觸窗44電性連接。第一導線72a例如是做為源極線；第二導線74a例如是做為位元線。導體材料層的材料例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可以利用化學氣相沈積法來形成。

請參照圖1D至5D，在本發明的第一實施例中，記憶元件100包括基底10、多數個半導體條狀結構20、摻雜區12、多數個基體區14、多數個摻雜區16、多數個字元線22、電荷儲存層18、多數個第一接觸窗42、多數個第二接觸窗44、第一導線72a以及多數個第二導線74a。摻雜區12包括多數個第一部分12a與第二部分12b，且第一部分12a與第二部分12b相連接。並且，摻雜區12的第二部分12b可藉由第一接觸窗42與第一導線72a電性連接。摻雜區16則藉由第二接觸窗44與第二導線74a電性連接。

值得一提的是，由於摻雜區12的第一部分12a與第二部分12b相連接，故每一半導體條狀結構20中的摻雜區12的第一部分12a可彼此相連接。也就是說，當摻雜區12例如是做為記憶元件的源極時，每一半導體條狀結構20中的源極可彼此相連接。並且，由於第一接觸窗42電性連接摻雜區12的第二部分12b，故第一導線72a例如是電性連接每一半導體條狀結構20中的源極。如此一來，可大幅簡化垂直式記憶元件之間的相對關係以及堆疊結構的架構，維持原有的操作效能，並與現有製程相容。

圖6A至圖6E為依照本發明的第二實施例所繪示的記憶元件之製造流程的上視示意圖。圖7A至圖7E分別為沿圖6A至圖6E之A-A’線的剖面示意圖。圖8A至圖8E分別為沿圖6A至圖6E之B-B’線的剖面示意圖。圖9A至圖9E分別為沿圖6A至圖6E之C-C’線的剖面示意圖。圖10A至圖10E分別為沿圖6A至圖6E之E-E’線的剖面示意圖。

本發明的第二實施例的記憶元件200之部分製造流程可與第一實施例的記憶元件100相同。更具體地說，記憶元件200中的基底10、多數個半導體條狀結構20、摻雜區12、基體區14、多數個摻雜區16、多數個字元線22、電荷儲存層18以及間隙壁24的製造流程例如是如上述記憶元件100所述者，於此不再加以贅述。

請同時參照圖6A、圖7A、圖8A、圖9A以及圖10A，在每一字元線22以及每一半導體條狀結構20的側面分別形成間隙壁24之後，移除在基底10的第二區塊B2中的部分半導體條狀結構20，以形成溝渠T（如圖6A、7A及8A所示）。溝渠T例如是沿著第二方向D2延伸。溝渠T裸露出所對應的半導體條狀結構20的基體區14（未繪示）。在本實施例中，每一半導體條狀結構20具有基體區14。在第一區塊B1中，基體區14位於摻雜區16與摻雜區12的第一部分12a之間；在第二區塊B2中，基體區14位於摻雜區12的第一部分12a上，且溝渠T裸露出基體區14。接著，於基底10上共形地形成襯層28，以覆蓋半導體條狀結構20與字元線22。襯層28的材料可為氧化矽、氮氧化矽、氮化矽或其組合，其形成方法可利用化學氣相沈積法或物理氣相沈積法。

請同時參照圖6B、圖7B、圖8B、圖9B以及圖10B，於基底10上形成介電層26。然後，利用微影與蝕刻製程，移除部分介電層26以及部分襯層28，以於基底10的第二區塊B2和第二區R2中形成多數個第一接觸窗開口42a；於第二區R2中形成多數個第二接觸窗開口44a；並於第二區塊B2中形成第三接觸窗開口46a。每一第一接觸窗開口42a裸露出摻雜區12的第二部分12b。每一第二接觸窗開口44a裸露出半導體條狀結構20的摻雜區16。第三接觸窗開口46a裸露出多數個半導體條狀結構20的多數個基體區14。

之後，於第一接觸窗開口42a、第二接觸窗開口44a以及第三接觸窗開口46a中分別形成第一接觸窗42、第二接觸窗44以及第三接觸窗46。第一接觸窗42位於第二區塊B2以及第二區R2中，並沿著第一方向D1排列；第二接觸窗44位於第二區R2中，並沿著第二方向D2排列；第三接觸窗46位於第二區塊B2中，並沿著第二方向D2延伸。在一示範實施例中，第一接觸窗42位於部分基底10上的最外側的半導體條狀結構20之一側的第二區塊B2以及第二區R2中。每一第一接觸窗42電性連接摻雜區12的第二部分12b。每一第二接觸窗44電性連接所對應的半導體條狀結構20的摻雜區16。第三接觸窗46電性連接溝渠T所裸露的基體區14。第一接觸窗42、第二接觸窗44以及第三接觸窗46的形成方法如第一實施例之第一接觸窗42、第二接觸窗44者所述，於此不再加以贅述。

請同時參照圖6C、圖7C、圖8C、圖9C以及圖10C，在基底10上形成導體材料層（未繪示）。然後，利用微影與蝕刻製程圖案化導體材料層，以形成第四導線52、多數個局部導線54以及第五導線56。在一實施例中，局部導線54位於第三接觸窗46兩側的第一區塊B1中。第四導線52沿著第一方向D1延伸，且與第一接觸窗42電性連接。每一局部導線54沿著第一方向D1延伸，且與所對應的半導體條狀結構20上的第二接觸窗44電性連接。第五導線56沿著第一方向D1延伸，且與第三接觸窗46電性連接。導體材料層的材料及形成方法如第一實施例所述，於此不再加以贅述。然後，於基底10上形成介電層30。介電層30分別將第四導線52、局部導線54以及第五導線56彼此之間電性隔離。介電層30的材料及形成方法如前述，於此不再加以贅述。

請同時參照圖6D、圖7D、圖8D、圖9D以及圖10D，於基底10上形成介電層32。然後，利用微影與蝕刻製程，移除部分介電層32，以於基底10中形成多數個第四接觸窗開口60a、多數個第五接觸窗開口60b與第六接觸窗開口60c。第四接觸窗開口60a裸露出第四導線52，第五接觸窗開口60b裸露出局部導線54，第六接觸窗開口60c裸露出第五導線56。之後，於第四接觸窗開口60a中形成第四接觸窗61a，於第五接觸窗開口60b中形成第五接觸窗61b，於第六接觸窗開口60c中形成第六接觸窗61c。

請同時參照圖6E、圖7E、圖8E、圖9E以及圖10E，在基底10上形成導體材料層（未繪示）。然後，圖案化導體材料層，以形成第一導線72b、多數個第二導線74b以及第三導線76。第一導線72b沿著第一方向D1延伸，且經由第四接觸窗61a和第四導線52與第一接觸窗42電性連接。第二導線74b沿著第一方向D1延伸，位於所對應的半導體條狀結構20上的局部導線54上方。並且，第二導線74b跨過第三接觸窗46，經由第五接觸窗61b與所對應的局部導線54電性連接。第三導線76沿著第一方向D1延伸，且經由第六接觸窗61c和第五導線56與第三接觸窗46電性連接。第一導線72b、第二導線74b以及第三導線76例如是分別做為源極線、位元線以及基體線。導體材料層的材料及形成方法如前述，於此不再加以贅述。

請再參照圖1D、圖4D以及圖5D，本發明的第一實施例的記憶元件包括：基底10、多數個半導體條狀結構20、第一摻雜區12、多數個第二摻雜區16、多數個字元線22、電荷儲存層18、多數個第一接觸窗42、多數個第二接觸窗44、第一導線72以及多數個第二導線74。

請參照圖1D，基底10包括兩個第一區塊B1與第二區塊B2。第二區塊B2位於兩個第一區塊B1之間，每一第一區塊B1包括多數個第一區R1與多數個第二區R2，且第一區R1與第二區R2相互交替。

請參照圖4D，多數個半導體條狀結構20位於基底10上。每一半導體條狀結構20沿著第一方向D1延伸。第一摻雜區12包括多數個第一部分12a與第二部分12b。每一第一部分12a位於所對應的半導體條狀結構20的下部；第二部分12b位於基底10的表面，且第一部分12a與第二部分12b相連接。多數個第二摻雜區16位於每一半導體條狀結構20的上部。

請參照圖1D以及圖5D，多數個字元線22位於每一第一區R1的基底10上。每一字元線22沿著第二方向D2延伸，覆蓋各半導體條狀結構20的部分側壁與部分頂部。第一方向D1與第二方向D2不同。電荷儲存層18位於半導體條狀結構20與字元線22之間。

請參照圖1D以及圖4D，多數個第一接觸窗42位於第二區塊B2以及第二區R2中，且沿著第一方向D1排列。每一第一接觸窗42電性連接第一摻雜區12的第二部分12b。多數個第二接觸窗44至少位於第二區R2中，每一第二接觸窗44電性連接所對應的第二摻雜區16。第一導線72a位於基底10上並沿著第一方向D1延伸，且與第一接觸窗42電性連接。多數個第二導線74a位於基底10上，每一第二導線74a沿著第一方向D1延伸，且與所對應的半導體條狀結構20上的第二接觸窗44電性連接。

值得一提的是，由於摻雜區12包括第一部分12a與第二部分12b，且第一部分12a與第二部分12b相連接。因此，每一半導體條狀結構20中的摻雜區12的第一部分12a可藉由第二部分12b而彼此相連。在一實施例中，當摻雜區12例如是做為源極時，每一半導體條狀結構20中的源極可彼此電性連接。

請再參照圖6A、圖9A以及圖10A，本發明的第二實施例提供的記憶元件200，相較於第一實施例的記憶元件100，在第二區塊B2中具有溝渠T，溝渠T沿著第二方向延伸，裸露出基體區14。換言之，在第一區塊B1中，基體區14位於摻雜區14與摻雜區12的第一部分12a之間；在第二區塊B2中，基體區14位於摻雜區12的第一部分12a上，且溝渠T裸露出基體區14。

此外，第二實施例的記憶元件200更包括：第三接觸窗46、第四導線52、多數個局部導線54、第五導線56、第四接觸窗61a、第五接觸窗61b、第六接觸窗61c以及第三導線76。

請參照圖6E以及圖9E，第三接觸窗46位於基底10的第二區塊B2中，並沿著第二方向D2延伸，且第三接觸窗46電性連接部分半導體條狀結構20的基體區14。第三導線76位於基底10上，沿著第一方向D1延伸，且經由第六接觸窗61c、第五導線56、第三接觸窗46電性連接半導體條狀結構20的基體區14。因此，當基體區14例如是做為記憶元件的基體時，可藉由第三導線76施加電壓至基體，以控制基體的電位。如此一來，可明確得知基體的電位，避免基體的電位受其他偏壓的耦合效應而為浮置（floating）狀態。

圖11A為依照本發明的第一實施例所繪示的記憶陣列結構的示意圖。

請參照圖11A，圖11A繪示多個記憶胞串（cell strings）301。記憶胞串301經由多條位元線BL₁ ~BL_n （其中n為大於1的整數）、源極線SL以及多條字元線WL₁ ~WL_2m （其中m為大於1的整數）串接，以在列方向和行方向排列成一個記憶陣列（memory array）。每一第一區R1（如圖1D中的第一區R1）由多個記憶胞串301並列排列而成。在一實施例中，每個記憶胞串301可包括32個記憶胞或更多記憶胞。

源極線SL可耦接至上述第一導線72a（如圖4D所示），以串接記憶陣列中每個記憶胞的源極（例如圖4D中的摻雜區12。此時，摻雜區12例如是做為共同源極線）。位元線BL₁ 、BL₂ …BL_n 可分别耦接至上述第二導線74a（如圖4D所示），以分別串接記憶陣列中同一行的多個記憶胞的汲極（例如圖4D中的摻雜區16）。字元線WL₁ 、WL₂ …WL_2m 可分別串接記憶陣列中同一列的多個記憶胞的閘極。在一實施例中，位元線BL₁ 、BL₂ …BL_n 可分別耦接至位元線電晶體BLT₁ 、BLT₂ …BLT_n 。位元線BL₁ 與BL₃ 可耦接至全域位元線（Global bit line）GBL₁ 。位元線BL₂ 與BL₄ 可耦接至全域位元線GBL₂ 。控制電壓V₁ 經由全域位元線GBL₁ 透過位元線電晶體BLT₁ 與BLT₃ 的開/關而施加至位元線BL₁ 與BL₃ 。

在本發明的一實施例中，可經由分別對記憶胞M1所對應的源極、汲極以及閘極施加不同大小的電壓，以進行讀取（read）、程式化（program）或抹除（erase）的操作。舉例而言，對記憶胞M1進行讀取操作的方法包括：於位元線電晶體BLT₂ 施加10V電壓使其導通，藉此使得施加於全域位元線GBL₂ 的控制電壓V₂ （例如V₂ =0V）經由位元線電晶體BLT₂ 與位元線BL₂ ，提供至記憶胞M1之汲極，做為汲極電壓V_d ；於源極線電晶體SLT施加10V電壓使其導通，使得1.6V的控制電壓，經由源極線SL提供至記憶胞M1之源極，做為源極電壓V_s ；以及在與記憶胞M1之閘極相連接的字元線WL_i 施加例如是0V至10V的電壓，以做為閘極電壓V_g 。藉此，便可進行讀取記憶胞M1的操作。應理解，本發明之範圍並不限於上述之特定電壓。在另一實施例中，也可經由改變記憶胞M1所對應的源極、汲極以及閘極的電壓，以進行程式化或抹除的操作。

圖11B為依照本發明的第二實施例所繪示的記憶陣列結構的示意圖。

請參照圖11B，圖11B繪示多個記憶胞串302。多個記憶胞串302經由基體線BdL、多條位元線BL₁ ~BL_n （其中n為大於1的整數）、源極線SL以及多條字元線WL₁ ~WL_2m （其中m為大於1的整數）串接，以在列方向和行方向排列成一個記憶陣列。如同上述第一實施例，源極線SL可串接記憶陣列中每個記憶胞的源極。位元線BL₁ 、BL₃ …BL_n 可串接多個記憶胞的汲極。字元線WL₁ 、WL₂ …WL_2m 可串接多個記憶胞的閘極。值得注意的是，相較於第一實施例，本實施例的基體線BdL可耦接至上述第三導線76（如圖6E所示），以串接記憶陣列中每個記憶胞的基體（例如圖9E中的基體區14）。也就是說，除了施加汲極電壓V_d 、源極電壓V_s 以及閘極電壓V_g 之外，本實施例更可於基體線電晶體BdLT施加例如是0V的控制電壓，經由基體線BdL提供至記憶胞M2之基體，做為基體電壓V_b ，以控制基體的電位。

圖12A至圖12B為依照本發明的一實施例所繪示的逆向讀取操作的記憶元件的示意圖。圖13A至圖13B為依照本發明的一實施例所繪示的通道熱電子注入（channel hot electron injection, CHEI）操作的記憶元件的示意圖。圖14A至圖14B為依照本發明的一實施例所繪示的能帶對能帶穿遂引起之熱電洞（band-to-band tunneling induced hot hole, BTBT HH）注入操作的記憶元件的示意圖。圖15A至圖15B為依照本發明的一實施例所繪示的FN（Fowler-Nordheim）電洞注入操作的記憶元件的示意圖。圖16A至圖16B為依照本發明的一實施例所繪示的FN電子注入操作的記憶元件的示意圖。

記憶胞M1、M2可藉由各種方法來進行程式化或抹除。舉例來說，記憶胞M1、M2可藉由通道熱電子注入或能帶對能帶穿隧引起之熱電洞的方式來程式化。此外，記憶胞M1、M2可藉由BTBT HH、FN電子注入或FN電洞注入等方式來進行記憶胞的抹除操作。表1至表3列出對記憶胞進行讀取、程式化以及抹除的三種操作條件。應理解，本發明之範圍並不限於所列舉的操作方法以及操作電壓。

請參照表1，操作條件1中對記憶胞進行讀取、程式化以及抹除的方法分別例如是逆向讀取、通道熱電子注入以及能帶對能帶穿遂引起之熱電洞注入。

表1

請參照圖12A，記憶元件的結構如前述圖1D或6E所示。半導體條狀結構20a的汲極例如是可與位元線BL₁ （如圖11A或圖11B所示）連接，半導體條狀結構20b例如是與位元線BL₃ 連接。藉由導通位元線電晶體BLT₁ ，以選擇位元線BL₁ ，使得施加於全域位元線GBL₁ 的電壓提供至半導體條狀結構20a的汲極。

請同時參照表1、圖12A，讀取位元1（Bit 1）的操作條件例如是將讀取偏壓施加於所選擇的半導體條狀結構20a之源極端（源極電壓V_s =1.6V），在汲極施加汲極電壓V_d =0V且在閘極施加閘極電壓V_g =0-12V，而基體電壓V_b 可為0V或浮置狀態；未選擇的半導體條狀結構20b之汲極電壓V_d 為浮置狀態（F），以感測在汲極側接面上的電荷。請參照圖12B，讀取位元2（Bit 2）的操作則為將讀取偏壓施加於汲極端，以感測在源極側接面上的電荷以完成讀取操作。

請同時參照表1、圖13A，在操作條件1中，以通道熱電子注入方式對記憶胞進行程式化。程式化位元1的操作條件例如是施加閘極電壓V_g =12V以使通道導通，同時施加中間準位的汲極電壓V_d =4V，源極電壓V_s =0V且基體電壓V_b =0V/F，以形成從源極至汲極的電場。當源極與汲極間的偏壓相當大時，於通道上便會產生過多的熱電子，部分的熱電子會注入閘極以進行程式化。反之，請參照圖13B，程式化位元2的操作條件則為施加中間準位的源極電壓V_s =4V，以形成從汲極至源極的電場。

請同時參照表1、圖14A，在操作條件1中，以能帶對能帶穿遂引起之熱電洞注入方式對對記憶胞進行抹除操作。抹除位元1的操作條件例如是施加閘極電壓V_g =-8V，同時施加汲極電壓V_d =5V。在此等偏壓條件下，藉由能帶對能帶穿隧引起之熱電洞注入將帶電載流子注入至電荷儲存層18以抹除位元1。反之，請參照圖14B，抹除位元2的操作條件則為施加源極電壓V_s =5V。

請參照表2，在操作條件2中，對記憶胞進行讀取、程式化以及抹除的方法分別例如是逆向讀取、通道熱電子注入以及FN電洞注入。

表2

在操作條件2中，以通道熱電子注入的方式進行程式化的操作如上所述，於此不再加以贅述。

請同時參照表2、圖15A以及圖15B，在操作條件2中，可以+FN電洞注入或-FN電洞注入的方式對記憶胞進行抹除。請參照圖15A，以+FN電洞注入方式進行抹除的操作例如是使電洞從閘極22注入至電荷儲存層18。其操作條件例如是施加閘極電壓V_g =10V，同時施加汲極電壓V_d =-10V、源極電壓V_s =-10V、基體電壓V_b =-10V或浮置，以在源極12和汲極16與閘極22之間形成較大的電場，使得閘極22中的電洞可藉由FN穿隧效應進入電荷儲存層18，進而抹除資料。請參照圖15B，相對而言，以-FN電洞注入進行抹除的操作例如是使電洞從源極12、基體14以及汲極16注入至電荷儲存層18。其操作條件例如是施加閘極電壓V_g =-10V，同時施加汲極電壓V_d =10V、源極電壓V_s =10V、基體電壓V_b =10V或浮置，使得源極12、基體14以及汲極16中的電洞可藉由FN穿隧效應進入電荷儲存區域18，進而抹除資料。

請參照表3，操作條件3中對記憶胞進行讀取、程式化以及抹除的方法分別例如是逆向讀取、能帶對能帶穿遂引起之熱電洞注入以及FN電子注入，如表3所示。

表3

在操作條件3中，以能帶對能帶穿遂引起之熱電洞注入的方式進行程式化的操作如以操作條件1之以能帶對能帶穿遂引起之熱電洞注入的方式進行抹除的操作，於此不再加以贅述。

請同時參照表3、圖16A以及圖16B，在操作條件3中，可以+FN電子注入或-FN電子注入的方式對記憶胞進行抹除。請參照圖16A，以+FN電子注入方式進行抹除的操作例如是使電子從源極12、基體14以及汲極16注入至電荷儲存層18。其操作條件例如是施加閘極電壓V_g =10V，同時施加汲極電壓V_d =-10V、源極電壓V_s =-10V、基體電壓V_b =-10V或浮置，以在源極12和汲極16與閘極22之間形成較大的電場，使得源極12、基體14以及汲極16中的電子可藉由FN穿隧效應進入電荷儲存層18，進而抹除資料。請參照圖16B，相對而言，以-FN電子注入方式進行抹除的操作例如使電子從閘極22注入至電荷儲存層18。其操作條件例如是施加閘極電壓V_g =-10V，同時施加汲極電壓V_d =10V、源極電壓V_s =10V、基體電壓V_b =10V或浮置，使電子從閘極22注入至電荷儲存層18。

此外，上述FN電洞注入以及FN電子注入的操作除了可用於抹除記憶體的資料之外，在對記憶胞進行上述程式化或抹除的操作之前，當記憶胞的啟始電壓（threshold voltage, Vt）因製程變異或其他因素未達所需時，可利用FN電洞或電子注入的方法來調整啟始電壓，以符合所需的目標值。在一實施例中，可藉由FN電子注入的方法提升啟始電壓。在另一實施例中，可藉由FN電洞注入的方法降低啟始電壓。

綜上所述，本發明可藉由第一接觸窗電性連接每一半導體條狀結構中的源極。如此一來，可大幅簡化垂直式記憶元件之間的相對關係以及堆疊結構的架構，維持原有的操作效能，並與現有製程相容。並且，可藉由第三導線施加電壓至基體，以控制基體的電位。如此一來，可明確得知基體的電位，避免基體的電位受其他偏壓的耦合效應而為浮置狀態。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧基底
12、16‧‧‧摻雜區
12a、12b‧‧‧部分
12c‧‧‧摻雜層
14‧‧‧基體區
14c‧‧‧基體層
16c‧‧‧摻雜層
18‧‧‧電荷儲存層
20、20a‧‧‧半導體條狀結構
22‧‧‧字元線
24‧‧‧間隙壁
26、30、32‧‧‧介電層
28‧‧‧襯層
42、44、46、61a、61b、61c‧‧‧接觸窗
42a、44a、46a、60a、60b、60c‧‧‧接觸窗開口
52、56、72a、72b、74a、74b、76‧‧‧導線
54‧‧‧局部導線
100、200‧‧‧記憶元件
301、302‧‧‧記憶胞串
B1、B2‧‧‧區塊
BdL‧‧‧基體線
BdLT‧‧‧基體線電晶體
BL₁~BL_n‧‧‧位元線
BLT₁~BLT_n‧‧‧位元線電晶體
D1、D2‧‧‧方向
GBL₁、GBL₂‧‧‧全域位元線
M1、M2‧‧‧記憶胞
R1、R2‧‧‧區
S1、S2‧‧‧頂面
SL‧‧‧源極線
SLT‧‧‧源極線電晶體
T‧‧‧溝渠
V₁、V₂、V_n、V_d、V_g、V_s、V_b‧‧‧電壓
WL₁~WL_2m‧‧‧字元線

圖1A至圖1D為依照本發明的第一實施例所繪示的記憶元件之製造方法的上視示意圖。 圖2A至圖2D分別為沿圖1A至圖1D之A-A’線的剖面示意圖。 圖3A至圖3D分別為沿圖1A至圖1D之B-B’線的剖面示意圖。 圖4A至圖4D分別為沿圖1A至圖1D之C-C’線的剖面示意圖。 圖5A至圖5D分別為沿圖1A至圖1D之D-D’線的剖面示意圖。 圖6A至圖6E為依照本發明的第二實施例所繪示的記憶元件之製造流程的上視示意圖。 圖7A至圖7E分別為沿圖6A至圖6E之A-A’線的剖面示意圖。 圖8A至圖8E分別為沿圖6A至圖6E之B-B’線的剖面示意圖。 圖9A至圖9E分別為沿圖6A至圖6E之C-C’線的剖面示意圖。 圖10A至圖10E分別為沿圖6A至圖6E之E-E’線的剖面示意圖。 圖11A為依照本發明的第一實施例所繪示的記憶陣列結構的示意圖。 圖11B為依照本發明的第二實施例所繪示的記憶陣列結構的示意圖。 圖12A至圖12B為依照本發明的一實施例所繪示的逆向讀取（RR）操作的記憶元件的示意圖。 圖13A至圖13B為依照本發明的一實施例所繪示的通道熱電子注入（CHEI）操作的記憶元件的示意圖。 圖14A至圖14B為依照本發明的一實施例所繪示的能帶對能帶穿遂引起之熱電洞注入（BTBT HH）操作的記憶元件的示意圖。 圖15A至圖15B為依照本發明的一實施例所繪示的FN電洞注入操作的記憶元件的示意圖。 圖16A至圖16B為依照本發明的一實施例所繪示的FN電子注入操作的記憶元件的示意圖。

10‧‧‧基底

12、16‧‧‧摻雜區

12a、12b‧‧‧部分

14‧‧‧基體區

18‧‧‧電荷儲存層

20‧‧‧半導體條狀結構

24‧‧‧間隙壁

26‧‧‧介電層

42、44‧‧‧接觸窗

42a、44a‧‧‧接觸窗開口

72a、74a‧‧‧導線

Claims (14)

1. 一種記憶元件，包括： 一基底，該基底包括多數個第一區塊與多數個第二區塊，該些第一區塊與該些第二區塊相互交替，每一第一區塊包括兩個第一區與一第二區，該第二區位於所述兩個第一區之間； 多數個半導體條狀結構，位於該基底上，其中每一半導體條狀結構沿著一第一方向延伸； 一第一摻雜區，包括多數個第一部分與一第二部分，每一第一部分位於所對應的該半導體條狀結構的下部，該第二部分位於該基底的表面，該些第一部分與該第二部分相連接； 多數個第二摻雜區，每一第二摻雜區位於所對應的該半導體條狀結構的上部； 多數個字元線，位於每一第一區的該基底上，每一字元線沿著一第二方向延伸，覆蓋各該些半導體條狀結構的部分側壁與部分頂部，該第一方向與該第二方向不同； 一電荷儲存層，位於該些半導體條狀結構與該些字元線之間； 多數個第一接觸窗，位於該些第二區塊以及該些第二區中，沿著該第一方向排列，每一第一接觸窗電性連接該第一摻雜區的該第二部分； 多數個第二接觸窗，至少位於該些第二區中，每一第二接觸窗電性連接所對應的該第二摻雜區； 一第一導線，位於該基底上，該第一導線沿著該第一方向延伸，且與該些第一接觸窗電性連接；以及 多數個第二導線，位於該基底上，每一第二導線沿著該第一方向延伸，且與所對應的該半導體條狀結構上的該些第二接觸窗電性連接。
2. 如申請專利範圍第1項所述的記憶元件，其中： 每一半導體條狀結構具有一基體區，位於該半導體條狀結構中的該第二摻雜區與該第一摻雜區的該第一部分之間；以及 在該些第二區塊中，更包括該些第二接觸窗。
3. 如申請專利範圍第1項所述的記憶元件，其中： 在該些第二區塊中具有一溝渠，該溝渠沿著該第二方向延伸；以及 每一半導體條狀結構具有一基體區，其中： 在該些第一區塊中，該基體區位於該第二摻雜區與該第一摻雜區的該第一部分之間；以及 在該些第二區塊中，該基體區位於該第一摻雜區的該第一部分上，且該溝渠裸露出該基體區。
4. 如申請專利範圍第3項所述的記憶元件，更包括： 多數個第三接觸窗，分別位於該些第二區塊中，該第三接觸窗沿著該第二方向延伸，且該第三接觸窗電性連接該溝渠所裸露的該些基體區；以及 一第三導線，位於該基底上，沿著該第一方向延伸，且與該些第三接觸窗電性連接。
5. 如申請專利範圍第4項所述的記憶元件，更包括： 多數個局部導線，位於該第三接觸窗兩側的該些第一區塊中，每一局部導線沿著該第一方向延伸，且與所對應的該半導體條狀結構上的該些第二接觸窗電性連接，且 每一第二導線，位於所對應的該半導體條狀結構上的該些局部導線上方且跨過該第三接觸窗，經由多數個第四接觸窗與所對應的該些局部導線電性連接。
6. 一種記憶元件的製造方法，包括： 提供一基底，該基底包括多數個第一區塊與多數個第二區塊，該些第一區塊與該些第二區塊相互交替，每一第一區塊包括兩個第一區與一第二區，該第二區位於所述兩個第一區之間； 形成多數個半導體條狀結構，於該基底上，其中每一半導體條狀結構沿著一第一方向延伸； 形成一第一摻雜區，該第一摻雜區包括多數個第一部分與一第二部分，每一第一部分位於所對應的該半導體條狀結構的下部，該第二部分位於該基底的表面，且該些第一部分與該第二部分相連接； 形成多數個第二摻雜區，於每一半導體條狀結構的上部； 形成多數個字元線，於每一第一區的該基底上，每一字元線沿著一第二方向延伸，覆蓋各該些半導體條狀結構的部分側壁與部分頂部，該第一方向與該第二方向不同； 形成一電荷儲存層，於該些半導體條狀結構與該些字元線之間； 形成多數個第一接觸窗，於該些第二區塊以及該些第二區中，沿著該第一方向排列，每一第一接觸窗電性連接該第一摻雜區的該第二部分； 形成多數個第二接觸窗，至少於該些第二區中，每一第二接觸窗電性連接所對應的該第二摻雜區； 形成一第一導線，於該基底上，該第一導線沿著該第一方向延伸，且與該些第一接觸窗電性連接；以及 形成多數個第二導線，於該基底上，每一第二導線沿著該第一方向延伸，且與所對應的該半導體條狀結構上的該第二接觸窗電性連接。
7. 如申請專利範圍第6項所述的記憶元件的製造方法，其中形成該些半導體條狀結構、該第一摻雜區與該些第二摻雜區的方法包括： 圖案化部分該基底，以形成該些半導體條狀結構； 進行一離子植入製程，以將摻質植入於每一半導體條狀結構的上部以及該基底的表面；以及 進行一熱回火製程，以使該些摻質形成該第一摻雜區與該些第二摻雜區。
8. 如申請專利範圍第6項所述的記憶元件的製造方法，更包括： 移除在該些第二區塊中的部分該些半導體條狀結構，以形成一溝渠，沿著該第二方向延伸，該溝渠裸露出所對應的該些半導體條狀結構的該些基體區。
9. 如申請專利範圍第8項所述的記憶元件的製造方法，更包括： 形成多數個第三接觸窗，於該些第二區塊中，每一第三接觸窗沿著該第二方向延伸，且每一第三接觸窗電性連接該溝渠所裸露的該些基體區；以及 形成一第三導線，於基底上，該第三導線沿著該第一方向延伸，且與該些第三接觸窗電性連接。
10. 如申請專利範圍第9項所述的記憶元件的製造方法，更包括： 形成多數個局部導線，於該些第一區塊中，每一局部導線沿著該第一方向延伸，且與所對應的該半導體條狀結構上的該些第二接觸窗電性連接，且 每一第二導線，位於所對應的該半導體條狀結構上的該些局部導線上方且跨過該些第三接觸窗，經由多數個第四接觸窗與所對應的該些局部導線電性連接。
11. 一種記憶陣列，包括申請專利範圍第1項至第5項任一項所述的記憶元件，該記憶陣列包括： 多數個記憶胞，排列成多數行與多數列的陣列，該些記憶胞包括做為源極的該第一摻雜區以及做為汲極的該些第二摻雜區； 多數條位元線，每一位元線耦接至同一行的該些記憶胞的該些第二摻雜區； 多數條共同源極線，每一共同源極線耦接至同一列的該些記憶胞的該第一摻雜區；以及 一源極線，耦接至該些共同源極線，並與該些記憶胞的該第一摻雜區電性連接， 其中每一字元線耦接至同一列的該些記憶胞的多數個閘極。
12. 如申請專利範圍第11項所述的記憶陣列，更包括一基體線，耦接至該些記憶胞的多數個基體區。
13. 一種如申請專利範圍第11項至第12項任一項所述的記憶陣列的操作方法，該操作方法包括： 選擇至少一記憶胞； 施加一第一電壓至一所選之記憶胞所對應的一字元線； 施加一第二電壓至該所選之記憶胞所對應的一位元線；以及 施加一第三電壓至該記憶陣列之該源極線。
14. 一種如申請專利範圍第13項所述的操作方法，更包括施加一第四電壓至該所選之記憶胞所對應之該基體線。