KR20080102030A - 플래시 메모리 소자, 그 제조 방법 및 동작 방법 - Google Patents

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이성훈
설광수
진영구
김종섭
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Abstract

상단 부분의 양측에 굴곡을 가지도록 형성되어, 이 양측의 굴곡 부분이 프로그램이나 소거시 전하가 주입되는 영역으로 사용되며, 전하가 주입되는 영역과 문턱 전압을 결정하는 영역을 분리하도록 된 채널 영역과, 이 채널 영역 상에 형성된 게이트 구조를 포함하는 것을 특징으로 하는 메모리 소자, 그 제조 방법 및 동작 방법이 개시되어 있다.

Description

플래시 메모리 소자, 그 제조 방법 및 동작 방법{Flash memory device and manufacturing method and operating method thereof}
도 1a 및 도 1b는 전하 트랩형 플래시 메모리 소자에서의 프로그램 동작 및 소거 동작을 설명하는 도면이다.
도 2는 전하 트랩형 플래시 메모리 소자에서 문턱 전압이 결정되는 영역을 보여준다.
도 3은 전하 트랩형 플래시 메모리 소자에서의 터널 산화막의 트랩에 기인한 열화를 설명하기 위한 도면이다.
도 4a는 본 발명의 일 실시예에 따른 전하 트랩형 메모리 소자를 개략적으로 보여준다.
도 4b는 도 4a의 전하 트랩형 플래시 메모리 소자를 다른 방향에서 바라본 단면도이다.
도 5a는 볼록한 곡률을 갖는 부분에 주입되는 전자 밀도를 보여준다.
도 5b는 볼록한 곡률을 갖는 부분에 주입되는 정공의 밀도를 보여준다.
도 6은 본 발명에 따른 전하 트랩형 플래시 메모리 소자에서의 프로그램 동작을 설명하는 도면이다.
도 7a는 프로그램 동작에 의해 전하 트랩층에 전자를 주입한 상태 및 이에 따른 포텐셜(potential)을 보여준다.
도 7b는 도 7a의 프로그램 동작에 의해 전하 트랩층에 전자를 주입한 전하 트랩형 플래시 메모리에 부가 전압을 인가할 때의 전자의 이동 및 포텐셜 변화를 보여준다.
도 8a 및 본 발명에 따른 전하 트랩형 플래시 메모리 소자에서의 소거 동작을 설명하는 도면이다.
도 8b는 도 8a의 소거 동작에 의해 전하 트랩층에 정공을 주입한 상태에서 전하 트랩형 플래시 메모리 소자 부가 전압을 인가할 때의 정공의 이동을 보여준다.
도 9는 본 발명에 따른 전하 트랩형 플래시 메모리 소자에서의 독출(read) 동작을 설명하는 도면이다.
도 10a 및 도 10b는 본 발명에 따른 플래시 메모리 소자 작동 방법에 따라 프로그램시의 전압 파형의 실시예들을 보여준다.
도 11a 및 도 11b는 각각 도 10a 및 도 10b의 전압 파형을 이용하여 ISPP 방식으로 프로그램시의 전압 파형을 보여준다.
도 12a 및 도 12b는 본 발명에 따른 플래시 메모리 소자 작동 방법에 따라 소거시의 전압 파형의 실시예들을 보여준다.
도 13a 내지 도 13k는 본 발명에 따른 전하 트랩형 플래시 메모리 소자의 제조 방법의 일 실시예를 보여준다.
<도면의 주요부분에 대한 부호의 설명>
10...전하 트랩형 플래시 메모리 소자 11...기판
11a...채널 영역 20...게이트 구조
21...터널 절연막 23...전하 트랩층
25...블록킹 절연막 27...제어 게이트
A...전하가 주입되는 영역 B...문턱 전압을 결정하는 영역
본 발명은 플래시 메모리 소자, 그 제조 방법 및 동작 방법에 관한 것으로, 보다 상세하게는 전자나 정공이 주입되는 부분의 열화에 기인한 신뢰성 저하 문제를 개선할 수 있도록 된 플래시 메모리 소자, 그 제조 방법 및 동작 방법에 관한 것이다.
반도체 메모리 장치 중 비휘발성 메모리 장치는 전원 공급이 차단되더라도 저장된 데이터가 소멸되지 않고 보존되는 저장장치로, 대표적으로 플래시 메모리가 있다.
플래시 메모리를 구성하는 메모리 셀들은 전하(charge)가 저장되는, 즉 데이터가 저장되는 플로팅 게이트(floating gate)와 이를 제어하는 컨트롤 게이트(control gate)가 순차적으로 적층된 구조의 게이트를 구비하는 셀 트랜지스터로 구성된다. 플래시 메모리의 셀 트랜지스터는 F-N 터널링 메커니즘에 의해서 프로그램 되거나 소거된다.
이러한 플래시 메모리에 있어서, 해마다 증가하고 있는 메모리 용량의 확대 요구를 충족시키기 위해서, 메모리 셀 크기는 급속도로 축소되고 있다. 또한, 셀 크기의 축소에 맞추어, 플로팅 게이트의 수직방향의 높이를 효과적으로 줄여 나가는 것이 요구되고 있다.
그런데, 플로팅 게이트의 크기는 불휘발성 메모리 장치의 크기를 줄이는 데 한계요인으로 작용한다.
이러한 한계요인을 극복하기 위하여, 플로팅 게이트 대신에 전하 트랩층(charge trap layer)을 구비하는 플래시 메모리 즉, 전하 트랩형 플래시(CTF:Charge Trap Flash) 메모리가 제안되었다.
전하 트랩형 플래시 메모리는 전하 트랩층에 전하가 트랩됨에 따라 문턱전압(threshold voltage)이 이동(shift)되는 특성을 이용한다. 이러한 전하 트랩형 플래시 메모리는 플로팅 게이트에 전하를 저장하는 종래의 플래시 메모리에 비하여, 작은 크기를 가질 수 있다.
도 1a 및 도 1b는 전하 트랩형 플래시 메모리 소자에서의 프로그램 동작 및 소거 동작을 설명하는 도면이다.
도 1a 및 도 1b를 참조하면, 전하 트랩형 플래시 메모리를 구성하는 메모리 셀의 기본 구조는 다음과 같다. 반도체 기판의 채널 영역(8)상에 전하의 터널링을 위한 터널 산화막(1)이 형성되어 있으며, 이 터널 산화막(1) 상에 이 터널 산화막(1)을 터널닝한 전하가 트랩되는 전하 트랩층(3)이 형성되어 있다. 이 전하 트랩층(3) 상에는 상기 전하가 전하 트랩층(3)을 통과하여 위쪽으로 이동되는 것을 차 단하기 위한 블록킹 산화막(5)이 형성되어 있으며, 이 블록킹 산화막(5) 상에 제어 게이트(7)가 형성되어 있다. 채널 영역(8)은 반도체 기판에 형성되며, 메모리 셀 어레이에서는 채널 영역(8)을 한정하고 메모리 셀들 사이를 전기적으로 분리시키도록 STI 공정에 의해 소자 분리막(9)을 형성한다. 그리고 그 위에 상기한 터널 산화막(1), 전하 트랩층(3), 블록킹 산화막(5) 및 제어 게이트(7)를 형성한다. 상기 채널 영역(8)에 의해 메모리 셀이 정의된다.
도 1a를 참조하면, 프로그램시에는 제어 게이트(7)에 고전압(예를 들어, 16-17V)을 인가하고, 채널 영역(8)에는 저전압(예를 들어 0V)을 인가한다. 이에 의해, 전자가 채널 영역(8)으로부터 전하 트랩층(3)으로 주입되어 트랩된다. 이때, 반도체 기판에도 채널 영역(8)과 마찬가지로 저전압(즉, Vbody = 0V)을 인가한다.
도 1b를 참조하면, 소거시에는 제어 게이트(7)에 저전압(예를 들어 0V)을 인가하고, 채널 영역(8)은 플로팅(floating)시키며, 기판에는 고전압(예를 들어 Vbody = 17-18V)을 인가한다. 이에 의해 전하 트랩층(3)으로부터 채널 영역(8)으로 전자가 빠져 나오거나, 채널 영역(8)에서 전하 트랩층(3)으로 정공(hole)을 주입하여, 정공-전자 재결합에 의해 전하 트랩층(3)에 저장되어 있던 전자를 제거한다.
이러한 전하 트랩형 플래시 메모리에 있어서, 문턱 전압은 도 2에 나타낸 바와 같이, 대략적으로 채널 영역(8)과 터널 산화막(1)이 인접한 채널 영역(8)의 중앙 부분(A')에서 결정된다. 그런데, 프로그램이나 소거시 이 부분에 전자가 정공이 주입되면서 터널 산화막(1) 열화가 발생한다. 이러한 열화는 도 3에 보인 바와 같 이, 전자나 정공이 주입되는 부분의 터널 산화막(1)에 트랩이 발생하기 때문이다. 이러한 트랩은 밑의 채널에 영향을 주어 프로그램한 문턱 전압을 이동시킨다.
이와 같이, 프로그램과 소거시 전자나 정공이 주입되는 부분이 열화되면 문턱 전압이 변화하는 등의 신뢰성 저하 문제가 발생할 수 있다.
본 발명은 상기한 바와 같은 점을 감안하여 안출된 것으로, 전하를 주입하는 영역을 문턱 전압을 결정하는 영역으로부터 분리함으로써 신뢰성을 향상시킨 전하 트랩형 플래시 메모리 소자, 그 제조 방법 및 동작 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 메모리 소자는, 상단 부분의 양측에 굴곡을 가지도록 형성되어, 이 양측의 굴곡 부분이 프로그램이나 소거시 전하가 주입되는 영역으로 사용되며, 전하가 주입되는 영역과 문턱 전압을 결정하는 영역을 분리하도록 된 채널 영역과; 상기 채널 영역 상에 형성된 게이트 구조;를 포함하는 것을 특징으로 한다.
상기 채널 영역은, 그 상단 부분 양측에 볼록한 곡률을 가지도록 형성된 것이 바람직하다.
상기 채널 영역은 그 상단 부분의 가운데에 오목한 곡률을 더 가지도록 형성될 수 있다.
이때, 상기 볼록한 곡률을 가지는 부분이 상기 오목한 곡률을 가지는 부분보 다 더 큰 곡률을 가지도록 형성된 것이 바람직하다.
상기 게이트 구조는 터널 절연막을 포함하며, 상기 터널 절연막은 상기 오목한 곡률 근처가 상기 볼록한 곡률 근처보다 두텁게 형성된 것이 바람직하다.
상기 게이트 구조를 이루는 적어도 일부 층은 상기 채널 영역의 굴곡 모양이 유지되도록 형성되는 것이 바람직하다.
상기 게이트 구조는, 상기 채널 영역의 굴곡 모양이 유지되도록 상기 채널 영역 상에 형성되는 터널 절연막 및 전하 트랩층과; 상기 전하 트랩층 상에 형성된 블록킹 절연막과; 상기 블록킹 절연막상에 형성된 제어 게이트;를 포함하는 전하 트랩형일 수 있다.
상기 목적을 달성하기 위한 본 발명에 따른 메모리 소자 제조 방법은, 기판을 준비하는 단계와; 상기 기판의 채널 영역을 형성할 위치에 형성되며 그 상단 부분에 서로 이격된 제1 및 제2돌기를 가지는 돌출부와, 이 돌출부 양측에 상기 제1 및 제2돌기를 노출시키도록 형성된 절연 물질영역을 가지는 구조를 형성하는 단계와; 식각 공정을 진행하여, 상기 제1 및 제2돌기가 볼록한 곡률을 가지도록 함으로써, 그 상단 부분의 양측에 볼록한 곡률을 가지는 채널 영역을 형성하는 단계와; 상기 채널 영역 상에 게이트 구조를 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 돌출부 및 절연 물질 영역을 가지는 구조를 형성하는 단계는, (가) 상기 기판에 돌출부와 이보다 돌출되게 그 양측에 상기 절연 물질 영역을 형성하여 단차 구조를 만드는 단계와; (나) 상기 돌출부의 상기 절연물질 영역과 인접한 부 분에 제1하드 마스크막이 존재하도록 하며, 돌출부의 중앙부분만이 노출되도록 하는 단계와; (다) 상기 돌출부의 노출된 중앙부분을 일부 깊이까지 식각하여 상기 돌출부의 상단 부분에 서로 이격된 상기 제1 및 제2돌기를 형성하는 단계와; (라) 상기 제1하드 마스크막을 제거하고, 상기 제1 및 제2돌기의 외측면이 노출되도록 상기 절연 물질 영역의 일부를 제거하는 단계;를 포함할 수 있다.
여기서, 상기 (가) 단계는, 상기 기판 상에 제2하드 마스크막을 형성하는 단계와; 채널 영역을 형성할 부분 이외의 제2하드 마스크막 및 기판의 일부 깊이를 제거하여, 상기 돌출부를 만드는 단계와; 상기 돌출부의 양측에 이 돌출부보다 돌출되어 단차지도록 절연물질 영역을 형성하는 단계와; 상기 제2하드 마스크막을 제거하여 단차 구조를 노출시키는 단계;를 포함하는 것을 특징으로 한다.
상기 (나) 단계는, 상기 단차 구조상에 제1하드 마스크막을 형성하는 단계와; 식각 공정을 진행하여, 돌출부의 상기 절연물질 영역과 인접한 부분에만 제1하드 마스크막이 남겨지도록 하는 단계;를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 메모리 소자에 프로그램이나 소거 동작을 수행하는 방법은, 프로그램이나 소거용 전압을 인가하여, 상기한 메모리 소자 또는 상기한 제조 방법에 의해 제조된 메모리 소자의 채널 영역의 상단 부분의 양측 굴곡 부분을 통하여 전하를 주입하는 단계와; 부가 전압을 인가하여, 주입된 전하의 이동을 촉진시키는 단계;를 포함하는 것을 특징으로 한다.
상기 부가 전압은 DC 전압 또는 DC+AC 전압일 수 있다.
이때, 상기 부가 전압의 크기는 프로그램 전압이나 소거 전압보다 작은 것이 바람직하다.
또한, 상기 부가 전압의 DC 극성은 프로그램 전압이나 소거 전압과 반대인 것이 바람직하다.
이하, 첨부된 도면들을 참조하면서 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자, 그 제조 방법 및 동작 방법을 상세히 설명한다. 본 발명에 따른 플래시 메모리소자는 플로팅 게이트를 가지는 플로팅 게이트형 플래시 메모리소자 및 전하 트랩층을 가지는 전하 트랩형 플래시 메모리소자를 포함한다. 이하에서는 본 발명에 따른 플래시 메모리소자의 실시예로서 전하 트랩형 플래시 메모리 소자에 대해 설명한다.
도 4a는 본 발명의 일 실시예에 따른 전하 트랩형 메모리 소자(10)를 개략적으로 보여준다. 도 4b는 도 4a의 전하 트랩형 플래시 메모리 소자(10)를 다른 방향에서 바라본 단면도이다. 도 4a 및 도 4b는 본 발명에 따른 전하 트랩형 플래시 메모리 소자(10)의 한 메모리 셀을 보인 것으로, 이러한 메모리 셀들이 예를 들어 낸드(NAND)형 플래시 메모리 장치를 구성하도록 배열될 때, 도 4a는 워드 라인(word line) 방향의 단면도이고, 도 4b는 비트 라인(bit line) 방향의 단면도를 나타낸다.
도 4a 및 도 4b를 참조하면, 본 발명에 따른 전하 트랩형 플래시 메모리 소자(10)는, 기판(11)에 형성된 채널 영역(11a)과, 이 채널 영역(11a) 상에 형성된 게이트 구조(20)를 포함한다. 도 4a에서는 기판(11)의 도시는 생략되었다.
상기 기판(11)은 실리콘 반도체 기판이거나, SOI 기판에 단결정 실리콘층을 형성한 기판일 수 있다.
상기 채널 영역(11a)은 상단 부분의 적어도 양측에 굴곡을 가지도록 형성되어, 이 양측의 굴곡 부분이 프로그램이나 소거시 전하가 주입되는 영역으로 사용되도록 되어 있다. 이러한 구조로 채널 영역(11a)을 형성하면 전하가 주입되는 영역과 문턱 전압이 결정되는 영역을 분리할 수 있다.
보다 구체적으로, 채널 영역(11a)은 그 상단 부분 양측에 볼록한 곡률(curvature)을 갖는 부분(A)을 구비하며, 그 가운데에 오목한 곡률을 갖는 부분(B)을 더 구비할 수 있다. 이때, 상기 볼록한 곡률을 갖는 부분(A)이 오목한 곡률을 갖는 부분(B)보다 큰 곡률을 갖도록 된 것이 바람직하다.
도 5a는 볼록한 곡률을 갖는 부분에 주입되는 전자 밀도를 보여준다. 도 5b는 볼록한 곡률을 갖는 부분에 주입되는 정공의 밀도를 보여준다.
도 5a를 살펴보면, 볼록한 곡률이 존재하는 곳으로 전자가 주로 주입되는 것을 알 수 있다. 또한 도 5b를 살펴보면, 볼록한 곡률이 존재하는 곳으로 정공이 주로 주입되는 것을 알 수 있다.
이와 같이 볼록한 곡률이 존재하는 영역으로 전하 즉, 전자와 정공이 주로 주입되는 이유는 곡률로 인한 하이 필드 효과(high field effect)에 기인한다.
따라서, 도 4a에서와 같이 채널 영역(11a)의 상단 부분을 양측의 볼록한 곡률을 갖는 부분(A)과 가운데의 오목한 곡률을 갖는 부분(B)으로 형성하는 경우, 전하는 주로 양측의 볼록한 곡률을 갖는 부분(A:이하, 전하 주입 영역))을 통해 주입되며, 문턱 전압은 오목한 곡률을 갖는 부분(B:이하, 문턱 전압 결정 영역)에서 결 정된다.
따라서, 열화가 발생하는 전하 주입 영역(A)을 문턱 전압을 결정하는 영역(B)으로부터 분리할 수 있으므로, 전자나 정공이 주입되는 전하 주입 영역(A)의 열화에 기인한 문턱 전압이 변화되는 문제를 개선할 수 있어, 신뢰성이 크게 향상될 수 있다.
한편, 본 발명에 따른 전하 트랩형 플래시 메모리 소자(10)에 있어서, 게이트 구조(20)는 터널 절연막(21)을 구비한다. 이때, 전하 주입 영역(A)의 곡률이 문턱 전압 영역(B)의 곡률보다 크도록 하고, 터널 절연막(21)은 볼록한 곡률을 가지는 전하 주입 영역(A) 근처보다 오목한 곡률을 가지는 문턱 전압 영역(B) 근처가 더 두텁도록 형성되는 것이 바람직하다. 이는 소거시 문턱 전압 영역(B)으로 전자가 직접 빠져 나올 가능성을 없애기 위해서다. 즉, 문턱 전압 영역(B)의 곡률을 전하 주입 영역(A)보다 작게 하고, 문턱 전압 영역(B) 근처의 터널 절연막(21)을 두텁게 하면, 소거시 문턱 전압 영역(B)으로 전자가 직접 빠져 나오는 것을 막을 수 있다.
한편, 상기 게이트 구조(20)는 복수의 층으로 이루어지는데, 이때 게이트 구조(20)를 이루는 적어도 일부 층은 상기 채널 영역(11a)의 상단 부분의 굴곡 모양을 유지시키도록 형성된 것이 바람직하.
즉, 전하 트랩형 플래시 메모리 소자(10)의 경우, 상기 게이트 구조(20)는 채널 영역(11a) 상에 형성된 터널 절연막(21), 터널 절연막(21) 상에 형성되는 전하 트랩층(23), 전하 트랩층(23) 상에 형성되는 블록킹 절연막(25) 및 블록킹 절연 막(25) 상에 형성되는 제어 게이트(27)를 포함할 수 있다.
이때, 상기 터널 절연막(21)과 전하 트랩층(23)은 도 4a에서와 같이, 채널 영역(11a)의 굴곡 모양이 유지되도록 채널 영역(11a) 상에 형성되는 것이 바람직하다.
상기 터널 절연막(21)은 전하 즉, 전자나 정공의 터널링을 위한 막이다. 터널 절연막(21)을 터널링한 전하는 전하 트랩층(23)에서 트랩된다. 프로그램시, 주입된 전자는 전하 트랩층(23)에 트랩된다. 소거시, 주입된 정공은 전하 트랩층(23)에 트랩되어 있는 전자와 재결합(recombination)한다. 블록킹 절연막(25)은 전하가 전하 트랩층(23)을 통과하여 위쪽으로 이동하는 것을 차단한다.
한편, 도 4b를 참조하면, 상기 기판(11)에는 소정의 도전성 불순물이 도핑된 제1 및 제2불순물 영역(13)(14)이 형성될 수 있다. 제1 및 제2불순물 영역(13)(14) 중 하나는 드레인(D), 나머지 하나는 소스(S)로 사용될 수 있다. 도 4b에서 참조번호 19는 스페이서(spacer)를 나타낸다.
상기 터널 절연막(21)은 제1 및 제2불순물 영역(13)(14)과 접촉하며, 채널 영역(11a)상에 위치하도록 상기 기판(11) 상에 형성된다. 상기 터널링 절연막(21)은 터널링 산화막으로서 예컨대, SiO2 또는 다양한 high-k 산화물로 형성되거나 이들의 조합으로 이루어진 산화물로 형성될 수 있다. 또한, 상기 터널 절연막(21)은 실리콘 질화막 예컨대, Si3N4로 형성될 수도 있다. 이때, 실리콘 질화막은, 예컨대, 제트 기상 증착(Jet Vapor Depositon)과 같은 특수한 제법을 사용하여, 불순물 농 도가 높지 않고(즉, 불순물의 농도가 실리콘 산화막과 비견될만하고) 실리콘과의 계면 특성이 우수하도록 형성되는 것이 바람직하다. 또 대안으로, 상기 터널 절연막(21)은 실리콘 질화막과 산화막의 이중층 구조로 이루어질 수도 있다.
상기 전하 트랩층(23)은 전하 트랩에 의해 정보 저장이 이루어지는 영역이다. 이 전하 트랩층(23)은 폴리실리콘, 질화물, 높은 유전율을 가지는 high-k 유전체 및 나노닷(nanodots) 중 어느 하나를 포함하도록 형성될 수 있다.
예를 들어, 전하 트랩층(23)은 Si3N4 와 같은 질화물이나 SiO2, HfO2, ZrO2, Al2O3, HfSiON, HfON 또는 HfAlO와 같은 high-k 산화물로 이루어질 수 있다.
또한, 상기 전하 트랩층(23)은 전하 트랩 사이트(charge trap site)로서 불연속적으로 배치된 복수의 나노닷을 포함할 수 있다. 이때, 상기 나노닷은 미소결정체(nanocrystal) 형태로 이루어질 수 있다.
상기 블록킹 절연막(25)은 전하 트랩층(23)이 형성된 위치를 통과하여 위쪽으로 전하가 이동되는 것을 차단하기 위한 것으로, 산화층으로 이루어질 수 있다.
상기 블록킹 절연막(25)은 SiO2 로 형성되거나, 터널링 절연막(21)보다 높은 유전율을 지닌 물질인 high-k 물질 예컨대, Si3N4, Al2O3, HfO2, Ta2O5 또는 ZrO2로 형성될 수 있다. 블록킹 절연막(25)을 복수층 구조로 형성될 수도 있다. 예를 들어, 블록킹 절연막(25)은 SiO2 와 같은 통상적으로 사용되는 절연 물질로 된 절연층과, 터널링 절연막(21)보다 높은 유전율을 지닌 물질로 형성된 고유전체층을 포함 하여 두층 또는 그 이상으로 구성될 수 있다.
상기 제어 게이트(27)는 금속막으로 형성될 수 있다. 예를 들어, 상기 제어 게이트(27)은 알루미늄(Al)으로 형성될 수 있으며, 이외에도, 통상적으로 반도체 메모리 소자의 게이트 전극으로 사용되는 Ru, TaN 금속 또는 NiSi 등의 실리 사이드 물질로 형성될 수도 있다.
한편, 상기 채널 영역(11a)은 반도체 기판(11)에 형성되는데, 이때, 이 채널 영역(11a)은 메모리 셀들 사이를 전기적으로 분리시키도록 STI(shallow trench isolation) 공정에 의해 형성되는 소자 분리막(15)에 의해 한정될 수 있다.
도 4a에서는 본 발명에 따른 전하 트랩형 플래시 메모리 소자(10)가 소자 분리막(15)에 의해 한정된 채널 영역(11a)을 가지며, 채널 영역(11a) 상에 채널 영역(11a)의 굴곡이 유지되도록 터널 절연막(21) 및 전하 트랩층(23)이 형성되고, 그 위에 전하 트랩층(23) 및 소자 분리막(15)에 걸쳐 블록킹 절연막(25) 및 제어 게이트(27)를 형성한 예를 보여준다.
상기한 바와 같은 본 발명에 따른 전하 트랩형 플래시 메모리 소자에 따르면, 채널 영역(11a), 터널 절연막(21) 및 전하 트랩층(23)에 곡률을 주어 전자나 정공의 주입 영역을 조절한다. 이에 의해, 전하가 주입되는 영역(A)과 문턱 전압이 결정되는 영역(B)이 분리되므로, 터널 절연막(21)의 열화에 기인하여 문턱 전압이 변화하는 등의 신뢰성 저하 문제가 발생하지 않게 된다.
도 6은 본 발명에 따른 전하 트랩형 플래시 메모리 소자에서의 프로그램 동작을 설명하는 도면이다.
도 6을 참조하면, 프로그램시, 제어 게이트(27)에는 고전압(예를 들어 16-17V)을 인가하고, 기판(11)은 예컨대, Vbody=0V 상태로 둘 수 있다.
프로그램시에 곡면으로 인한 하이 필드 효과로, 전자는 주로 볼록한 곡률을 가지는 전하 주입 영역(A)으로 주입된다. 이때, 문턱 전압이 결정되는 영역(B)으로는 역 곡률로 인해 전자가 거의 주입되지 못한다. 따라서, 전자가 주입되는 영역과 문턱 전압을 결정하는 영역이 공간적으로 분리되게 된다.
도 7a는 프로그램 동작에 의해 전하 트랩층(23)에 전자를 주입한 상태 및 이에 따른 포텐셜(potential)을 보여준다. 도 7b는 도 7a의 프로그램 동작에 의해 전하 트랩층(23)에 전자를 주입한 전하 트랩형 플래시 메모리에 부가 전압을 인가할 때의 전자의 이동 및 포텐셜 변화를 보여준다.
채널 영역(11a) 양측의 볼록한 곡률을 가지는 전하 주입 영역(A)을 통하여 전자가 주로 주입되기 때문에, 전하 트랩층(23)은 양측은 높은 포텐셜 영역(high potential region), 중앙부는 낮은 포텐셜 영역(low potential region)으로 된다. 도 7a의 하단은 전하 트랩층(23)내에서의 측방향 포텐셜 프로파일(lateral potential profile)을 개략적으로 보여준다.
이러한 포텐셜 차이에 의해 전자는 전하 트랩층(23)의 중앙 부분으로 이동하게 되어 트랩되고, 이에 의해 문턱 전압이 변화된다.
본 발명에 따른 바람직한 프로그램 방법에 따르면, 상기와 같이 전자를 주입한 다음, 프로그램 전압과 반대 바이어스의 부가 전압을 인가한다. 이 부가 전압은 주입된 전자의 전하 트랩층(23)내에서의 이동을 촉진시킨다.
부가 전압은 프로그램 전압에 비해 작은 크기의 바디 바이어스(body bias) DC 전압 또는 DC+AC 전압일 수 있다. 이때, 상기 부가 전압의 DC 극성은 프로그램 전압과 반대인 것이 바람직하다.
도 7b에서는 제어 게이트(27)를 0V 상태로 두고, 기판(11)에 대략 8V(즉, Vbody =~8V)의 바디 바이어스 전압을 인가하는 예를 보여준다.
이와 같이 부가 전압을 인가할 경우, 도 7b의 하단에 보인 바와 같이, 전자의 밀도가 높은 곳과 낮은 곳과의 포텐셜 차이가 더 커진다. 이에 의해, 전자의 이동이 촉진되게 된다.
이와 같이 부가 전압은 전자의 이동에 대한 구동력(driving force)을 증가시켜 전자를 이동시킨다. 특히, DC 전압에 AC 전압을 섞어 바이어스를 가할 경우, AC 전압이 전자의 이동도(drift mobility)를 증가시켜 전자의 이동을 보다 쉽게 한다.
도 8a 및 본 발명에 따른 전하 트랩형 플래시 메모리 소자(10)에서의 소거 동작을 설명하는 도면이다. 도 8b는 도 8a의 소거 동작에 의해 전하 트랩층(23)에 정공을 주입한 상태에서 전하 트랩형 플래시 메모리 소자(10) 부가 전압을 인가할 때의 정공의 이동을 보여준다.
도 8a를 참조하면, 소거시, 제어 게이트(27)는 예컨대, 0V 상태로 두며, 기판(11)에는 예를 들어, Vbody=17~18V의 고전압이 인가된다.
소거시에도 정공은 볼록한 곡률을 전하 주입 영역(A)으로 주입되므로, 터널 절연막(21) 열화는 이 전하 주입 영역(A)에 국한된다.
이때, 문턱 전압 영역(B)의 곡률이 전하 주입 영역(A)의 곡률보다 작으며, 문턱 전압 영역(B) 근처의 터널 절연막(21)이 더 두텁게 형성되므로, 오목한 곡률을 가지는 문턱 전압 영역(B)에서 전자가 직접 빠져 나오는 일이 방지된다.
본 발명에 따른 바람직한 소거 방법에 따르면, 상기와 같이 정공을 주입한 다음, 소거 전압과 반대 바이어스의 부가 전압을 인가하여, 전하 트랩층(23)내에서 정공을 문턱전압이 결정되는 부분까지 이동시켜 소거한다. 이때, 부가 전압은 주입된 정공의 이동을 촉진시킨다.
소거 동작시의 부가 전압은 소거 전압에 비해 작은 크기의 DC 전압 또는 DC+AC 전압일 수 있다. 이때, 상기 부가 전압의 DC 극성은 소거 전압과 반대인 것이 바람직하다.
도 8b에서와 같이 제어 게이트(27)에 예컨대, 대략 8V 정도의 낮은 부가 전압을 DC 또는 DC+AC로 걸어주면 정공을 전하 트랩층(23) 내로 이동(drift)시켜 소거 동작을 촉진시킬 수 있다. 즉, 상기와 같이 부가 전압을 인가하면, 소거시에도 전자와 정공의 재결합이 빠르게 이루어질 수 있다.
상기와 같이 전하 트랩형 플래시 메모리 소자(10)에 전자를 주입하여 주입된 전자가 전하 트랩층(23)의 트랩 사이트에 트랩됨으로써 프로그램 상태의 문턱 전압을 갖도록 하는 프로그램을 수행하거나, 상기 메모리 소자(10)에 정공을 주입하여 전자-정공 재결합에 의해 전자를 소거하여 소거 상태의 문턱 전압으로 되도록 소거를 수행할 수 있다.
이와 같이 메모리 셀은 2가지 상태 즉, 프로그램 상태와 소거 상태를 가진다. 메모리 셀의 문턱 전압을 감소시켜 독출(read)시에 제어 게이트(27)에 제공되는 전압에 의해 비트 라인에 연결된 드레인으로 전류가 흐르는 온(on) 상태를 소거 상태라 하고, 메모리 셀의 문턱 전압을 증가시켜 독출시 제어 게이트(27)에 제공되는 전압에 의해 비트 라인에 연결된 드레인으로 전류가 흐르지 않는 오프(off) 상태를 프로그램 상태라 한다.
도 9는 본 발명에 따른 전하 트랩형 플래시 메모리 소자(10)에서의 독출(read) 동작을 설명하는 도면이다.
도 9를 참조하면, 독출시, 제어 게이트(27)에는 예를 들어, 4.5V 정도의 독출 전압을 인가하고, 기판(11)은 예컨대, Vbody=0V 상태로 둔다.
전하 주입 영역(A)에 대응하는 전하 트랩층(23) 내의 전자의 밀도가 여전히 높기 때문에 전하 주입 영역(A)의 문턱 전압은 높다. 전하 주입 영역(A)과 문턱 전압 결정 영역(B) 사이의 C 영역은 문턱 전압 결정영역(B)과 전자 밀도가 비슷하지만, 문턱 전압 결정 영역(B)은 오목한 곡률로 인해 하이 게이트 필드(high gate field)가 걸리므로 이 문턱 전압 결정 영역(B)이 가장 낮은 문턱 전압을 갖게 된다.
열화의 원인인 전하 주입 영역(A)이 문턱 전압이 결정되는 부분에서 분리되어 있으므로, 프로그램한 문턱 전압이 이동하는 문제가 발생하지 않으므로 독출시에도 신뢰성 향상 효과가 얻어진다.
상기한 바와 같은 본 발명에 따른 전하 트랩형 플래시 메모리에 따르면, 채널, 터널 절연막(21) 및 전하 트랩층(23)에 굴곡을 주어 전자나 정공의 주입 영역을 조절한다. 이에 의해, 전하가 주입되는 영역과 문턱 전압이 결정되는 영역이 분리되므로, 문턱 전압이 변화하는 등의 신뢰성 저하 문제가 발생하지 않게 된다.
또한, 프로그램시에는, 프로그램 바이어스를 걸어주어 전자를 주입한 후에 프로그램 바이어스보다 낮은 DC 또는 DC+AC 부가 전압을 걸어주어 전하 트랩층(23)내에서 전자를 원하는 곳으로 이동시켜 문턱 전압이 결정되는 영역을 주입 영역으로부터 분리한다.
소거시에는, 소거 바이어스를 걸어주어 정공을 주입한 후에 소거 바이어스보다 낮은 DC 또는 DC+AC의 부가 전압을 걸어주어 전하 트랩층(23)내에서 정공을 문턱 전압이 결정되는 부분까지 이동시켜 소거시킨다.
따라서, 프로그램이나 소거를 위해 전하를 주입한 후, 부가 전압을 걸어주면, 전하의 안정화 및 재결합 속도를 크게 증진시킬 수 있으며, 불완전 재결합 가능성을 현저히 낮출 수 있어, 반대 전하와의 공존 가능성을 크게 줄일 수 있다. 따라서, 소거 상태나 프로그램 상태의 안정성도 확보할 수 있으며, 프로그램이나 소거시 문턱 전압의 산포 열화 가능성을 크게 낮출 수 있다.
한편, 일반적인 플래시 메모리 소자 동작 방법에 따르면, 프로그램시에는, 전하 트랩형 플래시 메모리 소자의 메모리 셀에 펄스 형태의 프로그램 전압을 인가하여 프로그램하고, 검증 전압을 인가하여 메모리 셀이 프로그램되었는지 여부를 확인하는 프로그램 검증 동작을 수행한다.
또한, 증가형 스텝 펄스 프로그램(Incremental Step Pulse Programming:ISPP 방식으로 프로그램시에는, 프로그램 전압을 인가하여 프로그램한 다음, 이어서 검증(verifying) 전압을 인가하여 메모리 셀의 문턱 전압을 확인하는 과정을 메모리 셀의 문턱 전압이 프로그램 상태에 도달할 때까지 반복한다.
소거시에는, 전하 트랩형 플래시 메모리 소자의 메모리 셀에 펄스 형태의 소거 전압을 인가하여 소거한다. 이어서 검증 전압을 인가하여 메모리 셀이 제대로 소거되었는지 여부를 확인하는 소거 검증 동작을 수행한다.
따라서, 본 발명의 동작 방법에서와 같이, 프로그램이나 소거를 위해 전하를 주입한 후, 부가 전압을 걸어주는 경우에는, 프로그램이나 소거를 위한 펄스 전압과 검증 전압 사이에 부가 전압을 인가한다. 즉, 프로그램이나 소거를 위한 전압을 인가하고 부가 전압을 인가하여 프로그램이나 소거를 한 다음, 검증 전압을 인가하여 검증 동작을 수행하게 된다. 이때, 프로그램 전압, 소거 전압, 부가 전압, 검증 전압 등은 도 10a 내지 도 12b에서와 같이 펄스 형태로 인가된다.
도 10a 및 도 10b는 본 발명에 따른 플래시 메모리 소자 작동 방법에 따라 프로그램시의 전압 파형의 실시예들을 보여준다. 도 10a는 부가 전압이 프로그램 전압보다 작은 크기의 반대 극성의 DC 전압 일 때, 도 10b는 부가 전압이 프로그램 전압보다 작은 크기이고 DC 극성이 프로그램 전압과 반대인 DC+AC 전압인 경우를 보여준다.
도 10a 및 도 10b에서와 같이, 프로그램시에는 프로그램 전압, 부가 전압, 검증 전압이 한 패키지를 이루어 순차적으로 인가된다.
도 11a 및 도 11b는 각각 도 10a 및 도 10b의 전압 파형을 이용하여 ISPP 방식으로 프로그램시의 전압 파형을 보여준다.
도 11a 및 도 11b는 본 발명의 작동 방법을 ISPP 방식 프로그램시에도 적용할 수 있음을 보여준다. 도 11a 및 도 11b에서 Vpgm은 ISPP 방식 프로그램시의 기본적인 프로그램 전압, ΔVpgm은 ISPP에서의 프로그램 전압 증가 크기를 나타낸다.
본 발명의 작동방법을 ISPP 방식의 프로그램에 적용하는 경우에는, 소정 크기의 프로그램 전압 펄스를 인가하여 프로그램한 후 이어서 부가 전압 펄스를 인가한다. 이어서 검증 전압 펄스를 인가하여 문턱 전압이 프로그램 상태에 도달하였는지를 확인한다. 프로그램 상태에 도달하지 못하였으면, 프로그램 전압 펄스의 크기를 일정 크기만큼 증가시켜 앞의 과정을 반복한다. 문턱 전압이 프로그램 상태에 도달할 때까지 이러한 과정을 복수 회 반복한다.
도 12a 및 도 12b는 본 발명에 따른 플래시 메모리 소자 작동 방법에 따라 소거시의 전압 파형의 실시예들을 보여준다. 도 12a는 부가 전압이 소거 전압보다 작은 크기의 반대 극성의 DC 전압 일 때, 도 12b는 부가 전압이 소거 전압보다 작은 크기이고 DC 극성이 소거 전압과 반대인 DC+AC 전압인 경우를 보여준다.
도 12a 및 도 12b에서와 같이, 소거시에는, 소거 전압, 부가 전압, 검증 전압이 한 패키지를 이루어 순차적으로 인가된다.
이하에서는 상기한 바와 같은 본 발명에 따른 전하 트랩형 플래시 메모리 소자(10)의 제조 방법의 일 실시예를 도 13a 내지 도 13k를 참조로 설명한다.
도 13a 내지 도 13i를 참조하면, 먼저, 기판(11)을 준비한다. 이때, 상기 기 판(11)은 실리콘 반도체 기판이거나, SOI 기판에 단결정 실리콘층을 형성한 기판일 수 있다.
다음으로, 기판(11)의 채널 영역(11a)을 형성할 위치에 형성되며 그 상단 부분에 서로 이격된 제1 및 제2돌기(33a)(33b)를 가지는 돌출부(33)와, 이 돌출부(33) 양측에 상기 제1 및 제2돌기(33a)(33b)를 노출시키도록 형성된 절연 물질영역(15')을 가지는 구조를 형성한다.
그런 다음, 식각 공정을 진행한다. 이와 같이 식각 공정을 진행하면, 도 13j에서와 같이 제1 및 제2돌기(33a)(33b)가 볼록한 곡률을 가지는 형태로 식각된다. 따라서, 그 상단 부분의 양측에 볼록한 곡률 부분을 가지는 채널 영역(11a)이 형성된다.
이 채널 영역(11a)상에 도 13j 및 도 13k에서와 같이 게이트 구조(20)를 형성한다. 이때, 적어도 터널 절연막(21) 및 전하 트랩층(23)은 채널 영역(11a)의 굴곡을 유지하도록 형성된다.
상기 돌출부(33) 및 절연 물질 영역(15')을 가지는 구조를 형성하기 위해, 도 13a 내지 도 13d의 공정을 통해 기판(11)에 돌출부(33) 및 이보다 돌출되게 그 양측에 절연물질 영역(15')을 형성한 단차 구조를 만든다.
이러한 단차 구조를 만들기 위해, 도 13a에서와 같이, 기판(11) 상에 하드 마스크막(31)을 형성한다. 그런 다음 채널 영역(11a)을 형성할 부분 이외의 하드 마스크막 부분 및 기판(11)의 일부 깊이를 제거하여 도 13b에서와 같이 돌출부(33) 를 만든다. 상기 하드마스크막(31)은 질화막 예컨대, Si3N4 막일 수 있다.
그런 다음, 도 13c에서와 같이 돌출부(33) 양측에 이 돌출부(33)보다 돌출되어 단차지도록 절연 물질 영역(15')을 형성한다. 이 절연물질 영역(15')은 대략적으로 하드 마스크막(31) 높이까지 형성될 수 있다. 다음으로, 도 13d에서와 같이 하드 마스크막(31)을 제거하면 단차 구조가 노출되게 된다.
상기 절연 물질 영역(15')은, 산화물(oxide)로 이루어질 수 있다. 본 발명에 따른 전하 트랩형 플래시 메모리 소자(10)를 STI 공정에 의해 메모리 셀들이 전기적으로 분리되도록 형성하는 경우, 이 절연 물질 영역(15')은, STI 공정에 의한 소자 분리막(15)에 해당할 수 있다.
다음으로, 도 13e 및 도 13f에서와 같이, 돌출부(33)의 절연물질 영역(15')과 인접한 부분에만 하드 마스크막(35)이 존재하며, 돌출부(33)의 중앙 부분은 노출되도록 하드 마스크막(35)을 형성한다. 이를 위해 도 13e에서와 같이, 단차 구조 전면에 하드 마스크막(35)을 형성한 다음, 식각 공정을 진행하면, 도 13f에서와 같은 돌출부(33)의 절연물질 영역(15')과 인접한 부분에만 하드 마스크막(35)이 남겨지고, 돌출부(33)의 중앙 부분은 노출된 구조가 얻어진다.
다음으로, 도 13g에서와 같이, 상기 하드 마스크막(35)을 마스크로 하여 돌출부(33)에 대한 식각 공정을 진행하여, 돌출부(33)의 노출된 중앙부분을 일부 깊이까지 식각하면 돌출부(33)의 상단 부분에 서로 이격된 제1 및 제2돌기(33a)(33b)를 가지는 구조가 얻어진다.
다음으로, 도 13h에서와 같이, 하드 마스크막(35)을 제거한다.
그런 다음, 도 13i에서와 같이, 제1 및 제2돌기(33a)(33b)의 외측면이 노출되도록 절연물질 영역(15')의 일부를 제거한다.
이 상태에서 식각 공정을 진행하면, 도 13j에서와 같이, 제1 및 제2돌기(33a)(33b)는 볼록한 곡률을 가지게 형태로 식각된다. 아울러, 제1 및 제2돌기(33a)(33b) 사이는 오목한 곡률을 가지는 형태로 식각되게 된다. 이러한 굴곡을 가지는 채널 영역(11a)상에 터널 절연막(21)을 형성하며, 그 위에 전하 트랩층(23), 블록킹 절연막(25) 및 제어 게이트(27)를 형성하면, 도 13k에서와 같이, 본 발명에 따른 전하 트랩형 플래시 메모리 소자(10)가 얻어진다.
이상에서는 도 13a 내지 도 13k를 참조로 본 발명에 따른 전하 트랩형 플래시 메모리 소자(10)의 제조 방법을 설명하였는데, 본 발명의 제조 방법이 이에 한정되는 것은 아니며, 청구범위에 기재된 기술적 사상의 범위내에서 다양한 변형 및 균등한 실시예가 가능하다.
한편, 이상에서는 본 발명의 전하 주입 영역과 문턱 전압이 결정되는 영역을 공간적으로 분리하는 기술을 전하 트랩형 플래시 메모리에 적용하는 경우를 설명 및 도시하였는데 이를 예시적으로 보인 것일 뿐이다.
본 발명의 기술은 전하 트랩형 플래시 메모리 소자(10)뿐만 아니라, 다른 메모리 소자 예를 들어, 플로팅 게이트와 제어 게이트(27)를 가지는 통상적인 의미의 플로팅 게이트형 플래시 메모리 소자에 적용될 수도 있다. 이러한 플로팅 게이트형 플래시 메모리 소자에 본 발명의 기술을 적용한 실시예에 대해서는 전술한 바와 플 래시 메모리 소자 기술분야에서 잘 알려져 있는 바로부터 충분히 유추할 수 있으므로, 여기서는 보다 자세한 설명 및 도시를 생략한다.
상기한 바와 같은 본 발명에 따르면, 전하를 주입하는 영역을 문턱 전압을 결정하는 영역으로부터 분리할 수 있다.
따라서, 프로그램과 소거시 전자나 정공이 주입되는 영역의 터널 절연막(산화막)의 열화에 기인한 문턱 전압이 변화하는 등의 신뢰성 저하 문제가 생기지 않게 된다.
더욱이, 이러한 본 발명에 따른 플래시 메모리 소자의 프로그램이나 소거 동작시, 프로그램이나 소거를 위해 전하를 주입한 후, 부가 전압을 걸어주면, 전하의 안정화 및 재결합 속도를 크게 증진시킬 수 있으며, 불완전 재결합 가능성을 현저히 낮출 수 있어, 반대 전하와의 공존 가능성을 크게 줄일 수 있다. 따라서, 소거 상태나 프로그램 상태의 안정성도 확보할 수 있으며, 프로그램이나 소거시 문턱 전압의 산포 열화 가능성을 크게 낮출 수 있다.

Claims (25)

  1. 상단 부분의 양측에 굴곡을 가지도록 형성되어, 이 양측의 굴곡 부분이 프로그램이나 소거시 전하가 주입되는 영역으로 사용되며, 전하가 주입되는 영역과 문턱 전압을 결정하는 영역을 분리하도록 된 채널 영역과;
    상기 채널 영역 상에 형성된 게이트 구조;를 포함하는 것을 특징으로 하는 메모리 소자.
  2. 제1항에 있어서, 상기 채널 영역은,
    그 상단 부분 양측에 볼록한 곡률을 가지도록 형성된 것을 특징으로 하는 메모리 소자.
  3. 제2항에 있어서, 상기 채널 영역은 그 상단 부분의 가운데에 오목한 곡률을 더 가지도록 형성된 것을 특징으로 하는 메모리 소자.
  4. 제3항에 있어서, 상기 볼록한 곡률을 가지는 부분이 상기 오목한 곡률을 가지는 부분보다 더 큰 곡률을 가지도록 형성된 것을 특징으로 하는 메모리 소자.
  5. 제4항에 있어서, 상기 게이트 구조는 터널 절연막을 포함하며,
    상기 터널 절연막은 상기 오목한 곡률 근처가 상기 볼록한 곡률 근처보다 두 텁게 형성된 것을 특징으로 하는 메모리 소자.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 게이트 구조를 이루는 적어도 일부 층은 상기 채널 영역의 굴곡 모양이 유지되도록 형성되는 것을 특징으로 하는 메모리 소자.
  7. 제6항에 있어서, 상기 게이트 구조는,
    상기 채널 영역의 굴곡 모양이 유지되도록 상기 채널 영역 상에 형성되는 터널 절연막 및 전하 트랩층과;
    상기 전하 트랩층 상에 형성된 블록킹 절연막과;
    상기 블록킹 절연막상에 형성된 제어 게이트;를 포함하는 전하 트랩형인 것을 특징으로 하는 메모리 소자.
  8. 기판을 준비하는 단계와;
    상기 기판의 채널 영역을 형성할 위치에 형성되며 그 상단 부분에 서로 이격된 제1 및 제2돌기를 가지는 돌출부와, 이 돌출부 양측에 상기 제1 및 제2돌기를 노출시키도록 형성된 절연 물질영역을 가지는 구조를 형성하는 단계와;
    식각 공정을 진행하여, 상기 제1 및 제2돌기가 볼록한 곡률을 가지도록 함으로써, 그 상단 부분의 양측에 볼록한 곡률을 가지는 채널 영역을 형성하는 단계와;
    상기 채널 영역 상에 게이트 구조를 형성하는 단계;를 포함하는 것을 특징으 로 하는 메모리 소자 제조 방법.
  9. 제8항에 있어서, 상기 돌출부 및 절연 물질 영역을 가지는 구조를 형성하는 단계는,
    (가) 상기 기판에 돌출부와 이보다 돌출되게 그 양측에 상기 절연 물질 영역을 형성하여 단차 구조를 만드는 단계와;
    (나) 상기 돌출부의 상기 절연물질 영역과 인접한 부분에 제1하드 마스크막이 존재하도록 하며, 돌출부의 중앙부분만이 노출되도록 하는 단계와;
    (다) 상기 돌출부의 노출된 중앙부분을 일부 깊이까지 식각하여 상기 돌출부의 상단 부분에 서로 이격된 상기 제1 및 제2돌기를 형성하는 단계와;
    (라) 상기 제1하드 마스크막을 제거하고, 상기 제1 및 제2돌기의 외측면이 노출되도록 상기 절연 물질 영역의 일부를 제거하는 단계;를 포함하는 것을 특징으로 하는 메모리 소자 제조 방법.
  10. 제9항에 있어서, 상기 (가) 단계는,
    상기 기판 상에 제2하드 마스크막을 형성하는 단계와;
    채널 영역을 형성할 부분 이외의 제2하드 마스크막 및 기판의 일부 깊이를 제거하여, 상기 돌출부를 만드는 단계와;
    상기 돌출부의 양측에 이 돌출부보다 돌출되어 단차지도록 절연물질 영역을 형성하는 단계와;
    상기 제2하드 마스크막을 제거하여 단차 구조를 노출시키는 단계;를 포함하는 것을 특징으로 하는 메모리 소자 제조방법.
  11. 제9항에 있어서, 상기 (나) 단계는,
    상기 단차 구조상에 제1하드 마스크막을 형성하는 단계와;
    식각 공정을 진행하여, 돌출부의 상기 절연물질 영역과 인접한 부분에만 제1하드 마스크막이 남겨지도록 하는 단계;를 포함하는 것을 특징으로 하는 메모리 소자 제조 방법.
  12. 제8항에 있어서, 상기 채널 영역은 그 상단 부분의 가운데에 오목한 곡률을 더 가지도록 형성된 것을 특징으로 하는 메모리 소자 제조 방법.
  13. 제12항에 있어서, 상기 볼록한 곡률은 상기 오목한 곡률보다 큰 곡률을 가지도록 형성된 것을 특징으로 하는 메모리 소자 제조 방법.
  14. 제13항에 있어서, 상기 게이트 구조는 터널 절연막을 포함하며,
    상기 터널 절연막은 상기 오목한 곡률 근처가 상기 볼록한 곡률 근처보다 두텁게 형성되는 것을 특징으로 하는 메모리 소자 제조 방법.
  15. 제8항 내지 제14항 중 어느 한 항에 있어서, 상기 게이트 구조는 복수의 층 으로 이루어지며,
    상기 게이트 구조를 이루는 적어도 일부 층은 상기 채널 영역의 굴곡 모양이 유지되도록 형성되는 것을 특징으로 하는 메모리 소자 제조 방법.
  16. 제15항에 있어서, 상기 게이트 구조는,
    상기 채널 영역의 굴곡 모양이 유지되도록 상기 채널 영역 상에 형성되는 터널 절연막 및 전하 트랩층과;
    상기 전하 트랩층 상에 형성된 블록킹 절연막과;
    상기 블록킹 절연막상에 형성된 제어 게이트;를 포함하는 전하 트랩형인 것을 특징으로 하는 메모리 소자 제조 방법.
  17. 프로그램이나 소거용 전압을 인가하여, 청구항 1항 내지 5항 중 어느 한 항의 메모리 소자 또는 청구항 8항 내지 14항 중 어느 한 항의 제조 방법에 의해 제조된 메모리 소자의 채널 영역의 상단 부분의 양측 굴곡 부분을 통하여 전하를 주입하는 단계와;
    부가 전압을 인가하여, 주입된 전하의 이동을 촉진시키는 단계;를 포함하는 것을 특징으로 하는 메모리 소자 동작 방법.
  18. 제17항에 있어서, 상기 메모리 소자의 게이트 구조를 이루는 적어도 일부 층은 상기 채널 영역의 상단 부분의 굴곡 모양이 유지되도록 형성되는 것을 특징으로 하는 메모리 소자 동작 방법.
  19. 제18항에 있어서, 상기 메모리 소자는 그 게이트 구조가, 상기 채널 영역의 상단 부분의 굴곡 모양이 유지되도록 상기 채널 영역 상에 형성되는 터널 절연막 및 전하 트랩층과;
    상기 전하 트랩층 상에 형성된 블록킹 절연막과;
    상기 블록킹 절연막상에 형성된 제어 게이트;를 포함하는 전하 트랩형인 것을 특징으로 하는 메모리 소자 동작 방법.
  20. 제19항에 있어서, 상기 부가 전압은
    DC 전압 또는 DC+AC 전압인 것을 특징으로 하는 메모리 소자 동작 방법.
  21. 제20항에 있어서, 상기 부가 전압의 크기는 프로그램 전압이나 소거 전압보다 작은 것을 특징으로 하는 메모리 소자 동작 방법.
  22. 제20항에 있어서, 상기 부가 전압의 DC 극성은 프로그램 전압이나 소거 전압과 반대인 것을 특징으로 하는 메모리 소자 동작 방법.
  23. 제17항에 있어서, 상기 부가 전압은
    DC 전압 또는 DC+AC 전압인 것을 특징으로 하는 메모리 소자 동작 방법.
  24. 제23항에 있어서, 상기 부가 전압의 크기는 프로그램 전압이나 소거 전압보다 작은 것을 특징으로 하는 메모리 소자 동작 방법.
  25. 제23항에 있어서, 상기 부가 전압의 DC 극성은 프로그램 전압이나 소거 전압과 반대인 것을 특징으로 하는 메모리 소자 동작 방법.
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