JP5317392B2 - デコード回路および表示装置 - Google Patents
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Description
該最終ビット群は、複数のビットを含み、最終段サブデコード回路は、最終ビット群の複数のビットそれぞれに対応して配置されかつ前記第1の方向に沿って配置される複数のスイッチング素子を備える。
この発明の別の実施の形態においては、各ビット群デコード回路の各サブデコード回路は、対応のビット群がMビットのとき、M個の直列に接続されるかつ対応のビットの値に従って選択的に導通するスイッチング素子を備えるユニットデコーダを備える。Mが1以上の整数である。各サブデコード回路は、対応のビット群のビット値に従って、それぞれにユニットデコーダが設けられる2のM乗の出力候補から1つの出力候補を選択し、次段のビット群デコードのサブデコード回路の選択対象の出力候補として出力する。
該出力候補は、前記多ビットデジタルデータにより表現可能な大きさを有する基準電圧であり、第1のビット群は1ビットで構成され、かつ各スイッチング素子は、CMOSトランスミッションゲートで構成される。
この別の実施の形態のデコード回路は、さらに、第2の方向に沿って延在して配設され、前記基準電圧をそれぞれ伝達する複数の基準電圧線と、第1の方向に沿って延在して配置され、前記ビット群デコード回路に対して前記多ビットデジタルデータの各ビットに対する相補信号を伝達する複数の制御信号線とを備える。各スイッチング素子は、各基準電圧線と平面レイアウトにおいて重なり合わないように配置される。第1のビット群デコード回路のユニットデコードのCMOSトランスミッションゲートは、第2の方向に延在する分岐配線を介して対応の制御信号線に結合されるゲート電極を有し、分岐配線は、互いに交差しないように配置される。
図1は、この発明に従って構成されるデコード回路の概念的構成を示す図である。図1においては、この発明に従うデコード回路の要部の構成を概略的に示す。この図1において、出力候補を構成する入力IN(INA,INB…)を選択する選択制御信号(多ビットデジタルデータ)が、複数のビット群に分割される。図1において、制御信号ビット群S1(aビット)、S2(bビット)、S3(cビット)、…Sf(kビット)に分割される。これらのビット群S1(aビット)、…Sf(kビット)それぞれに対応して第1ビット群デコード回路FBD、第2ビット群デコード回路SBD、第3ビット群デコード回路TBD、…最終ビット群デコード回路LBDが設けられる。
図4は、この発明の実施の形態1に従うデコード回路の構成を概略的に示す図である。図4においては、多ビットデジタルデータPDの6ビットD0−D5に従って、64個の出力候補V0−V63の1つを選択して出力線OLに出力信号VOUTとして出力するデコード回路の構成を一例として示す。出力候補V0−V63は、一例としてそれぞれ電圧レベルが異なる基準電圧であり、画像表示装置において画素書込電圧として利用される階調電圧である。基準電圧の各添え字が階調0-63に対応し、データビットD0-D5により表現される添え字(階調)に対応する基準電圧(階調電圧)が選択されて最終電気信号として出力線OLに伝達される。
図8は、この発明の実施の形態1に従うデコード回路のレイアウトの変更例を示す図である。図8において、最下位ビットD0を受ける第1サブデコード回路FSDa−FSDb各々において、スイッチング素子SWOのNチャネルMOSトランジスタのゲート電極配線4dを制御信号線1abに接続する電極取出用の分岐配線4gが、隣接して配置される基準電位線2g、2d、2cおよび2aと重なり合うように配設される。この図8に示すデコード回路の配線レイアウトの他の配置配線は、図7に示すデコード回路の配置配線と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図9は、この発明の実施の形態1に従うデコード回路の他の配線レイアウトを概略的に示す図である。図9においては、1つの第1サブデコード回路FSDaに関連する部分の詳細配置を示す。この第1サブデコード回路FSDaは、次段の第2サブデコード回路のユニットデコーダUSD0および最終サブデコード回路LSDを介して出力線OLに結合される。別の最終サブデコード回路に対応して設けられる第1サブデコード回路FSDxおよび次段の第2サブデコード回路のユニットデコーダUSD3をブロックで、その接続を概略的に示す。
図10は、この発明の実施の形態2に従うデコード回路の構成を概略的に示す図である。この図10に示すデコード回路の構成は、以下の点で、図4に示すデコード回路と構成が異なる。すなわち、上位3ビットD3−D5に対して設けられる最終ビット群デコード回路LBDにおいて最終段サブデコード回路LSD0−LSD7が、各々、第1の方向に沿って整列して配置されるスイッチング素子LSW0−LSW2の直列体を含む。最終サブデコード回路LSD7−LSD0の各々の最終段のスイッチング素子LSW2が共通に、出力線OLに結合される。この図10に示すデコード回路の他の構成は、図4に示すデコード回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図13は、この発明の実施の形態2に従うデコード回路の変更例のトランジスタの配置および配線レイアウトを概略的に示す図である。この図13に示すデコード回路のレイアウトは、図12に示すデコード回路の配置配線と、以下の点でその配置が異なる。すなわち、最終サブデコード回路LSDを構成するスイッチング素子LSW0、LSW1およびLSW2が、それぞれ、個々に、基準電圧線の間に配置される。すなわち、スイッチング素子LSW0が、基準電圧線2hおよび2eの間に配設され、スイッチング素子LSW1が、基準電圧線2fおよび2eの間に配設される。スイッチング素子LSW2が、基準電圧線2dおよび2cの間に配設される。
この発明に従うデコード回路のサブデコード回路への分割配置を行なうための概念的構成を示す図である。図14において、デコード対象のデータPDがビットDa−Dfを有する。たとえば、3段階でデコードを行なう場合、ビットDa−Dbにおいて、異なるビットパターンで出力候補(基準電圧)VREFを分類する。次いで、ビットDc−Ddについて、同一ビットパターンを有する出力候補に対しサブデコード回路を共有化する。さらに、ビットDe−Dfにおいて同一ビットパターンに対応する出力候補(基準電圧VREF)に対してサブデコード回路を共有化する。サブデコード回路の共有化により、第2ビット群デコード回路および第3ビット群デコード回路において、それぞれサブデコード回路の数を低減する。この分割手順に従って、先の実施の形態1および2において、サブデコード回路の共有化を実現している。
図21は、この発明の実施の形態3に従うデコード回路の変更例のスイッチング素子の配置を概略的に示す図である。この図21に示すデコード回路は、図19に示すデコード回路と、以下の点でその構成が異なる。すなわち、最終ビット群デコード回路LBDにおいて、各最終サブデコード回路LSD0−LSD7のスイッチング素子LSW0−LSW2が、第1の方向に沿って配置される。この図21に示すデコード回路の他の構成は、図19に示すデコード回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図24は、この発明の実施の形態3に従う基準電圧を発生する回路の変更例1の構成を示す図である。図24において、デコード回路DECの一方側に、上位側基準電圧V32-V63を発生する基準電圧発生回路60aと下位側基準電圧V0−V31を発生する基準電圧発生回路60bとを別々に設ける。基準電圧発生回路60aは、電源ノードVA1およびVB1の間に直列に接続される抵抗素子R1を含み、基準電圧発生回路60bは、電源ノードVA2およびVB2の間に直列に接続される抵抗素子R2の直列体を含む。基準電圧発生回路60aにおいて各抵抗素子の接続ノードから、基準電圧V32−V63が生成され、基準電圧発生回路60bにおいては、抵抗素子R2の各接続ノードから、基準電圧V0−V31が生成される。電源ノードVB1に、基準電圧V31に対応する電圧を与え、電源ノードVA2に電圧V32に対応する電圧を与える。この構成の場合、抵抗素子R1およびR2の抵抗値を同じとして、図23に示す基準電圧発生回路60と同じ構成を実現することができる。
図25は、この発明の実施の形態3に従うデコード回路に対する基準電圧を発生する回路の変更例2の構成を示す図である。この図25に示す配置においては、デコード回路DECの両側に、基準電圧発生回路60lおよび60rがそれぞれ配置される。基準電圧発生回路60lは、基準電圧発生回路60a(図24参照)と同様の構成を有し、電源ノードVA1およびVB1の間に直列に接続される抵抗素子R1を含む。基準電圧発生回路60rは、基準電圧発生回路60bと同様の構成を有し、電源ノードVA2およびVB2の間に直列に接続される抵抗素子R2を含む。
図33は、この発明の実施の形態4に従う表示装置の構成を概略的に示す図である。図33において、表示装置は、画素PXが行列状に配列される画素アレイ(表示パネル)120を含む。この画素アレイ120においては、画素PXの各行に対応してゲート線G0−Gmが配設され、画素PXの各列に対応してデータ線DLが配置される。図33においては、画素アレイ120のゲート線G0に接続される画素PXを代表的に示す。データ線DLは、k本単位でグループ化される。これは、後に説明するように、各データ線の組毎にデコード動作(デジタル/アナログ変換動作)が行なわれるためである。
図37は、実施の形態1から3に従うデコード回路(DEC)またはデコーダ(126a−126h)に含まれるスイッチング素子を構成するMOSトランジスタの断面構造の一例を概略的に示す図である。図37においては、1つのMOSトランジスタを示す。このMOSトランジスタは、アナログスイッチ(CMOSトランスミッションゲート)の一方のMOSトランジスタであり、一例として、ボトムゲート型低温ポリシリコンTFT(薄膜トランジスタ)で実現される。この薄膜トランジスタは、絶縁性の基板上に形成されるゲート電極210と、ゲート電極210を覆うように形成されるゲート絶縁膜212と、ゲート絶縁膜212上に形成されるポリシリコン層214を含む。
Claims (8)
- 複数ビットを有する多ビットデジタルデータをデコードし、該デコード結果を示す電気信号を生成するデコード回路であって、
前記多ビットデジタルデータの少なくとも1ビットを有する第1のビット群に対応して設けられ、前記第1のビット群のビットをデコードして、第1の方向に沿って配置される複数の出力候補からデコード結果に対応する出力候補を選択して出力する第1ビット群デコード回路を備え、前記第1ビット群デコード回路は、所定数の出力候補の組各々に対してそれぞれ配置され、各々が前記第1のビット群のビットを共通に受けて、対応の出力候補の組から1つの出力候補を選択する複数の第1のサブデコード回路を含み、前記多ビットデジタルデータは、少なくとも1つが複数ビットを有する複数のビット群に分割され、前記複数のビット群は前記第1のビット群を含み、各ビット群に対応してビット群デコード回路が配置され、前記ビット群デコード回路は、前記第1のビット群デコード回路を含み、かつ各前記第1のサブデコード回路は、異なる出力候補に対して設けられ、前記第1の方向と直交する第2の方向に沿って並列に配置される複数のユニットデコーダを含み、
前記複数のビット群の最終のビット群に対応して設けられ、前記最終のビット群のビットを共通に受けてデコードする最終ビット群デコード回路を備え、前記最終ビット群デコード回路は、前段のビット群デコード回路の出力それぞれに対応して配置され、前記最終ビット群のビットに従って前段のビット群デコード回路の出力のうちの対応の出力を選択して出力信号線に伝達する複数の最終段サブデコード回路を備え、
前記最終ビット群は、複数のビットを含み、
前記最終段サブデコード回路は、前記最終ビット群の複数のビットそれぞれに対応して配置されかつ前記第1の方向に沿って配置される複数のスイッチング素子を備える、デコード回路。 - 前記第1のビット群は、前記多ビットデジタルデータの最上位ビットまたは最下位ビットのいずれかの1ビットで構成される、請求項1記載のデコード回路。
- 複数ビットを有する多ビットデジタルデータをデコードし、該デコード結果を示す電気信号を生成するデコード回路であって、
前記多ビットデジタルデータの少なくとも1ビットを有する第1のビット群に対応して設けられ、前記第1のビット群のビットをデコードして、第1の方向に沿って配置される複数の出力候補からデコード結果に対応する出力候補を選択して出力する第1ビット群デコード回路を備え、前記第1ビット群デコード回路は、所定数の出力候補の組各々に対してそれぞれ配置され、各々が前記第1のビット群のビットを共通に受けて、対応の出力候補の組から1つの出力候補を選択する複数の第1のサブデコード回路を含み、前記多ビットデジタルデータは、少なくとも1つが複数ビットを有する複数のビット群に分割され、前記複数のビット群は前記第1のビット群を含み、各ビット群に対応してビット群デコード回路が配置され、前記ビット群デコード回路は、前記第1のビット群デコード回路を含み、かつ各前記第1のサブデコード回路は、異なる出力候補に対して設けられ前記第1の方向と直交する第2の方向に沿って並列に配置される複数のユニットデコーダを含み、
前記複数のビット群の最終のビット群に対応して設けられ、前記最終のビット群のビットを共通に受けてデコードする最終ビット群デコード回路を備え、前記最終ビット群デコード回路は、前段のビット群デコード回路の出力それぞれに対応して配置され、前記最終ビット群のビットに従って前段のビット群デコード回路の出力のうちの対応の出力を選択して出力信号線に伝達する複数の最終段サブデコード回路を備え、
各前記ビット群デコード回路の各サブデコード回路は、対応のビット群がMビットのとき、M個の直列に接続されるかつ対応のビットの値に従って選択的に導通するスイッチング素子を備えるユニットデコーダを備え、前記Mが1以上の整数であり、
各前記サブデコード回路は、対応のビット群のビット値に従って、それぞれに前記ユニットデコーダが設けられる2のM乗の出力候補から1つの出力候補を選択し、次段のビット群デコードのサブデコード回路の選択対象の出力候補として出力し、
前記出力候補は、前記多ビットデジタルデータにより表現可能な大きさを有する基準電圧であり、
前記第1のビット群は1ビットで構成され、かつ
各前記スイッチング素子は、CMOSトランスミッションゲートで構成され、
前記デコード回路は、さらに、
前記第2の方向に沿って延在して配設され、前記基準電圧をそれぞれ伝達する複数の基準電圧線と、
前記第1の方向に沿って延在して配置され、前記ビット群デコード回路に対して前記多ビットデジタルデータの各ビットに対する相補信号を伝達する複数の制御信号線とを備え、
各前記スイッチング素子は、各前記基準電圧線と平面レイアウトにおいて重なり合わないように配置され、
前記第1のビット群デコード回路のユニットデコードのCMOSトランスミッションゲートは、前記第2の方向に延在する分岐配線を介して対応の制御信号線に結合されるゲート電極を有し、前記分岐配線は、互いに交差しないように配置される、デコード回路。 - 前記ユニットデコードに対して設けられた前記分岐配線の少なくともいくつかは、対応の基準電圧線と平面レイアウトにおいて重なるように配置される、請求項3記載のデコード回路。
- 前記最終段サブデコード回路に対する制御信号線は、前段のサブデコード回路の配置領域と前記最終段サブデコード回路の配置領域の間に集中的に配設され、
前記最終段サブデコード回路のスイッチング素子の制御電極は、対応の制御信号線に対して少なくとも一部が前記第2の方向に延びる取出配線を介して接続される、請求項3記載のデコード回路。 - 前記基準電圧線は、対応の前記最終段サブデコード回路のユニットデコーダのスイッチング素子が配置される領域を回避するように設けられる迂回路を有する基準電圧線を含む、請求項5記載のデコード回路。
- 前記最終段サブデコード回路は、対応の基準電圧線の間の領域に各対応のスイッチング素子が配置される、請求項5記載のデコード回路。
- 請求項1から7のいずれかに記載のデコード回路を含み、前記多ビットデジタルデータが表現する表示画素データをアナログ電圧に変換するデジタル/アナログ変換回路、
各々に複数の表示画素が結合される複数のデータ線、および
前記デジタル/アナログ変換回路の出力するアナログ電圧に従って前記データ線を駆動するデータ線駆動回路を備える、表示装置。
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US4962527A (en) * | 1989-05-22 | 1990-10-09 | Siemens Transmission Systems, Inc. | Series ringing signal generator |
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US6052413A (en) * | 1996-04-16 | 2000-04-18 | Matsushita Electric Industrial Co., Ltd. | Apparatus and method for waveform equalization coefficient generation |
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JP2000156639A (ja) * | 1998-11-20 | 2000-06-06 | Fujitsu Ltd | 選択回路並びにこれを備えた半導体装置、d/a変換回路及び液晶表示装置 |
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