KR101231077B1 - 반도체장치 - Google Patents

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Abstract

트렌치 게이트 구조 및 트렌치 콘택 구조를 갖는 반도체장치에 있어서, 낮은 온 저항이면서, 셀의 사이즈를 가능한한 작게 할 수 있는 반도체장치를 제공한다. 반도체장치는, 제 1 도전형을 갖는 베이스층(3)과, 제 1 베이스층(3) 위에 형성되고, 제 2 도전형을 갖는 소스층(4)과, 소스층(4) 위에 형성되는 절연막(5)을 갖는다. 더구나, 베이스층(3)을 관통하는 복수의 게이트 구조 GT와, 절연막(5) 및 소스층(4)을 관통하고, 소스층(4) 및 베이스층(3)과 전기적으로 접속되는 복수의 도전부(8)를 갖는다. 또한, 게이트 구조 GT는, 평면에서 볼 때, 스트라이프 형상으로 형성되어 있다. 또한, 도전부(8)가 베이스층(3)과 접속하는 부분은, 평면에서 볼 때 스트라이프 형상이고, 게이트 구조 GT 사이에 형성되어 있다. 더구나, 게이트 구조 GT와 도전부(8) 사이에 있어서, 소스층(4)과 베이스층(3)이 접촉하고 있는 부분의 치수는, 0.36㎛ 이상이다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체장치에 관한 것으로서, 특히, 트렌치 게이트 구조를 갖는 전력용 반도체장치에 관한 것이다.
전력 증폭회로나 전원회로 등의 스위칭 소자에 사용되는 반도체장치로서, 예를 들면 파워 MISFET(Metal Insulator Semiconductor Field Effect Transistor) 등의 고전압 소자를 갖는 반도체장치가 알려져 있다. 또한, 파워 MISFET에 있어서, 「종형」이나 「횡형」으로 불리는 것이 알려져 있다. 더구나, 「종형」에 있어서는, 트렌치 게이트 구조로 불리는 것이 알려져 있다.
여기에서, MISFET란, 채널 형성 영역(반도체)과 게이트 전극 사이에, 게이트 절연막이 개재된 절연 게이트형 전계효과 트랜지스터를 말한다. 이때, 게이트 절연막이 산화 실리콘막으로 이루어진 것은, 일반적으로 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)로 불리고 있다.
또한, 전류가 반도체 기판의 두께 방향으로 흐르는 것이 「종형」이고, 전류가 반도체 기판의 표면 방향으로 흐르는 것이 「횡형」이다.
또한, 소스 영역과 드레인 영역 사이의 채널 형성 영역에, 전자의 채널이 생기는 것이 「n형」이고, 정공의 채널이 생기는 것이 「p형」이다.
또한, 트렌치 게이트 구조란, 반도체 기판의 주면에 설치된 홈의 내부에, 게이트 절연막을 개재하여 게이트 전극이 설치된 게이트 전극 구조를 말한다.
트렌치 게이트 구조의 MOSFET에 있어서는, 세대마다 셀의 미세화가 진행되고 있다(예를 들면, 특허문헌 1 참조). 셀이 미세화함으로써, 단위면적당의 채널 영역을 증가시킬 수 있기 때문에, 온 저항을 저감하는 것에 이어져, 도통시의 손실을 줄일 수 있다.
특허문헌 1에 개시되어 있는 n형 MOSFET를 고려한 경우, n+ 소스 영역과 p+ 콘택 영역을 스트라이프 형상으로 배치하면, p+ 영역에서는 채널이 형성되지 않는다. 이 때문에, 온 저항의 저감에 한계가 있었다.
이와 같은 문제를 해결하는 기술로서, 예를 들면 특허문헌 2에 관한 기술이 존재한다. 특허문헌 2에 관한 기술에서는, 트렌치 게이트 구조 이외에, 콘택부도 트렌치 구조(이하 본 명세서 중에서는, 트렌치 콘택 구조라고 칭한다)로 하고 있다. 이에 따라, 동일한 디자인룰에서, 단위면적당의 채널 밀도를 높게 할 수 있어, 낮은 온 저항이 실현된다.
(특허문헌 1) 일본국 특개 2001-15743호 공보
(특허문헌 2) 일본국 특개 2009-81323호 공보
트렌치 게이트 구조 및 트렌치 콘택 구조를 갖는 반도체장치에 있어서, 낮은 온 저항을 유지하면서, 셀의 미세화가 더욱 더 진행되는 것이 요망되고 있다. 또한, 트렌치 게이트 구조 및 트렌치 콘택 구조를 갖는 반도체장치에 있어서, 소스 전극에 대한 와이어본드 처리를 실시하면, 게이트·소스 사이에서 전기적 쇼트를 일으키는 일이 있었다. 따라서, 게이트‥소스 사이에 있어서의 전기적 쇼트를 억제하면서, 셀의 미세화가 더욱 더 진행되는 것이 요망되고 있다.
따라서, 본 발명은, 트렌치 게이트 구조 및 트렌치 콘택 구조를 갖는 반도체장치에 있어서, 낮은 온 저항이면서, 셀의 사이즈를 가능한한 작게 할 수 있는 반도체장치를 제공하는 것을 목적으로 한다.
또한, 트렌치 게이트 구조 및 트렌치 콘택 구조를 갖는 반도체장치에 있어서, 게이트·소스 사이에 있어서의 전기적 쇼트의 발생을 억제하면서, 셀의 사이즈를 가능한한 작게 할 수 있는 반도체장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에 관한 청구항 1에 기재된 반도체장치는, 제 1 도전형을 갖는 베이스층과, 상기 제 1 베이스층 위에 형성되고, 제 2 도전형을 갖는 소스층과, 상기 소스층 위에 형성되는 절연막과, 상기 베이스층을 관통하는 복수의 게이트 구조와, 상기 절연막 및 상기 소스층을 관통하고, 상기 소스층 및 상기 베이스층과 전기적으로 접속되는 복수의 도전부와, 상기 절연막 위에 형성되고, 상기 도전부와 전기적으로 접속되는 소스 전극을 구비하고, 상기 게이트 구조는, 평면에서 볼 때, 스트라이프 형상으로 형성되어 있고, 상기 도전부가 상기 베이스층과 접속하는 부분은, 평면에서 볼 때, 상기 게이트 구조 사이에서 해당 게이트 구조와 이격되고, 해당 게이트 구조의 상기 스트라이프 형상의 방향과 평행하게 형성되어 있고, 상기 게이트 구조와 상기 도전부 사이에 있어서, 상기 소스층과 상기 베이스층이 접촉하고 있는 부분의 치수는, 0.36㎛ 이상 0.43㎛ 이하이다.
또한, 본 발명에 관한 청구항 2에 기재된 반도체장치는, 제 1 도전형을 갖는 베이스층과, 상기 베이스층 위에 형성되고, 제 2 도전형을 갖는 소스층과, 상기 소스층 위에 형성되는 절연막과, 상기 베이스층을 관통하는 복수의 게이트 구조와, 상기 절연막 및 상기 소스층을 관통하고, 상기 소스층 및 상기 베이스층과 전기적으로 접속되는 복수의 도전부와, 상기 절연막 위에 형성되고, 상기 도전부와 전기적으로 접속되는 소스 전극을 구비하고, 상기 게이트 구조는, 평면에서 볼 때, 스트라이프 형상으로 형성되어 있고, 상기 도전부가 상기 베이스층과 접속하는 부분은, 평면에서 볼 때, 상기 게이트 구조 사이에서 해당 게이트 구조와 이격되고, 해당 게이트 구조의 상기 스트라이프 형상의 방향으로 섬 형상으로 늘어서 형성되어 있고, 상기 도전부가 상기 베이스층과 접속하고 있지 않은 영역에 있어서, 상기 게이트 구조 사이의 상기 소스층과 상기 베이스층이 접촉하고 있는 부분의 치수는, 0.36㎛ 이상이다.
또한, 본 발명에 관한 청구항 5에 기재된 반도체장치는, 제 1 도전형을 갖는 베이스층과, 상기 베이스층 위에 형성되고, 제 2 도전형을 갖는 소스층과, 상기 소스층 위에 형성되는 절연막과, 상기 베이스층을 관통하는 복수의 게이트 구조와, 상기 절연막 및 상기 소스층을 관통하고, 또한, 상기 소스층 상면과 접촉하고 있고, 상기 소스층 및 상기 베이스층과 전기적으로 접속되는 도전부와, 상기 절연막 위에 형성되고, 상기 도전부와 전기적으로 접속되는 소스 전극을 구비하고, 상기 소스층 상면과 상기 도전부가 접촉하는 부분의 치수는, 10nm 이상, 40nm 이하이다.
본 발명의 청구항 1, 2에 기재된 반도체장치에서는, 소위 소스 영역 폭이 적어도 0.36㎛∼0.43㎛이다. 따라서, 트렌치 게이트 구조를 갖는 반도체장치에 있어서, 낮은 온 저항이면서, 셀의 사이즈를 가능한한 작게 할 수 있는 반도체장치를 제공하는 것이 가능해진다.
또한, 본 발명의 청구항 5에 기재된 반도체장치에서는, 소스 상면에 있어서 도전부의 일부가 접촉하고 있고, 해당 접촉부의 치수가 적어도 10nm∼40nm이다. 따라서, 소스 전극에 대한 와이어본드시에 발생하는 응력의 일부가, 도전부와 접촉하는 소스층의 상면에서 흡수된다. 따라서, 게이트·소스간 쇼트를 억제하면서, 셀의 사이즈를 가능한한 작게 할 수 있는 반도체장치를 제공할 수 있다.
도 1은 본 발명에 관한 반도체장치의 구성을 나타낸 단면도이다.
도 2는 실시예 1에 관한 반도체장치의 구성을 나타낸 평면도이다.
도 3은 실시예 1에 관한 반도체장치의 효과를 설명하기 위한 도면이다.
도 4는 실시예 2에 관한 반도체장치의 구성을 나타낸 평면도이다.
도 5는 실시예 2에 관한 반도체장치의 효과를 설명하기 위한 도면이다.
도 6은 실시예 3에 관한 반도체장치의 구성을 나타낸 평면도이다.
도 7은 실시예 4에 관한 반도체장치의 구성을 나타낸 확대 단면도이다.
도 8은 실시예 4에 관한 반도체장치의 효과를 설명하기 위한 도면이다.
이하, 본 발명을 그것의 실시예를 나타낸 도면에 근거하여 구체적으로 설명한다.
<실시예 1>
도 1은, 본 실시예 1에 관한 반도체장치의 단면 구조를 나타낸 도면이다.
이하의 설명에 있어서, 「n+형」이란, 「n형」과 동일한 도전형이며, 해당 「n형」보다도 불순물 농도가 높은 것을 의미한다. 또한, 「n-형」이란, 「n형」과 동일한 도전형이며, 해당 「n형」보다도 불순물 농도가 낮은 것을 의미한다. 또한, 「p+형」이란, 「p형」과 동일한 도전형이며, 해당 「p형」보다도 불순물 농도가 높은 것을 의미한다. 이때, 이하의 설명에서는, 「p-형」은 언급하지 않으므로, 해당 「p-형」의 설명도 생략한다.
도 1에 나타낸 것과 같이, 본 실시예에 관한 반도체장치는, 반도체 기판(1), 에피택셜층(2), 베이스층(3), 소스층(4), 절연막(5), 게이트 전극(6), 게이트 절연막(7), 도전부(8), 소스 전극(9) 및 드레인 전극(10)을 구비하고 있다.
반도체 기판(1)은, n+형이며, 드레인 영역으로서 기능한다. 반도체 기판(1)의 하면측에는, 드레인 전극(10)이 형성되어 있다. 한편, 해당 반도체 기판(1) 상면에는, 에피택셜 성장에 의해, 에피택셜층(드리프트층으로 이해할 수 있다)(2)가 형성되어 있다. 해당 에피택셜층(2)은, n-형이다. 해당 에피택셜층(2)의 위쪽에는, 트렌치 게이트형 MISFET(또는 MOSFET)이 형성되어 있다.
구체적으로, 에피택셜층(2) 위에는, 베이스층(3)이 형성된다. 여기에서, 베이스층(3)은, p형이다. 또한, 해당 베이스층(3) 위에는, 소스층(4)이 형성되어 있다. 여기에서, 소스층(4)은, n+형이다. 또한, 소스층(4) 및 베이스층(3)을 관통하는, 복수의 트렌치 게이트 구조 GT가 형성되어 있다.
해당 트렌치 게이트 구조 GT는, 다음의 공정에 의해 작성된다. 우선, 사진제판처리 및 에칭처리에 의해, 소스층(4) 및 베이스층(3)을 관통하는, 복수의 트렌치가 형성된다. 그리고, 해당 트렌치 내부에 게이트 절연막(7)을 성막하고, 해당 게이트 절연막(7) 위에 폴리실리콘 등으로 이루어진 게이트 전극(6)을 형성한다. 이에 따라, 도 1에 나타낸 것과 같이, 트렌치 내부를 충전하도록 트렌치 게이트 구조 GT가 형성된다. 즉, 게이트 절연막(7)을 개재하여, 게이트 전극(6)은, 베이스층(3)의 측면 및 소스층(4)의 측면과 접촉하고 있다. 이때, 트렌치 게이트 구조 GT의 저부는, 에피택셜층(2)의 상부에 이르고 있다.
또한, 소스층(4) 위에는, 절연막(5)이 형성되어 있다. 절연막(5) 및 소스층(4)을 관통하는, 복수의 도전부(8)가 형성되어 있다. 여기에서, 단면도인 도 1에 나타낸 것과 같이, 절연막(5) 내부에 있어서의 도전부(8)의 폭은, 소스층(4) 내부에 있어서의 도전부(8)의 폭보다 크다. 따라서, 도전부(8)의 일부는, 소스층(4)의 상면과 접촉하고 있다.
또한, 해당 도전부(8)의 저부는, 베이스층(3)의 상면(보다 구체적으로는, 베이스층(3)의 표면에 형성된 p+형의 콘택 영역(11)과 전기적으로 접속되어 있다. 즉, 트렌치 콘택 구조가 형성되어 있다. 여기에서, 콘택 영역(11)은, 주지와 같이, 베이스층(3)의 일부 구성으로서, 도전부(8)와 베이스층(3)의 전기적 접촉 저항 저감의 목적으로 형성된다. 또한, 도 1에 나타낸 것과 같이 도전부(8)의 측면부는, 소스층(4)과도 전기적으로 접속되어 있다.
해당 도전부(8)(트렌치 콘택 구조)는, 다음의 공정에 의해 작성된다. 우선, 사진제판처리 및 에칭처리에 의해, 절연막(5) 및 소스층(4)을 관통하는, 복수의 트렌치가 형성된다. 그리고, 해당 트렌치 내부에, 도전체의 적층 구조를 충전한다. 이에 따라, 도 1에 나타낸 것과 같이, 트렌치 내부를 충전하도록 도전부(8)가 형성된다(즉, 트렌치 콘택 구조가 형성된다). 이때, 적층 구조를 구성하는 도전체는, 예를 들면, 알루미늄, 티타늄, 질화 티타늄, 텅스텐 등이다.
또한, 절연막(5) 위에는, 소스 전극(9)이 형성되어 있다. 즉, 절연막(5)은, 소스 전극(9)과 게이트 전극(6)이 전기적으로 절연되기 위해, 설치되어 있다. 여기에서, 소스 전극(9)의 하면과 도전부(8)의 상면은 전기적으로 접속되어 있다. 따라서, 도전부(8)를 거쳐, 소스 전극(9)은, 베이스층(3)의 상면 및 소스층(4)의 측면과, 전기적으로 접속된다.
도 2는, 본 실시예에 관한 반도체장치의 구성을 나타낸 평면도이다. 구체적으로, 도 2는, 도 1에 나타낸 반도체장치를 위쪽 방향에서 본 도면으로, 도면 간략화의 관점에서, 소스 전극(9), 절연막(5) 및 도전부(8)의 도시를 생략하고 있다. 이때, 도 2의 A-A 단면이, 도 1의 단면도이다.
도 2에 나타낸 것과 같이, 평면에서 볼 때, 트렌치 게이트 구조 GT는, 스트라이프 형상으로 형성되어 있다. 트렌치 게이트 구조 GT는, 도 1의 표리 방향으로 연장 설치되어 있다는 것을 알 수 있다.
또한, 도 2에 나타낸 것과 같이, 평면에서 볼 때, 도전부(8)와 베이스층(3)이 접속되는 부분(콘택 영역(11))이, 스트라이프 형상으로 형성되어 있다. 여기에서, 도전부(8)와 베이스층(3)이 접속되는 부분(콘택 영역(11))은, 트렌치 게이트 구조 GT와 도 2의 좌우 방향으로 소정의 간격만큼 떼어 형성되어 있다. 더구나, 도전부(8)와 베이스층(3)이 접속하는 부분(콘택 영역(11))의 스트라이프의 방향은, 트렌치 게이트 구조 GT의 스트라이프의 방향과 평행하다. 더구나, 도 2의 좌우 방향에 있어서, 트렌치 게이트 구조 GT 사이에, 1개의 도전부(8)와 베이스층(3)이 접속되는 부분(콘택 영역(11))이 형성되어 있다.
따라서, 평면에서 볼 때, 도 2의 좌우 방향을 따라, 스트라이프 형상의 트렌치 게이트 구조 GT, 스트라이프 형상의 소스층(4), 스트라이프 형상의 도전부(8)와 베이스층(3)이 접속되는 부분(콘택 영역(11), 스트라이프 형상의 소스층(4) 및 스트라이프 형상의 트렌치 게이트 구조 GT가, 해당 순서로 주기적으로 형성되어 있다.
도 2에 있어서 콘택 영역(11)이 나타나 있는 부분은, 소스층(4)과 접촉하지 않는 베이스층(3)의 부분이다(즉, 도전부(8)와 접촉하고 있는 베이스층(3)의 부분이다). 이것에 대해, 도 2에 있어서 소스층(4)이 나타나 있는 부분은, 소스층(4)과 베이스층(3)이 접촉하고 있는 부분이다.
본 실시예에 관한 반도체장치에서는, 소스 영역 폭 L의 치수는, 0.36㎛ 이상이다. 여기에서, 소스 영역 폭 L이란, 1개의 선 형상의 소스층(4)의 폭, 즉, 1개의 소스층(4)의 도 2의 좌우 방향의 폭으로서, 도 2의 좌우 방향에 있어서 트렌치 게이트 구조 GT와 도전부(8)(콘택 영역(11)) 사이에 있어서, 소스층(4)과 베이스층(3)이 접촉하고 있는 부분의 치수를 말한다.
이상과 같이, 본 실시예에서는, 소스 영역 폭 L의 치수는, 0.36㎛ 이상이다. 따라서, 반도체장치 셀의 미세화에 의한 채널 밀도 향상이 가능하여, 낮은 온 저항을 실현할 수 있다.
도 3은, 소스 영역 폭 L과 반도체장치의 온 저항의 관계를 나타낸 데이터 도면이다. 도 3의 횡축은, 소스 영역 폭 L(㎛)이고, 도 3의 종축은, 트랜지스터 셀의 온 저항값(임의 단위)이다.
도 3에 나타낸 것과 같이, 소스 영역 폭 L이 0.36㎛ 이상일 때, 낮은 온 저항이 실현되고, 소스 영역 폭 L이 0.36㎛보다 작아지면, 급격하게, 약 10배 정도, 온 저항은 상승한다. 이와 같이, 소스 영역 폭 L이 0.36㎛보다 작아지면 급격하게 온 저항이 상승하는 것은, 소스 영역 폭 L이 좁아짐으로써, 소스층(4)으로부터 베이스층(3)으로의 전자의 공급량이 감소하기 때문이다. 바꿔 말하면, 소스 영역 폭 L이 0.36㎛ 이상이면, 소스층(4)으로부터 베이스층(3)으로 전자의 공급을 확보할 수 있다.
해당 도 3의 데이터로부터, 온 저항을 허용할 수 있는 크기의 범위에서, 소스 영역 폭 L을 가능한한 작게 할 수 있는, 해당 소스 영역 폭 L은, 0.4㎛ 이상, 0.43㎛ 이하이다. 해당 범위에서는, 도 3에 나타낸 것과 같이, 온 저항은 다소 증가하기는 하지만, 해당 온 저항의 상승은 허용가능한 범위이다. 이때, 이때, 0.43㎛보다도 큰 소스 영역 폭 L을 채용한 것으로 하여도, 낮은 온 저항이 유지되지만, 디바이스의 미세화의 요청에 반한다.
이때, 도 1, 도 2에 나타낸 구성에 있어서 소스 영역 폭 L을 0.36㎛으로 함으로써, 낮은 온 저항을 유지하면서, 트랜지스터 셀의 사이즈가 최소가 되는 반도체장치를 제공할 수 있다.
<실시예 2>
도 4는, 본 실시예에 관한 반도체장치의 구성을 나타낸 평면도이다. 구체적으로, 도 4는, 도 1에 나타낸 반도체장치를 위쪽 방향에서 본 도면으로, 도면 간략화의 관점에서, 소스 전극(9), 절연막(5) 및 도전부(8)의 도시를 생략하고 있다. 이때, 도 4의 B-B 단면이, 도 1의 단면도이다. 이때, 도 1의 단면 구조의 설명은, 실시예 1을 참조하기 바란다.
도 2, 도 4의 비교에서 알 수 있는 것과 같이, 실시예 1에 관한 반도체장치와 실시예 2에 관한 반도체장치는, 평면에서 볼 때의 구조가 상위하다. 양 실시예에 있어서, 도전부(8)와 베이스층(3)이 접속하는 부분의 형태가 다르다.
도 4에 나타낸 구성에서는, 평면에서 볼 때, 트렌치 게이트 구조 GT는, 스트라이프 형상으로 형성되어 있다. 트렌치 게이트 구조 GT는, 도 1의 표리 방향으로 연장 설치되어 있는 것을 알 수 있다.
또한, 도 4에 나타낸 것과 같이, 평면에서 볼 때, 도전부(8)와 베이스층(3)이 접속되는 부분(콘택 영역(11))이, 섬 형상으로 점재하여 형성되어 있다. 여기에서, 도전부(8)와 베이스층(3)이 접속되는 부분(콘택 영역(11))은, 트렌치 게이트 구조 GT와, 도 4의 좌우 방향으로 소정의 거리만큼 떼어 형성되어 있다. 더구나, 도전부(8)와 베이스층(3)이 접속되는 부분(콘택 영역(11))은, 서로 소정의 거리만큼 떨어져, 트렌치 게이트 구조 GT의 스트라이프의 방향을 따라 늘어서 형성되어 있다. 즉, 도 4의 좌우 방향에 있어서, 트렌치 게이트 구조 GT 사이에, 상기 스트라이프 방향을 따라 늘어서 있는 복수의, 도전부(8)와 베이스층(3)이 접속되는 부분(콘택 영역(11))이 존재하고 있다.
따라서, 평면에서 볼 때, 도 4의 B-B 단면선을 따라서는, 스트라이프 형상의 트렌치 게이트 구조 GT, 소스층(4), 도전부(8)와 베이스층(3)에 접속되는 부분(콘택 영역(11)), 소스층(4) 및 스트라이프 형상의 트렌치 게이트 구조 GT가, 해당 순서로 주기적으로 형성되어 있다. 이것에 대해, 평면에서 볼 때, 도 4의 C-C선을 따라서는, 스트라이프 형상의 트렌치 게이트 구조 GT, 소스층(4) 및 스트라이프 형상의 트렌치 게이트 구조 GT가, 해당 순서로 주기적으로 형성되어 있다.
도 4에 있어서 콘택 영역(11)이 나타나 있는 부분은, 소스층(4)과 접촉하고 있지 않은 베이스층(3)의 부분이다(즉, 도전부(8)와 접촉하고 있는 베이스층(3)의 부분이다). 이것에 대해, 도 4에 있어서 소스층(4)이 나타나 있는 부분은, 소스층(4)과 베이스층(3)이 접촉하고 있는 부분이다.
이때, 본 실시예에서는, 도전부(8)와 베이스층(3)이 접속되는 부분의 평면에서 볼 때의 형상은, 사각형 형상이다. 여기에서, 도 4에서는, 평면에서 볼 때의 형상이 직사각형인 실시예가 예시되어 있다.
이상에서 알 수 있는 것과 같이, 본 실시예에 관한 반도체장치에서는, 2종류의 소스 영역 폭 L1, L2가 존재한다. 여기에서, 소스 영역 폭 L1이란, 1개의 소스층(4)에 있어서 도 4의 좌우 방향에 주목하여, 트렌치 게이트 구조 GT와 도전부(8)(콘택 영역(11)) 사이에 있어서, 소스층(4)과 베이스층(3)이 접촉하고 있는 부분의 치수를 말한다. 한편, 소스 영역 폭 L2란, 1개의 소스층(4)에 있어서 도 4의 좌우 방향에 주목하여, 트렌치 게이트 구조 GT 사이에 있어서의 소스층(4)의 폭이다. 즉, 소스 영역 폭 L2는, 도전부(8)가 베이스층(3)과 접촉하고 있지 않은 영역에 있어서, 트렌치 게이트 구조 GT 사이의, 소스층(4)과 베이스층(3)이 접촉하고 있는 부분의 치수를 말한다.
본 실시예에 관한 반도체장치에서는, 소스 영역 폭 L2의 치수는, 0.36㎛ 이상이다.
이상과 같이, 본 실시예에서는, 소스 영역 폭 L2의 치수는, 0.36㎛ 이상이다. 따라서, 예를 들어 소스 영역 폭 L1이 0.36㎛보다 작은 경우라도, 소스 영역 폭 L2가 0.36㎛ 이상을 확보하고 있으므로, 반도체장치 셀의 미세화에 의한 채널 밀도 향상이 가능하여, 낮은 온 저항을 실현할 수 있다. 바꿔 말하면, 예를 들어 소스 영역 폭 L1이 0.36㎛보다 작은 경우에도, 소스 영역 폭 L2가 0.36㎛ 이상을 확보하고 있으므로, 도 3에 나타낸 급격한 온 저항의 상승을 회피할 수 있다.
도 5는, 소스 영역 폭 L1과 반도체장치의 온 저항의 관계를 나타낸 데이터 도이다. 여기에서, 도 5의 횡축은, 소스 영역 폭 L1(㎛)이고, 도 5의 종축은, 트랜지스터 셀의 온 저항값(임의 단위)이다. 또한, 도 5의 데이터에서는, 소스 영역 폭 L2는 0.36㎛ 이상이다.
도 5에 나타낸 것과 같이, 소스 영역 폭 L2가 0.36㎛ 이상 확보되어 있으면, 소스 영역 폭 L1이 0.36㎛보다 작아져도, 낮은 온 저항이 실현되어, 급격한 온 저항 상승은 발생하지 않는다. 이때, 도 5에서는, 소스 영역 폭 L1이 0.3㎛까지의 데이터가 기재되어 있지만, 소스 영역 폭 L1이 0.3㎛보다 작아지더라도, 낮은 온 저항은 유지된다.
이와 같이, 소스 영역 폭 L1이 0.36㎛보다 작아지더라도 온 저항이 유지되는 것은, 소스 영역 폭 L2가 0.36㎛ 이상이므로, 소스층(4)으로부터 베이스층(3)으로의 전자의 공급을 확보할 수 있기 때문이다.
이때, 도 1, 도 4에 나타낸 구성에 있어서 소스 영역 폭 L2를 0.36㎛으로 함으로써, 낮은 온 저항을 유지하면서, 트랜지스터 셀의 사이즈가 최소가 되는 반도체장치를 제공할 수 있다.
<실시예 3>
도 6은, 본 실시예에 관한 반도체장치의 구성을 나타낸 평면도이다. 구체적으로, 도 6은, 도 1에 나타낸 반도체장치의 위쪽 방향에서 본 도면이며, 도면 간략화의 관점에서, 소스 전극(9), 절연막(5) 및 도전부(8)의 도시를 생략하고 있다. 이때, 도 6의 D-D 단면이 도 1의 단면도이다. 이때, 도 1의 단면 구조의 설명은, 실시예 1을 참조하기 바란다.
도 4, 도 6의 비교에서 알 수 있는 것과 같이, 실시예 2에 관한 반도체장치와 실시예 3에 관한 반도체장치는, 섬 형상으로 점재하고 있는, 도전부(8)와 베이스층(3)이 접속되는 각 부분의 평면에서 볼 때의 형상이 상위하다.
구체적으로, 실시예 2에서는, 도전부(8)와 베이스층(3)이 접속되는 각 부분의 평면에서 볼 때의 형상은, 사각형이었다(도 4에서는 직사각형을 예시하고 있다). 이것에 대해, 실시예 3에서는, 도전부(8)와 베이스층(3)이 접속되는 각 부분의 평면에서 볼 때의 형상은, 원형 또는 타원형이다(도 6에서는 타원형을 예시하고 있다).
도 6에 나타낸 구성에서는, 평면에서 볼 때, 트렌치 게이트 구조 GT는, 스트라이프 형상으로 형성되어 있다. 트렌치 게이트 구조 GT는, 도 1의 표리 방향으로 연장 설치되어 있는 것을 알 수 있다.
또한, 도 6에 나타낸 것과 같이, 평면에서 볼 때, 도전부(8)와 베이스층(3)이 접속되는 부분(콘택 영역(11))이, 섬 형상으로 점재하여 형성되어 있다. 여기에서, 도전부(8)와 베이스층(3)이 접속되는 부분(콘택 영역(11))은, 트렌치 게이트 구조 GT와, 도 6의 좌우 방향으로 소정의 거리만큼 떼어 형성되어 있다. 더구나, 도전부(8)와 베이스층(3)이 접속되는 부분(콘택 영역(11))은, 서로 소정의 거리만큼 떨어져, 트렌치 게이트 구조 GT의 스트라이프의 방향을 따라 늘어서 형성되어 있다. 즉, 도 6의 좌우 방향에 있어서, 트렌치 게이트 구조 GT 사이에, 상기 스트라이프 방향을 따라 늘어서 있는 복수의, 도전부(8)와 베이스층(3)에 접속되는 부분(콘택 영역(11))이 존재하고 있다.
따라서, 평면에서 볼 때, 도 6의 D-D 단면선을 따라서는, 스트라이프 형상의 트렌치 게이트 구조 GT, 소스층(4), 도전부(8)와 베이스층(3)에 접속되는 부분(콘택 영역(11)), 소스층(4) 및 스트라이프 형상의 트렌치 게이트 구조 GT가, 해당 순서로 주기적으로 형성되어 있다. 이것에 대해, 평면에서 볼 때, 도 6의 E-E선을 따라서는, 스트라이프 형상의 트렌치 게이트 구조 GT, 소스층(4) 및 스트라이프 형상의 트렌치 게이트 구조 GT가, 해당 순서로 주기적으로 형성되어 있다.
도 6에 있어서 콘택 영역(11)이 나타나 있는 부분은, 소스층(4)과 접촉하고 있지 않은 베이스층(3)의 부분이다(즉, 도전부(8)와 접촉하고 있는 베이스층(3)의 부분이다). 이것에 대해, 도 6에 있어서 소스층(4)이 나타나 있는 부분은, 소스층(4)과 베이스층(3)이 접촉하고 있는 부분이다.
이때, 본 실시예에서는, 도전부(8)와 베이스층(3)이 접속되는 부분의 평면에서 볼 때의 형상은, 원형 또는 타원형이다. 여기에서, 도 6에서는, 평면에서 볼 때의 형상이 타원 형상인 실시예가 예시되어 있다.
이상에서 알 수 있는 것과 같이, 본 실시예에 관한 반도체장치에서는, 적어도 2종류의 소스 영역 폭 L11, L12가 존재한다. 여기에서, 소스 영역 폭 L11이란, 1개의 소스층(4)에 있어서 도 6의 좌우 방향에 주목하여, 트렌치 게이트 구조 GT와 도전부(8)(콘택 영역(11)) 사이에 있어서, 소스층(4)과 베이스층(3)이 접촉하고 있는 부분의 최대 치수를 말한다. 한편, 소스 영역 폭 L12란, 1개의 소스층(4)에 이어서 도 6의 좌우 방향에 주목하여, 트렌치 게이트 구조 GT 사이에 있어서의 소스층(4)의 폭이다. 즉, 소스 영역 폭 L12는, 도전부(8)가 베이스층(3)과 접촉하고 있지 않은 영역에 있어서, 트렌치 게이트 구조 GT 사이의, 소스층(4)과 베이스층(3)이 접촉하고 있는 부분의 치수를 말한다.
본 실시예에 관한 반도체장치에서는, 소스 영역 폭 L12의 치수는, 0.36㎛ 이상이다.
이상과 같이, 본 실시예에서는, 소스 영역 폭 L12의 치수는, 0.36㎛ 이상이다. 따라서, 본 실시예 2에서 설명한 것과 동등한 효과를 나타낸다. 즉, 예를 들어 소스 영역 폭 L11이 0.36㎛보다 작은 경우에도, 소스 영역 폭 L12가 0.36㎛ 이상을 확보하고 있기 때문에, 반도체장치 셀의 미세화에 의한 채널 밀도 향상이 가능하여, 낮은 온 저항을 실현할 수 있다. 바꿔 말하면, 예를 들어 소스 영역 폭 L11이 0.36㎛보다 작은 경우에도, 소스 영역 폭 L12가 0.36㎛ 이상을 확보하고 있으므로, 도 3에 나타낸 급격한 온 저항의 상승을 회피할 수 있다.
이와 같이, 소스 영역 폭 L11이 0.36㎛보다 작아졌다고 하더라도 낮은 온 저항이 유지되는 것은, 소스 영역 폭 12가 0.36㎛ 이상이므로, 소스층(4)으로부터 베이스층(3)으로의 전자의 공급을 확보할 수 있기 때문이다.
이때, 도 1, 도 6에 나타낸 구성에 있어서 소스 영역 폭 L12를 0.36㎛으로 함으로써, 낮은 온 저항을 유지하면서, 트랜지스터 셀의 사이즈가 최소가 되는 반도체장치를 제공할 수 있다.
그런데, 도전부(8)를 형성함에 있어서, 도전부(8)를 구성하는 도전 재료가 충전되는 콘택홀이 형성된다. 해당 콘택홀의 형성에는, 사진제판처리와 에칭처리가 실시된다.
여기에서, 본 실시예에서 설명한 것과 같이, 도전부(8)와 베이스층(3)의 콘택 평면 형상을 원형 또는 타원형으로 한다. 이에 따라, 패턴 미세화를 행하였다고 하더라도, 해당 사진제판처리와 해당 에칭처리에 있어서 프로세스 마진을 향상시킬 수 있다.
<실시예 4>
본 실시예에 관한 반도체장치의 확대 단면도를 도 7에 나타낸다. 도 7은, 도 1의 도전부(8) 주변의 구성을 나타낸 확대 단면도이다. 도 1의 단면 구성에 대해서는, 실시예 1에 기재한 것과 같다. 즉, 본 실시예에 관한 반도체장치에 있어서도, 도 1에 나타낸 것과 같이, 트렌치 게이트 구조와 트렌치 콘택 구조를 갖는다.
이때, 도 7에 있어서, 한쪽의 트렌치 게이트 구조로부터, 다른 트렌치 게이트 구조를 향하는 방향을, 본 실시예에서는 「수평 방향」으로 부른다. 즉, 도 7의 좌우 방향을, 본 실시예에서는 「수평 방향」으로 부른다.
도 7에 나타낸 것과 같이, 도전부(8)는, 절연막(5) 및 소스층(4)을 관통하여 형성되어 있다. 도전부(8)는, 실시예 1에서 설명한 것과 같이, 소스 전극(9)과, 소스층(4) 및 베이스층(3)을, 전기적으로 접속하는 부재이다. 본 실시예에서는, 수평 방향에 있어서, 도전부(8)는 2종류의 폭 Da, Db를 갖는다. 소스층(4) 내부에 존재하는 도전부(8)의 수평 방향의 폭 Db는, 절연막(5) 내부에 존재하는 도전부(8)의 수평 방향의 폭 Da보다도 작다(Db<Da).
따라서, 도 7에 나타낸 것과 같이, 소스층(4)의 상면의 일부에 있어서, 도전부(8)가 접촉하고 있다. 즉, 폭 Da로부터 폭 Db를 뺀 부분의 도전부(8)가, 소스층(4)의 상면과 접하고 있다.
여기에서, 본 실시예에서는, 소스층(4)의 상면과 도전부(8)가 접촉하고 있는 부분의 치수는, 10nm 이상이다. 즉, 도 7에 표시되어 있는 각 치수 d1은, 10nm 이상이다.
해당 도 7의 구성은, 다음의 공정에 의해 작성 가능하다. 우선, 절연막(5) 및 소스층(4)에 대해, 관통공을 형성한다. 그후, 절연막(5) 내부의 관통공의 수평 방향 폭을 넓히기 위해, 예를 들면 불화 수소산 등을 사용하여 절연막(5)에 대해서만 에칭을 실시한다. 이것에 의해, 절연막(5) 및 소스층(4) 내부에, 2종류의 폭을 갖는 관통공이 형성된다. 여기에서, 절연막(5) 내부의 관통공의 폭은, 소스층(4) 내부의 관통공의 폭보다도 크다. 그후, 해당 2종류의 폭을 갖는 관통공에 대해 도전체를 충전한다. 이상에 의해, 2종류의 폭 Da, Db를 갖는 도전부(8)가, 절연막(5) 및 소스층(4) 내부에 관통하여 형성된다.
이상과 같이, 본 실시예에서는, 도전부(8)의 일부가 소스층(4)의 상면과 접하고 있고, 각 해당 접하고 있는 부분의 치수 d1은, 10nm 이상이다. 즉, 소스층(4)과 도전부(8)가 접촉하는 접촉 폭을, 10nm 이상 확보한다.
이에 따라, 소스 전극(9)에 대한 와이어본드시에 발생하는 응력이, 도전부(8)와 접촉하는 소스층(4)의 상면에서 흡수된다. 따라서, 게이트·소스간 쇼트를 저감할 수 있다.
해당 효과를 도 8을 사용하여 구체적으로 설명한다.
도 8은, 소스층(4)의 상면과 도전부(8)가 접촉하는 부분의 치수(접촉 폭) d1과, 와이어본드시의 게이트·소스간의 쇼트 불량률을 나타낸 도면이다. 도 8의 횡축은, 치수(접촉 폭) d1(nm)이다. 한편, 도 8의 종축은, 소스 전극(9)에 대한 와이어본드시에 발생하는 게이트·소스간 쇼트에 의한 불량률(5)이다.
도 8에서 알 수 있는 것과 같이, 치수(접촉 폭) d1이 10nm 이상인 경우에는, 불량률은 5% 이하로 낮고, 치수(접촉 폭) d1이 10nm 미만으로 되면, 불량률은 급격하게 상승한다. 소스층(4)의 상면과 도전부(8)가 전혀 접촉하지 않는 경우, 즉 소스층(4) 내부의 도전부(8)의 수평 방향 폭과 절연막(5) 내부의 도전부(8)의 수평 방향 폭이 동일한 경우에는(d1=0인 경우), 불량률은 60%에 이른다.
상기한 것과 같이 불량률이 급격하게 상승하는 것은, 치수(접촉 폭) d1이 10nm 미만인 경우에는, 소스 전극(9)에 대한 와이어본드 처리시에 발생하는 응력이, 도전부(8)의 저부인 베이스층(3)(구체적으로, 콘택 영역(11))에 집중하여 버리는 경향이 있기 때문이다. 해당 응력의 집중에 의해, 베이스층(3)과 도전부(8)의 접촉부 부근의 구성이 변형하고, 해당 변형이, 도전부(8) 등을 거쳐 소스 전극(9)과 게이트 전극(6)의 전기적 쇼트를 일으킨다.
한편, 치수(접촉 폭) d1이 10nm 이상인 경우에는, 와이어본드 처리시에 발생하는 응력이 소스층(4) 상면에도 분산되어, 베이스층(3)(콘택 영역(11))에 미치는 응력은 완화된다. 베이스층(3)에 미치는 응력은 환화되기 때문에, 상기 변형을 억제할 수 있어, 결과적으로 도 8에 나타낸 것과 같이 게이트·소스간 쇼트에 의한 불량률을 상당히 작게 할 수 있다.
도 8의 데이터로부터, 게이트·소스간 쇼트에 의한 불량률을 허용할 수 있는 크기의 범위에서, 치수(접촉 폭) d1을 가능한한 작게 할 수 있는, 해당 치수(접촉 폭) d1은, 10nm 이상, 40nm 이하이다. 해당 범위에서는, 도 8에 나타낸 것과 같이, 게이트·소스간 쇼트에 의한 불량률은 다소 증가하기는 하지만, 해당 불량률의 상승은 허용가능한 범위이다. 이때, 40nm보다 큰 치수(접촉 폭) d1을 채용하였다고 하더라도, 게이트·소스간 쇼트에 의한 불량률은 0%로 할 수가 있지만, 디바이스의 미세화의 요청에는 반한다.
이때, 도 1, 도 7에 나타낸 구성에 있어서 치수(접촉 폭) d1을 10nm로 함으로써, 상기 게이트·소스간 쇼트 불량률을 억제하면서, 트랜지스터 셀의 사이즈가 최소가 되는 반도체장치를 제공할 수 있다.
또한, 본 실시예에서 설명한 치수 d1이 10nm 이상인 구성과, 실시예 1, 2, 3에서 설명한 소스 영역 폭 L, L2가 0.36㎛ 이상인 구성을 조합하여도 되고, 본 실시예에 관한 전자의 구성만을, 도 1, 도 7에 나타낸 구조체에 적용하여도 된다.
여기에서, 도 1, 도 7에 나타낸 구조체란, 베이스층(3), 소스층(4), 절연막(5) 및 소스 전극(9)을 해당 순서로 적층하고, 절연막(5) 및 소스층(4)을 관통하여 도전부(8)가 형성된 구조이다. 이때, 도전부(8)는, 베이스층(3) 및 소스층(4)과 소스 전극(9)을 전기적으로 접속한다. 또한, 해당 도전부(8)는, 수평 방향에 있어서, 한쪽의 트렌치 게이트 구조 GT와 다른 쪽의 트렌치 게이트 구조 GT 사이에 존재한다. 즉, 도 1, 도 7에 나타낸 구조체란, 특별히 소스 영역 폭을 한정하지 않는, 트렌치 게이트 구조와 트렌치 콘택 구조를 갖는 구성을 말한다.
상기한 각 실시예 1∼4에 있어서, 반도체 기판(1), 에피택셜층(2) 및 소스층(4)의 각 도전형을 n형으로 하고, 베이스층(3) 및 콘택 영역(11)의 각 도전형을 p형으로 하였다. 그렇지만, 반도체 기판(1), 에피택셜층(2) 및 소스층(4)의 각 도전형을 p형으로 하고, 베이스층(3) 및 콘택 영역(11)의 각 도전형을 n형으로 하여도 된다. 이때, 해당 경우에는, 반도체 기판(1)의 도전형은 p+형으로 되고, 에피택셜층(2)의 도전형은 p-형으로 되고, 소스층(4)의 도전형은 p+형으로 되고, 베이스층(3)의 도전형은 n형으로 되고, 콘택 영역(11)의 도전형은 n+형으로 된다.
또한, 상기한 각 실시예 1∼4에 있어서, 반도체 기판(1), 에피택셜층(2), 베이스층(3)(콘택 영역(11) 포함) 및 소스층(4)은, 반도체 재료(특히, 실리콘 또는 탄화 실리콘)로 이루어진다.
1 반도체 기판, 2 에피택셜층, 3 베이스층, 4 소스층, 5 절연막, 6 게이트 전극, 7 게이트 절연막, 8 도전부, 9 소스 전극, 10 드레인 전극, 11 콘택 영역, L, L1, L2, L11, L12 소스 영역 폭, GT 트렌치 게이트 구조, d1 치수(접촉 폭)

Claims (6)

  1. 제 1 도전형을 갖는 베이스층과,
    상기 베이스층 위에 형성되고, 제 2 도전형을 갖는 소스층과,
    상기 소스층 위에 형성되는 절연막과,
    상기 베이스층을 관통하는 복수의 게이트 구조와,
    상기 절연막 및 상기 소스층을 관통하고, 상기 소스층 및 상기 베이스층과 전기적으로 접속되는 복수의 도전부와,
    상기 절연막 위에 형성되고, 상기 도전부와 전기적으로 접속되는 소스 전극을 구비하고,
    상기 게이트 구조는,
    평면에서 볼 때, 스트라이프 형상으로 형성되어 있고,
    상기 도전부가 상기 베이스층과 접속하는 부분은,
    평면에서 볼 때, 상기 게이트 구조 사이에서 해당 게이트 구조와 이격되고, 해당 게이트 구조의 상기 스트라이프 형상의 방향과 평행하게 형성되어 있고,
    상기 게이트 구조와 상기 도전부 사이에 있어서, 상기 소스층과 상기 베이스층이 접촉하고 있는 부분의 치수는,
    0.36㎛ 이상 0.43㎛ 이하인 것을 특징으로 하는 반도체장치.
  2. 제 1 도전형을 갖는 베이스층과,
    상기 베이스층 위에 형성되고, 제 2 도전형을 갖는 소스층과,
    상기 소스층 위에 형성되는 절연막과,
    상기 베이스층을 관통하는 복수의 게이트 구조와,
    상기 절연막 및 상기 소스층을 관통하고, 상기 소스층 및 상기 베이스층과 전기적으로 접속되는 복수의 도전부와,
    상기 절연막 위에 형성되고, 상기 도전부와 전기적으로 접속되는 소스 전극을 구비하고,
    상기 게이트 구조는,
    평면에서 볼 때, 스트라이프 형상으로 형성되어 있고,
    상기 도전부가 상기 베이스층과 접속하는 부분은,
    평면에서 볼 때, 상기 게이트 구조 사이에서 해당 게이트 구조와 이격되고, 해당 게이트 구조의 상기 스트라이프 형상의 방향으로 섬 형상으로 늘어서 형성되어 있고,
    상기 도전부가 상기 베이스층과 접속하고 있지 않은 영역에 있어서, 상기 게이트 구조 사이의 상기 소스층과 상기 베이스층이 접촉하고 있는 부분의 치수는,
    0.36㎛ 이상인 것을 특징으로 하는 반도체장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 도전부는,
    상기 소스층 상면과 접촉하면서, 상기 절연막 및 상기 소스층을 관통하고 있고,
    상기 소스층 상면과 상기 도전부가 접촉하는 부분의 치수는,
    10nm 이상, 40nm 이하인 것을 특징으로 하는 반도체장치.
  4. 제 2항에 있어서,
    상기 도전부가 상기 베이스층과 접촉하는 부분의 평면에서 볼 때의 형상은,
    원형 또는 타원형인 것을 특징으로 하는 반도체장치.
  5. 제 1 도전형을 갖는 베이스층과,
    상기 베이스층 위에 형성되고, 제 2 도전형을 갖는 소스층과,
    상기 소스층 위에 형성되는 절연막과,
    상기 베이스층을 관통하는 복수의 게이트 구조와,
    상기 절연막 및 상기 소스층을 관통하고, 또한, 상기 소스층 상면과 접촉하고 있고, 상기 소스층 및 상기 베이스층과 전기적으로 접속되는 도전부와,
    상기 절연막 위에 형성되고, 상기 도전부와 전기적으로 접속되는 소스 전극을 구비하고,
    상기 소스층 상면과 상기 도전부가 접촉하는 부분의 치수는,
    10nm 이상, 40nm 이하인 것을 특징으로 하는 반도체장치.
  6. 제 1항, 제 2항 또는 제 5항 중 어느 한 항에 있어서,
    상기 소스층 및 상기 베이스층은,
    실리콘 또는 탄화 실리콘으로 이루어진 것을 특징으로 하는 반도체장치.
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