JP7458257B2 - 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 - Google Patents

半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 Download PDF

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Description

本発明の実施形態は、半導体装置、インバータ回路、駆動装置、車両、及び、昇降機に関する。
次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。炭化珪素はシリコンと比較して、バンドギャップが約３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この物性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
縦型のＭｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）において、低いオン抵抗を実現するために、トレンチの中にゲート電極を設けるトレンチゲート構造が適用される。トレンチゲート構造を適用することで、単位面積あたりのチャネル面積が増加し、オン抵抗が低減される。
ＭＯＳＦＥＴを用いて駆動される負荷に短絡が生じると、ＭＯＳＦＥＴに大電流が流れＭＯＳＦＥＴが破壊に至る。ＭＯＳＦＥＴが破壊するまでの時間は短絡耐量と称される。ＭＯＳＦＥＴの破壊を抑制するためには、短絡耐量を長くすることが望まれる。例えば、ＭＯＳＦＥＴの飽和電流を低減することで短絡耐量を長くすることが可能となる。
特開２０１８－１２５３３１号公報
本発明が解決しようとする課題は、飽和電流の低減が可能な半導体装置を提供することにある。
実施形態の半導体装置は、第１の方向及び前記第１の方向に直交する第２の方向に平行な第１の面と、前記第１の面に対向する第２の面と、を有する炭化珪素層であって、前記第１の面の側に位置し、前記第１の方向に延びる第１のトレンチと、前記第１の面の側に位置し、前記第１のトレンチに対して前記第２の方向に位置する第２のトレンチと、前記第１の面の側に位置し、前記第１のトレンチに対して前記第２の方向に位置し、前記第２のトレンチに対して前記第１の方向に位置する第３のトレンチと、ｎ型の第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に位置するｐ型の第２の炭化珪素領域と、前記第２の炭化珪素領域と前記第１の面との間に位置するｎ型の第３の炭化珪素領域と、前記第１の炭化珪素領域と前記第２のトレンチとの間に位置するｐ型の第４の炭化珪素領域と、前記第１の炭化珪素領域と前記第３のトレンチとの間に位置するｐ型の第５の炭化珪素領域と、を含む炭化珪素層と、前記第１のトレンチの中に位置するゲート電極と、前記ゲート電極と前記炭化珪素層との間に位置するゲート絶縁層と、前記炭化珪素層の前記第１の面の側に位置し、一部が前記第２のトレンチの中に位置する第１の電極と、前記炭化珪素層の前記第２の面の側に位置する第２の電極と、を備え、前記第１の炭化珪素領域の一部は前記第２のトレンチと前記第３のトレンチとの間に位置し、前記第１の炭化珪素領域の前記一部は、前記第４の炭化珪素領域と前記第５の炭化珪素領域との間に位置する。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式平面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 比較例の半導体装置の模式断面図。 比較例の半導体装置の模式平面図。 比較例の半導体装置の模式断面図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の駆動装置の模式図。 第４の実施形態の車両の模式図。 第５の実施形態の車両の模式図。 第６の実施形態の昇降機の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ－及び、ｐ＋、ｐ、ｐ－の表記を用いる場合、これらの表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ－はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ－はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ－型を単にｎ型、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。
不純物濃度は、例えば、Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ（ＳＩＭＳ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ（ＳＣＭ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の幅や深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の幅や深さ等の距離は、例えば、ＳＣＭ像から求めることが可能である。
トレンチの深さ、絶縁層の厚さ等は、例えば、Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ（ＴＥＭ）の画像上で計測することが可能である。また、例えば、ＳＩＭＳのプロファイルから判断することが可能である。
なお、本明細書中でｐ型の炭化珪素領域の「ｐ型不純物濃度」とは、当該領域のｐ型不純物濃度から当該領域のｎ型不純物濃度を引いた正味（ｎｅｔ）のｐ型不純物濃度を意味する。また、ｎ型の炭化珪素領域の「ｎ型不純物濃度」とは、当該領域のｎ型不純物濃度から当該領域のｐ型不純物濃度を引いた正味（ｎｅｔ）のｎ型不純物濃度を意味する。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の方向及び第１の方向に直交する第２の方向に平行な第１の面と、第１の面に対向する第２の面と、を有する炭化珪素層であって、第１の面の側に位置し、第１の方向に延びる第１のトレンチと、第１の面の側に位置し、第１のトレンチに対して第２の方向に位置する第２のトレンチと、第１の面の側に位置し、第１のトレンチに対して第２の方向に位置し、第２のトレンチに対して第１の方向に位置する第３のトレンチと、ｎ型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に位置するｐ型の第２の炭化珪素領域と、第２の炭化珪素領域と第１の面との間に位置するｎ型の第３の炭化珪素領域と、第１の炭化珪素領域と第２のトレンチとの間に位置するｐ型の第４の炭化珪素領域と、第１の炭化珪素領域と第３のトレンチとの間に位置するｐ型の第５の炭化珪素領域と、を含む炭化珪素層と、第１のトレンチの中に位置するゲート電極と、ゲート電極と炭化珪素層との間に位置するゲート絶縁層と、炭化珪素層の第１の面の側に位置し、一部が第２のトレンチの中に位置する第１の電極と、炭化珪素層の第２の面の側に位置する第２の電極と、を備える。そして、第１の炭化珪素領域の一部は第２のトレンチと第３のトレンチとの間に位置する。
第１の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ１００は、トレンチの中にソース電極を設ける、いわゆるダブルトレンチ構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図１は、第１の実施形態の半導体装置の模式断面図である。図２は、第１の実施形態の半導体装置の模式平面図である。図３は、第１の実施形態の半導体装置の模式断面図である。図４は、第１の実施形態の半導体装置の模式断面図である。
図１は、図２のＡＡ’断面図である。図２は、図１の第１の面Ｐ１上のパターンを示す。図３は、図２のＢＢ’断面図である。図４は、図２のＣＣ’断面図である。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０を備える。ソース電極１２は、コンタクト領域１２ａ（第１の電極の一部）を有する。
炭化珪素層１０は、ゲートトレンチ２１（第１のトレンチ）、コンタクトトレンチ２２ａ（第２のトレンチ）、コンタクトトレンチ２２ｂ（第３のトレンチ）、コンタクトトレンチ２２ｃ、コンタクトトレンチ２２ｄ、ｎ＋型のドレイン領域２４、ｎ－型のドリフト領域２６（第１の炭化珪素領域）、ｐ型のボディ領域２８（第２の炭化珪素領域）、ｎ＋型のソース領域３０（第３の炭化珪素領域）、ｐ＋型の電界緩和領域３２ａ（第４の炭化珪素領域）、ｐ＋型の電界緩和領域３２ｂ（第５の炭化珪素領域）、ｐ＋型の電界緩和領域３２ｃ、ｐ＋＋型の高濃度領域３４、ｐ＋型のゲートトレンチ底部領域３６（第６の炭化珪素領域）を有する。
以下、コンタクトトレンチ２２ａ、コンタクトトレンチ２２ｂ、コンタクトトレンチ２２ｃ及びコンタクトトレンチ２２ｄを一括して、単に、コンタクトトレンチ２２と称する場合がある。また、電界緩和領域３２ａ、電界緩和領域３２ｂ及び電界緩和領域３２ｃを一括して、単に、電界緩和領域３２と称する場合がある。
炭化珪素層１０は、ソース電極１２とドレイン電極１４との間に位置する。炭化珪素層１０は、第１の面（図１中“Ｐ１”）と第２の面（図１中“Ｐ２”）とを備える。以下、第１の面Ｐ１を表面、第２の面Ｐ２を裏面とも称する。第２の面Ｐ２は、第１の面Ｐ１に対向する。
第１の方向及び第２の方向は第１の面Ｐ１に対して平行な方向である。また、第２の方向は第１の方向に直交する方向である。また、第３の方向は第１の面Ｐ１に対して垂直な方向である。第３の方向は第１の方向及び第２の方向に対して垂直な方向である。
以下、「深さ」とは、第１の面Ｐ１を基準とする深さを意味する。
炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ－ＳｉＣである。炭化珪素層１０の厚さは、例えば、５μｍ以上５００μｍ以下である。
第１の面Ｐ１は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。すなわち、法線が［０００１］方向のｃ軸に対し０度以上８度以下傾斜した面である。言い換えれば、（０００１）面に対するオフ角が０度以上８度以下である。また、第２の面Ｐ２は、例えば、（０００－１）面に対し０度以上８度以下傾斜した面である。
（０００１）面はシリコン面と称される。（０００－１）面はカーボン面と称される。第１の面Ｐ１及び第２の面Ｐ２の傾斜方向は、例えば、［１１－２０］方向である。［１１－２０］方向は、ａ軸方向である。図１、図２、図３、図４では、例えば、図中に示す第１の方向又は第２の方向がａ軸方向である。
ゲートトレンチ２１は、炭化珪素層１０の中に存在する。ゲートトレンチ２１は、炭化珪素層１０の第１の面Ｐ１の側に位置する。ゲートトレンチ２１は、炭化珪素層１０に形成された溝である。
ゲートトレンチ２１は、図２に示すように、第１の方向に延びる。ゲートトレンチ２１は、図２に示すようにストライプ形状を有する。
ゲートトレンチ２１は、図１及び図２に示すように第２の方向に繰り返し配置される。ゲートトレンチ２１の第２の方向の長さは、例えば、０．５μｍ以上１μｍ以下である。
ゲートトレンチ２１は、ソース領域３０及びボディ領域２８を貫通する。ゲートトレンチ２１の深さは、例えば、１μｍ以上２μｍ以下である。
コンタクトトレンチ２２は、炭化珪素層１０の中に存在する。コンタクトトレンチ２２は、炭化珪素層１０の第１の面Ｐ１の側に位置する。コンタクトトレンチ２２は、炭化珪素層１０に形成された溝である。
コンタクトトレンチ２２は、図２に示すように、例えば、第１の方向に延びる。コンタクトトレンチ２２は、図２に示すように第１の方向に繰り返し配置される。コンタクトトレンチ２２は、第１の方向に分割されたトレンチである。
例えば、コンタクトトレンチ２２ｂは、コンタクトトレンチ２２ａに対して第１の方向に位置する。コンタクトトレンチ２２ｂは、コンタクトトレンチ２２ａに対して第１の方向に離間して設けられる。
コンタクトトレンチ２２は、ゲートトレンチ２１に対して第２の方向に位置する。例えば、コンタクトトレンチ２２ａは、ゲートトレンチ２１に対して第２の方向に位置する。例えば、コンタクトトレンチ２２ｂは、ゲートトレンチ２１に対して第２の方向に位置する。コンタクトトレンチ２２は、２つのゲートトレンチ２１の間に設けられる。コンタクトトレンチ２２は、ゲートトレンチ２１を間に挟んで第２の方向に繰り返し配置される。
コンタクトトレンチ２２の第１の方向の長さは、例えば、コンタクトトレンチ２２の第２の方向の長さよりも長い。例えば、コンタクトトレンチ２２ａの第１の方向の長さ（図２中のＬ１）は、コンタクトトレンチ２２ａの第２の方向の長さ（図２中のＬ２）よりも長い。
コンタクトトレンチ２２の第１の方向の長さは、例えば、１μｍ以上５μｍ以下である。コンタクトトレンチ２２の第２の方向の長さは、例えば、０．５μｍ以上２μｍ以下である。
コンタクトトレンチ２２の第２の方向の長さは、例えば、ゲートトレンチ２１の第２の方向の長さよりも長い。また、コンタクトトレンチ２２の第２の方向の長さは、例えば、ゲートトレンチ２１の第２の方向の長さと同一である。
例えば、ゲートトレンチ２１とコンタクトトレンチ２２の間の距離よりも、第１の方向に隣り合う２つのコンタクトトレンチ２２の間の距離が大きい。例えば、ゲートトレンチ２１とコンタクトトレンチ２２ａの間の第１の距離（図２中のｄ１）よりも、コンタクトトレンチ２２ａとコンタクトトレンチ２２ｂとの間の第２の距離（図２中のｄ２）が大きい。
第１の方向に隣り合う２つのコンタクトトレンチ２２の間の距離は、例えば、ゲートトレンチ２１とコンタクトトレンチ２２の間の距離の１．２倍以上３倍以下である。例えば、コンタクトトレンチ２２ａとコンタクトトレンチ２２ｂとの間の第２の距離（図２中のｄ２）は、ゲートトレンチ２１とコンタクトトレンチ２２ａの間の第１の距離（図２中のｄ１）の１．２倍以上３倍以下である。
ゲートトレンチ２１とコンタクトトレンチ２２の間の距離は、例えば、０．５μｍ以上１μｍ以下である。第１の方向に隣り合う２つのコンタクトトレンチ２２の間の距離は、例えば、０．６μｍ以上１．５μｍ以下である。
コンタクトトレンチ２２は、ソース領域３０及びボディ領域２８を貫通する。コンタクトトレンチ２２の深さは、例えば、１μｍ以上２μｍ以下である。
コンタクトトレンチ２２の深さと、ゲートトレンチ２１の深さは、例えば、同一である。言い換えれば、第２の面Ｐ２からゲートトレンチ２１までの距離と、第２の面Ｐ２からコンタクトトレンチ２２までの距離は同一である。コンタクトトレンチ２２の深さと、ゲートトレンチ２１の深さは、異なっていても構わない。
ゲート電極１６は、ゲートトレンチ２１の中に位置する。ゲート電極１６は、ソース電極１２とドレイン電極１４との間に設けられる。ゲート電極１６は、第１の方向に延びる。
ゲート電極１６は、導電層である。ゲート電極１６は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
ゲート絶縁層１８は、ゲート電極１６と炭化珪素層１０との間に位置する。ゲート絶縁層１８は、ソース領域３０、ボディ領域２８、ドリフト領域２６及びゲートトレンチ底部領域３６と、ゲート電極１６との間に設けられる。
ゲート絶縁層１８は、例えば、シリコン酸化膜である。ゲート絶縁層１８には、例えば、高誘電率絶縁膜を適用することも可能である。また、ゲート絶縁層１８には、例えば、シリコン酸化膜と高誘電率絶縁膜との積層膜を適用することも可能である。
層間絶縁層２０は、ゲート電極１６上に設けられる。層間絶縁層２０は、ゲート電極１６とソース電極１２との間に設けられる。
層間絶縁層２０の厚さは、例えば、ゲート絶縁層１８の厚さよりも厚い。層間絶縁層２０は、例えば、シリコン酸化膜である。層間絶縁層２０は、ゲート電極１６とソース電極１２を電気的に分離する。
ソース電極１２は、炭化珪素層１０の第１の面Ｐ１側に位置する。ソース電極１２は、炭化珪素層１０の第１の面Ｐ１の上に設けられる。ソース電極１２は、ソース領域３０、及び、電界緩和領域３２に接する。
ソース電極１２は、炭化珪素層１０の第１の面Ｐ１で、ソース領域３０に接する。
ソース電極１２の一部であるコンタクト領域１２ａは、コンタクトトレンチ２２の中に位置する。ソース電極１２の一部であるコンタクト領域１２ａは、例えば、コンタクトトレンチ２２ａの中に位置する。ソース電極１２の一部であるコンタクト領域１２ａは、例えば、コンタクトトレンチ２２ｂの中に位置する。
コンタクト領域１２ａは、コンタクトトレンチ２２の側面で、ソース領域３０に接する。コンタクト領域１２ａは、コンタクトトレンチ２２の側面で、電界緩和領域３２に接する。コンタクト領域１２ａは、コンタクトトレンチ２２の底面で、高濃度領域３４に接する。
ソース電極１２は、金属を含む。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１２は、例えば、炭化珪素層１０に接する金属シリサイドや金属カーバイドを含んでも構わない。
ドレイン電極１４は、炭化珪素層１０の第２の面Ｐ２側に位置する。ドレイン電極１４は、炭化珪素層１０の第２の面Ｐ２上に設けられる。ドレイン電極１４は、ドレイン領域２４に接する。
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び金（Ａｕ）から成る群から選ばれる少なくとも一つの材料を含む。
ｎ＋型のドレイン領域２４は、炭化珪素層１０の第２の面Ｐ２側に設けられる。ドレイン領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２４のｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ｎ－型のドリフト領域２６は、ドレイン領域２４上に設けられる。ドリフト領域２６は、ドレイン領域２４と第１の面Ｐ１との間に位置する。
ドリフト領域２６の一部は、第１の方向に隣り合う２つのコンタクトトレンチ２２の間に位置する。ドリフト領域２６の一部は、第１の方向に隣り合う２つのコンタクトトレンチ２２の間に挟まれる。ドリフト領域２６の一部は、例えば、コンタクトトレンチ２２ａとコンタクトトレンチ２２ｂとの間に位置する。
ドリフト領域２６の一部は、第１の方向に隣り合う２つの電界緩和領域３２の間に位置する。ドリフト領域２６の一部は、例えば、電界緩和領域３２ａと段階緩和領域３２ｂとの間に位置する。
ドリフト領域２６は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２６のｎ型不純物濃度は、ドレイン領域２４のｎ型不純物濃度よりも低い。ドリフト領域２６のｎ型不純物濃度は、例えば、４×１０１４ｃｍ－３以上１×１０１８ｃｍ－３以下である。
ｐ型のボディ領域２８は、ドリフト領域２６と第１の面Ｐ１との間に位置する。ボディ領域２８は、ゲートトレンチ２１とコンタクトトレンチ２２との間に位置する。
ボディ領域２８の一部は、第１の方向に隣り合う２つのコンタクトトレンチ２２の間に位置する。ボディ領域２８の一部は、第１の方向に隣り合う２つのコンタクトトレンチ２２の間に挟まれる。ボディ領域２８の一部は、例えば、コンタクトトレンチ２２ａとコンタクトトレンチ２２ｂとの間に位置する。
ボディ領域２８は、ＭＯＳＦＥＴ１００のチャネル形成領域として機能する。例えば、ＭＯＳＦＥＴ１００のオン動作時に、ボディ領域２８のゲート絶縁層１８と接する領域に電子が流れるチャネルが形成される。ボディ領域２８のゲート絶縁層１８と接する領域が、チャネル形成領域となる。
ボディ領域２８は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ボディ領域２８のｐ型不純物濃度は、例えば、５×１０１６ｃｍ－３以上５×１０１７ｃｍ－３以下である。
ボディ領域２８の深さは、ゲートトレンチ２１の深さよりも浅い。ボディ領域２８の深さは、例えば、０．４μｍ以上１．０μｍ以下である。
ボディ領域２８の深さ方向（第３の方向）の厚さは、例えば、０．１μｍ以上０．３μｍ以下である。
ｎ＋型のソース領域３０は、ボディ領域２８と第１の面Ｐ１との間に位置する。ソース領域３０は、ゲートトレンチ２１とコンタクトトレンチ２２との間に位置する。
ソース領域３０は、ソース電極１２に接する。ソース領域３０は、ゲート絶縁層１８に接する。
ソース領域３０は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域３０のｎ型不純物濃度は、ドリフト領域２６のｎ型不純物濃度よりも高い。ソース領域３０のｎ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ソース領域３０の深さは、ボディ領域２８の深さよりも浅い。ソース領域３０の深さは、例えば、０．１μｍ以上０．４μｍ以下である。
ｐ＋型の電界緩和領域３２は、ドリフト領域２６とコンタクトトレンチ２２との間に位置する。電界緩和領域３２は、例えば、ドリフト領域２６とコンタクトトレンチ２２ａとの間に位置する。電界緩和領域３２は、例えば、ドリフト領域２６とコンタクトトレンチ２２ｂとの間に位置する。
電界緩和領域３２は、コンタクトトレンチ２２の側面に接する。電界緩和領域３２は、ソース電極１２のコンタクト領域１２ａに接する。
電界緩和領域３２は、ドリフト領域２６とコンタクトトレンチ２２の底面との間に設けられる。電界緩和領域３２は、コンタクトトレンチ２２とボディ領域２８との間に位置する。
電界緩和領域３２の深さは、ゲートトレンチ２１の深さよりも深い。
電界緩和領域３２は、ＭＯＳＦＥＴ１００のオフ動作時に、ゲート絶縁層１８に印加される電界強度を緩和する機能を有する。電界緩和領域３２は、例えば、ソース電極１２と同電位に固定される。
電界緩和領域３２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。電界緩和領域３２のｐ型不純物濃度は、ボディ領域２８のｐ型不純物濃度よりも高い。電界緩和領域３２のｐ型不純物濃度は、例えば、ボディ領域２８のｐ型不純物濃度の１０倍以上である。電界緩和領域３２のｐ型不純物濃度は、例えば、５×１０１７ｃｍ－３以上５×１０２０ｃｍ－３以下である。
ｐ＋型の高濃度領域３４は、電界緩和領域３２とコンタクトトレンチ２２との間に位置する。高濃度領域３４は、コンタクトトレンチ２２の底面に接する。高濃度領域３４は、ソース電極１２のコンタクト領域１２ａに接する。
ｐ＋型の高濃度領域３４は、ソース電極１２のコンタクト抵抗を低減する機能を有する。高濃度領域３４を設けることにより、ソース電極１２と電界緩和領域３２との間の電気抵抗が低減する。
高濃度領域３４は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。高濃度領域３４のｐ型不純物濃度は、電界緩和領域３２のｐ型不純物濃度よりも高い。高濃度領域３４のｐ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ｐ＋型のゲートトレンチ底部領域３６は、ドリフト領域２６とゲートトレンチ２１の底面との間に設けられる。ゲートトレンチ底部領域３６は、ゲートトレンチ２１の底面に接する。
ゲートトレンチ底部領域３６は、ＭＯＳＦＥＴ１００のオフ動作時に、ゲート絶縁層１８に印加される電界強度を緩和する機能を有する。ゲートトレンチ底部領域３６は、例えば、ソース電極１２と同電位に固定される。
ゲートトレンチ底部領域３６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ゲートトレンチ底部領域３６のｐ型不純物濃度は、ボディ領域２８のｐ型不純物濃度よりも高い。ゲートトレンチ底部領域３６のｐ型不純物濃度は、例えば、ボディ領域２８のｐ型不純物濃度の１０倍以上である。ゲートトレンチ底部領域３６のｐ型不純物濃度は、例えば、５×１０１７ｃｍ－３以上５×１０２０ｃｍ－３以下である。
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。
図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５、図１６、図１７、図１８、図１９、図２０、図２１、図２２、図２３、図２４、図２５、図２６、図２７、図２８、図２９、図３０、図３１、図３２及び図３３は、第１の実施形態の半導体装置の製造方法の一例を示す模式断面図である。図５、図６、図７、図８、図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２４、図２６、図２８、図３０及び図３２は、図１に相当する断面図である。図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５、図２７、図２９、図３１及び図３３は、図４に相当する断面図である。
最初に、ｎ＋型のドレイン領域２４、及び、ドレイン領域２４の上にエピタキシャル成長により形成されたｎ－型のエピタキシャル層１１を有する炭化珪素層１０を準備する（図５）。エピタキシャル層１１の一部は、最終的に、ドリフト領域２６となる。
炭化珪素層１０は、第１の面（図５中“Ｐ１”）と第２の面（図５中“Ｐ２”）とを備える。以下、第１の面Ｐ１を表面、第２の面Ｐ２を裏面とも称する。
次に、エピタキシャル層１１に、イオン注入法により、ｐ型のボディ領域２８を形成する（図６）。
次に、エピタキシャル層１１に、イオン注入法により、ｎ＋型のソース領域３０を形成する（図７）。ソース領域３０は、ボディ領域２８と第１の面Ｐ１との間に形成される。
次に、炭化珪素層１０の表面に、マスク材５０を形成する（図８、図９）。マスク材５０は、開口部７０を有する。マスク材５０は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｅｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）による膜の堆積、リソグラフィ法、及び、反応性イオンエッチング法（ＲＩＥ法）を用いた膜のパターニングにより形成される。マスク材５０は、例えば、シリコン酸化膜である。
次に、マスク材５０をマスクにゲートトレンチ２１及びコンタクトトレンチ２２を形成する（図１０、図１１）。ゲートトレンチ２１及びコンタクトトレンチ２２は、ＲＩＥ法を用いて形成される。ゲートトレンチ２１及びコンタクトトレンチ２２は、ソース領域３０及びボディ領域２８を貫通するように形成される。ゲートトレンチ２１及びコンタクトトレンチ２２は、マスク材５０の開口部７０の下の炭化珪素層１０に形成される。
次に、炭化珪素層１０の上に、マスク材５２を形成する（図１２、図１３）。マスク材５２は、マスク材５０とゲートトレンチ２１を覆う。マスク材５２は、コンタクトトレンチ２２を覆わない。マスク材５２は、例えば、フォトレジストである。
次に、ｐ＋型の電界緩和領域３２を形成する（図１４、図１５）。電界緩和領域３２は、マスク材５２及びマスク材５０をマスクに、コンタクトトレンチ２２に、斜めイオン注入法によりｐ型不純物を注入して形成する。ｐ型不純物は、例えば、アルミニウムイオンである。電界緩和領域３２は、炭化珪素層１０のコンタクトトレンチ２２の側面及び底面の近傍に形成される。
次に、ｐ＋＋型の高濃度領域３４を形成する（図１６、図１７）。高濃度領域３４は、マスク材５２及びマスク材５０をマスクに、コンタクトトレンチ２２の底部に、イオン注入法によりｐ型不純物を注入して形成する。ｐ型不純物は、例えば、アルミニウムイオンである。
次に、マスク材５２及びマスク材５０を剥離する。次に、炭化珪素層１０の上に、マスク材５３を形成する。マスク材５３は、マスク材５０とコンタクトトレンチ２２を覆う。マスク材５３は、ゲートトレンチ２１を覆わない。マスク材５３は、例えば、フォトレジストである。
次に、ｐ＋型のゲートトレンチ底部領域３６を形成する（図１８、図１９）。ゲートトレンチ底部領域３６は、マスク材５３及びマスク材５０をマスクに、ゲートトレンチ２１の底部に、イオン注入法によりｐ型不純物を注入して形成する。ｐ型不純物は、例えば、アルミニウムイオンである。
次に、マスク材５３及びマスク材５０を剥離する（図２０、図２１）。次に、ｎ型不純物及びｐ型不純物の活性化アニールを行う。
次に、ゲートトレンチ２１及びコンタクトトレンチ２２の中に、第１のシリコン酸化膜６０、及び、多結晶シリコン膜６１を形成する（図２２、図２３）。
第１のシリコン酸化膜６０、及び、多結晶シリコン膜６１は、例えば、ＣＶＤ法により形成される。第１のシリコン酸化膜６０の一部は、ゲート絶縁層１８となる。多結晶シリコン膜６１の一部はゲート電極１６となる。
次に、炭化珪素層１０の表面の多結晶シリコン膜６１を除去する（図２４、図２５）。炭化珪素層１０の表面の多結晶シリコン膜６１は、例えば、ドライエッチング法により除去される。多結晶シリコン膜６１の一部は、ゲートトレンチ２１及びコンタクトトレンチ２２の中に残る。
次に、炭化珪素層１０の表面に、マスク材５４を形成する。マスク材５４は、例えば、フォトレジストである。
マスク材５４は、ゲートトレンチ２１を覆う。マスク材５４は、ゲートトレンチ２１の中の多結晶シリコン膜６１を覆う。
次に、マスク材５４をマスクにコンタクトトレンチ２２の中の多結晶シリコン膜６１を除去する（図２６、図２７）。多結晶シリコン膜６１は、例えば、ドライエッチング法により除去される。
次に、マスク材５４を除去する。次に、第１のシリコン酸化膜６０、及び、多結晶シリコン膜６１の上に第２のシリコン酸化膜６２を形成する（図２８、図２９）。第２のシリコン酸化膜６２は、例えば、ＣＶＤ法により形成される。第２のシリコン酸化膜６２の一部は、層間絶縁層２０となる。
次に、第２のシリコン酸化膜６２の上に、マスク材５６を形成する。マスク材５６は、例えば、フォトレジストである。
次に、マスク材５６をマスクに、コンタクトトレンチ２２の中の第１のシリコン酸化膜６０、及び、第２のシリコン酸化膜６２を、除去する（図３０、図３１）。第１のシリコン酸化膜６０、及び、第２のシリコン酸化膜６２は、例えば、ウェットエッチング法により除去される。
次に、マスク材５６を除去する。次に、コンタクトトレンチ２２の中、及び、第２のシリコン酸化膜６２の上に、ソース電極１２を形成する（図３２、図３３）。ソース電極１２は、例えば、ＣＶＤ法により金属膜を堆積することで形成される。
その後、公知のプロセス技術を用いて、炭化珪素層１０の裏面にドレイン電極１４を形成する。
以上の製造方法により、図１ないし図４に示すＭＯＳＦＥＴ１００が製造される。
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
ＭＯＳＦＥＴ１００は、ゲートトレンチ２１の中にゲート電極１６が設けられたトレンチゲート構造が適用される。トレンチゲート構造を適用することで、単位面積あたりのチャネル面積が増加し、ＭＯＳＦＥＴ１００のオン抵抗が低減される。
また、ＭＯＳＦＥＴ１００は、コンタクトトレンチ２２の中にソース電極１２の一部であるコンタクト領域１２ａを設ける。ＭＯＳＦＥＴ１００は、いわゆるダブルトレンチ構造のＭＯＳＦＥＴである。
コンタクトトレンチ２２の中にコンタクト領域１２ａを設けることで、ボディ領域２８及びソース領域３０への電気的接続をコンタクトトレンチ２２の側面で取ることができる。したがって、炭化珪素層１０の表面でのソース電極１２の接続面積が低減できる。よって、単位面積あたりのチャネル面積が増加し、ＭＯＳＦＥＴ１００のオン抵抗が低減される。
また、ＭＯＳＦＥＴ１００は、コンタクトトレンチ２２の底面及び側面の周りに、電界緩和領域３２を備える。したがって、ＭＯＳＦＥＴ１００のオフ動作時に、ゲート絶縁層１８に印加される電界強度が緩和される。よって、ゲート絶縁層１８の信頼性が向上する。
また、ＭＯＳＦＥＴ１００は、ゲートトレンチ２１の底面に、ゲートトレンチ底部領域３６を備える。したがって、ＭＯＳＦＥＴ１００のオフ動作時に、ゲート絶縁層１８に印加される電界強度が緩和される。よって、ゲート絶縁層１８の信頼性が向上する。
図３４は、比較例の半導体装置の模式断面図である。図３５は、比較例の半導体装置の模式平面図である。図３６は、比較例の半導体装置の模式断面図である。
図３４は、図３５のＤＤ’断面図である。図３５は、図３４の第１の面Ｐ１上のパターンを示す。図３６は、図３５のＥＥ’断面図である。
比較例の半導体装置は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴ９００である。ＭＯＳＦＥＴ９００はダブルトレンチ構造である。
比較例のＭＯＳＦＥＴ９００は、コンタクトトレンチ２２が第１の方向に分割されていない点で、第１の実施形態のＭＯＳＦＥＴ１００と異なる。
ＭＯＳＦＥＴを用いて駆動される負荷に短絡が生じると、ＭＯＳＦＥＴに大電流が流れＭＯＳＦＥＴが破壊に至る。ＭＯＳＦＥＴが破壊するまでの時間は短絡耐量と称される。ＭＯＳＦＥＴの破壊を抑制するためには、短絡耐量を長くすることが望まれる。例えば、ＭＯＳＦＥＴの飽和電流を低減することで短絡耐量を長くすることが可能となる。
図３７は、第１の実施形態の半導体装置の作用及び効果の説明図である。図３７は、比較例のＭＯＳＦＥＴ９００と第１の実施形態のＭＯＳＦＥＴ１００のドレイン電流密度のシミュレーション結果である。
図３７（ａ）はＭＯＳＦＥＴの通常動作時のドレイン電圧とドレイン電流密度の関係を示す。図３７（ｂ）はＭＯＳＦＥＴの負荷短絡時のドレイン電圧とドレイン電流密度の関係を示す。
ＭＯＳＦＥＴの通常動作時のドレイン電圧は、１．０Ｖから１．５Ｖ程度の低い電圧である。一方、ＭＯＳＦＥＴの負荷短絡時のドレイン電圧は、例えば、１００Ｖから６００Ｖの高い電圧である。
ＭＯＳＦＥＴの通常動作時は、ドレイン電圧に対してドレイン電流密度は線形に増加する。一方、ＭＯＳＦＥＴの負荷短絡時は、ドレイン電圧に対してドレイン電流密度は飽和する傾向を示す。以後、ＭＯＳＦＥＴの負荷短絡時に流れるドレイン電流を飽和電流と称する。
シミュレーションを行う際に、比較例のＭＯＳＦＥＴ９００と第１の実施形態のＭＯＳＦＥＴ１００の通常動作時のオン抵抗が同一となるようにＭＯＳＦＥＴのパターンを調整している。具体的には、ゲートトレンチ２１とコンタクトトレンチ２２との第２の方向の距離、及び、２つのコンタクトトレンチの第１の方向の距離を調整している。
比較例のＭＯＳＦＥＴ９００がオン状態の際には、ゲートトレンチ２１とコンタクトトレンチ２２の間のドリフト領域２６のみが電流経路となる。一方、第１の実施形態のＭＯＳＦＥＴ１００がオン状態の際には、ドリフト領域２６の中に２つの電流経路が存在する。一つは、比較例のＭＯＳＦＥＴ９００と同様、ゲートトレンチ２１とコンタクトトレンチ２２の間のドリフト領域２６である。この電流経路を第１の電流経路と称する。もう一つは、第１の方向に隣り合う２つのコンタクトトレンチ２２の間のドリフト領域２６である。この電流経路を第２の電流経路と称する。
シミュレーションを行う際に、第１の実施形態のＭＯＳＦＥＴ１００のゲートトレンチ２１とコンタクトトレンチ２２の間の第２の方向の距離を、比較例のＭＯＳＦＥＴ９００のゲートトレンチ２１とコンタクトトレンチ２２の第２の方向の距離よりも小さくすることで、比較例のＭＯＳＦＥＴ９００と第１の実施形態のＭＯＳＦＥＴ１００の通常動作時のオン抵抗が同一となるように調整している。
図３７（ａ）に示すように、ＭＯＳＦＥＴの通常動作時は、比較例のＭＯＳＦＥＴ９００のドレイン電流密度と、第１の実施形態のＭＯＳＦＥＴ１００のドレイン電流密度に差はない。一方、図３７（ｂ）に示すように、ドレイン電圧が高いＭＯＳＦＥＴの負荷短絡時には、第１の実施形態のＭＯＳＦＥＴ１００のドレイン電流密度が比較例のＭＯＳＦＥＴ９００のドレイン電流密度に比べ低くなる。
第１の実施形態のＭＯＳＦＥＴ１００のゲートトレンチ２１とコンタクトトレンチ２２の間の第２の方向の距離は、上述のように比較例のＭＯＳＦＥＴ９００のゲートトレンチ２１とコンタクトトレンチ２２の第２の方向の距離よりも小さい。このため、ＭＯＳＦＥＴ１００の負荷短絡時にドレイン電圧が上昇し所定のドレイン電圧に達した時に、ゲートトレンチ２１とコンタクトトレンチ２２の間のドリフト領域２６が空乏層により閉塞される。ゲートトレンチ２１とコンタクトトレンチ２２の間のドリフト領域２６が空乏層により閉塞されると、第１の電流経路が遮断され、第２の電流経路のみに電流が流れることになる。したがって、ＭＯＳＦＥＴの負荷短絡時には、第１の実施形態のＭＯＳＦＥＴ１００のドレイン電流密度が、比較例のＭＯＳＦＥＴ９００のドレイン電流密度に比べて低くなる。よって、第１の実施形態のＭＯＳＦＥＴ１００の飽和電流が低減される。
飽和電流が低減されることで、ＭＯＳＦＥＴ１００の短絡耐量が長くなる。飽和電流が低減されることで、ＭＯＳＦＥＴ１００の短絡耐量が向上する。
第１の電流経路を遮断し、ＭＯＳＦＥＴ１００の飽和電流を低減する観点から、ゲートトレンチ２１とコンタクトトレンチ２２の間の距離よりも、第１の方向に隣り合う２つのコンタクトトレンチ２２の間の距離が大きいことが好ましい。すなわち、ゲートトレンチ２１とコンタクトトレンチ２２ａの間の第１の距離（図２中のｄ１）よりも、コンタクトトレンチ２２ａとコンタクトトレンチ２２ｂとの間の第２の距離（図２中のｄ２）が大きいことが好ましい。
第１の電流経路を遮断し、ＭＯＳＦＥＴ１００の飽和電流を低減する観点から、第１の方向に隣り合う２つのコンタクトトレンチ２２の間の距離は、ゲートトレンチ２１とコンタクトトレンチ２２の間の距離の１．２倍以上であることが好ましい。すなわち、コンタクトトレンチ２２ａとコンタクトトレンチ２２ｂとの間の第２の距離（図２中のｄ２）は、ゲートトレンチ２１とコンタクトトレンチ２２ａの間の第１の距離（図２中のｄ１）の１．２倍以上であることが好ましい。
第１の方向に隣り合う２つのコンタクトトレンチ２２の間の距離が離れすぎると、ＭＯＳＦＥＴ１００のオフ動作時に、ゲート絶縁層１８に印加される電界強度が大きくなり、ゲート絶縁層１８の信頼性が低下するおそれがある。ゲート絶縁層１８の信頼性の低下を抑制する観点から、２つのコンタクトトレンチ２２の間の距離は、ゲートトレンチ２１とコンタクトトレンチ２２の間の距離の３倍以下であることが好ましく、２倍以下であることがより好ましい。すなわち、コンタクトトレンチ２２ａとコンタクトトレンチ２２ｂとの間の第２の距離（図２中のｄ２）は、ゲートトレンチ２１とコンタクトトレンチ２２ａの間の第１の距離（図２中のｄ１）の３倍以下であることが好ましく、２倍以下であることがより好ましい。
以上、第１の実施形態によれば、飽和電流の低減が可能なＭＯＳＦＥＴが実現できる。
（第２の実施形態）
第２の実施形態の半導体装置は、第１の炭化珪素領域が、第１の領域と、第２の領域と、第３の領域を含み、第２の領域は第１の領域と第２の炭化珪素領域との間及び第１のトレンチと第２のトレンチとの間に位置し、第３の領域は第１の領域と第２の炭化珪素領域との間及び第２のトレンチと第３のトレンチとの間に位置し、第２の領域のｎ型不純物濃度は、第１の領域のｎ型不純物濃度よりも高く、第３の領域のｎ型不純物濃度は、第１の領域のｎ型不純物濃度よりも高い点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第２の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ２００である。ＭＯＳＦＥＴ２００は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ２００は、トレンチの中にソース電極を設ける、いわゆるダブルトレンチ構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ２００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図３８、図３９及び図４０は、第２の実施形態の半導体装置の模式断面図である。図３８、図３９及び図４０は、それぞれ、第１の実施形態の図１、図３及び図４に対応する断面図である。
ＭＯＳＦＥＴ２００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０を備える。ソース電極１２は、コンタクト領域１２ａを有する。
炭化珪素層１０は、ゲートトレンチ２１（第１のトレンチ）、コンタクトトレンチ２２ａ（第２のトレンチ）、コンタクトトレンチ２２ｂ（第３のトレンチ）、コンタクトトレンチ２２ｃ、コンタクトトレンチ２２ｄ、ｎ＋型のドレイン領域２４、ｎ－型のドリフト領域２６（第１の炭化珪素領域）、ｐ型のボディ領域２８（第２の炭化珪素領域）、ｎ＋型のソース領域３０（第３の炭化珪素領域）、ｐ＋型の電界緩和領域３２ａ（第４の炭化珪素領域）、ｐ＋型の電界緩和領域３２ｂ（第５の炭化珪素領域）、ｐ＋型の電界緩和領域３２ｃ、ｐ＋＋型の高濃度領域３４、ｐ＋型のゲートトレンチ底部領域３６（第６の炭化珪素領域）を有する。
以下、コンタクトトレンチ２２ａ、コンタクトトレンチ２２ｂ、コンタクトトレンチ２２ｃ及びコンタクトトレンチ２２ｄを一括して、単に、コンタクトトレンチ２２と称する場合がある。また、電界緩和領域３２ａ、電界緩和領域３２ｂ及び電界緩和領域３２ｃを一括して、単に、電界緩和領域３２ｂと称する場合がある。
ｎ－型のドリフト領域２６（第１の炭化珪素領域）は、第１の領域２６ａ、第２の領域２６ｂ及び第３の領域２６ｃを有する。
第２の領域２６ｂは、第１の領域２６ａとボディ領域２８との間に位置する。第２の領域２６ｂは、ゲートトレンチ２１とコンタクトトレンチ２２との間に位置する。例えば、第２の領域２６ｂは、ゲートトレンチ２１とコンタクトトレンチ２２ａとの間に位置する。例えば、第２の領域２６ｂは、ゲートトレンチ２１とコンタクトトレンチ２２ｂとの間に位置する。例えば、第２の領域２６ｂは、ゲートトレンチ２１とコンタクトトレンチ２２ｃとの間に位置する。
第２の領域２６ｂは、例えば、窒素（Ｎ）をｎ型不純物として含む。第２の領域２６ｂのｎ型不純物濃度は、第１の領域２６ａのｎ型不純物濃度よりも高い。
第２の領域２６ｂのｎ型不純物濃度は、例えば、第１の領域２６ａのｎ型不純物濃度の１．２倍以上５倍以下である。第２の領域２６ｂのｎ型不純物濃度は、例えば、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下である。
第２の領域２６ｂの深さは、例えば、ゲートトレンチ２１の深さよりも深い。第２の領域２６ｂの深さは、例えば、ゲートトレンチ底部領域３６の深さよりも深い。また、第２の領域２６ｂの深さは、例えば、電界緩和領域３２の深さよりも浅い。
第３の領域２６ｃは、第１の領域２６ａとボディ領域２８との間に位置する。第３の領域２６ｃは、第１の方向に隣り合う２つのコンタクトトレンチ２２の間に位置する。例えば、第３の領域２６ｃは、コンタクトトレンチ２２ａとコンタクトトレンチ２２ｂとの間に位置する。
第３の領域２６ｃは、第１の方向に対向する２つの電界緩和領域３２の間に位置する。第３の領域２６ｃは、例えば、電界緩和領域３２ａと電界緩和領域３２ｂとの間に位置する。
第３の領域２６ｃは、例えば、窒素（Ｎ）をｎ型不純物として含む。第３の領域２６ｃのｎ型不純物濃度は、第１の領域２６ａのｎ型不純物濃度よりも高い。第３の領域２６ｃのｎ型不純物濃度は、例えば、第２の領域２６ｂのｎ型不純物濃度よりも高い。
第３の領域２６ｃのｎ型不純物濃度は、例えば、第１の領域２６ａのｎ型不純物濃度の１．２倍以上５倍以下である。また、第３の領域２６ｃのｎ型不純物濃度は、例えば、第２の領域２６ｂのｎ型不純物濃度の１．１倍以上３倍以下である。
第３の領域２６ｃのｎ型不純物濃度は、例えば、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下である。
第２の実施形態のＭＯＳＦＥＴ２００は、ｎ型不純物濃度の高い第２の領域２６ｂ及び第３の領域２６ｃを有することにより、ＭＯＳＦＥＴ２００のオン抵抗を低減することが可能となる。
第１の方向に隣り合う２つのコンタクトトレンチ２２の間の距離を小さくし、ＭＯＳＦＥＴ１００のオフ動作時に、ゲート絶縁層１８に印加される電界強度を低減する観点から、第３の領域２６ｃのｎ型不純物濃度は、第２の領域２６ｂのｎ型不純物濃度よりも高いことが好ましい。第２の領域２６ｂのｎ型不純物濃度を高くすることで、第１の方向に隣り合う２つのコンタクトトレンチ２２の間の距離を小さくしても、低いオン抵抗を維持することが可能となる。
以上、第２の実施形態によれば、飽和電流の低減が可能なＭＯＳＦＥＴが実現できる。また、オン抵抗の低減が可能なＭＯＳＦＥＴが実現できる。
（第３の実施形態）
第３の実施形態のインバータ回路及び駆動装置は、第１の実施形態の半導体装置を備える駆動装置である。
図４１は、第３の実施形態の駆動装置の模式図である。駆動装置１０００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃで構成される。３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。
第３の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、インバータ回路１５０及び駆動装置１０００の特性が向上する。
（第４の実施形態）
第４の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図４２は、第４の実施形態の車両の模式図である。第４の実施形態の車両１１００は、鉄道車両である。車両１１００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１１００の車輪９０が回転する。
第４の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両１１００の特性が向上する。
（第５の実施形態）
第５の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図４３は、第５の実施形態の車両の模式図である。第５の実施形態の車両１２００は、自動車である。車両１２００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１２００の車輪９０が回転する。
第５の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両１２００の特性が向上する。
（第６の実施形態）
第６の実施形態の昇降機は、第１の実施形態の半導体装置を備える昇降機である。
図４４は、第６の実施形態の昇降機（エレベータ）の模式図である。第６の実施形態の昇降機１３００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機６１６が回転し、かご６１０が昇降する。
第６の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、昇降機１３００の特性が向上する。
以上、第１及び第２の実施形態では、炭化珪素の結晶構造として４Ｈ－ＳｉＣの場合を例に説明したが、本発明は６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。
また、第３ないし第６の実施形態においては、第１の実施形態の半導体装置を備える場合を例に説明したが、第２の実施形態の半導体装置を適用することも可能である。
また、第３ないし第６の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナー等に適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
１２ ソース電極（第１の電極）
１２ａ コンタクト領域（一部）
１４ ドレイン電極（第２の電極）
１６ ゲート電極
１８ ゲート絶縁層
２１ ゲートトレンチ（第１のトレンチ）
２２ コンタクトトレンチ
２２ａ コンタクトトレンチ（第２のトレンチ）
２２ｂ コンタクトトレンチ（第３のトレンチ）
２６ ドリフト領域（第１の炭化珪素領域）
２６ａ 第１の領域
２６ｂ 第２の領域
２６ｃ 第３の領域
２８ ボディ領域（第２の炭化珪素領域）
３０ ソース領域（第３の炭化珪素領域）
３２ 電界緩和領域
３２ａ 電界緩和領域（第４の炭化珪素領域）
３２ｂ 電界緩和領域（第５の炭化珪素領域）
３６ ゲートトレンチ底部領域（第６の炭化珪素領域）
１００ ＭＯＳＦＥＴ（半導体装置）
１５０ インバータ回路
２００ ＭＯＳＦＥＴ（半導体装置）
１０００ 駆動装置
１１００ 車両
１２００ 車両
１３００ 昇降機
Ｐ１ 第１の面
Ｐ２ 第２の面
ｄ１ 第１の距離
ｄ２ 第２の距離

Claims (11)

  1. 第１の方向及び前記第１の方向に直交する第２の方向に平行な第１の面と、前記第１の面に対向する第２の面と、を有する炭化珪素層であって、
    前記第１の面の側に位置し、前記第１の方向に延びる第１のトレンチと、
    前記第１の面の側に位置し、前記第１のトレンチに対して前記第２の方向に位置する第２のトレンチと、
    前記第１の面の側に位置し、前記第１のトレンチに対して前記第２の方向に位置し、前記第２のトレンチに対して前記第１の方向に位置する第３のトレンチと、
    ｎ型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に位置するｐ型の第２の炭化珪素領域と、
    前記第２の炭化珪素領域と前記第１の面との間に位置するｎ型の第３の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第２のトレンチとの間に位置するｐ型の第４の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第３のトレンチとの間に位置するｐ型の第５の炭化珪素領域と、
    を含む炭化珪素層と、
    前記第１のトレンチの中に位置するゲート電極と、
    前記ゲート電極と前記炭化珪素層との間に位置するゲート絶縁層と、
    前記炭化珪素層の前記第１の面の側に位置し、一部が前記第２のトレンチの中に位置する第１の電極と、
    前記炭化珪素層の前記第２の面の側に位置する第２の電極と、
    を備え、
    前記第１の炭化珪素領域の一部は前記第２のトレンチと前記第３のトレンチとの間に位置し、
    前記第１の炭化珪素領域の前記一部は、前記第４の炭化珪素領域と前記第５の炭化珪素領域との間に位置する、半導体装置。
  2. 前記炭化珪素層は、前記第１の炭化珪素領域と前記第１のトレンチとの間に位置するｐ型の第６の炭化珪素領域を含む請求項１記載の半導体装置。
  3. 前記第２のトレンチの前記第１の方向の長さは、前記第２のトレンチの前記第２の方向の長さよりも長い請求項１又は請求項２記載の半導体装置。
  4. 第１の方向及び前記第１の方向に直交する第２の方向に平行な第１の面と、前記第１の面に対向する第２の面と、を有する炭化珪素層であって、
    前記第１の面の側に位置し、前記第１の方向に延びる第１のトレンチと、
    前記第１の面の側に位置し、前記第１のトレンチに対して前記第２の方向に位置する第２のトレンチと、
    前記第１の面の側に位置し、前記第１のトレンチに対して前記第２の方向に位置し、前記第２のトレンチに対して前記第１の方向に位置する第３のトレンチと、
    ｎ型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に位置するｐ型の第２の炭化珪素領域と、
    前記第２の炭化珪素領域と前記第１の面との間に位置するｎ型の第３の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第２のトレンチとの間に位置するｐ型の第４の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第３のトレンチとの間に位置するｐ型の第５の炭化珪素領域と、
    を含む炭化珪素層と、
    前記第１のトレンチの中に位置するゲート電極と、
    前記ゲート電極と前記炭化珪素層との間に位置するゲート絶縁層と、
    前記炭化珪素層の前記第１の面の側に位置し、一部が前記第２のトレンチの中に位置する第１の電極と、
    前記炭化珪素層の前記第２の面の側に位置する第２の電極と、
    を備え、
    前記第１の炭化珪素領域の一部は前記第２のトレンチと前記第３のトレンチとの間に位置し、
    前記第１のトレンチと前記第２のトレンチとの間の第１の距離よりも、前記第２のトレンチと前記第３のトレンチの間の第２の距離が大きい、半導体装置。
  5. 前記第２の距離は前記第１の距離の３倍以下である請求項４記載の半導体装置。
  6. 前記第１の炭化珪素領域は、第１の領域と、第２の領域と、第３の領域を含み、
    前記第２の領域は前記第１の領域と前記第２の炭化珪素領域との間及び前記第１のトレンチと前記第２のトレンチとの間に位置し、
    前記第３の領域は前記第１の領域と前記第２の炭化珪素領域との間及び前記第２のトレンチと前記第３のトレンチとの間に位置し、
    前記第２の領域のｎ型不純物濃度は、前記第１の領域のｎ型不純物濃度よりも高く、
    前記第３の領域のｎ型不純物濃度は、前記第１の領域のｎ型不純物濃度よりも高い請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 第１の方向及び前記第１の方向に直交する第２の方向に平行な第１の面と、前記第１の面に対向する第２の面と、を有する炭化珪素層であって、
    前記第１の面の側に位置し、前記第１の方向に延びる第１のトレンチと、
    前記第１の面の側に位置し、前記第１のトレンチに対して前記第２の方向に位置する第２のトレンチと、
    前記第１の面の側に位置し、前記第１のトレンチに対して前記第２の方向に位置し、前記第２のトレンチに対して前記第１の方向に位置する第３のトレンチと、
    ｎ型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に位置するｐ型の第２の炭化珪素領域と、
    前記第２の炭化珪素領域と前記第１の面との間に位置するｎ型の第３の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第２のトレンチとの間に位置するｐ型の第４の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第３のトレンチとの間に位置するｐ型の第５の炭化珪素領域と、
    を含む炭化珪素層と、
    前記第１のトレンチの中に位置するゲート電極と、
    前記ゲート電極と前記炭化珪素層との間に位置するゲート絶縁層と、
    前記炭化珪素層の前記第１の面の側に位置し、一部が前記第２のトレンチの中に位置する第１の電極と、
    前記炭化珪素層の前記第２の面の側に位置する第２の電極と、
    を備え、
    前記第１の炭化珪素領域の一部は前記第２のトレンチと前記第３のトレンチとの間に位置し、
    前記第１の炭化珪素領域は、第１の領域と、第２の領域と、第３の領域を含み、
    前記第２の領域は前記第１の領域と前記第２の炭化珪素領域との間及び前記第１のトレンチと前記第２のトレンチとの間に位置し、
    前記第３の領域は前記第１の領域と前記第２の炭化珪素領域との間及び前記第２のトレンチと前記第３のトレンチとの間に位置し、
    前記第２の領域のｎ型不純物濃度は、前記第１の領域のｎ型不純物濃度よりも高く、
    前記第３の領域のｎ型不純物濃度は、前記第１の領域のｎ型不純物濃度よりも高く、
    前記第３の領域のｎ型不純物濃度は、前記第２の領域のｎ型不純物濃度よりも高い、半導体装置。
  8. 請求項１ないし請求項７いずれか一項記載の半導体装置を備えるインバータ回路。
  9. 請求項１ないし請求項７いずれか一項記載の半導体装置を備える駆動装置。
  10. 請求項１ないし請求項７いずれか一項記載の半導体装置を備える車両。
  11. 請求項１ないし請求項７いずれか一項記載の半導体装置を備える昇降機。
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