JP3161767B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- Insulated Gate Type Field-Effect Transistor (AREA)
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Description
【０００１】
【産業上の利用分野】この発明は、半導体素子における
縦型で二重拡散型ＭＯＳＦＥＴの製造方法に関するもの
であり、よりよい電気特性を得る方法を提供するもので
ある。
縦型で二重拡散型ＭＯＳＦＥＴの製造方法に関するもの
であり、よりよい電気特性を得る方法を提供するもので
ある。
【０００２】
【従来の技術】従来、この種の半導体素子の製造方法
は、ＩＥＤＭ．８８（１９８８）ＩＥＥＥ（米）ｐ．８
１３−８１６に開示されるものであり、縦型の二重拡散
型ＭＯＳＦＥＴを例に、図３（ａ）〜（ｃ）に示し、以
下に説明する。
は、ＩＥＤＭ．８８（１９８８）ＩＥＥＥ（米）ｐ．８
１３−８１６に開示されるものであり、縦型の二重拡散
型ＭＯＳＦＥＴを例に、図３（ａ）〜（ｃ）に示し、以
下に説明する。
【０００３】図３（ａ）に示すように、Ｕ型半導体基体
１の主表面上に１０００ÅのＳｉＯ2 膜２、４０００Å
の導電性を有するポリシリコン膜３及び８０００ÅのＣ
ＶＤＳｉＯ2 膜４を順次形成する。次に所望のパターニ
ングにより、前記ＳｉＯ2 膜２、ポリシリコン膜３及び
ＣＶＤＳｉＯ2 膜４をエッチングして、開孔部５を開孔
することでＣＶＤＳｉＯ2 膜４、ポリシリコン膜３及び
ＳｉＯ2 膜２よりなるゲートパターンを形成する。
１の主表面上に１０００ÅのＳｉＯ2 膜２、４０００Å
の導電性を有するポリシリコン膜３及び８０００ÅのＣ
ＶＤＳｉＯ2 膜４を順次形成する。次に所望のパターニ
ングにより、前記ＳｉＯ2 膜２、ポリシリコン膜３及び
ＣＶＤＳｉＯ2 膜４をエッチングして、開孔部５を開孔
することでＣＶＤＳｉＯ2 膜４、ポリシリコン膜３及び
ＳｉＯ2 膜２よりなるゲートパターンを形成する。
【０００４】次に図３（ｂ）に示すように、前記パター
ニングしたゲートパターンをマスクにＰ型不純物である
ボロンをイオン注入法にてＵ型半導体基体１内に注入
し、熱処理を施すことにより、Ｐ- 層６を形成する。次
にＮ型不純物であるリンを含むＰＳＧ膜を１２０００Å
形成した後、ドライエッチングによる異方性エッチング
を行い、ＰＳＧサイドウォール７を形成し、サイドウォ
ール開孔部８を形成する。
ニングしたゲートパターンをマスクにＰ型不純物である
ボロンをイオン注入法にてＵ型半導体基体１内に注入
し、熱処理を施すことにより、Ｐ- 層６を形成する。次
にＮ型不純物であるリンを含むＰＳＧ膜を１２０００Å
形成した後、ドライエッチングによる異方性エッチング
を行い、ＰＳＧサイドウォール７を形成し、サイドウォ
ール開孔部８を形成する。
【０００５】次に図３（ｃ）に示すようにＣＶＤＳｉＯ
2 膜４及びＰＳＧサイドウォール７をマスクにイオン注
入法にてＰ型不純物であるボロンを、サイドウォール開
孔部８下のＰ- 層６内に注入する。次に熱処理を施し、
イオン注入したボロンを拡散しＰ+ 層１０を形成すると
共に、ＰＳＧサイドウォール７中のリンが、Ｐ- 層内に
拡散し横拡りにより、ポリシリコン膜３の下に又サイド
ウォール開孔部内に拡散してＮ+層９が形成される。次
に、メタルを全面に蒸着することにより、サイドウォー
ル開孔部内で前記Ｎ+ 層９とＰ+ 層１０とオーミックコ
ンタクトしたソース電極となるメタル１１を形成する。
2 膜４及びＰＳＧサイドウォール７をマスクにイオン注
入法にてＰ型不純物であるボロンを、サイドウォール開
孔部８下のＰ- 層６内に注入する。次に熱処理を施し、
イオン注入したボロンを拡散しＰ+ 層１０を形成すると
共に、ＰＳＧサイドウォール７中のリンが、Ｐ- 層内に
拡散し横拡りにより、ポリシリコン膜３の下に又サイド
ウォール開孔部内に拡散してＮ+層９が形成される。次
に、メタルを全面に蒸着することにより、サイドウォー
ル開孔部内で前記Ｎ+ 層９とＰ+ 層１０とオーミックコ
ンタクトしたソース電極となるメタル１１を形成する。
【０００６】以上の工程により縦型の二重拡散型ＭＯＳ
ＦＥＴが得られる。
ＦＥＴが得られる。
【０００７】
【発明が解決しようとする課題】しかしながら、前述し
た製造方法では、Ｎ+ 層９の形成をＰＳＧサイドウォー
ル７中のリンの拡散により形成している為、Ｐ- 層６中
に入るリン濃度はＰＳＧサイドウォール形成時のリン濃
度及び、ＰＳＧサイドウォール７からシリコン中へ拡散
させる熱処理条件により決まる。この為、Ｐ- 層６中に
入るリン濃度はバラツキが大きくなり、Ｎ+ 層の接合深
さのバラツキが大きくなる。これにより、二重拡散型Ｍ
ＯＳＦＥＴでは、ＶT （閾値）のバラツキが大きくなる
問題点があった。
た製造方法では、Ｎ+ 層９の形成をＰＳＧサイドウォー
ル７中のリンの拡散により形成している為、Ｐ- 層６中
に入るリン濃度はＰＳＧサイドウォール形成時のリン濃
度及び、ＰＳＧサイドウォール７からシリコン中へ拡散
させる熱処理条件により決まる。この為、Ｐ- 層６中に
入るリン濃度はバラツキが大きくなり、Ｎ+ 層の接合深
さのバラツキが大きくなる。これにより、二重拡散型Ｍ
ＯＳＦＥＴでは、ＶT （閾値）のバラツキが大きくなる
問題点があった。
【０００８】又、Ｎ+ 層９とメタル１１とのオーミック
コンタクトは、ＰＳＧサイドウォール７からＰ- 層６中
に拡散し、横拡りした部分で取っており、前述したリン
濃度によるコンタクト部分の面積のバラツキが大きい
為、コンタクト抵抗のバラツキが大きくなる問題点があ
った。
コンタクトは、ＰＳＧサイドウォール７からＰ- 層６中
に拡散し、横拡りした部分で取っており、前述したリン
濃度によるコンタクト部分の面積のバラツキが大きい
為、コンタクト抵抗のバラツキが大きくなる問題点があ
った。
【０００９】この発明は、以上述べた電気特性が悪くな
る問題点を除去する為、Ｎ+ 層をイオン注入法で形成し
てＮ型不純物濃度の制御性を良くした製造方法を提供す
ることを目的とする。
る問題点を除去する為、Ｎ+ 層をイオン注入法で形成し
てＮ型不純物濃度の制御性を良くした製造方法を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】この発明は前述の目的の
ために、半導体素子の製造方法において、開孔部とゲー
トパターンを形成した後、Ｎ+ 層形成の為のＮ型不純物
をＰ- 層中にゲートパターンをマスクにしてイオン注入
する。その後開孔部側壁にＳｉＯ2 サイドウォールを形
成した後、ＳｉＯ2 サイドウォールをマスクにして、Ｐ
- 層のシリコンを０．３μｍ程エッチング除去して、前
記イオン注入したＮ型不純物を除去する。次に再度Ｓｉ
Ｏ2 サイドウォールをマスクにＰ型不純物をＰ- 層中に
イオン注入して、熱処理を施すことにより、Ｎ+ 層とＰ
+ 層を形成する。この時Ｎ+ 層は制御された不純物量が
拡散され、前記シリコン除去した部分の側壁はＮ+ 層と
なる。次に全面にメタルを蒸着して、Ｎ+ 層とシリコン
除去した部分の側壁を中心にコンタクトを取ると共に、
Ｐ+ 層とシリコン除去した底面でコンタクトするように
したものである。
ために、半導体素子の製造方法において、開孔部とゲー
トパターンを形成した後、Ｎ+ 層形成の為のＮ型不純物
をＰ- 層中にゲートパターンをマスクにしてイオン注入
する。その後開孔部側壁にＳｉＯ2 サイドウォールを形
成した後、ＳｉＯ2 サイドウォールをマスクにして、Ｐ
- 層のシリコンを０．３μｍ程エッチング除去して、前
記イオン注入したＮ型不純物を除去する。次に再度Ｓｉ
Ｏ2 サイドウォールをマスクにＰ型不純物をＰ- 層中に
イオン注入して、熱処理を施すことにより、Ｎ+ 層とＰ
+ 層を形成する。この時Ｎ+ 層は制御された不純物量が
拡散され、前記シリコン除去した部分の側壁はＮ+ 層と
なる。次に全面にメタルを蒸着して、Ｎ+ 層とシリコン
除去した部分の側壁を中心にコンタクトを取ると共に、
Ｐ+ 層とシリコン除去した底面でコンタクトするように
したものである。
【００１１】
【作用】前述したように、この発明によれば、Ｎ+ 層を
イオン注入法にて形成した為、濃度の制御性が良くな
り、Ｎ+ 層の接合深さの精度が向上する為、ＶT のバラ
ツキが小さくなる。又ソース電極とのコンタクト面積の
精度が向上する為、コンタクト抵抗のバラツキが小さく
なる等電気特性が向上する。
イオン注入法にて形成した為、濃度の制御性が良くな
り、Ｎ+ 層の接合深さの精度が向上する為、ＶT のバラ
ツキが小さくなる。又ソース電極とのコンタクト面積の
精度が向上する為、コンタクト抵抗のバラツキが小さく
なる等電気特性が向上する。
【００１２】
【実施例】この発明の第１の実施例を図１（ａ）〜
（ｅ）に従い説明する。
（ｅ）に従い説明する。
【００１３】図１（ａ）に示すように、従来方法と同様
に、Ｎ型半導体基体１の主表面上に１０００Å程の絶縁
膜としてＳｉＯ2 膜２、４０００Å程の導電性を有する
膜としてポリシリコン膜３及び８０００Å程の絶縁膜と
してＣＶＤＳｉＯ2 膜４を順次形成した後、所望のゲー
トパターニングにより、前記ＣＶＤＳｉＯ2 膜４、ポリ
シリコン膜３及びＳｉＯ2 膜２をエッチング除去して、
開孔部５及びＣＶＤＳｉＯ2 膜４とポリシリコン膜３と
ＳｉＯ2 膜２よりなるゲートパターンを形成する。
に、Ｎ型半導体基体１の主表面上に１０００Å程の絶縁
膜としてＳｉＯ2 膜２、４０００Å程の導電性を有する
膜としてポリシリコン膜３及び８０００Å程の絶縁膜と
してＣＶＤＳｉＯ2 膜４を順次形成した後、所望のゲー
トパターニングにより、前記ＣＶＤＳｉＯ2 膜４、ポリ
シリコン膜３及びＳｉＯ2 膜２をエッチング除去して、
開孔部５及びＣＶＤＳｉＯ2 膜４とポリシリコン膜３と
ＳｉＯ2 膜２よりなるゲートパターンを形成する。
【００１４】次に図１（ｂ）に示すように、前記ゲート
パターンをマスクにして、イオン注入法にてボロンを４
０ｋｅＶで５×１０13ｉｏｎｓ／cm2 程開孔部５内のＮ
型半導体基体１中に注入し、熱処理を施すことにより、
接合深さ２μｍ程のＰ- 層６を形成する。次に前記ゲー
トパターンを同様にマスクにしてＮ型不純物、例えばヒ
素をイオン注入法にて４０ｋｅＶで１×１０16ｉｏｎｓ
／cm2 程、開孔部５内でＰ- 層６中の表面に注入し、Ｎ
+ インプラ（イオン注入）層７を形成する。
パターンをマスクにして、イオン注入法にてボロンを４
０ｋｅＶで５×１０13ｉｏｎｓ／cm2 程開孔部５内のＮ
型半導体基体１中に注入し、熱処理を施すことにより、
接合深さ２μｍ程のＰ- 層６を形成する。次に前記ゲー
トパターンを同様にマスクにしてＮ型不純物、例えばヒ
素をイオン注入法にて４０ｋｅＶで１×１０16ｉｏｎｓ
／cm2 程、開孔部５内でＰ- 層６中の表面に注入し、Ｎ
+ インプラ（イオン注入）層７を形成する。
【００１５】次に図１（ｃ）のように、絶縁膜としてＣ
ＶＤ法にて不純物を含まないＳｉＯ2 膜を１２０００Å
程形成した後、ドライエッチングによる異方性エッチン
グにより横方向の長さが１２０００Å程のＳｉＯ2 サイ
ドウォール８を開孔部５の側壁に形成して、サイドウォ
ール開孔部９を形成する。
ＶＤ法にて不純物を含まないＳｉＯ2 膜を１２０００Å
程形成した後、ドライエッチングによる異方性エッチン
グにより横方向の長さが１２０００Å程のＳｉＯ2 サイ
ドウォール８を開孔部５の側壁に形成して、サイドウォ
ール開孔部９を形成する。
【００１６】次に図１（ｄ）のように、ＳｉＯ2 サイド
ウォール８及び前記ゲートパターンをマスクにして、ド
ライエッチングによりサイドウォール開孔部９下のシリ
コンを０．３μｍ程除去して、Ｎ+ インプラ層７を除去
し、開孔部１０を形成する。次に同様にＳｉＯ2 サイド
ウォール８及び前記ゲートパターンをマスクにしてイオ
ン注入法にて開孔部１０内のＰ- 層６中に前記Ｎ+ イン
プラ層７のドーズ量より少ない量、例えば４０ｋｅＶで
１×１０15ｉｏｎｓ／cm2 程注入し、Ｐ+ インプラ層１
１を形成する。
ウォール８及び前記ゲートパターンをマスクにして、ド
ライエッチングによりサイドウォール開孔部９下のシリ
コンを０．３μｍ程除去して、Ｎ+ インプラ層７を除去
し、開孔部１０を形成する。次に同様にＳｉＯ2 サイド
ウォール８及び前記ゲートパターンをマスクにしてイオ
ン注入法にて開孔部１０内のＰ- 層６中に前記Ｎ+ イン
プラ層７のドーズ量より少ない量、例えば４０ｋｅＶで
１×１０15ｉｏｎｓ／cm2 程注入し、Ｐ+ インプラ層１
１を形成する。
【００１７】次に図１（ｅ）のように、１０００℃、６
０分程の熱処理を施すことにより、Ｎ+ インプラ層７及
びＰ+ インプラ層１１が拡散されて、接合深さ０．５μ
ｍ程のＮ+ 層１２及び拡散深さ１μｍ程のＰ+ 層１３が
形成される。この際、Ｎ+ 層１２の表面濃度はＰ+ 層１
３の表面濃度より１桁程濃い為、開孔部１０の側壁部付
近はＮ+ 層となる。
０分程の熱処理を施すことにより、Ｎ+ インプラ層７及
びＰ+ インプラ層１１が拡散されて、接合深さ０．５μ
ｍ程のＮ+ 層１２及び拡散深さ１μｍ程のＰ+ 層１３が
形成される。この際、Ｎ+ 層１２の表面濃度はＰ+ 層１
３の表面濃度より１桁程濃い為、開孔部１０の側壁部付
近はＮ+ 層となる。
【００１８】次に、全面にメタル１４を蒸着して、開孔
部１０内でＮ+ 層１２とＰ+ 層１３とオーミックコンタ
クトを取ってソース電極を形成する。
部１０内でＮ+ 層１２とＰ+ 層１３とオーミックコンタ
クトを取ってソース電極を形成する。
【００１９】以上の製造方法により縦型の二重拡散型Ｍ
ＯＳＦＥＴが得られる。
ＯＳＦＥＴが得られる。
【００２０】尚本実施例ではＳｉＯ2 サイドウォール８
は不純物を含まないＣＶＤＳｉＯ2 膜で形成したが、Ｐ
ＳＧＳｉＯ2 膜等の不純物を含むＳｉＯ2 膜であって
も、Ｎ+ 層１２の接合深さに影響を与えない濃度又は入
らないように薄いＳｉＯ2 膜を形成する等のことを施せ
ば、使用してかまわないことはいうまでもない。
は不純物を含まないＣＶＤＳｉＯ2 膜で形成したが、Ｐ
ＳＧＳｉＯ2 膜等の不純物を含むＳｉＯ2 膜であって
も、Ｎ+ 層１２の接合深さに影響を与えない濃度又は入
らないように薄いＳｉＯ2 膜を形成する等のことを施せ
ば、使用してかまわないことはいうまでもない。
【００２１】又本実施例でＮチャンネルの二重拡散型Ｍ
ＯＳＦＥＴを例にしたが、絶縁ゲートバイポーラトラン
ジスタ等の同構造の半導体素子やＰとＮを逆にしてＰチ
ャンネルに適用できることはいうまでもない。
ＯＳＦＥＴを例にしたが、絶縁ゲートバイポーラトラン
ジスタ等の同構造の半導体素子やＰとＮを逆にしてＰチ
ャンネルに適用できることはいうまでもない。
【００２２】次に第２の実施例を図２（ａ）〜（ｃ）に
より説明する。
より説明する。
【００２３】図２（ａ）に示すように、第１の実施例の
図１（ａ）同様ＣＶＤＳｉＯ2 膜４を１７０００Å程形
成した後、図１（ｂ）〜（ｃ）の工程を施し、Ｐ+ イン
プラ層１１の形成まで施した後、図２（ｂ）に示すよう
に、全面にドライエッチングによる異方性エッチング又
はウェットエッチングを０．５μｍ程施し、ＳｉＯ2 サ
イドウォール８を０．５μｍ程縮小し、つまりサイドウ
ォール開孔部を片側０．５μｍ程拡げてＮ+ インプラ層
７の露出部２１を形成する。
図１（ａ）同様ＣＶＤＳｉＯ2 膜４を１７０００Å程形
成した後、図１（ｂ）〜（ｃ）の工程を施し、Ｐ+ イン
プラ層１１の形成まで施した後、図２（ｂ）に示すよう
に、全面にドライエッチングによる異方性エッチング又
はウェットエッチングを０．５μｍ程施し、ＳｉＯ2 サ
イドウォール８を０．５μｍ程縮小し、つまりサイドウ
ォール開孔部を片側０．５μｍ程拡げてＮ+ インプラ層
７の露出部２１を形成する。
【００２４】次に図２（ｃ）のように、１０００℃で６
０分程の熱処理を施し、Ｎ+ 層１２、Ｐ+ 層１３を形成
した後、メタル１４を全面に蒸着して、露出部２１と開
孔部１０の側壁付近でＮ+ 層１２と開孔部１０の底部で
Ｐ+ 層１３とオーミックコンタクトを取るソース電極を
形成する。
０分程の熱処理を施し、Ｎ+ 層１２、Ｐ+ 層１３を形成
した後、メタル１４を全面に蒸着して、露出部２１と開
孔部１０の側壁付近でＮ+ 層１２と開孔部１０の底部で
Ｐ+ 層１３とオーミックコンタクトを取るソース電極を
形成する。
【００２５】以上の工程を施すことにより縦型の二重拡
散型ＭＯＳＦＥＴが得られる。
散型ＭＯＳＦＥＴが得られる。
【００２６】尚、本第２の実施例では、ＳｉＯ2 サイド
ウォールの縮小を、Ｎ+ 層１２及びＰ+ 層１３の形成前
に行ったが、形成後に行ってもかまわないことはいうま
でもない。
ウォールの縮小を、Ｎ+ 層１２及びＰ+ 層１３の形成前
に行ったが、形成後に行ってもかまわないことはいうま
でもない。
【００２７】
【発明の効果】以上、詳細に説明したように、この発明
によればＮ+ 層をイオン注入法にて形成した為、濃度の
制御性が良くなりＮ+ 層の接合深さの精度が向上する
為、ＶT のバラツキが小さくなる。又、ソース電極との
コンタクト面積の精度が向上する為、コンタクト抵抗の
バラツキが小さくなる等、電気特性が向上する。
によればＮ+ 層をイオン注入法にて形成した為、濃度の
制御性が良くなりＮ+ 層の接合深さの精度が向上する
為、ＶT のバラツキが小さくなる。又、ソース電極との
コンタクト面積の精度が向上する為、コンタクト抵抗の
バラツキが小さくなる等、電気特性が向上する。
【００２８】又、第２の実施例に示したように、Ｐ+ 拡
散層形成のイオン注入を施した後、ＳｉＯ2 サイドウォ
ールを小さくして、Ｎ+ 層の露出部を形成するようにす
ると、ソース電極とＮ+ 層とのコンタクト面積が大きく
なる為、コンタクト抵抗が低減すると共に露出部で確実
にオーミックコンタクトが得られる為、よりコンタクト
抵抗のバラツキが低減される。
散層形成のイオン注入を施した後、ＳｉＯ2 サイドウォ
ールを小さくして、Ｎ+ 層の露出部を形成するようにす
ると、ソース電極とＮ+ 層とのコンタクト面積が大きく
なる為、コンタクト抵抗が低減すると共に露出部で確実
にオーミックコンタクトが得られる為、よりコンタクト
抵抗のバラツキが低減される。
【図１】本発明の第１の実施例の工程断面図である。
【図２】本発明の第２の実施例の工程断面図である。
【図３】従来例の工程断面図である。
１ Ｎ型半導体基体 ２ ＳｉＯ2 膜 ３ ポリシリコン膜 ４ ＣＶＤＳｉＯ2 膜 ５ 開孔部 ６ Ｐ- 層 ７ Ｎ+ インプラ層 ８ ＳｉＯ2 サイドウォール ９ サイドウォール開孔部 １０ 開孔部 １１ Ｐ+ インプラ層 １２ Ｎ+ 層 １３ Ｐ+ 層 １４ メタル
Claims (2)
- 【請求項１】 （ａ）第１の導電型の半導体基体の一方
の主表面上に、第１の絶縁膜及び導電性を有する導電膜
及び第２の絶縁膜を順次形成した後所望のパターニング
を施し、前記第１の絶縁膜及び導電膜及び第２の絶縁膜
からなるゲートパターン部と前記半導体基体に到達する
第１の開孔部を形成する工程と、 （ｂ）前記第１の開孔部内の前記半導体基中に不純物を
拡散して、第２の導電型の第１の不純物領域を形成した
後、第１の開孔部内の該第１の不純物領域中で表面部分
に、前記ゲートパターン部をマスクとして第１の導電型
の第２の不純物領域をイオン注入法により形成する工程
と、 （ｃ）前記第１の開孔部の側壁に絶縁膜よりなるサイド
ウォールを形成する工程と、 （ｄ）前記第１の開孔部内で前記サイドウォールがない
部分の前記半導体基体の表面部分をエッチング除去し
て、イオン注入法により形成した前記第２の不純物領域
を部分的に除去した第２の開孔部を形成し、次に、前記
第２の開孔部内の前記第１の不純物領域中に前記サイド
ウォール及びゲートパターン部をマスクとして第２の導
電型の第３の不純物領域を形成する工程と、 （ｅ）熱処理を施し、前記第２の不純物領域より拡散し
て第４の不純物領域を、又前記第３の不純物領域より拡
散して前記第４の不純物領域の直下を含めて第５の不純
物領域を形成し、次にメタルを蒸着して前記第２の開孔
部内で、前記第４及び第５の不純物領域とオーミックコ
ンタクトを取る工程と、 を施すことを特徴とする半導体素子の製造方法。」 - 【請求項２】 請求項１記載の（ａ）ないし（ｄ）項ま
での工程を施した後、前記（ｃ）項記載のサイドウォー
ルを更にエッチングにより縮小させて、前記（ｂ）項記
載の第２の不純物領域の露出部を形成した後、請求項１
記載の（ｅ）項の工程を施すことを特徴とする半導体素
子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20299491A JP3161767B2 (ja) | 1991-08-13 | 1991-08-13 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20299491A JP3161767B2 (ja) | 1991-08-13 | 1991-08-13 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0548110A JPH0548110A (ja) | 1993-02-26 |
| JP3161767B2 true JP3161767B2 (ja) | 2001-04-25 |
Family
ID=16466577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20299491A Expired - Fee Related JP3161767B2 (ja) | 1991-08-13 | 1991-08-13 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3161767B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015065899A (ja) * | 2013-09-29 | 2015-04-13 | 文莉 永井 | 菜園網状支柱 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5897343A (en) * | 1998-03-30 | 1999-04-27 | Motorola, Inc. | Method of making a power switching trench MOSFET having aligned source regions |
| US6214673B1 (en) * | 1999-07-09 | 2001-04-10 | Intersil Corporation | Process for forming vertical semiconductor device having increased source contact area |
| US7378317B2 (en) * | 2005-12-14 | 2008-05-27 | Freescale Semiconductor, Inc. | Superjunction power MOSFET |
| JP2011091086A (ja) * | 2009-10-20 | 2011-05-06 | Mitsubishi Electric Corp | 半導体装置 |
-
1991
- 1991-08-13 JP JP20299491A patent/JP3161767B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015065899A (ja) * | 2013-09-29 | 2015-04-13 | 文莉 永井 | 菜園網状支柱 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0548110A (ja) | 1993-02-26 |
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