KR101038901B1

KR101038901B1 - 온도 검출 회로 및 그것을 이용한 전자 기기

Info

Publication number: KR101038901B1
Application number: KR1020080088712A
Authority: KR
Inventors: 도모유키 고토; 신이치 구보타; 고이치 야노
Original assignee: 가부시키가이샤 리코
Priority date: 2007-09-10
Filing date: 2008-09-09
Publication date: 2011-06-07
Also published as: JP5006739B2; JP2009063535A; US20090067471A1; US8147131B2; CN101387557B; CN101387557A; KR20090026736A

Abstract

본 발명은 회로 규모를 작게 할 수 있는 온도 검출 회로와 전자 기기를 제공한다.

온도 계수를 갖지 않는 제1 오프셋 전압을 구비한 제1 차동 입력 회로[공핍형 NMOS 트랜지스터(M11, M12)로 구성됨]를 입력단으로 하는 연산 증폭 회로(10)와, 정 또는 부의 온도 계수를 갖는 제2 오프셋 전압을 구비한 제2 차동 입력 회로[공핍형 NMOS 트랜지스터(M21, M22)로 구성됨]를 입력단으로 하는 비교기(20)를 구비하고, 제1 오프셋 전압과 제2 오프셋 전압을 비교하여 미리 정해진 온도를 검출한다. 연산 증폭 회로(10)를 전압 팔로워 회로로 하고, 그 출력을 비교기(20)의 한 쪽 입력에 접속하며, 연산 증폭 회로(10)의 비반전 입력과 비교기(20)의 다른 쪽 입력을 미리 정해진 전위에 접속하고, 비교기(20)의 출력으로부터 온도 검출 출력을 얻는다. 비교기와 온도 계수를 구비한 전원 회로를 통합시킬 수 있어 회로 구성의 간소화가 가능하게 된다.

연산 증폭 회로, 비교기, 감산 회로, 임피던스 변환 회로, 온도 검출 회로

Description

온도 검출 회로 및 그것을 이용한 전자 기기{TEMPERATURE DETECTION CIRCUIT AND ELECTRICAL EQUIPMENT HAVING THE SAME}

본 발명은 온도 검출 회로에 관한 것이고, 특히 트랜지스터의 게이트의 일 함수차를 이용한 온도 검출 회로, 및 이 온도 검출 회로를 이용한 전압 레귤레이터, 개인용 컴퓨터, 각종 휴대 기기, 각종 가전 등의 전자 기기에 관한 것이다.

도 1은 종래부터 일반적으로 이용되고 있는 온도 검출 회로의 일례이다.

이 온도 검출 회로는 도 1에 나타낸 바와 같이, 비교기(30), 기준 전압(Vr), 다이오드(D1, D2), 정전류원(I1)으로 구성된다.

정전류원(I1)과 다이오드(D1, D2)는 직렬 접속되고, 전원(Vdd)과 접지 전위 사이에 접속된다. 다이오드(D1)와 정전류 전원(I1)의 접속 노드는 비교기(30)의 비반전 입력에 접속된다. 또한 비교기(30)의 반전 입력에는 기준 전압(Vr)이 인가된다.

이 온도 검출 회로의 동작은 정전류(I1)로 바이어스된 다이오드(D1과 D2)의 전압 강하가 온도 계수를 갖는 것을 이용한다. 다이오드(D1과 D2)의 전압 강하와 기준 전압(Vr)을 비교기(30)로 비교하고, 다이오드(D1과 D2)의 전압 강하가 기준 전압(Vr) 이상인지 미만인지를 비교기(30)로 판정한다. 기준 전압(Vr)을 생성하기 위한 기준 전원으로서는 온도 계수가 양호한 밴드 갭 레귤레이터 등이 이용된다.

이 온도 검출 회로에서는 다이오드(D1, D2)를 구성하기 위한 pn 접합 다이오드가 필요하고, 또한 온도 계수가 양호한 기준 전압(Vr)이 필요하며, 나아가 비교기(30)도 필요하게 되므로, 회로 규모가 커진다는 문제가 있다.

다이오드를 이용하지 않는 온도 검출 회로로서는 일본 특허 공개 공보 2004－239734호 및 특허 공개 공보 2006－242894호에 개시되어 있는 MOS 트랜지스터의 게이트의 일 함수차를 이용한 온도 검출 회로가 본 출원인에 의해 제안되었다.

도 2는 상기 특허 공개 공보 2004-239734호에 개시된 종래의 온도 검출 회로의 개략 블록도이다. 이 공보에 개시된 온도 검출 회로는 도 2에 나타낸 바와 같이, 절대 온도에 비례하여 정 또는 부의 온도 계수를 갖는 PTAT 전압인 Svptat를 발생하는 제1 전압원 회로(101)와, 온도 계수를 갖지 않는 제1 기준 전압(Vref) 및 제2 기준 전압(Tvref) 및 제3 기준 전압(Svref)을 발생하는 제2 전압원 회로(102)와, 제1 전압원 회로(101)로부터의 출력(Svptat)과 제3 기준 전압(Svref)을 차동 증폭하고 그 결과를 Tvptat로서 출력하는 감산 회로(103)와, 이 Tvptat와 제2 기준 전압(Tvref)을 비교하고 그 비교 결과(Tout)를 출력하는 비교 회로(104)로 구성된다. 제2 전압원 회로(102)에는 게이트의 일 함수차의 원리를 응용한 전압원 회로를 채용한다.

도 3은 상기 특허 공개 공보 2006-242894호에 개시된 종래의 온도 검출 회로의 개략 블록도이다. 이 공보에 개시된 온도 검출 회로는 도 3에 나타낸 바와 같 이, 제1 전압원 회로(201)와 제2 전압원 회로(202)와 임피던스 변환 회로(203)와 감산 회로(204)로 구성된다.

제1 전압원 회로(201)는 2개의 전계 효과 트랜지스터의 게이트 전극의 일 함수차를 이용하여 부의 온도 계수를 갖는 전압(VPN)을 생성하여 출력한다. 제2 전압원 회로(202)는 2개 이상의 전계 효과 트랜지스터의 게이트 전극의 일 함수차를 이용하여 온도 변화에 의존하지 않는 기준 전압(VREF1)을 생성하여 출력한다.

임피던스 변환 회로(203)는 전압(VPN) 및 기준 전압(VREF1)에 대하여 각각 임피던스 변환을 실행한 후 감산 회로(204)에 출력한다. 감산 회로(204)는 온도 감도의 상승 및 저소비 전력화를 실현하기 위하여, 임피던스 변환 회로(203)를 통하여 입력된 제1 전압원 회로(201)로부터의 전압(VPN)과 제2 전압원 회로(202)로부터의 기준 전압(VREF1)에 대한 감산을 실행하고, 그 차분을 증폭해서 출력 전압(VOUT)을 생성하여 출력한다.

임피던스 변환 회로(203)는 연산 증폭 회로(AMP1, AMP2)로 구성되며, 연산 증폭 회로(AMP1)의 비반전 입력단에 전압(VPN)이 입력되고, 연산 증폭 회로(AMP1)의 출력단은 감산 회로(204)의 대응하는 한 쪽 입력단에 접속된다.

또, 연산 증폭 회로(AMP2)의 비반전 입력단에 기준 전압(VREF1)이 입력되고, 연산 증폭 회로(AMP1)의 출력단은 감산 회로(204)의 대응하는 다른 쪽 입력단에 접속된다. 연산 증폭 회로(AMP1)에 있어서, 출력단은 반전 입력단에 접속되어 전압 팔로워 회로를 형성한다. 마찬가지로 연산 증폭 회로(AMP2)에 있어서도, 출력단은 반전 입력단에 접속되어 전압 팔로워 회로를 형성한다.

또, 감산 회로(204)는 연산 증폭 회로(AMP)와 저항(R1~R4)으로 구성되고, 연산 증폭 회로(AMP)의 비반전 입력단과 접지 전압의 사이에 저항(R2)이 접속되며, 연산 증폭 회로(AMP)의 출력단과 반전 입력단의 사이에 저항(R4)이 접속된다.

또, 연산 증폭 회로(AMP)의 비반전 입력단에는 임피던스 변환된 기준 전압(VREF1)이 저항(R1)을 통하여 입력되고, 연산 증폭 회로(AMP)의 반전 입력단에는 임피던스 변환된 전압(VPN)이 저항(R3)을 통하여 입력된다.

이와 같은 구성에 있어서, 전압(VPN)은 부의 온도 계수를 갖고 있고, 기준 전압(VREF1)은 온도 계수를 갖지 않으며, 기준 전압(VREF1)으로부터 전압(VPN)을 감산한 전압(VREF1－VPN) 및 이 전압(VREF1－VPN)을 증폭한 출력 전압(VOUT)은 각각 정의 온도 계수를 갖고 있으며, 출력 전압(VOUT)의 온도 계수가 전압(VREF1－VPN)의 온도 계수보다 크게 되어 있다.

그러나, 상기 공보들에 개시된 온도 검출 회로는 모두 온도 계수를 갖는 전원 회로와 온도 계수를 갖지 않는 전원 회로를 구비하고, 나아가 양쪽 전원 회로의 출력 전압을 비교하는 비교기를 구비하는 구성으로 되어 있기 때문에, 역시 회로 규모가 커지며, 또한 이 온도 검출 회로를 전자 기기에 조립하여 넣는 경우에 전자 기기 자체가 대형화된다는 문제가 있다.

본 발명은 상술한 실정을 고려하여 이루어진 것으로서, 회로 규모를 작게 할 수 있는 온도 검출 회로 및 그것을 이용한 전자 기기를 제공하는 것을 목적으로 한다.

본 발명은 상기 목적을 달성하기 위하여 다음과 같은 구성을 채용한다.

a) 청구항 1은 온도 계수를 갖지 않는 제1 오프셋 전압을 구비한 제1 차동 입력 회로와, 정 또는 부의 온도 계수를 갖는 제2 오프셋 전압을 구비한 제2 차동 입력 회로를 구비하고, 상기 제1 오프셋 전압과 상기 제2 오프셋 전압을 비교하여 미리 정해진 온도를 검출하도록 하였으므로, 회로 구성을 간소화할 수 있게 되었다.

b) 청구항 2에서는 상기 제1 차동 입력 회로를 입력단으로 하는 연산 증폭 회로와, 상기 제2 차동 입력 회로를 입력단으로 하는 비교기를 구비하고, 상기 연산 증폭 회로를 전압 팔로워 회로로 하며, 상기 전압 팔로워 회로의 출력을 상기 비교기의 한 쪽 입력에 접속하고, 상기 연산 증폭 회로의 비반전 입력과 상기 비교기의 다른 쪽 입력을 미리 정해진 전위에 접속하며, 상기 비교기의 출력으로부터 온도 검출 출력을 얻도록 하였으므로, 종래 별도로 구성하고 있던 비교기와 온도 계수를 구비한 전원 회로를 하나로 통합할 수 있다.

c) 청구항 3에서는 상기 전압 팔로워 회로의 출력을 분압하는 분압 회로를 구비하고, 상기 분압 회로의 출력을 상기 비교기의 한 쪽 입력에 접속하였으므로, 제1 오프셋 전압과 제2 오프셋 전압에 차이가 있어도 그 레벨을 맞출 수 있다.

d) 청구항 4에서는 상기 제1 차동 입력 회로를 입력단으로 하는 연산 증폭 회로와, 상기 제2 차동 입력 회로를 입력단으로 하는 비교기를 구비하고, 상기 연산 증폭 회로는 상기 제1 오프셋 전압을 미리 정해진 배율로 증폭하고, 상기 연산 증폭 회로의 출력을 상기 비교기의 한 쪽 입력에 접속하며, 상기 연산 증폭 회로의 비반전 입력과 상기 비교기의 다른 쪽 입력을 미리 정해진 전위에 접속하며, 상기 비교기의 출력으로부터 온도 검출 출력을 얻도록 하였으므로, 제1 오프셋 전압과 제2 오프셋 전압에 차이가 있어도 그 레벨을 맞출 수 있다.

e) 청구항 5에서는 상기 미리 정해진 전위를 접지 전위로 하였으므로, 별도로 전원을 준비할 필요가 없어 회로를 간소화할 수 있다.

f) 청구항 6에서는 상기 제1 차동 입력 회로를 입력단으로 하는 비교기와, 상기 제2 차동 입력 회로를 입력단으로 하는 연산 증폭 회로를 구비하고, 상기 연산 증폭 회로를 전압 팔로워 회로로 하며, 상기 전압 팔로워 회로의 출력을 상기 비교기의 한 쪽 입력에 접속하고, 상기 연산 증폭 회로의 비반전 입력과 상기 비교 기의 다른 쪽 입력을 미리 정해진 전위에 접속하며, 상기 비교기의 출력으로부터 온도 검출 출력을 얻도록 하였으므로, 종래 별도로 구성하고 있던 비교기와 기준 전압 회로를 하나로 통합할 수 있다.

g) 청구항 7에서는 상기 전압 팔로워 회로의 출력을 분압하는 분압 회로를 구비하고, 상기 분압 회로의 출력을 상기 비교기의 한 쪽 입력에 접속하였으므로, 제1 오프셋 전압과 제2 오프셋 전압에 차이가 있어도 그 레벨을 맞출 수 있다.

h) 청구항 8에서는 상기 제1 차동 입력 회로를 입력단으로 하는 비교기와, 상기 제2 차동 입력 회로를 입력단으로 하는 연산 증폭 회로를 구비하고, 상기 연산 증폭 회로는 상기 제2 오프셋 전압을 미리 정해진 배율로 증폭하고, 상기 연산 증폭 회로의 출력을 상기 비교기의 한 쪽 입력에 접속하며, 상기 연산 증폭 회로의 비반전 입력과 상기 비교기의 다른 쪽 입력을 미리 정해진 전위에 접속하고, 상기 비교기의 출력으로부터 온도 검출 출력을 얻도록 하였으므로, 제1 오프셋 전압과 제2 오프셋 전압에 차이가 있어도 그 레벨을 맞출 수 있다.

i) 청구항 9에서는 상기 미리 정해진 전위를 접지 전위로 하였으므로, 별도로 전원을 준비할 필요가 없어 회로를 간소화할 수 있다.

j) 청구항 10에서는 상기 제1 차동 입력 회로, 및 상기 제2 차동 입력 회로를 구성하고 있는 트랜지스터는 게이트의 일 함수가 다른 트랜지스터를 조합하여 이용하였으므로, pn 접합 다이오드가 불필요하게 되었다.

k) 청구항 11에서는 상기 제1 차동 입력 회로, 및 제2 차동 입력 회로를 구성하고 있는 한 쪽 트랜지스터의 게이트를 P＋ 게이트로 하고, 다른 쪽 트랜지스터 의 게이트를 N＋ 게이트로 하며, 상기 제1 차동 입력 회로를 구성하고 있는 2개의 트랜지스터의 사이즈비를 상기 제1 오프셋 전압이 온도 계수를 갖지 않는 사이즈비로 설정하고, 상기 제2 차동 입력 회로를 구성하고 있는 2개의 트랜지스터의 사이즈비를 상기 제2 오프셋 전압이 미리 정해진 온도 계수를 구비하는 사이즈비로 설정하였다.

l) 청구항 12는 상기와 같은 온도 검출 회로를 조립하여 넣은 전자 기기이며, 청구항 13은 상기 전자 기기가 전압 레귤레이터, 개인용 컴퓨터, 휴대 기기, 가전 중 어느 하나이다. 이와 같이 함으로써, 회로 규모가 작은 전자 기기를 실현할 수 있다.

본 발명에 의하면, 연산 증폭 회로와 비교기의 입력 회로에 각각 온도 계수가 0인 제1 오프셋 전압을 구비한 제1 차동 입력 회로와, 정 또는 부의 온도 계수를 갖는 제2 오프셋 전압을 구비한 제2 차동 입력 회로를 구비하였으므로, 종래 개별적으로 구성하였던 기준 전압 발생 회로나 온도 계수를 갖는 전원 회로의 기능을 비교기에 융합할 수 있게 되어, 온도 검출 회로 및 그것을 이용한 전자 기기의 회로 규모 축소가 가능하게 된다.

또, 온도 계수가 0인 오프셋 전압을 구비한 제1 차동 입력 회로와 온도 계수를 갖는 오프셋 전압을 구비한 제2 차동 입력 회로는 각각 연산 증폭 회로와 비교기 중 어느 하나의 입력 회로에 사용하여도 되므로, 회로를 다양화할 수 있어 보다 목적하는 것에 적합한 회로 구성을 선택할 수 있다.

또한, 연산 증폭 회로에 이득을 갖게 하거나, 전압 팔로워로 하거나, 출력을 분압하거나 하여 제1 및 제2 오프셋 전압의 크기, 온도 계수 값에 따라 최적한 회로 구성을 채용할 수 있다.

또한, pn 접합 다이오드가 불필요하기 때문에, MOS 트랜지스터만으로 회로를 구성할 수 있어 IC화가 보다 용이하게 된다.

이하, 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.

도 4a 내지 도 4c는 본 발명의 제1 실시예를 나타내는 온도 검출 회로도이다. 온도 검출 회로는 연산 증폭 회로(10)와 비교기(20)로 구성된다.

연산 증폭 회로(10)는 제1 차동 입력 회로(Sd1)를 구비한다. 제1 차동 입력 회로(Sd1)는 비반전 입력에 대하여 반전 입력이 정(正)전압으로서 온도 계수를 갖지 않는 제1 오프셋 전압(Vo1)을 구비한다. 연산 증폭 회로(10)의 반전 입력은 출력에 접속되어 있으므로, 연산 증폭 회로(10)는 전압 팔로워 회로를 구성하고 있다. 또, 연산 증폭 회로(10)의 비반전 입력은 접지 전위에 접속되어 있으므로, 연산 증폭 회로(10)의 출력 전압은 제1 차동 입력 회로(Sd1)의 오프셋 전압(Vo1)과 동일하게 된다.

비교기(20)는 제2 차동 입력 회로(Sd2)를 구비한다. 제2 차동 입력 회로(Sd2)는 비반전 입력에 대하여 반전 입력이 정전압으로서 부의 온도 계수를 갖는 제2 오프셋 전압(Vo2)을 구비한다. 비교기(20)의 반전 입력에는 연산 증폭 회로(10)의 출력이 접속되고, 비반전 입력은 접지 전위에 접속된다.

도 4b는 본 발명에 이용되는 연산 증폭 회로(10)의 상세한 회로도이며, 도 4c는 본 발명에 이용되는 비교기(20)의 상세한 회로도이다. 연산 증폭 회로(10)와 비교기(20)의 상세 회로도의 설명과 그 동작에 대한 설명은 후술하는 도 6(제2 실시예)의 상세도인 도 16의 설명으로 대체하므로, 여기에서는 설명을 생략한다. 또한, 도 4a(제1 실시예), 도 6(제2 실시예), 도 8(제3 실시예)에서 연산 증폭 회로(10)는 온도 계수를 갖지 않고, 비교기(20)는 온도 계수를 갖도록 구성되고, 도 10(제4 실시예), 도 12(제5 실시예), 도 14(제6 실시예)에서는 연산 증폭 회로(10)는 온도 계수를 갖고, 비교기(20)는 온도 계수를 갖지 않도록 구성된다.

도 5는 도 4a의 온도 검출 회로의 동작 설명도이다. 도 5에서는 검출 온도 부근의 오프셋 전압(Vo1, Vo2), 연산 증폭 회로(10)의 출력, 및 비교기(20)의 출력 변화를 나타내고 있다. 종축은 전압, 횡축은 온도를 나타낸다.

전압(Vo1)은 제1 오프셋 전압이며, 연산 증폭 회로(10)의 출력 전압이기도 하다. 이 전압은 온도 계수를 갖지 않기 때문에 온도가 변하여도 변화하지 않는다. 전압(Vo2)은 제2 오프셋 전압이며, 비교기(20)의 입력 오프셋 전압이 된다. 전압(Vo2)은 부의 온도 계수를 갖고 있으므로, 온도가 상승함에 따라 전압은 저하한다. 검출 온도보다 낮은 상태에서는 전압(Vo2)은 전압(Vo1)보다 높지만, 검출 온도에서는 동일하게 되며, 검출 온도 이상에서는 전압(Vo2)은 전압(Vo1) 미만이 된다.

비교기(20)의 출력(Out)은 전압(Vo2)이 전압(Vo1)보다 높을 때는 고레벨을 출력하고, 전압(Vo1) 미만이 되면 저레벨을 출력한다.

도 6은 본 발명의 제2 실시예를 나타내는 온도 검출 회로도이다. 도 4a와 상이한 점은 연산 증폭 회로(10)의 출력 전압(Vo1)을 저항(R1)과 저항(R2)으로 분압한 전압(VA)을 비교기(20)의 반전 입력에 인가하는 점이다.

도 7은 도 6의 온도 검출 회로의 동작 설명도이다. 전압(VA)은 연산 증폭 회로(10)의 출력 전압(Vo1)을 저항(R1)과 저항(R2)으로 분압한 전압이며, 비교기(20)의 반전 입력에 인가되는 전압이다. 비교기(20)의 출력(Out)은 전압(Vo2)이 전압(VA)보다 높을 때는 고레벨을 출력하고, 전압(VA) 미만이 되면 저레벨을 출력한다.

도 8은 본 발명의 제3 실시예를 나타내는 온도 검출 회로도이다. 도 4a와 상이한 점은 연산 증폭 회로(10)를 전압 팔로워로 하지 않고, 반전 입력과 출력 단자 사이에 저항(R3)을 접속하고 반전 입력과 접지 전위 사이에 저항(R4)을 접속하여 이득을 갖게 하고 있는 점이다. 또한 이 증폭 회로의 이득은 (1＋R3/R4)이 된다.

도 9는 도 8의 온도 검출 회로의 동작 설명도이다. 전압(VA)은 연산 증폭 회로(10)의 출력 전압이며, 비교기(20)의 반전 입력에 인가되는 전압이다.

비교기(20)의 출력(Out)은 전압(Vo2)이 전압(VA)보다 높을 때는 고레벨을 출력하고, 전압(VA) 미만이 되면 저레벨을 출력한다.

도 10은 본 발명의 제4 실시예를 나타내는 온도 검출 회로도이다. 도 4a와 상이한 점은 연산 증폭 회로(10)의 입력 회로에, 온도 계수를 갖는 오프셋 전압을 구비한 제2 차동 입력 회로(Sd2)를 사용하고, 비교기(20)의 입력 회로에 오프셋 전압의 온도 계수가 0인 제1 차동 입력 회로(Sd1)를 사용한 점이다.

도 11은 도 10의 온도 검출 회로의 동작 설명도이다. 전압(Vo1)은 제1 오프셋 전압이며, 비교기(20)의 입력 오프셋 전압이 된다. 또 온도 계수를 갖지 않기 때문에 온도가 변하여도 변화하지 않는다. Vo2는 제2 오프셋 전압이며, 연산 증폭 회로(10)의 출력 전압이기도 하다. 전압(Vo2)은 부의 온도 계수를 갖고 있으므로, 온도가 상승함에 따라 전압이 저하한다.

비교기(20)의 출력(Out)은 전압(Vo2)이 전압(Vo1)보다 높을 때는 저레벨을 출력하고, 전압(Vo1) 미만이 되면 고레벨을 출력한다.

도 12는 본 발명의 제5 실시예를 나타내는 온도 검출 회로도이다. 도 10과 상이한 점은 연산 증폭 회로(10)의 출력 전압(Vo2)을 저항(R1)과 저항(R2)으로 분압한 전압(VA)을 비교기(20)의 반전 입력에 인가한 점이다.

도 13은 도 12의 온도 검출 회로의 동작 설명도이다. 전압(VA)은 연산 증폭 회로(10)의 출력 전압(Vo2)을 저항(R1)과 저항(R2)으로 분압한 전압이며, 비교기(20)의 반전 입력에 인가되는 전압이다.

비교기(20)의 출력(Out)은 전압(VA)이 전압(Vo1)보다 높을 때는 저레벨을 출력하고, 전압(Vo1) 미만이 되면 고레벨을 출력한다.

도 14는 본 발명의 제6 실시예를 나타내는 온도 검출 회로도이다. 도 10과 상이한 점은 연산 증폭 회로(10)를 전압 팔로워로 하지 않고, 반전 입력과 출력 단자 사이에 저항(R3)을 접속하고, 반전 입력과 접지 전위 사이에 저항(R4)을 접속하여 이득을 갖게 하고 있는 점이다. 도 8에서도 설명한 바와 같이 이 증폭 회로의 이득은 (1＋R3/R4)이 된다.

도 15는 도 14의 온도 검출 회로의 동작 설명도이다. 전압(VA)은 연산 증폭 회로(10)의 출력 전압이다. 비교기(20)의 출력(Out)은 전압(VA)이 전압(Vo1)보다 높을 때는 저레벨을 출력하고, 전압(Vo1) 미만이 되면 고레벨을 출력한다.

상기와 같이, 본 발명에서는 연산 증폭 회로(10)와 비교기(20)의 입력 회로에, 각각 온도 계수가 0인 제1 오프셋 전압(Vo1)을 구비한 제1 차동 입력 회로(Sd1)와, 온도 계수를 갖는 제2 오프셋 전압(Vo2)을 구비한 제2 차동 입력 회로(Sd2)를 마련함으로써, 종래에는 비교기와 별도로 구성되어 있던 기준 전압 발생 회로나, 온도 계수를 갖는 전원 회로를 비교기(20)와 융합할 수 있어 회로 규모의 축소가 가능하게 되었다.

또, 온도 계수가 0인 오프셋 전압을 구비한 제1 차동 입력 회로(Sd1)와, 온도 계수를 갖는 오프셋 전압을 구비한 제2 차동 입력 회로(Sd2)는 각각 연산 증폭 회로(10)와 비교기(20) 중 어느 한 입력 회로로 채용되어도 되기 때문에, 회로가 다양화되었다.

또한, 연산 증폭 회로(10)에 이득을 갖게 하거나 전압 팔로워로 하거나 출력을 분압하거나 하여 제1 및 제2 오프셋 전압의 크기, 온도 계수의 값에 따라 최적한 회로 구성을 채용할 수 있다.

또한, 실시예 1 내지 실시예 6의 회로에서는 연산 증폭 회로(10)의 비반전 입력과 비교기(20)의 다른 쪽 입력을 접지 전위에 접속하고 있지만, 접지 전위에 한정되는 것은 아니고, 적당한 전위에 접속하여도 된다.

또, 분압 저항(R1)과 분압 저항(R2), 또는 증폭용 저항(R3)과 증폭용 저 항(R4)의 양쪽 모두 또는 어느 한 쪽을 트리밍 등으로 조정 가능하게 함으로써, 보다 고정밀도의 온도 검출이 가능하게 된다.

본 발명의 청구항에 포함되는 회로 구성은 상기한 실시예에 한정되는 것은 아니고, 다양한 구성이 가능하다.

도 16은 도 6에 나타낸 제2 실시예의 연산 증폭 회로(10)와 비교기(20)의 상세 회로도이다.

연산 증폭 회로(10)는 공핍형 NMOS 트랜지스터(M11과 M12), NMOS 트랜지스터(M13과 M17), PMOS 트랜지스터(M14~M16)로 구성된다.

공핍형 NMOS 트랜지스터(M11과 M12)는 제1 차동 입력 회로(Sd1)를 구성하고 있는 입력 트랜지스터이다. 공핍형 NMOS 트랜지스터(M11과 M12)의 소스는 공통 접속되어 NMOS 트랜지스터(M13)의 드레인에 접속된다. NMOS 트랜지스터(M13)의 소스는 접지된다.

NMOS 트랜지스터(M11)의 드레인은 PMOS 트랜지스터(M14)의 드레인에 접속된다. 또한, 공핍형 NMOS 트랜지스터(M12)의 드레인은 PMOS 트랜지스터(M15)의 드레인에 접속된다.

공핍형 NMOS 트랜지스터(M11)의 게이트는 연산 증폭 회로(10)의 반전 입력이며, 공핍형 NMOS 트랜지스터(M12)의 게이트는 비반전 입력이 된다.

PMOS 트랜지스터(M14와 M15)의 소스는 공통 접속되어 전원(Vdd)에 접속된다. 또, 게이트도 공통 접속되어 PMOS 트랜지스터(M14)의 드레인에 접속되므로, PMOS 트랜지스터(M14와 M15)는 전류 미러 회로를 구성하며 제1 차동 입력 회 로(Sd1)의 부하가 된다.

공핍형 NMOS 트랜지스터(M12)의 드레인은 PMOS 트랜지스터(M16)의 게이트에 접속된다. PMOS 트랜지스터(M16)의 소스는 전원(Vdd)에 접속되고 드레인이 연산 증폭 회로(10)의 출력이 된다. 또한, PMOS 트랜지스터(M16)의 드레인은 NMOS 트랜지스터(M17)의 드레인에 접속된다. NMOS 트랜지스터(M17)의 소스는 접지되고 게이트는 NMOS 트랜지스터(M13)의 게이트와 공통 접속되며 바이어스 전원(Vbias)이 인가된다.

연산 증폭 회로(10)의 반전 입력인 공핍형 NMOS 트랜지스터(M11)의 게이트는 연산 증폭 회로(10)의 출력에 접속되므로, 연산 증폭 회로(10)는 전압 팔로워 회로를 구성한다.

비반전 입력인 공핍형 NMOS 트랜지스터(M12)의 게이트는 접지되므로, 연산 증폭 회로(10)의 출력으로부터는 입력 회로의 오프셋 전압이 출력된다.

제1 차동 입력 회로(Sd1)를 구성하고 있는 공핍형 NMOS 트랜지스터(M11과 M12) 중, 반전 입력측의 공핍형 NMOS 트랜지스터(M11)의 게이트에 p형 불순물을 도프하여 P＋ 게이트로 하면, 게이트 임계값 전압은 높아진다.

또, 비반전 입력측의 공핍형 NMOS 트랜지스터(M12)의 게이트에 n형 불순물을 도프하여 N＋ 게이트로 하면, 게이트 임계값 전압은 낮아진다. 이와 같이, 게이트에 상이한 형태의 불순물을 도프하면 게이트 전극의 일 함수가 상이하게 되어 공핍형 NMOS 트랜지스터(M11과 M12)의 게이트 임계값 전압에 차이가 생기므로, 공핍형 NMOS 트랜지스터(M12)의 게이트 전위에 대하여 공핍형 NMOS 트랜지스터(M11)의 게이트 전위가 정(正)으로 되는 방향으로 오프셋 전압을 발생시킬 수 있다.

또한, 공핍형 NMOS 트랜지스터(M11과 M12)의 소자 사이즈(게이트 길이)의 비를 변경함으로써 오프셋 전압의 온도 계수를 변경시킬 수 있다. 본 발명에서는 제1 차동 입력 회로(Sd1)의 제1 오프셋 전압(Vo1)의 온도 계수를 0으로 하기 위하여, 공핍형 NMOS 트랜지스터(M11과 M12)의 소자 사이즈 비를 대략 2:1로 설정하고 있다.

비교기(20)는 공핍형 NMOS 트랜지스터(M21과 M22), NMOS 트랜지스터(M23), PMOS 트랜지스터(M24와 M25)로 구성된다.

공핍형 NMOS 트랜지스터(M21과 M22)는 제2 차동 입력 회로(Sd2)를 구성하고 있는 입력 트랜지스터이다. 공핍형 NMOS 트랜지스터(M21과 M22)의 소스는 공통 접속되어 NMOS 트랜지스터(M23)의 드레인에 접속된다. NMOS 트랜지스터(M23)의 소스는 접지되고 게이트에는 바이어스 전원(Vbias)이 인가된다.

공핍형 NMOS 트랜지스터(M21)의 드레인은 PMOS 트랜지스터(M24)의 드레인에 접속된다. 또한, 공핍형 NMOS 트랜지스터(M22)의 드레인은 PMOS 트랜지스터(M25)의 드레인에 접속된다.

공핍형 NMOS 트랜지스터(M21)의 게이트는 비교기(20)의 반전 입력이며, 공핍형 NMOS 트랜지스터(M22)의 게이트는 비반전 입력이 된다.

PMOS 트랜지스터(M24와 M25)의 소스는 공통 접속되어 전원(Vdd)에 접속된다. 또, 게이트도 공통 접속되어 PMOS 트랜지스터(M25)의 드레인에 접속되어 있으므로, PMOS 트랜지스터(M24)와 PMOS 트랜지스터(M25)는 전류 미러 회로를 구성하고 제2 차동 입력 회로(Sd2)의 부하가 된다.

공핍형 NMOS 트랜지스터(M21)의 드레인은 비교기(20)의 출력이 된다.

제2 차동 입력 회로(Sd2)를 구성하고 있는 공핍형 NMOS 트랜지스터(M21과 M22)도 제1 차동 입력 회로(Sd1)와 같이, 반전 입력측의 공핍형 NMOS 트랜지스터(M21)의 게이트에 p형 불순물을 도프하여 P＋ 게이트로 하고, 비반전 입력측의 공핍형 NMOS 트랜지스터(M22)의 게이트에는 n형 불순물을 도프하여 N＋ 게이트로 함으로써, 게이트 전극의 일 함수가 상이하게 되어 공핍형 NMOS 트랜지스터(M22)의 게이트 전위에 대하여 공핍형 NMOS 트랜지스터(M21)의 게이트 전위가 정으로 되는 방향으로 오프셋 전압을 발생시킨다. 또한 공핍형 NMOS 트랜지스터(M21과 M22)의 소자 사이즈(게이트 길이)의 비를 적당하게 설정함으로써, 오프셋 전압에 온도 계수를 갖게 할 수 있다.

본 발명에서는 공핍형 NMOS 트랜지스터(M21과 M22)의 소자 사이즈비를 대략 1:10으로 설정하여 제2 오프셋 전압(Vo2)에 부의 온도 계수를 갖게 하고 있다.

상술한 바와 같이, 본 발명에 의하면, 차동 입력 회로를 구성하고 있는 2개의 트랜지스터 중, 한 쪽 게이트에는 p형 불순물, 다른 쪽 게이트에는 n형 불순물을 도프하여 게이트 전극의 일 함수차에 따른 오프셋 전압을 생성시킨다. 또한 2개의 트랜지스터의 소자 사이즈비를 적당하게 설정함으로써 오프셋 전압의 온도 계수를 조정할 수 있도록 하므로, 간단한 회로 구성으로 고정밀도의 온도 검출 회로가 가능하게 된다.

본 발명에 따른 온도 검출 회로는 온도를 검출하는 동시에 미리 정해진 온 도가 검출되면 미리 정해진 제어(예컨대, 제어 변환, 전원 차단 등)를 수행할 것이 요구되는 전압 레귤레이터, 개인용 컴퓨터, 각종 휴대 기기, 각종 가전 등, 모든 전자 기기에 편입시킬 수 있다.

도 1은 종래의 일반적인 온도 검출 회로의 회로도.

도 2는 일본 특허 공개 공보 2004-239734호에 개시된 종래의 온도 검출 회로의 개략 블록도.

도 3은 일본 특허 공개 공보 2006-242894호에 개시된 종래의 온도 검출 회로의 개략 블록도.

도 4a는 본 발명의 제1 실시예를 나타내는 온도 검출 회로도, 도 4b는 연산 증폭 회로(10)의 상세 회로도, 도 4c는 비교기(20)의 상세 회로도.

도 5는 도 4a의 온도 검출 회로의 동작 설명도.

도 6은 본 발명의 제2 실시예를 나타내는 온도 검출 회로도.

도 7은 도 6의 온도 검출 회로의 동작 설명도.

도 8은 본 발명의 제3 실시예를 나타내는 온도 검출 회로도.

도 9는 도 8의 온도 검출 회로의 동작 설명도.

도 10은 본 발명의 제4 실시예를 나타내는 온도 검출 회로도.

도 11은 도 10의 온도 검출 회로의 동작 설명도.

도 12는 본 발명의 제5 실시예를 나타내는 온도 검출 회로도.

도 13은 도 12의 온도 검출 회로의 동작 설명도.

도 14는 본 발명의 제6 실시예를 나타내는 온도 검출 회로도.

도 15는 도 14의 온도 검출 회로의 동작 설명도.

도 16은 도 6에 나타낸 제2 실시예의 연산 증폭 회로(10)와 비교기(20)로 이루어지는 온도 검출 회로의 상세한 회로도.

<도면의 주요 부분에 대한 부호의 설명>

10: 연산 증폭 회로 20: 비교기

101, 201: 제1 전압원 회로 102, 202: 제2 전압원 회로

103: 감산 회로 104: 비교 회로

203: 임피던스 변환 회로 204: 감산 회로

Sd1: 제1 차동 입력 회로 Sd2: 제2 차동 입력 회로

Vo1: 제1 오프셋 전압 Vo2: 제2 오프셋 전압

M11, M12, M21, M22: 공핍형 NMOS 트랜지스터

M13, M17, M23: NMOS 트랜지스터

M14, M15, M16, M24, M25: PMOS 트랜지스터

R1~R4: 저항

Claims

온도 계수를 갖지 않는 제1 오프셋 전압을 구비한 제1 차동 입력 회로와,

정 또는 부의 온도 계수를 갖는 제2 오프셋 전압을 구비한 제2 차동 입력 회로

를 구비하고,

상기 제1 차동 입력 회로 및 상기 제2 차동 입력 회로 중 어느 하나를 이용하여 상기 제1 오프셋 전압과 상기 제2 오프셋 전압을 비교하여 온도를 검출하는 것을 특징으로 하는 온도 검출 회로.
제1항에 있어서,

상기 제1 차동 입력 회로를 입력단으로 하는 연산 증폭 회로와, 상기 제2 차동 입력 회로를 입력단으로 하는 비교기를 구비하고,

상기 연산 증폭 회로를 전압 팔로워 회로로 하고, 상기 전압 팔로워 회로의 출력을 상기 비교기의 한 쪽 입력에 접속하며, 상기 연산 증폭 회로의 비반전 입력과 상기 비교기의 다른 쪽 입력을 미리 정해진 전위에 접속하고, 상기 비교기의 출력에서 온도 검출 출력을 얻도록 한 것을 특징으로 하는 온도 검출 회로.
제2항에 있어서,

상기 전압 팔로워 회로의 출력을 분압하는 분압 회로를 구비하고, 상기 분압 회로의 출력을 상기 비교기의 한 쪽 입력에 접속한 것을 특징으로 하는 온도 검 출 회로.
제1항에 있어서,

상기 제1 차동 입력 회로를 입력단으로 하는 연산 증폭 회로와, 상기 제2 차동 입력 회로를 입력단으로 하는 비교기를 구비하고,

상기 연산 증폭 회로는 상기 제1 오프셋 전압을 미리 정해진 배율로 증폭하고, 상기 연산 증폭 회로의 출력을 상기 비교기의 한 쪽 입력에 접속하며, 상기 연산 증폭 회로의 비반전 입력과 상기 비교기의 다른 쪽 입력을 미리 정해진 전위에 접속하고, 상기 비교기의 출력에서 온도 검출 출력을 얻도록 한 것을 특징으로 하는 온도 검출 회로.
제2항에 있어서,

상기 미리 정해진 전위는 접지 전위인 것을 특징으로 하는 온도 검출 회로.
제1항에 있어서,

상기 제1 차동 입력 회로를 입력단으로 하는 비교기와, 상기 제2 차동 입력 회로를 입력단으로 하는 연산 증폭 회로를 구비하고,

상기 연산 증폭 회로를 전압 팔로워 회로로 하고, 상기 전압 팔로워 회로의 출력을 상기 비교기의 한 쪽 입력에 접속하며, 상기 연산 증폭 회로의 비반전 입력과 상기 비교기의 다른 쪽 입력을 미리 정해진 전위에 접속하고, 상기 비교기의 출 력에서 온도 검출 출력을 얻도록 한 것을 특징으로 하는 온도 검출 회로.
제6항에 있어서,

상기 전압 팔로워 회로의 출력을 분압하는 분압 회로를 구비하고, 상기 분압 회로의 출력을 상기 비교기의 한 쪽 입력에 접속한 것을 특징으로 하는 온도 검출 회로.
제1항에 있어서,

상기 제1 차동 입력 회로를 입력단으로 하는 비교기와, 상기 제2 차동 입력 회로를 입력단으로 하는 연산 증폭 회로를 구비하고,

상기 연산 증폭 회로는 상기 제2 오프셋 전압을 미리 정해진 배율로 증폭하고, 상기 연산 증폭 회로의 출력을 상기 비교기의 한 쪽 입력에 접속하며, 상기 연산 증폭 회로의 비반전 입력과 상기 비교기의 다른 쪽 입력을 미리 정해진 전위에 접속하고, 상기 비교기의 출력에서 온도 검출 출력을 얻도록 한 것을 특징으로 하는 온도 검출 회로.
제6항에 있어서,

상기 미리 정해진 전위는 접지 전위인 것을 특징으로 하는 온도 검출 회로.
제1항에 있어서,

상기 제1 차동 입력 회로 및 상기 제2 차동 입력 회로를 구성하고 있는 트랜지스터는 게이트의 일 함수가 상이한 트랜지스터들을 조합하여 이용한 것을 특징으로 하는 온도 검출 회로.
제10항에 있어서,

상기 제1 차동 입력 회로 및 상기 제2 차동 입력 회로를 구성하고 있는 한 쪽 트랜지스터의 게이트를 P＋ 게이트로 하고, 다른 쪽 트랜지스터의 게이트를 N＋ 게이트로 하며,

상기 제1 차동 입력 회로를 구성하고 있는 2개의 트랜지스터의 사이즈비(게이트 길이비)를 상기 제1 오프셋 전압이 온도 계수를 갖지 않는 사이즈비로 설정하고,

상기 제2 차동 입력 회로를 구성하고 있는 2개의 트랜지스터의 사이즈비를 상기 제2 오프셋 전압이 미리 정해진 온도 계수를 갖는 사이즈비로 설정한 것을 특징으로 하는 온도 검출 회로.
제1항 내지 제11항 중 어느 한 항에 기재된 온도 검출 회로를 포함하는 것을 특징으로 하는 전자 기기.
제12항에 있어서,

상기 전자 기기는 전압 레귤레이터, 개인용 컴퓨터, 휴대 기기, 가전 중 어 느 하나인 것을 특징으로 하는 전자 기기.