KR101016291B1 - 액정표시장치 및 그의 제조방법 - Google Patents

액정표시장치 및 그의 제조방법 Download PDF

Info

Publication number
KR101016291B1
KR101016291B1 KR1020040050516A KR20040050516A KR101016291B1 KR 101016291 B1 KR101016291 B1 KR 101016291B1 KR 1020040050516 A KR1020040050516 A KR 1020040050516A KR 20040050516 A KR20040050516 A KR 20040050516A KR 101016291 B1 KR101016291 B1 KR 101016291B1
Authority
KR
South Korea
Prior art keywords
gate
electrode
pull
area
gate electrode
Prior art date
Application number
KR1020040050516A
Other languages
English (en)
Other versions
KR20060001398A (ko
Inventor
장용호
조남욱
전민두
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020040050516A priority Critical patent/KR101016291B1/ko
Priority to US11/168,571 priority patent/US7947984B2/en
Publication of KR20060001398A publication Critical patent/KR20060001398A/ko
Application granted granted Critical
Publication of KR101016291B1 publication Critical patent/KR101016291B1/ko
Priority to US13/083,954 priority patent/US8362491B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2202/00—Materials and properties
    • G02F2202/10—Materials and properties semiconductor
    • G02F2202/103—Materials and properties semiconductor a-Si
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate

Landscapes

  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명은 게이트 구동부가 액정패널의 하부기판에 실장되어 있을 경우, 게이트 구동 신호 출력부를 구성하는 a-Si:H TFT의 전압 불안정성을 감소시켜서 비정상적인 게이트 구동 신호의 출력(신호 왜곡)을 최소화하기에 알맞은 액정표시장치 및 그의 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 액정표시장치는 제 1, 제 2 제어신호(Q,)를 출력하는 신호 제어부와; 상기 제 1 제어신호를 입력받아 동작하고, 클럭신호단(CLK)과 게이트 구동 신호 출력단 사이에 제 1 게이트전극과 제 1 드레인전극/소오스전극의 오버랩되는 면적이 비대칭적인 풀업 트랜지스터와, 상기 제 2 제어신호를 받아 동작하고, 상기 게이트 구동 신호 출력단과 접지전압단(VSS)의 사이에 연결된 풀다운 트랜지스터로 구성된 게이트 구동 신호 출력부를 구비하여, 하부기판의 일측 상부에 실장된 게이트 구동부를 포함하는 것을 특징으로 한다.
Figure 112004028963365-pat00001
게이트 구동부, 비대칭, 클럭신호

Description

액정표시장치 및 그의 제조방법{Lipuid Crystal Display Device and method for fabricating the same}
도 1은 일반적인 액정표시장치의 개략적인 레이아웃도
도 2는 종래 기술에 따른 게이트 구동부의 단위 회로도
도 3a와 도 3b는 도 2의 'A'영역의 풀업 트랜지스터(PU)를 나타낸 평면도 및 구조 단면도
도 4는 종래 기술에 따른 게이트 구동부의 문제점을 나타낸 출력 파형도
도 5는 종래의 다른 기술에 따른 게이트 구동부의 단위 회로도
도 6은 도 5의 풀업 트랜지스터(PU) 및 커패시터(C1)를 도시한 구조 단면도
도 7은 본 발명을 적용하기 위한 액정표시장치의 게이트 구동부의 단위 회로도
도 8a와 도 8b는 본 발명의 제 1 실시예에 따른 도 7의 'B'영역의 풀업 트랜지스터(PU)를 나타낸 평면도 및 구조 단면도
도 9a와 도 9b는 본 발명의 제 2 실시예에 따른 도 7의 'B' 및 'C'영역의 평면도 및 구조 단면도
도 10은 본 발명을 적용하기 위한 액정표시장치의 다른 기술에 따른 게이트 구동부의 단위 회로도
도 11a 내지 도 11d는 본 발명에 따른 액정표시장치의 제조방법을 나타낸 공정 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
70, 100 : 신호 제어부 80, 110 : 기판
81, 111 : 제 1 게이트전극 81a : 제 2 게이트전극
82, 112 : 게이트 절연막 83 : 제 1 활성층
84, 114 : 오믹 콘택층 85a : 제 1 드레인전극
85b, 115b : 소오스전극 85c : 제 2 드레인전극
113 : 액티브층 115 : 도전성 금속
115a : 드레인전극
본 발명은 액정표시장치에 대한 것으로, 특히 게이트 구동부가 액정패널에 실장되어 있을 경우, 게이트 구동 신호 출력부를 구성하는 a-Si:H TFT의 전압 불안정성을 감소시켜서 신호 왜곡을 최소화하기에 알맞은 액정표시장치 및 그의 제조방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Lipuid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display)등 여러 가지 평판 표시 장치가 연구되어 왔고 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 특징 및 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)을 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이하는 텔레비전, 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
이하, 첨부 도면을 참조하여 일반적인 액정표시장치에 대하여 설명하면 다음과 같다.
도 1은 일반적인 액정표시장치의 개략적인 레이아웃도이다.
도 1에 도시한 바와 같이, 상,하부기판(10, 11)과 그 사이에 충진된 액정층(미도시)으로 구성된 액정패널(20)과, 상기 하부기판(11)의 일측 상부에 실장된 복수개의 게이트 드라이버(12_1,12_2 ~ 12_n)들로 구성된 게이트 구동부(12)와, 데이터 TCP(13)에 의해서 소오스 인쇄회로기판(14)에 각각 연결되어 있는 복수개의 데이터 드라이버(15_1 ~ 15_m)들로 구성된 데이터 구동부(15)와, 상기 게이트 구동부(12)와 데이터 구동부(15)에 제어신호 및 화상정보를 출력하는 타이밍 제어부(16)로 구성된다.
그리고 상기 타이밍 제어부(16)로부터 출력된 제어신호를 각 게이트 드라이버 IC(12)로 입력시키기 위한 제어신호 라인들이 복수개 배열되어 있다. 이때 타이밍 제어부(16)에서는 제어신호로써, 소정의 클럭신호(CLK), 게이트 스타트 신호 및 타이밍 신호를 공급하여 게이트 구동부(12)와 데이터 구동부(15)의 구동 타이밍을 제어한다.
그리고 상기 각 제어신호 라인들에 접속되어 게이트 구동부(12)의 각 게이트 드라이버(12_1 ~ 12_n)들로 신호를 입력시키는 입력신호 라인들이 복수개 배열되어 있다. 도면에는 도시되지 않았지만, 게이트 구동부(12)의 출력신호 라인들을 통해서 하부기판(11)의 각 게이트 패드부에 순차적으로 주사신호가 출력된다.
그리고 상기 액정패널(20)의 내부에는 화상이 표시되는 화소부(8)가 정의되어 있고, 도면에는 도시되어 있지 않지만, 상기 하부기판(11)에는 수직 교차되어 매트릭스 형태의 화소영역을 정의하는 복수개의 게이트 라인(G/L)들 및 데이터라인(D/L)과, 상기 각 게이트 라인(G/L)과 데이터 라인(D/L)에 의해 정의된 각 화소영역에 형성된 복수개의 화소전극과, 상기 게이트 라인(G/L)의 신호에 따라 상기 데이터 라인(D/L)의 신호를 각 화소전극에 인가하는 복수개의 박막트랜지스터(TFT)가 상기 각 게이트 라인(G/L)과 데이터 라인(D/L)이 교차하는 부분에 형성된다.
상기에서 박막 트랜지스터(TFT)는 게이트라인의 일측에서 돌출된 게이트전극과, 게이트전극을 포함한 전면에 형성된 게이트 절연막과, 게이트전극을 포함한 상부에 오버랩되어 있는 활성층과, 상기 데이터 라인의 일측에서 오버랩되며 게이트전극 일측에 오버랩되어 있는 소오스전극과, 상기 소오스전극과 이격되어 있는 드레인전극으로 구성된다. 그리고 활성층과 소오스/드레인전극 사이에는 오믹 콘택층이 더 형성되어 있다. 그리고 상기 데이터라인을 포함한 상부에 드레인전극에 제 1 콘택홀을 갖도록 보호막이 형성되어 있고, 제 1 콘택홀을 통해서 드레인전극과 화 소전극이 콘택되어 있다.
그리고 상부기판(10)에는 도면에는 도시되어 있지 않지만, 블랙 매트릭스에 의해 화소영역별로 분리되어 도포된 칼라필터층과, 상기 화소전극의 상대 전극인 공통전극이 구비되어 있다.
상기 게이트 라인에 순차적으로 턴온(turn on) 신호를 인가하면 그 때마다 해당 라인의 화소전극에 데이터 신호가 인가됨에 의해서 영상이 표시된다.
그리고 도면에는 도시되어 있지 않지만, 상기 게이트 구동부(12) 및 데이터 구동부(15)는 복수개의 버퍼 TFT들로 구성되어 있다.
특히, 상기 게이트 구동부(12)의 버퍼 TFT는 a-Si:H TFT를 이용하여 구성시킬 수 있다.
이하에서는 게이트 구동부(12)의 버퍼 TFT를 a-Si:H TFT로 구성한 종래 기술에 대하여 첨부 도면을 참조하여 설명하기로 한다.
도 2는 종래 기술에 따른 게이트 구동부의 단위 회로도이고, 도 3a와 도 3b는 도 2의 'A'영역의 풀업 트랜지스터(PU)를 나타낸 평면도 및 구조 단면도이다.
그리고 도 4는 종래 기술에 따른 게이트 구동부의 문제점을 나타낸 출력 파형도이다.
도 5는 종래의 다른 기술에 따른 게이트 구동부의 단위 회로도이고, 도 6은 도 5의 풀업 트랜지스터(PU) 및 커패시터(C1)를 도시한 구조 단면도이다.
종래 기술에 따른 게이트 구동부는 도 2에 도시한 바와 같이, 제 1, 제 2 제어신호(Q,)를 출력하는 신호 제어부(21)와, 상기 신호 제어부(21)의 제 1, 제 2 제 어신호를 입력받아서 화소부의 게이트라인(G/L)으로 게이트 신호를 출력시키기 위한 게이트 구동 신호 출력부로 구성되어 있다.
상기 게이트 구동 신호 출력부는 클럭신호단(CLK)과 접지전압단(VSS) 사이에 a-Si:H TFT로 구성된 풀업, 풀다운 트랜지스터(PU,PD)로 구성되어 있다. 이때 게이트 구동 신호는 풀업, 풀다운 트랜지스터(PU,PD) 사이의 출력노드1(N1)을 통해 출력된다.
상기 풀업,풀다운 트랜지스터는 제 1, 제 2 제어신호(Q,)에 따라 턴온, 턴오프가 결정되고, 풀업 트랜지스터가 충전되고 풀다운 트랜지스터가 방전될 때 게이트 구동 신호를 출력시킨다.
상기와 같이 구성된 게이트 구동 신호 출력부에서 일단에 클럭신호(CLK)가 인가되는 풀업 트랜지스터는 도 3a와 도 3b에 도시한 바와 같이, 기판(30)의 일영역상에 제 1 게이트전극(31)이 형성되어 있고, 제 1 게이트전극(31)을 포함한 기판(30)상에 게이트절연막(32)이 형성되어 있고, 상기 제 1 게이트전극(31)의 일영역 상부를 포함한 게이트절연막(32)상에 제 1 활성층(33)이 형성되어 있고, 상기 제 1 게이트전극(31)의 일측 상부에 제 1 면적을 갖고 오버랩되도록 제 1 드레인전극(35a)이 형성되어 있으며, 상기 제 1 게이트전극(31)의 타측 상부에 제 1 면적과 동일한 제 2 면적을 갖고 오버랩되도록 소오스전극(35b)이 형성되어 있다. 상기에서 제 1 활성층(33)과 제 1 드레인전극(35a), 제 1 활성층(33)과 소오스전극(35b)의 사이에는 오믹 콘택층(34)이 더 구비되어 있다.
이때 제 1 활성층(33)은 비정실 실리콘층으로 구성되어 있고, 오믹 콘택층 (34)은 n+ 비정질 실리콘층으로 구성되어 있다.
상기에서 제 1, 제 2 제어신호(Q,)가 인가되지 않아도 클럭신호(CLK)는 클럭신호단을 통해서 풀업 트랜지스터(PU)의 일단에 계속적으로 인가된다.
이와 같이 풀업 트랜지스터(PU)의 일단으로 클럭신호(CLK)가 주기적으로 인가되고, 게이트 신호 출력단과 연결된 풀업, 풀다운 트랜지스터(PU,PD)가 플로팅(floating) 상태에 있을 경우, 클럭신호(CLK) 인가에 의해서 제 1, 제 2 제어신호(Q,)가 불안정해져서 도 4에 도시한 바와 같이, 입력신호인 제 1, 제 2 제어신호(Q,)와 동기되지 않은 비정상적인 게이트 출력 신호(G/L)가 발생할 수 있다.
이와 같은 현상은 게이트 구동회로의 구동 초기에는 문제가 되지 않지만, 액정패널이 열화되어 풀업 트랜지스터가 방전되는 문제가 발생될 경우에는 클럭신호에 의해 복수개의 게이트 구동 신호가 출력되어 화질 불량(떨림 현상)을 초래할 수 있다.
즉, 도 4에 도시된 바와 같이, 입력신호인 제 1, 제 2 제어신호(Q,)가 인가되는 경우에도 풀다운 트랜지스터(PD)의 제 2 제어신호()는 커플링(coupling)에 의해 전압이 올라가서 비정상적인 게이트 구동 신호가 출력됨을 알 수 있다.
다음에 종래의 다른 기술에 따른 게이트 구동부는 상기의 문제를 해결하기 위해서 도 5에 도시한 바와 같이, 풀업 트랜지스터(PU)의 게이트전극과 소오스전극 사이에 커패시터(C1)를 더 구비시켰다.
즉, 도 6에 도시한 바와 같이, 기판(60)의 일영역 상부에 제 1 게이트전극(61)이 형성되어 있고, 상기 제 1 게이트전극(61)과 동일한 층에 제 1 도전층(61a) 이 연장(미도시) 형성되고, 제 1 게이트전극(61)과 제 1 도전층(61a)을 포함한 상부에 게이트절연막(62)이 형성되어 있고, 상기 제 1 게이트전극(61)을 포함한 상부에 액티브층(63)이 형성되어 있고, 제 1 게이트전극(61)의 일측 상부에 오버랩되도록 드레인전극(64a)이 형성되어 있고, 상기 드레인전극(64a)과 이격되어 제 1 게이트전극(61)의 타측 상부에 오버랩되도록 소오스전극(64b)이 상기 제 1 도전층(61a) 상부까지 연장되어 있으며, 상기 드레인/소오스전극(64a, 64b)을 포함한 전면에 층간절연막(65)이 형성되어 있고, 상기 액티브층(63) 상부 및 제 1 도전층(61a) 상부의 상기 소오스전극(64b)이 드러나도록 제 1, 제 2 콘택홀이 형성되어 있고, 상기 제 1, 제 2 콘택홀을 통하여 소오스전극(64b)과 콘택되도록 층간절연막(65)상에 제 2 도전층(66)이 형성되어 있다. 상기에서 액티브층(63)과 드레인/소오스 전극(64a,64b)의 사이에는 오믹 콘택층(63a)이 더 구비되어 있다.
이때, 제 1 도전층(61a)은 제 1 게이트전극(61)에서 연장되어 있고, 하부 커패시터 전극 역할을 하며, 제 2 도전층(66)은 제 2 콘택홀을 통해서 소오스전극(64b)과 콘택되어 있고, 상부 커패시터 전극 역할을 한다.
이에 의해서 제 1 게이트전극(61)에서 연장된 제 1 도전층(61a)/게이트절연막(62)/소오스전극(64b) 사이에 커패시터(C1)가 더 구비된다.
그러나, 상기와 같이 풀업 트랜지스터(PU)의 게이트전극과 소오스전극 사이에 커패시터(C1)를 별도로 더 구비시키면, 소자의 면적이 증가하게 되어 소자의 집적도가 떨어지는 문제가 발생한다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로, 본 발명의 목적은 게이트 구동부가 액정패널의 하부기판에 실장되어 있을 경우, 게이트 구동 신호 출력부를 구성하는 a-Si:H TFT의 전압 불안정성을 감소시켜서 비정상적인 게이트 구동 신호의 출력(신호 왜곡)을 최소화하기에 알맞은 액정표시장치 및 그의 제조방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 액정표시장치는 제 1, 제 2 제어신호(Q,)를 출력하는 신호 제어부와; 상기 제 1 제어신호를 입력받아 동작하고, 클럭신호단(CLK)과 게이트 구동 신호 출력단 사이에 제 1 게이트전극과 제 1 드레인전극/소오스전극의 오버랩되는 면적이 비대칭적인 풀업 트랜지스터와, 상기 제 2 제어신호를 받아 동작하고, 상기 게이트 구동 신호 출력단과 접지전압단(VSS)의 사이에 연결된 풀다운 트랜지스터로 구성된 게이트 구동 신호 출력부를 구비하여, 하부기판의 일측 상부에 실장된 게이트 구동부를 포함하는 것을 특징으로 한다.
상기 풀업 트랜지스터의 상기 제 1 게이트전극과 클럭신호(CLK)가 인가되는 제 1 드레인전극이 오버랩되는 제 1 면적은 상기 소오스전극과 제 1 게이트전극이 오버랩되는 제 2 면적보다 더 좁은 것을 특징으로 한다.
상기 풀업, 풀다운 트랜지스터는 a-Si:H TFT로 구성된 것을 특징으로 한다.
상기 풀다운 트랜지스터의 제 2 게이트전극과 게이트 구동 신호 출력단에 연결된 소오스전극이 오버랩되는 제 3 면적은 상기 제 2 게이트전극과 접지전압단에 연결된 제 2 드레인전극이 오버랩되는 제 4 면적보다 좁게 구성되는 것을 더 포함 함을 특징으로 한다.
상기 제 2, 제 4 면적은 각각 제 1, 제 3 면적과 비교해서 1.5배 이상 넓은 면적을 갖도록 구성함을 특징으로 한다.
상기 풀업 트랜지스터는, 상기 하부기판의 일영역상에 형성된 제 1 게이트전극과, 상기 제 1 게이트전극을 포함한 상기 하부기판상에 형성된 게이트절연막과, 상기 제 1 게이트전극의 일영역 상부를 포함한 상기 게이트절연막상에 형성된 제 1 활성층과, 상기 제 1 게이트전극의 일측 상부에 제 1 면적을 갖고 오버랩된 제 1 드레인전극과, 상기 제 1 게이트전극의 타측 상부에 상기 제 1 면적보다 넓은 제 2 면적을 갖고 오버랩된 소오스전극을 포함하여 구성됨을 특징으로 한다.
상기 제 1 활성층과 상기 제 1 드레인전극, 상기 제 1 활성층과 상기 소오스전극의 사이에는 오믹 콘택층이 더 구비됨을 특징으로 한다.
상기 제 1 활성층은 비정실 실리콘층으로 구성되어 있고, 상기 오믹 콘택층은 n+ 비정질 실리콘층으로 구성되어 있음을 특징으로 한다.
본 발명의 다른 실시예에 따른 액정표시장치는 제 1, 제 2 제어신호(Q,)를 출력하는 신호 제어부와; 상기 제 1 제어신호를 입력받아 동작하고 일단이 클럭신호단(CLK)에 연결되며, 어느 하나의 게이트전극과 드레인전극/소오스전극의 오버랩되는 면적이 비대칭을 이루도록 구성된 제 1, 제 2 풀업 트랜지스터와, 상기 제 2 제어신호를 입력받아 동작하고 상기 제 1, 제 2 풀업 트랜지스터의 타단과 접지전압단 사이에 연결된 제 1, 제 2 풀다운 트랜지스터로 구성된 게이트 구동 신호 출력부를 구비하여, 하부기판 일측 상부에 실장된 게이트 구동부를 포함하는 것을 특 징으로 한다.
일단이 상기 클럭신호단에 연결되는 제 1, 제 2 풀업 트랜지스터(PU1)중, 어느 하나의 트랜지스터는 상기 클럭신호단(CLK)에 연결되는 드레인전극 보다 그 반대쪽에 위치한 상기 소오스전극이 상기 게이트전극과 더 많이 오버랩되도록 구성되는 것을 특징으로 한다.
상기와 같은 구성을 갖는 본 발명에 따른 액정표시장치의 제조방법은 하부기판의 일측 상부에 실장되며, 드레인전극에 클럭신호단이 연결되고 소오스전극에 게이트 구동 신호 출력단이 연결된 트랜지스터를 구비한 게이트 구동부를 포함한 액정표시장치의 제조방법에 있어서, 상기 하부기판의 일영역 상에 게이트전극을 형성하는 단계; 상기 게이트전극을 포함한 상기 하부기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트전극을 포함한 상기 게이트 절연막상에 액티브층을 형성하는 단계; 상기 게이트전극의 일측 상부에 제 1 면적을 갖고 오버랩되도록 상기 드레인전극과, 상기 게이트전극의 타측 상부에 상기 제 1 면적보다 넓은 제 2 면적을 갖고 오버랩되도록 상기 소오스전극을 형성하는 단계를 포함함을 특징으로 한다.
상기 제 2 면적은 상기 제 1 면적보다 1.5배 이상 크게 형성함을 특징으로 한다.
상기 액티브층과 상기 드레인전극/ 소오스전극 사이에 오믹 콘택층을 더 형성함을 특징으로 한다.
상기 액티브층은 비정질 실리콘층으로 형성하고, 상기 오믹 콘택층은 n+ 비정질 실리콘층으로 형성함을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 액정표시장치 및 그의 제조방법에 대하여 설명하면 다음과 같다.
먼저, 본 발명의 실시예에 따른 액정표시장치의 구성에 대하여 설명하기로 한다.
도 1은 일반적인 액정표시장치의 개략적인 레이아웃도이고, 도 7은 본 발명을 적용하기 위한 액정표시장치의 게이트 구동부의 단위 회로도이며, 도 8a와 도 8b는 본 발명의 제 1 실시예에 따른 도 7의 'B'영역의 풀업 트랜지스터(PU)를 나타낸 평면도 및 구조 단면도이다.
도 9a와 도 9b는 본 발명의 제 2 실시예에 따른 도 7의 'B' 및 'C'영역의 평면도 및 구조 단면도이다.
도 10은 본 발명을 적용하기 위한 액정표시장치의 다른 기술에 따른 게이트 구동부의 단위 회로도이다.
먼저, 본 발명을 적용하기 위한 액정표시장치는 도 1을 참조하여 상술한 바와 같이, 상,하부기판(10, 11)과 그 사이에 충진된 액정층(미도시)으로 구성된 액정패널(20)과, 상기 하부기판(11)의 일측 상부에 실장된 복수개의 게이트 드라이버(12_1,12_2 ~ 12_n)들로 구성된 게이트 구동부(12)와, 데이터 TCP(13)에 의해서 소오스 인쇄회로기판(14)에 각각 연결되어 있는 복수개의 데이터 드라이버(15_1 ~ 15_m)들로 구성된 데이터 구동부(15)와, 상기 게이트 구동부(12)와 데이터 구동부(15)에 제어신호 및 화상정보를 출력하는 타이밍 제어부(16)로 구성된다.
그리고 상기 타이밍 제어부(16)로부터 출력된 제어신호를 각 게이트 드라이 버 IC(12)로 입력시키기 위한 제어신호 라인들이 복수개 배열되어 있다. 이때 타이밍 제어부(16)에서는 제어신호로써, 소정의 클럭신호(CLK), 게이트 스타트 신호 및 타이밍 신호를 공급하여 게이트 구동부(12)와 데이터 구동부(15)의 구동 타이밍을 제어한다.
그리고 상기 각 제어신호 라인들에 접속되어 게이트 구동부(12)의 각 게이트 드라이버(12_1 ~ 12_n)들로 신호를 입력시키는 입력신호 라인들이 복수개 배열되어 있다. 도면에는 도시되지 않았지만, 게이트 구동부(12)의 출력신호 라인들을 통해서 하부기판(11)의 각 게이트 패드부에 순차적으로 주사신호가 출력된다.
그리고 상기 액정패널(20)의 내부에는 화상이 표시되는 화소부(8)가 정의되어 있고, 도면에는 도시되어 있지 않지만, 상기 하부기판(11)에는 수직 교차되어 매트릭스 형태의 화소영역을 정의하는 복수개의 게이트 라인(G/L)들 및 데이터라인(D/L)과, 상기 각 게이트 라인(G/L)과 데이터 라인(D/L)에 의해 정의된 각 화소영역에 형성된 복수개의 화소전극과, 상기 게이트 라인(G/L)의 신호에 따라 상기 데이터 라인(D/L)의 신호를 각 화소전극에 인가하는 복수개의 박막트랜지스터(TFT)가 상기 각 게이트 라인(G/L)과 데이터 라인(D/L)이 교차하는 부분에 형성된다.
그리고 상기 게이트 구동부(12) 및 데이터 구동부(15)는 구동을 위해 a-Si:H TFT를 이용한 복수개의 버퍼 TFT들로 구성시킬 수 있다.
이하에서는 본 발명에 적용하기 위한 a-Si:H TFT를 이용하여 구성된 게이트 구동부에 대하여 설명한다.
본 발명의 게이트 구동부는 도 7에 도시한 바와 같이, 제 1, 제 2 제어신호 (Q,)를 출력하는 신호 제어부(70)와, 상기 신호 제어부(70)의 제 1, 제 2 제어신호를 입력받아서 화소부의 게이트라인(G/L)으로 게이트 신호를 출력시키기 위한 게이트 구동 신호 출력부로 구성되어 있다.
상기 게이트 구동 신호 출력부는 클럭신호단(CLK)과 접지전압단(VSS) 사이에 a-Si:H TFT로 구성된 풀업, 풀다운 트랜지스터(PU,PD)로 구성되어 있다. 이때 게이트 구동 신호는 풀업, 풀다운 트랜지스터(PU,PD) 사이의 출력노드3(N3)를 통해 출력된다.
그리고 풀업,풀다운 트랜지스터는 제 1, 제 2 제어신호(Q,)에 따라 턴온, 턴오프가 결정되고 풀업 트랜지스터가 충전되고 풀다운 트랜지스터가 방전될 때 게이트 구동 신호를 출력시킨다.
상기에서 클럭신호(CLK)는 게이트 구동 신호의 출력과 상관없이 클럭신호단을 통해서 풀업 트랜지스터의 일단에 계속적으로 인가된다.
이와 같이 풀업 트랜지스터(PU)의 일단으로 클럭신호가 계속 인가되고, 게이트 신호 출력단과 연결된 풀업, 풀다운 트랜지스터(PU,PD)가 플로팅(floating) 상태에 있을 경우, 클럭신호 인가에 의해서 제 1, 제 2 제어신호(Q,)가 불안정해져서 입력신호인 제 1, 제 2 제어신호(Q,)와 동기되지 않은 비정상적인 게이트 출력신호가 발생할 수 있다.
이와 같은 문제를 해결하고자 본 발명에서는 도 8a, 도 8b에 도시한 바와 같이, 일단에 클럭신호(CLK)가 인가되는 풀업 트랜지스터(PU)에서, 제 1 게이트전극(81)과 제 1 드레인전극(85a)/소오스전극(85b)의 각 오버랩 면적을 비대칭적으로 형성하여서 오버랩 커패시턴스값을 다르게 하였다.
좀더 자세하게, 일단에 클럭신호가 인가되는 풀업 트랜지스터(PU)는, 기판(80)의 일영역상에 제 1 게이트전극(81)이 형성되어 있고, 제 1 게이트전극(81)을 포함한 기판(80)상에 게이트절연막(82)이 형성되어 있고, 상기 제 1 게이트전극(81)의 일영역 상부를 포함한 게이트절연막(82)상에 제 1 활성층(83)이 형성되어 있고, 상기 제 1 게이트전극(81)의 일측 상부에 제 1 면적을 갖고 오버랩되도록 제 1 드레인전극(85a)이 형성되어 있으며, 상기 제 1 게이트전극(81)의 타측 상부에 제 1 면적보다 넓은 제 2 면적을 갖고 오버랩되도록 소오스전극(85b)이 형성되어 있다. 상기에서 제 1 활성층(83)과 제 1 드레인전극(85a), 제 1 활성층(83)과 소오스전극(85b)의 사이에는 오믹 콘택층(84)이 더 구비되어 있다.
이때 상기 제 2 면적은 제 1 면적과 비교해서 최소한 1.5배 이상의 면적을 갖도록 구성한다.
이때 제 1 활성층(83)은 비정실 실리콘층으로 구성되어 있고, 오믹 콘택층(84)은 n+ 비정질 실리콘층으로 구성되어 있다.
상기에서와 같이, 일단에 클럭신호(CLK)가 인가되는 풀업 트랜지스터(PU)는 클럭신호(CLK)가 인가되는 제 1 드레인전극(85a) 보다 그 반대쪽에 위치한 소오스전극(85b)이 제 1 게이트전극(81)과 더 많이 오버랩되도록 구성함으로써, 제 1 게이트전극(81)과 소오스전극(85b) 사이에 커패시터가 구비된 효과를 갖도록 하였다.
예를 들어서, 제 1 게이트전극(81)과 제 1 드레인전극(85a)이 오버랩되어 제 1 커패시터(C1)가 구성되고, 제 1 게이트전극(81)과 소오스전극(85b)이 오버랩되어 제 2 커패시터(C2)가 구성될 경우, C1〈C2가 되도록 구성시킨다.
이와 같이 구성하면, 클럭신호(CLK) 인가에 따른 커플링 효과(coupling effect)를 감쇄시켜서 입력 신호(제 1, 제 2 제어신호)와 동기되지 않은 게이트 구동 신호의 출력을 억제시킬 수 있다.
또한, 도 7과 같이 게이트 구동 신호 출력부가 구성된 게이트 구동부에서, 풀업 트랜지스터 뿐만아니라, 풀다운 트랜지스터(PD)의 제 2 게이트전극과 오버랩되는 양단(노드3(N3)과 노드4(N4))의 면적을 비대칭적으로 구성시킬 수도 있다.
즉, 도 9a와 도 9b에 도시한 바와 같이, 기판(80)의 일영역상에 제 1, 제 2 게이트전극(81, 81a)이 평행하게 형성되어 있고, 제 1, 제 2 게이트전극(81, 81a)을 포함한 기판(80)상에 게이트절연막(82)이 형성되어 있고, 상기 제 1, 제 2 게이트전극(81, 81a)의 일영역 상부를 포함한 게이트절연막(82)상에 제 1, 제 2 활성층(83, 83a)이 형성되어 있고, 상기 제 1 게이트전극(81)의 일측 상부에 제 1 면적을 갖고 오버랩되도록 제 1 드레인전극(85a)이 형성되어 있고, 상기 제 1 게이트전극(81)의 타측 상부에 제 1 면적보다 넓은 제 2 면적을 갖고 오버랩되도록 소오스전극(85b)이 형성되어 있으며, 상기 제 2 게이트전극(81a)의 일측 상부에 제 3 면적을 갖고 오버랩되도록 소오스전극(85b)이 형성되어 있으며, 상기 제 2 게이트전극(81a)의 타측 상부에 제 3 면적보다 넓은 제 4 면적을 갖고 오버랩되도록 제 2 드레인전극(85c)이 형성되어 있다.
상기에서 제 2, 제 4 면적은 제 1, 제 3 면적에 비해서 최소한 1.5배 이상의 면적을 갖도록 구성한다.
상기에서 제 1, 제 2 활성층(83,83a)과 제 1, 제 2 드레인전극(85a, 85c), 제 1, 제 2 활성층(83,83a)과 소오스전극(85b)의 사이에는 오믹 콘택층(84)이 각각 구비되어 있다.
이때 제 1, 제 2 활성층(83, 83a)은 비정실 실리콘층으로 구성되어 있고, 오믹 콘택층(84)은 n+ 비정질 실리콘층으로 구성되어 있다.
도 9a와 도 9b에서 제 1 게이트전극(81)과 제 1 드레인전극(85a), 제 1 게이트전극(81)과 소오스전극(85b), 제 2 게이트전극(81a)과 소오스전극(85b), 제 2 게이트전극(81a)과 제 2 드레인전극(85c)이 오버랩된 길이를 'L3', 'L4', 'L5', 'L6'라고 나타낼 경우 'L3'〈 'L4',이고 'L5'〈'L6'의 관계를 갖도록 구성한다. 이때 'L3'와 'L5'는 동일할 수도 있고 그렇지 않을 수도 있다.
다음에 본 발명에 따른 게이트 구동부는, 게이트 구동신호를 출력하는 최종단에 1개씩의 풀업, 풀다운 트랜지스터외에 그 이전단에도 풀업, 풀다운 트랜지스터를 더 구비시킬 수 있다.
즉, 도 10에 도시한 바와 같이, 제 1, 제 2 제어신호(Q,)를 출력하는 신호 제어부(100)와, 상기 신호 제어부(100)의 제 1, 제 2 제어신호(Q,)를 입력받아서 화소부의 게이트라인(G/L)으로 게이트 신호를 출력시키기 위한 제 1, 제 2 풀업 트랜지스터(PU1, PU2)와 제 1, 제 2 풀다운 트랜지스터(PD1,PD2)로 구성된 게이트 구동 신호 출력부로 구성되어 있다. 이때 제 1 풀업, 풀다운 트랜지스터 및 제 2 풀업, 풀다운 트랜지스터는 a-Si:H TFT로 구성되어 있다.
이때 제 1, 제 2 풀업 트랜지스터(PU1, PU2)는 게이트전극으로 제 1 제어신 호(Q)를 공통으로 입력받아서 구동하고, 드레인전극에 클럭신호(CLK)를 공통으로 인가받는다. 그리고 제 1, 제 2 풀다운 트랜지스터(PD1,PD2)는 게이트전극으로 제 2 제어신호()를 공통으로 입력받아서 구동한다.
상기에서 제 1 풀업, 풀다운 트랜지스터 사이의 출력노드5(N5)에서는 다음단의 게이트 드라이버로 전달할 신호가 출력되고, 제 2 풀업,풀다운 트랜지스터 사이의 출력노드6(N6)에서는 게이트라인(G/L)으로 게이트 구동 신호가 출력된다.
상기와 같이 게이트 구동 신호 출력부가 구성되어 있을 경우, 일단에 클럭신호(CLK)가 인가되는 제 1, 제 2 풀업 트랜지스터(PU1)중, 제 1 풀업 트랜지스터(PU1)에서 클럭신호(CLK)가 인가되는 제 1 드레인전극 보다 그 반대쪽에 위치한 제 1 소오스전극이 제 1 게이트전극과 더 많이 오버랩되도록 구성하거나, 제 2 풀업 트랜지스터(PU2)에서 클럭신호(CLK)가 인가되는 제 2 드레인전극 보다 그 반대쪽에 위치한 제 2 소오스전극이 제 2 게이트전극과 더 많이 오버랩되도록 구성하여서 제 1 게이트전극과 제 1 소오스전극 사이에 커패시터가 구비되거나, 제 2 게이트전극과 제 2 소오스전극 사이에 커패시터가 구비된 효과를 갖도록 하였다.
다음에, 상기 구성을 갖는 본 발명의 실시예에 따른 액정표시장치의 제조방법에 대하여 설명하기로 한다.
도 11a 내지 도 11d는 본 발명에 따른 액정표시장치의 제조방법을 나타낸 공정 단면도이다.
본 발명에 따른 액정표시장치의 제조방법은, 상,하부기판이 합착된 액정패널에서 상기 하부기판의 일측 상부에 게이트 구동부가 실장되어 있을 경우, 게이트 구동부의 게이트 구동 신호 출력부를 구성하는 a-Si:H TFT로 구성된 트랜지스터의 제조방법에 대한 것이다. 그리고 상기 a-Si:H TFT 중에서도 일단에 클럭신호가 인가되는 트랜지스터의 제조방법에 대한 것이다.
먼저, 도 11a에 도시한 바와 같이, 기판(110)상에 도전성 금속을 증착하고, 포토 및 식각 공정을 이용하여 도전성 금속을 패터닝하여, 일영역에 제 1 게이트 전극(111)을 형성한다.
다음에 도 11b에 도시한 바와 같이, 상기 제 1 게이트전극(111)을 포함한 기판(110) 상부에 게이트 절연막(112)을 형성한다.
여기서 상기 게이트 절연막(112)은 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiO2)을 사용할 수 있다.
이후에 상기 게이트 절연막(112)상에 제 1, 제 2 반도체층을 증착한다.
이어, 상기 제 1, 제 2 반도체층을 포토 및 식각 공정으로 패터닝하여, 상기 게이트 전극(111)을 포함한 상부에 아일랜드(island) 형태를 갖는 액티브층(113)과 오믹 콘택층(114)을 형성한다. 상기 제 1 반도체층은 비정질 실리콘층으로 형성하고, 제 2 반도체층은 n+ 비정질 실리콘층으로 형성한다.
이후에 도 11c에 도시한 바와 같이, 상기 액티브층(113)과 오믹 콘택층(114)이 형성된 기판(110)의 전면에 도전성 금속(115)을 증착한다.
이어, 도 11d에 도시한 바와 같이, 포토 및 식각 공정을 통해 도전성 금속(115)을 패터닝하여 드레인전극(115a)과 소오스전극(115b)을 형성한다.
이때 드레인전극(115a)은 제 1 면적을 갖도록 게이트전극(111)의 일측 상부에 오버랩되고, 소오스전극(115b)은 제 1 면적보다 넓은 면적을 갖도록 게이트전극(111)의 타측 상부에 오버랩되어 있다. 상기에서 제 2 면적은 제 1 면적보다 1.5배 이상 크도록 형성한다.
그리고 드레인전극(115a)에는 클럭 신호(CLK) 인가단이 연결되고, 소오스전극(115b)에는 게이트 구동신호를 출력하기 위한 게이트 출력단(G/L)이 연결되어 있다.
상기와 같은 제조방법은 본 발명의 구성을 설명한 예시도인 도 8a, 도 8b 및 도 9a, 도 9b와 도 10의 풀업/풀다운 트랜지스터에 모두 적용 가능한 것이다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술 범위는 상기 실시예에 기재된 내용으로 한정되는 것이 아니라, 특허 청구의 범위에 의하여 정해져야 한다.
상기와 같은 본 발명의 액정표시장치 및 그의 제조방법은 다음과 같은 효과가 있다.
클럭 신호단과 연결된 풀업 트랜지스터의 게이트전극과 드레인/소오스전극 사이의 오버랩 커패시턴스(overlap capacitance)를 비대칭적으로 형성함으로써, 플로팅 상태에서 입력 신호와 동기되지 않은 클럭 신호에 의해 비정상적으로 게이트 구동 신호가 출력되는 것을 방지할 수 있다.

Claims (14)

  1. 제 1, 제 2 제어신호(Q,)를 출력하는 신호 제어부와;
    상기 제 1 제어신호를 입력받아 동작하고, 클럭신호단(CLK)과 게이트 구동 신호 출력단 사이에 제 1 게이트전극과 제 1 드레인전극/소오스전극의 오버랩되는 면적이 비대칭적인 풀업 트랜지스터와,
    상기 제 2 제어신호를 받아 동작하고, 상기 게이트 구동 신호 출력단과 접지전압단(VSS)의 사이에 연결된 풀다운 트랜지스터로 구성된 게이트 구동 신호 출력부를 구비하여, 하부기판의 일측 상부에 실장된 게이트 구동부를 포함하는 것을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 풀업 트랜지스터의 상기 제 1 게이트전극과 클럭신호(CLK)가 인가되는 제 1 드레인전극이 오버랩되는 제 1 면적은 상기 소오스전극과 제 1 게이트전극이 오버랩되는 제 2 면적보다 더 좁은 것을 특징으로 하는 액정표시장치.
  3. 제 1 항에 있어서,
    상기 풀업, 풀다운 트랜지스터는 a-Si:H TFT로 구성된 것을 특징으로 하는 액정표시장치.
  4. 제 2 항에 있어서,
    상기 풀다운 트랜지스터의 제 2 게이트전극과 게이트 구동 신호 출력단에 연결된 소오스전극이 오버랩되는 제 3 면적은 상기 제 2 게이트전극과 접지전압단에 연결된 제 2 드레인전극이 오버랩되는 제 4 면적보다 좁게 구성되는 것을 더 포함함을 특징으로 하는 액정표시장치.
  5. 제 4 항에 있어서,
    상기 제 2, 제 4 면적은 각각 제 1, 제 3 면적과 비교해서 1.5배 이상 넓은 면적을 갖도록 구성함을 특징으로 하는 액정표시장치.
  6. 제 1 항에 있어서,
    상기 풀업 트랜지스터는,
    상기 하부기판의 일영역상에 형성된 제 1 게이트전극과,
    상기 제 1 게이트전극을 포함한 상기 하부기판상에 형성된 게이트절연막과,
    상기 제 1 게이트전극의 일영역 상부를 포함한 상기 게이트절연막상에 형성된 제 1 활성층과,
    상기 제 1 게이트전극의 일측 상부에 제 1 면적을 갖고 오버랩된 제 1 드레인전극과,
    상기 제 1 게이트전극의 타측 상부에 상기 제 1 면적보다 넓은 제 2 면적을 갖고 오버랩된 소오스전극을 포함하여 구성됨을 특징으로 하는 액정표시장치.
  7. 제 6 항에 있어서,
    상기 제 1 활성층과 상기 제 1 드레인전극, 상기 제 1 활성층과 상기 소오스전극의 사이에는 오믹 콘택층이 더 구비됨을 특징으로 하는 액정표시장치.
  8. 제 7 항에 있어서,
    상기 제 1 활성층은 비정실 실리콘층으로 구성되어 있고, 상기 오믹 콘택층은 n+ 비정질 실리콘층으로 구성되어 있음을 특징으로 하는 액정표시장치.
  9. 제 1, 제 2 제어신호(Q,)를 출력하는 신호 제어부와;
    상기 제 1 제어신호를 입력받아 동작하고 일단이 클럭신호단(CLK)에 연결되며, 어느 하나의 게이트전극과 드레인전극/소오스전극의 오버랩되는 면적이 비대칭을 이루도록 구성된 제 1, 제 2 풀업 트랜지스터와,
    상기 제 2 제어신호를 입력받아 동작하고 상기 제 1, 제 2 풀업 트랜지스터의 타단과 접지전압단 사이에 연결된 제 1, 제 2 풀다운 트랜지스터로 구성된 게이트 구동 신호 출력부를 구비하여, 하부기판 일측 상부에 실장된 게이트 구동부를 포함하는 것을 특징으로 하는 액정표시장치.
  10. 제 9 항에 있어서,
    일단이 상기 클럭신호단에 연결되는 제 1, 제 2 풀업 트랜지스터(PU1)중,
    어느 하나의 트랜지스터는 상기 클럭신호단(CLK)에 연결되는 드레인전극 보다 그 반대쪽에 위치한 상기 소오스전극이 상기 게이트전극과 더 많이 오버랩되도록 구성되는 것을 특징으로 하는 액정표시장치.
  11. 하부기판의 일측 상부에 실장되며, 드레인전극에 클럭신호단이 연결되고 소오스전극에 게이트 구동 신호 출력단이 연결된 트랜지스터를 구비한 게이트 구동부를 포함한 액정표시장치의 제조방법에 있어서,
    상기 하부기판의 일영역 상에 게이트전극을 형성하는 단계;
    상기 게이트전극을 포함한 상기 하부기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트전극을 포함한 상기 게이트 절연막상에 액티브층을 형성하는 단계;
    상기 게이트전극의 일측 상부에 제 1 면적을 갖고 오버랩되도록 상기 드레인전극과, 상기 게이트전극의 타측 상부에 상기 제 1 면적보다 넓은 제 2 면적을 갖고 오버랩되도록 상기 소오스전극을 형성하는 단계를 포함함을 특징으로 하는 액정표시장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 제 2 면적은 상기 제 1 면적보다 1.5배 이상 크게 형성함을 특징으로 하는 액정표시장치의 제조방법.
  13. 제 11 항에 있어서,
    상기 액티브층과 상기 드레인전극/ 소오스전극 사이에 오믹 콘택층을 더 형성함을 특징으로 하는 액정표시장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 액티브층은 비정질 실리콘층으로 형성하고, 상기 오믹 콘택층은 n+ 비정질 실리콘층으로 형성함을 특징으로 하는 액정표시장치의 제조방법.
KR1020040050516A 2004-06-30 2004-06-30 액정표시장치 및 그의 제조방법 KR101016291B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020040050516A KR101016291B1 (ko) 2004-06-30 2004-06-30 액정표시장치 및 그의 제조방법
US11/168,571 US7947984B2 (en) 2004-06-30 2005-06-29 Liquid crystal display device and method for fabricating the same
US13/083,954 US8362491B2 (en) 2004-06-30 2011-04-11 Liquid crystal display device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040050516A KR101016291B1 (ko) 2004-06-30 2004-06-30 액정표시장치 및 그의 제조방법

Publications (2)

Publication Number Publication Date
KR20060001398A KR20060001398A (ko) 2006-01-06
KR101016291B1 true KR101016291B1 (ko) 2011-02-22

Family

ID=35656616

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040050516A KR101016291B1 (ko) 2004-06-30 2004-06-30 액정표시장치 및 그의 제조방법

Country Status (2)

Country Link
US (2) US7947984B2 (ko)
KR (1) KR101016291B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101375846B1 (ko) * 2012-04-10 2014-03-18 엘지디스플레이 주식회사 박막트랜지스터 및 그 제조방법
KR102056675B1 (ko) * 2013-07-30 2019-12-17 엘지디스플레이 주식회사 쉬프트 레지스터

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4010336B2 (ja) * 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4830371B2 (ja) 2005-06-30 2011-12-07 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4151688B2 (ja) 2005-06-30 2008-09-17 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4186970B2 (ja) * 2005-06-30 2008-11-26 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4010334B2 (ja) * 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
US20070001984A1 (en) * 2005-06-30 2007-01-04 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP4010335B2 (ja) * 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4586739B2 (ja) * 2006-02-10 2010-11-24 セイコーエプソン株式会社 半導体集積回路及び電子機器
KR100884450B1 (ko) * 2007-11-08 2009-02-19 삼성모바일디스플레이주식회사 유기전계발광 표시장치
KR101411680B1 (ko) * 2008-04-17 2014-06-25 엘지디스플레이 주식회사 액정표시장치
TWI374510B (en) * 2008-04-18 2012-10-11 Au Optronics Corp Gate driver on array of a display and method of making device of a display
TWI792068B (zh) 2009-01-16 2023-02-11 日商半導體能源研究所股份有限公司 液晶顯示裝置及其電子裝置
US9741309B2 (en) 2009-01-22 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Method for driving display device including first to fourth switches
WO2010089981A1 (ja) * 2009-02-04 2010-08-12 シャープ株式会社 半導体装置
EP2234100B1 (en) 2009-03-26 2016-11-02 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US9466618B2 (en) * 2011-05-13 2016-10-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including two thin film transistors and method of manufacturing the same
JP2013130802A (ja) 2011-12-22 2013-07-04 Semiconductor Energy Lab Co Ltd 半導体装置、画像表示装置、記憶装置、及び電子機器
KR102070660B1 (ko) * 2012-04-20 2020-01-30 삼성디스플레이 주식회사 표시 패널 및 이를 포함하는 표시 장치
US9741308B2 (en) * 2014-02-14 2017-08-22 Sharp Kabushiki Kaisha Active matrix substrate
KR102283919B1 (ko) 2015-01-06 2021-07-30 삼성디스플레이 주식회사 액정 표시 장치
TWI766588B (zh) * 2015-10-30 2022-06-01 日商半導體能源研究所股份有限公司 電容器、半導體裝置、模組以及電子裝置的製造方法
KR20180066937A (ko) * 2016-12-09 2018-06-20 삼성디스플레이 주식회사 표시 장치
KR20190030814A (ko) 2017-09-15 2019-03-25 한영환 이륜차용 스마트 그립장치
CN107767833A (zh) * 2017-11-17 2018-03-06 武汉华星光电技术有限公司 一种goa电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5661050A (en) 1995-05-19 1997-08-26 Ois Optical Imaging Systems, Inc. Method of making a TFT with reduced channel length for LCDs

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5198379A (en) * 1990-04-27 1993-03-30 Sharp Kabushiki Kaisha Method of making a MOS thin film transistor with self-aligned asymmetrical structure
US6121660A (en) * 1997-09-23 2000-09-19 Semiconductor Energy Laboratory Co., Ltd. Channel etch type bottom gate semiconductor device
JP2005311037A (ja) * 2004-04-21 2005-11-04 Mitsubishi Electric Corp 半導体装置およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5661050A (en) 1995-05-19 1997-08-26 Ois Optical Imaging Systems, Inc. Method of making a TFT with reduced channel length for LCDs

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101375846B1 (ko) * 2012-04-10 2014-03-18 엘지디스플레이 주식회사 박막트랜지스터 및 그 제조방법
US8866141B2 (en) 2012-04-10 2014-10-21 Lg Display Co., Ltd. Thin film transistor and method for fabricating the same
KR102056675B1 (ko) * 2013-07-30 2019-12-17 엘지디스플레이 주식회사 쉬프트 레지스터

Also Published As

Publication number Publication date
US20060017681A1 (en) 2006-01-26
US8362491B2 (en) 2013-01-29
US7947984B2 (en) 2011-05-24
US20110181584A1 (en) 2011-07-28
KR20060001398A (ko) 2006-01-06

Similar Documents

Publication Publication Date Title
KR101016291B1 (ko) 액정표시장치 및 그의 제조방법
US7626670B2 (en) TFT array panel with improved connection to test lines and with the addition of auxiliary test lines commonly connected to each other through respective conductive layers which connect test lines to respective gate or data lines
US7626646B2 (en) Substrate for display device and display device equipped therewith
JP2001051303A (ja) 液晶表示装置及びその製造方法
KR20070075583A (ko) 액정 표시 장치
KR20110067261A (ko) 액정표시장치 및 그의 제조방법
US8373837B2 (en) Liquid crystal display panel of line-on glass type to prevent signal interference between line-on glass signal lines and method of fabricating the same
KR101074383B1 (ko) 액정표시장치 및 그의 제조방법
WO2005036653A1 (en) Thin film transistor, thin film transistor array panel, and display device
US20060158577A1 (en) Thin film transistor array panel for liquid crystal display and liquid crystal display
KR100506006B1 (ko) 액정표시장치의 전계효과트랜지스터에 대한 오프-스테이트스트레스 인가용 패널구조
JP4213356B2 (ja) 液晶表示装置
KR100914782B1 (ko) 박막트랜지스터 기판과 이를 이용한 액정표시장치
US20030122984A1 (en) Liquid crystal display device and method for manufacturing the same
JPH10133234A (ja) 液晶表示装置
JP4468626B2 (ja) 表示装置用基板及びそれを備えた表示装置
KR100446940B1 (ko) 액정표시장치용 박막 트랜지스터 및 그 제조방법
KR100466393B1 (ko) 액정표시소자의 박막트랜지스터
JP2000267134A (ja) アクティブマトリックス型液晶表示装置
KR101009680B1 (ko) 액정표시장치 및 그의 제조방법
JPH11258572A (ja) アクティブマトリクス型液晶表示装置
KR100203382B1 (ko) 박막트랜지스터 어레이기판 및 그 제조방법
JP2010039444A (ja) 表示装置
JPH07146488A (ja) 液晶表示装置
KR20050065954A (ko) 액정표시장치 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20131227

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150127

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160128

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170116

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190114

Year of fee payment: 9