KR101375846B1 - 박막트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 박막트랜지스터 및 그 제조방법에 관한 것으로, 개시된 발명은 기판상에 일정 간격으로 이격된 다수의 수평전극부을 구비한 게이트전극과; 상기 게이트전극을 포함한 기판 전면에 형성된 게이트 절연막과; 상기 다수의 수평전극부 상측의 상기 게이트 절연막 위에 형성된 액티브패턴과; 상기 액티브패턴 및 상기 게이트전극 상측과 오버랩되며, 상기 액티브패턴 및 게이트 절연막 상부에 형성된 식각정지막패턴과; 상기 서로 인접한 상기 수평전극부 들의 일측 상부에 오버랩되며, 상기 액티브패턴과 상기 게이트 절연막 및 상기 식각정지막패턴 상에 형성된 소스전극과; 상기 다수의 수평전극부 중에서 최외곽에 위치하는 수평전극부 들의 타측 상부에 오버랩되며 상기 액티브패턴과 상기 게이트 절연막 및 상기 식각정지막패턴 상에 형성된 드레인전극;을 포함하여 구성된다.

Description

박막트랜지스터 및 그 제조방법{THIN FILM TRANSISTOR AND MEHTOD FOR FABRICATING THE SAME}
본 발명은 박막트랜지스터(Thin Film Transistor; 이하 TFT 이라 함)에 관한 것으로서, 보다 상세하게는 유기전계발광소자(Organic Light Emitted Diode; 이하 OLED 라 함) 및 액정표시장치(Liquid Crystal Display Device; 이하 LCD라 함) 등의 표시장치뿐만 아니라 반도체장치의 스위칭 소자 또는 구동소자로 적합한 박막트랜지스터 및 그 제조방법에 관한 것이다.
유기 발광 다이오드(OLED)나 액정표시장치(LCD) 등과 같은 표시장치는 스위칭 소자 또는 구동 소자로서 박막트랜지스터(TFT)를 구비할 수 있다.
현재 박막트랜지스터에 있어서, 표시장치의 구동 및 스위칭 소자로서 사용되는 것으로 비정질 실리콘(a-Si) TFT가 있다. 이는 저가의 비용으로 가로 및 세로 길이가 약 2m가 넓는 대형 기판상에 균일하게 형성될 수 있는 소자로서 현재 가장 널리 쓰이는 소자이다.
그러나, 디스플레이의 대형화 및 고화질화 추세에 따라 소자 성능 역시 고성능이 요구되고 있으며, 기존의 비정질 실리콘 TFT는 이동도가 약 0.5 cm2/Vs 수준이어서 곧 한계에 도달할 것으로 예상된다.
따라서, 비정질 실리콘 TFT보다 높은 이동도를 갖는 고성능의 TFT 및 이의 제조 기술이 필요하다. 박막트랜지스터의 채널층으로 다결정 실리콘 박막트랜지스터를 이용하는 경우에는 전자 이동도가 우수하나, 제조공정이 어렵고 제조 단가가 높아지는 문제점이 있다.
이에 따라 비정질 실리콘 박막트랜지스터의 장점과 다결정 실리콘 박막트랜지스터의 장점을 모두 지닌 새로운 TFT 기술이 요구된다.
최근에는 채널로서 반도체 산화물을 사용하는 박막트랜지스터가 제안되었는데, 산화물 박막트랜지스터(oxide TFT)의 경우 비정질 실리콘(a-Si) TFT에 비해 이동도(mobility)가 높고, 다결정 실리콘(poly-Si) TFT에 비해서는 간단한 제조공정 및 제작 비용이 낮다는 장점이 있어, 액정표시장치(LCD) 및 유기전계발광소자 (OLED)로서의 이용 가치가 높다.
이러한 관점에서, 종래기술에 따른 박막트랜지스터 구조에 대해 도 1 및 2를 참조하여 설명하면 다음과 같다.
도 1은 종래기술에 따른 박막트랜지스터 구조의 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ선에 따른 단면도로서, 종래기술에 따른 박막트랜지스터 구조의 단면도이다.
종래기술에 따른 바텀 게이트형 박막트랜지스터는, 도 1 및 2에 도시된 바와 같이, 기판(11) 상에 일정 폭과 길이를 갖고 패턴된 게이트전극(13)과, 상기 게이트전극(13)을 포함한 기판(11) 전면에 형성된 게이트 절연막(15)과, 상기 게이트전극(13) 상측의 상기 게이트절연막(15) 위에 형성된 일정 형태로 패턴된 반도체 산화물로 이루어진 액티브패턴(17a)과, 상기 게이트전극(13) 상측과 오버랩되도록 상기 액티브패턴(17a) 상에 형성된 식각정지막패턴(19a)과, 상기 게이트전극(13)의 일측 상부에 오버랩되는 되도록 상기 식각정지막패턴(19a)과 액티브층 (17a) 및 게이트절연막(15) 상에 형성된 소스전극(21a)과, 상기 게이트전극(13)의 타측 상부에 오버랩되도록 되도록 상기 식각정지막패턴(19a)과 액티브층(17a) 및 게이트절연막(15) 상에 형성된 드레인전극(21b)으로 구성된다.
여기서, 상기 드레인전극(21b)은 상기 소스전극(21a)과 일정간격 이격되어 있다. 또한, 액정표시장치의 경우에, 도면에는 도시하지 않았지만, 상기 게이트전극(13)은 일 방향을 갖는 게이트라인(미도시)에서 돌출 형성되어 있으며, 상기 소스전극(21a)은 데이터라인(미도시)에서 돌출 형성된다.
한편, 종래기술에 따른 박막트랜지스터 제조방법에 대해 도 3a 내지 3e를 참조하여 설명하면 다음과 같다.
도 3a 내지 3e는 종래기술에 따른 박막트랜지스터 구조의 제조공정 단면도이다.
도 3a를 참조하면, 기판(11) 상에 도전성 금속물질을 증착하여 제1 금속물질층(미도시)을 형성한 후, 제1 마스크 공정을 통해 상기 제1 금속물질층을 선택적으로 패터닝하여, 게이트전극(13)을 형성한다.
그 다음, 도 3b를 참조하면, 상기 게이트전극(13)이 형성된 기판(11) 상에 무기 절연물질을 증착하여 게이트절연막(15)을 형성하고, 이어 상기 게이트절연막 (15) 상에 반도체 산화물을 증착하여 액티브층(17)을 형성한다.
이어서, 도 3c를 참조하면, 상기 액티브층(17)을 제2 마스크 공정을 통해 선택적으로 패터닝하여 액티브패턴(17a)을 형성하고, 상기 액티브패턴(17a)을 포함한 기판 전면에 절연물질을 증착하여 식각정지막(19)을 형성한다.
그 다음, 도 3d를 참조하면, 상기 식각정지막(19)을 제3 마스크 공정을 통해 선택적으로 패터닝하여, 상기 게이트전극(13) 상측과 오버랩되는 식각정지막패턴 (19a)을 형성한다.
이어서, 상기 식각정지막패턴(19a)을 포함한 기판 전면에 도전성 금속물질을 증착하여 제2 금속물질층(21)을 형성한다.
그 다음, 도 3e를 참조하면, 상기 제2 금속물질층(21)을 제4 마스크 공정을 통해 선택적으로 패터닝하여, 서로 이격된 소스전극(21a)과 드레인전극(21b)을 형성하여, 종래기술에 따른 산화물 박막트랜지스터(oxide TFT) 제조를 완료한다. 이때, 상기 소스전극(21a)은 상기 게이트전극(13)의 일측 상부에 오버랩되는 되도록 상기 식각정지막패턴(19a)과 액티브층 (17a) 및 게이트절연막(15) 상에 형성되며, 상기 드레인전극(21b)은 상기 게이트전극(13)의 타측 상부에 오버랩되도록 되도록 상기 식각정지막패턴(19a)과 액티브층(17a) 및 게이트절연막(15) 상에 형성된다.
도 4는 종래기술에 따른 박막트랜지스터 구조에 따른 게이트 전압에 따른 드레인 전류의 변화를 개략적으로 도시한 그래프이다.
여기서, 그래프(A, B)는 게이트 전압에 따른 드레인 전류의 변화량을 나타낸 그래프로서, 그래프(A)는 소스전극에서 드레인전극으로의 전류 변화량을 나타낸 것이며, 그래프(B)는 드레인전극에서 소스전극으로의 전류 변화량을 나타낸 것이다.
따라서, 도 4에 따르면, 소스전극에서 드레인전극으로의 전류 변화량과 드레인전극에서 소스전극으로의 전류 변화량은 많은 차이가 있다는 것을 알 수 있다. 특히, 박막트랜지스터 제조시에, 오정렬(mis-alignment)로 인해 게이트전극과 각각 오버랩되는 소스전극과 드레인전극의 오버랩 폭이 서로 차이가 나게 되는데, 이러한 오버랩 폭의 차이에 의해 게이트 전압에 따른 드레인전류 값이 서로 변하게 된다. 즉, 오정렬로 인해, 소스전극(S)으로부터 드레인전극(D)으로의 전류 그래프(A)와 드레인전극(D)으로부터 소스전극(S)으로의 전류 그래프(B)는 일정 폭 만큼 이동된 형태로 나타나게 된다.
도 5는 종래기술에 따른 박막트랜지스터 구조에 따른 전압(드레인과 소스간)에 따른 드레인 전류값 변화를 개략적으로 도시한 그래프이다.
도 5에 따르면, 박막트랜지스터 제조시에, 오정렬(mis-alignment)로 인해 게이트전극과 각각 오버랩되는 소스전극과 드레인전극의 오버랩 폭이 서로 차이가 남으로 인해, "C"와 같이 드레인 전류값(Id)이 일정하게 유지되지 않고 새츄레이션 (output satuartion) 특성이 좋지 않게 나타남을 알 수 있다.
이상에서와 같이, 종래기술에 따른 박막트랜지스터(TFT) 구조 및 그 제조방법에 따르면 다음과 같은 문제점들이 있다.
종래기술에 따른 박막트랜지스터(TFT) 구조 및 그 제조방법에 따르면,
박막트랜지스터 제조시에, 오정렬(mis-alignment)로 인해 게이트전극과 각각 오버랩되는 소스전극과 드레인전극의 오버랩 폭이 서로 차이가 나게 되는데, 이러한 오버랩 폭의 차이에 의해 게이트 전압에 따른 드레인전류 값이 서로 변하게 된다. 즉, 박막트랜지스터의 제조시의 오정렬로 인해, 소스전극(S)으로부터 드레인전극 (D)으로의 전류 그래프(A)와 드레인전극(D)으로부터 소스전극(S)으로의 전류 그래프(B)는 일정 폭 만큼 이동된 형태로 나타나며, 좋지 않은 새츄레이션(saturation) 특성을 지니기 때문에, 유기전계발광소자(OLED)에 적용시에는 무라(mura)가 심하고 잔상 및 화질 저하가 일어나게 된다.
또한, 이러한 종래기술에 따른 박막 트랜지스터 구조를 유기전계발광소자 (OLED)에 적용시에, 전류값 레벨(level)이 낮을 경우 유기발광시 동일 전압 대비 소비전력이 높아지는 단점이 있다.
본 발명은 상기 종래기술의 문제점들을 해결하기 위한 것으로, 본 발명의 목적은 박막트랜스터의 구조를 변경하여 제조 공정시에 발생할 수 있는 여러 가지 문제들을 개선하고 높은 전류 특성을 얻을 수 있는 박막트랜지스터 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터는, 기판상에 일정 간격으로 이격된 다수의 수평전극부을 구비한 게이트전극과; 상기 게이트전극을 포함한 기판 전면에 형성된 게이트 절연막과; 상기 다수의 수평전극부 상측의 상기 게이트 절연막 위에 형성된 액티브패턴과; 상기 액티브패턴 및 상기 게이트전극 상측과 오버랩되며, 상기 액티브패턴 및 게이트 절연막 상부에 형성된 식각정지막패턴과; 상기 서로 인접한 상기 수평전극부 들의 일측 상부에 오버랩되며, 상기 액티브패턴과 상기 게이트 절연막 및 상기 식각정지막패턴 상에 형성된 소스전극과; 상기 다수의 수평전극부 중에서 최외곽에 위치하는 수평전극부 들의 타측 상부에 오버랩되며 상기 액티브패턴과 상기 게이트 절연막 및 상기 식각정지막패턴 상에 형성된 드레인전극;을 포함하여 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 박막트랜지스터 제조방법은 기판상에 일정 간격으로 이격된 다수의 수평전극부을 구비한 게이트전극을 형성하는 단계와; 상기 게이트전극을 포함한 기판 전면에 게이트 절연막을 형성하는 단계와; 상기 다수의 수평전극부 상측의 상기 게이트 절연막 위에 액티브패턴을 형성하는 단계와; 상기 액티브패턴 및 상기 게이트전극 상측과 오버랩되며, 상기 액티브패턴 및 게이트 절연막 상부에 식각정지막패턴을 형성하는 단계와; 상기 서로 인접한 상기 수평전극부 들의 일측 상부에 오버랩되며, 상기 액티브패턴과 상기 게이트 절연막 및 상기 식각정지막패턴 상에 소스전극을 형성하는 단계와; 상기 다수의 수평전극부 중에서 최외곽에 위치하는 수평전극부 들의 타측 상부에 오버랩되며 상기 액티브패턴과 상기 게이트 절연막 및 상기 식각정지막패턴 상에 드레인전극;을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
본 발명에 따른 박막트랜지스터 및 그 제조방법에 따르면 다음과 같은 효과들이 있다.
본 발명에 따른 박막트랜지스터 및 그 제조방법에 따르면, 다수의 수평전극부를 구비한 게이트전극과 이 게이트전극의 최외곽에 위치하는 적어도 2개의 수평전극부에 오버랩되도록 드레인전극을 형성하여 박막트랜지스터 구조를 변경함으로써, 게이트전극이 다수의 수평전극부들로 구성되어 있어, 오정렬 (mis-alignment)로 인해 소스전극과 드레인전극이 게이트전극의 수평전극부과 오버랩 정도가 달라지더라도, 인접한 다른 수평전극부에 의해 오버랩 정도가 보상되기 때문에, 소스전극에서 드레인전극으로의 전류 변화량과 드레인전극에서 소스전극으로의 전류 변화량은 거의 차이가 없게 된다.
또한, 본 발명에 따른 박막트랜지스터 및 그 제조방법에 따르면, 박막트랜지스터 제조시에, 오정렬(mis-alignment)로 인해 소스전극과 드레인전극이 게이트전극의 수평전극부과 오버랩 정도가 달라지더라도, 인접한 다른 수평전극부에 의해 오버랩 정도가 보상되기 때문에, 소스전극에서 드레인전극으로의 전류 변화량과 드레인전극에서 소스전극으로의 전류 변화량은 거의 차이가 없게 되므로, 드레인과 소스간 전압에 따른 드레인 전류의 새츄레이션(output satuartion) 특성이 좋게 나타난다.
그리고, 본 발명에 따른 박막트랜지스터 및 그 제조방법에 따르면, 액티브패턴이 실리콘을 포함하는 산화물 반도체로 이루어지므로 높은 전자 이동도를 가지며, 제조 시에 생산 단가를 낮출 수 있으며, 상기 액티브패턴의 제조 공정이 상온에서도 수행 가능하므로 공정을 용이하게 할 수 있다.
더욱이, 본 발명에 따른 박막트랜지스터 및 그 제조방법에 따르면, 액티브패턴이 저온 다결정실리콘(LTPS)으로 구성되더라도, 소스전극과 드레인전극 사이에 오프셋패턴이 형성되어 있어 박막트랜지스터의 오프 전류(Ioff) 값을 줄일 수 있다.
따라서, 본 발명에 따른 박막트랜지스터 및 제조방법은, 액정표시장치 (Liquid Crystal Display; 이하 LCD라 함), 유기발광 다이오드(Organic Light Emitting Diode; 이하 OLED라 함) 등 평판 디스플레이의 구동 소자 또는 스위칭 소자나, 메모리 소자의 주변 회로 구성을 위한 소자 등 다양한 전자 소자 제조 공정에 적용될 수 있다.
도 1은 종래기술에 따른 박막트랜지스터 구조의 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ선에 따른 단면도로서, 종래기술에 따른 박막트랜지스터 구조의 단면도이다.
도 3a 내지 3e는 종래기술에 따른 박막트랜지스터 구조의 제조공정 단면도이다.
도 4는 종래기술에 따른 박막트랜지스터 구조에 따른 게이트 전압에 따른 드레인 전류의 변화를 개략적으로 도시한 그래프이다.
도 5는 종래기술에 따른 박막트랜지스터 구조에 따른 전압(드레인과 소스간)에 따른 드레인 전류값 변화를 개략적으로 도시한 그래프이다.
도 6은 본 발명에 따른 박막트랜지스터의 평면도이다.
도 7은 도 6의 Ⅶ-Ⅶ선에 따른 단면도로서, 본 발명에 따른 박막트랜지스터 구조의 단면도이다.
도 8a 내지 8j는 본 발명에 따른 표시장치용 박막트랜지스터 제조방법을 설명하기 위한 공정 단면도들이다.
도 9는 본 발명에 따른 박막트랜지스터 구조에 따른 게이트 전압에 따른 드레인 전류의 변화를 개략적으로 도시한 그래프이다.
도 10은 본 발명에 따른 박막트랜지스터 구조에 따른 전압(드레인과 소스간)에 따른 드레인 전류값 변화를 개략적으로 도시한 그래프이다.
이하 본 발명에 따른 박막트랜지스터 구조에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 6은 본 발명에 따른 박막트랜지스터의 평면도이다.
도 7은 도 6의 Ⅶ-Ⅶ선에 따른 단면도로서, 본 발명에 따른 박막트랜지스터 구조의 단면도이다.
본 발명에 따른 박막트랜지스터는, 도 6 및 7에 도시된 바와 같이, 기판 (101) 상에 일정 폭과 길이를 갖고 패턴 형성되고, 일정 간격으로 이격된 다수의 수평전극부(103a)와 수직전극부(103b)로 이루어진 게이트전극(103)과; 상기 게이트전극(103)을 포함한 기판(101) 전면에 형성된 게이트 절연막(107)과; 상기 다수의 수평전극부(103a) 상측의 상기 게이트 절연막(107) 위에 형성되고 일정 모양으로 패턴 형성된 액티브패턴(109a)과; 상기 액티브패턴(109a) 및 상기 게이트전극 (103) 상측과 오버랩되며, 상기 액티브패턴(109a) 및 게이트 절연막(107) 상부에 형성된 식각정지막패턴(113a)과; 상기 서로 인접한 상기 수평전극부(103a)들의 일측 상부에 오버랩되며, 상기 액티브패턴(109a)과 상기 게이트 절연막(107) 및 상기 식각정지막패턴(113a) 상에 형성된 소스전극(121)과; 상기 다수의 수평전극부 (103a) 중에서 최외곽에 위치하는 수평전극부(103a)들의 타측 상부에 오버랩되며 상기 액티브패턴(109a)과 상기 게이트 절연막(107) 및 상기 식각정지막패턴 (113a) 상에 형성된 드레인전극(123);을 포함하여 구성된다.
여기서, 상기 소스전극(121)과 드레인전극(123) 사이에는 오프셋패턴 (off-set)(125)이 형성되어 있으며, 이 오프셋패턴(125)은 서로 인접한 상기 수평전극부(103a)들의 타측 상부에 오버랩되며 상기 액티브패턴(109a) 및 상기 게이트 절연막(107) 상에 형성되어 있다.
또한, 상기 오프셋패턴(125)은 상기 소스전극(121) 및 드레인전극(123)과 각각 이격되고 평행하게 배치되어 있다. 이때, 상기 오프셋(125)은 박막트랜지스터 구조의 오프 전류(Ioff)를 감소시켜 주는 역할을 한다.
그리고, 상기 액티브패턴(109a)은 상기 게이트전극를 이루는 다수의 수평전극부(103a)와 수직 교차되게 오버랩되어 있다.
그리고, 상기 소스전극(121)은 상기 게이트전극(103)을 이루는 수직전극부 (103b)와도 수직교차되게 오버랩되어 있다. 더욱이, 상기 소스전극(121)은 상기 다수의 수평전극부(103a) 중에서 최외곽에 위치하는 수평전극부(103a) 사이에 배치되어 있다.
더욱이, 상기 드레인전극(123)은 적어도 두 개의 제1 전극부(123a)와 제2 전극부(123b)로 구분되는데, 상기 두 개의 제1 전극부(123a)는 상기 다수의 수평전극부(103a) 중에서 최외곽에 위치하는 상기 수평전극부(103a)들의 타측 상부에 오버랩되어 있으며, 상기 제2 전극부(123b)는 이들 두 개의 제1 전극부(123a)에 연결되어 있다.
한편, 상기 게이트 전극(103a)은 실리콘, 유리, 플라스틱 또는 다른 적절한 물질을 포함하여 이루어지거나, 금속 또는 다른 적절한 도전 물질로 이루어질 수 있다. 예컨대, 상기 게이트전극(103a)으로는, 산화인듐주석(Indium Tin Oxide; ITO), 산화갈륨아연(Indium Gallium Zinc Oixde; GZO), 산화인듐갈륨아연(Indium Gallium Zinc Oxide; IGZO), 산화인듐갈륨(Indium Gallium Oixe; IGO), 산화인듐아연 (Indium Zinc Oxide; IZO), 산화인듐아연(Indium Zinc Oxide; IZO) 및 산화인듐 (In2O3)으로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다. 또는 상기 게이트 전극(103a)의 형성 물질로는, 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄 (Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
또한, 상기 게이트 절연막(107)으로는 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
그리고, 상기 액티브패턴(109a)은 소스전극(121)과 드레인전극(123) 사이에 전자가 이동하는 채널을 형성하기 위한 층으로서, 실리콘(Si)을 포함하는 산화물 반도체, 저온 다결정 실리콘(Low Temperature Poly Silicon; 이하 LTPS라 함) 또는 비정질 실리콘(a-Si) 재질 등으로 이루어질 수 있다.
이때, 상기 산화물 반도체로는, 게르마늄 (Ge), 주석(Sn), 납(Pb), 인듐 (In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘 (Si)이 첨가된 물질로 이루어질 수 있다. 예컨대, 상기 액티브패턴(109a)은 인듐아연 복합 산화물(InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO: SIZO)으로 이루어질 수도 있다.
특히, 실리콘 이온은 인듐아연 복합 산화물 박막의 전자 농도를 제어함으로써, 박막트랜지스터에 적합한 전자 농도를 만들어 준다. 실리콘은 전기 음성도가 약 1.8로서, 전기 음성도가 약 3.5인 산소와의 전기 음성도 차이가 약 1.7이므로 이온 결합이 상대적으로 강한 산화물을 형성한다.
또한, 실리콘의 이온 반지름은 약 0.040 nm로써, 이온 반지름이 약 0.074 nm인 아연 및 이온 반지름이 약 0.08 nm인 인듐보다 작다.
따라서, 인듐-아연 복합 산화물에 실리콘이 첨가되는 경우 침입형 고용이 용이하게 발생될 수 있다.
실리콘 산화인듐아연은 이온 결합으로 이루어지므로 양이온 전자구름의 크기가 상대적으로 크다. 산소 음이온의 결합에 관계없이 오버랩이 되어 결정상이든 비정질상이든 약한 결합이 존재하지 않으므로, 문턱 전압(Vth)의 변화가 거의 없거나 상대적으로 작아 신뢰성이 높은 TFT의 제조에 기여할 수 있다. 실시 예에서 실리콘을 포함하는 산화물 반도체에서는 이러한 이온 결합이 대부분의 결합을 형성하여 구성될 수 있으나, 반드시 모든 결합이 이온 결합이어야 하는 것은 아니다.
이상에서는 SIZO를 기준으로 액티브패턴(109a)의 특성을 설명하였으며, SIZO로 이루어지는 액티브패턴(109a)의 경우 상대적으로 저온에서도 양호한 트랜지스터 특성을 보인다. 그러나, 이는 예시적으로 것으로서, 게르마늄(Ge), 주석(Sn), 납(Pb), 인듐(In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘 (Si)이 첨가된 물질로 액티브패턴(109a)이 형성되는 경우에도 SIZO로 이루어지는 액티브패턴(109a)과 유사한 이점을 가질 수 있다.
일 실시 예에서, 실리콘을 포함하는 산화물 반도체로 이루어지는 액티브패턴 (109a)의 캐리어 농도는 약 108/cm3 내지 1022/cm3 일 수 있다. 약 1017/cm3 이하의 농도에서 반도체 소자 특성이 나타나므로, 박막트랜지스터의 채널 소자로 이용될 수 있다. 또한, 약 1017/cm3 내지 1022/cm3 의 캐리어 농도에서는 금속에 가까운 특성이 나타나면서, 전극 소재로 쓰일 수 있다. 예를 들어, 상기 액티브패턴 (109a)은 투명전극(Transparent Conducting Oxide; 이하 TCO라 함)으로 활용될 수 있다. 특히, 액티브패턴(109a)은 고온에서 증착할수록 전극으로 적용이 용이한 특성이 나타난다.
상기 액티브패턴(109a)이 SIZO로 이루어지는 경우, 액티브층에서 아연(Zn), 인듐(In) 및 실리콘(Si) 원자의 전체 함량 대비 실리콘(Si) 원자 함량의 조성비는 약 0.001 중량%(wt%) 내지 약 30 wt%일 수도 있다. 실리콘(Si) 원자 함량이 높아질수록 전자 생성을 제어하는 역할이 강해져서, 이동도가 낮아질 수 있으나, 그 소자의 안정성은 더 좋아질 수 있다.
한편, 상기 액티브패턴(109a)으로는, 전술한 물질 외에 리튬(Li) 또는 칼륨(K)과 같은 I족 원소, 마그네슘(Mg), 칼슘(Ca) 또는 스트론튬(Sr)과 같은 Ⅱ족 원소, 갈륨(Ga), 알루미늄(Al), 인듐(In) 또는 이트륨(Y)과 같은 Ⅲ족 원소, 티타늄(Ti), 지르코늄(Zr), 실리콘(Si), 주석(Sn) 또는 게르마늄(Ge)과 같은 Ⅳ족 원소, 탄탈륨(Ta), 바나듐(V), 니오븀(Nb) 또는 안티몬(Sb)과 같은 Ⅴ족 원소, 또는 란티늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨 (Sm), 유로퓸(Eu), 가돌리듐(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 또는 루테듐(Lu)과 같은 란탄(Ln) 계열 원소 등이 더 포함될 수도 있다.
그리고, 상기 소스전극(121) 및 드레인전극(123)은 동일한 물질로 형성되는데, 상기 소스전극(121) 및 드레인전극(123)으로는, 게이트전극(103)과 마찬가지로 금속 또는 다른 적절한 도전물질을 포함하여 이루어질 수 있다. 예컨대, 상기 소스전극(121) 및 드레인전극(123)은 산화인듐주석(Indium Tin Oxide; ITO), 산화갈륨아연(Indium Gallium Zinc Oixde; GZO), 산화인듐갈륨아연(Indium Gallium Zinc Oxide; IGZO), 산화인듐갈륨(Indium Gallium Oixe; IGO), 산화인듐아연 (Indium Zinc Oxide; IZO), 산화인듐아연(Indium Zinc Oxide; IZO) 및 산화인듐 (In2O3)으로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다. 또는, 상기 소스전극(121) 및 드레인전극 (123)은 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄 (Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
이상과 같이 구성된 본 발명에 따른 박막트랜지스터 구조는, 액티브패턴 (109a)이 실리콘을 포함하는 산화물 반도체로 이루어지므로 높은 전자 이동도를 가지며, 생산 단가가 낮은 이점이 있다. 또한, 상기 액티브패턴(109a)의 제조 공정은 상온에서도 수행 가능하므로 공정을 용이하게 할 수 있다.
따라서, 본 발명에 따른 박막트랜지스터 구조는, 액정표시장치(Liquid Crystal Display; 이하 LCD라 함), 유기발광 다이오드(Organic Light Emitting Diode; 이하 OLED라 함) 등 평판 디스플레이의 구동 소자 또는 스위칭 소자나, 메모리 소자의 주변 회로 구성을 위한 소자 등 다양한 전자 소자에 적용될 수 있다.
한편, 본 발명에 따른 표시장치용 박막트랜지스터 제조방법에 대해 도 8a 내지 8j를 참조하여 설명하면 다음과 같다.
도 8a 내지 8j는 본 발명에 따른 표시장치용 박막트랜지스터 제조방법을 설명하기 위한 공정 단면도들이다.
도 8a를 참조하면, 기판(101) 상에 게이트 전극을 형성하기 위한 전도성 물질, 예를 들어 몰리브덴(Mo)을 약 3500 내지 4000 Å 정도로 증착하여, 제1 도전물질층(102)을 형성한다. 이때, 상기 제1 도전물질층(102)은 실리콘, 유리, 플라스틱 또는 다른 적절한 물질을 포함하여 이루어지거나, 금속 또는 다른 적절한 도전 물질로 이루어질 수 있다. 예컨대, 상기 제1 도전물질층(102)으로는, 산화인듐주석 (Indium Tin Oxide; ITO), 산화갈륨아연(Indium Gallium Zinc Oixde; GZO), 산화인듐갈륨아연(Indium Gallium Zinc Oxide; IGZO), 산화인듐갈륨(Indium Gallium Oixe; IGO), 산화인듐아연 (Indium Zinc Oxide; IZO), 산화인듐아연(Indium Zinc Oxide; IZO) 및 산화인듐 (In2O3)으로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다. 또는 상기 제1 도전물질층(102)의 형성 물질로는, 알루미늄(Al), 텅스텐 (W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄 (Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다. 한편, 상기 전도성 물질의 증착 두께는 3500 내지 4000 Å 로 한정되는 것이 아니며, 필요에 따라 그 이하 또는 그 이상으로 범위를 정할 수도 있다.
그 다음, 상기 제1 도전물질층(102) 상부에 감광물질(photoresist)을 도포하여 제1 감광막(photoresist film)(105)을 형성한다.
이어서, 도 8b를 참조하면, 제1 마스크(미도시)를 이용한 포토리소그라피 공정(photolithography process)을 통해 상기 제1 감광막(105)을 노광하고, 이어 이를 현상하여 패터닝함으로써 제1 감광막패턴(105a)을 형성한다.
그 다음, 상기 제1 감광막패턴(105a)을 식각마스크로 상기 제1 도전물질층 (102)을 선택적으로 식각하여, 게이트전극(103)을 형성한다. 이때, 상기 게이트전극(103)은 일정 폭과 길이를 갖으며, 일정 간격으로 이격된 다수의 수평전극부 (103a)와 수직전극부(103b)로 이루어진다. 또한, 상기 게이트전극 (103)은 상기에서 수행한 포토리소그라피 공정 이외에도, 인쇄(printing) 공정 및/또는 리프트오프(lift-off) 공정을 이용하여 형성할 수도 있다.
이어서, 도 8c를 참조하면, 상기 제1 감광막패턴(105a)을 제거하고, 게이트전극(103)을 포함한 기판 전면에 절연물질을 약 3000 내지 4000 Å 정도로 증착하여, 게이트 절연막(107)을 형성한다. 이때, 상기 게이트 절연막(107)은 스퍼터링 (sputtering) 공정, 펄스 레이저 증착(Pulsed Laser Deposition; 이하 PLD라 함) 공정, 인쇄 (printing) 공정, 습식 용액(wet solution) 공정 등에 의하여 형성될 수도 있다. 한편, 상기 절연물질의 증착 두께는 3000 내지 4000 Å 로 한정되는 것이 아니며, 필요에 따라 그 이하 또는 그 이상으로 범위를 정할 수도 있다.
또한, 상기 게이트 절연막(107)으로는, 산화실리콘(SiO2), 질화실리콘 (SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨 (Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
그 다음, 상기 게이트절연막(107) 위에 추후 형성될 소스전극 및 드레인 전극 사이에 전자가 이동하는 채널영역을 형성하기 위해 액티브층(109)을 형성한다. 이때, 상기 액티브층(109)은 스퍼터링 (sputtering) 공정, 펄스 레이저 증착 (Pulsed Laser Deposition; 이하 PLD라 함) 공정, 인쇄 (printing) 공정, 습식 용액(wet solution) 공정 등에 의하여 형성될 수도 있다.
상기 액티브층(109)으로는, 실리콘(Si)을 포함하는 산화물 반도체, 저온 다결정 실리콘(Low Temperature Poly Silicon; 이하 LTPS라 함) 또는 비정질 실리콘 (a-Si)으로 이루어질 수 있다.
이때, 상기 산화물 반도체로는, 게르마늄(Ge), 주석(Sn), 납(Pb), 인듐(In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘 (Si)이 첨가된 물질로 이루어질 수 있다. 예컨대, 상기 액티브층(109)은 인듐아연 복합 산화물 (InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO: SIZO)으로 이루어질 수도 있다.
특히, 실리콘 이온은 인듐아연 복합 산화물 박막의 전자 농도를 제어함으로써, 박막트랜지스터에 적합한 전자 농도를 만들어 준다. 실리콘은 전기 음성도가 약 1.8로서, 전기 음성도가 약 3.5인 산소와의 전기 음성도 차이가 약 1.7이므로 이온 결합이 상대적으로 강한 산화물을 형성한다.
또한, 실리콘의 이온 반지름은 약 0.040 nm로써, 이온 반지름이 약 0.074 nm인 아연 및 이온 반지름이 약 0.08 nm인 인듐보다 작다.
따라서, 인듐-아연 복합 산화물에 실리콘이 첨가되는 경우 침입형 고용이 용이하게 발생될 수 있다.
실리콘 산화인듐아연은 이온 결합으로 이루어지므로 양이온 전자구름의 크기가 상대적으로 크다. 산소 음이온의 결합에 관계없이 오버랩이 되어 결정상이든 비정질상이든 약한 결합이 존재하지 않으므로, 문턱 전압(Vth)의 변화가 거의 없거나 상대적으로 작아 신뢰성이 높은 TFT의 제조에 기여할 수 있다. 실시 예에서 실리콘을 포함하는 산화물 반도체에서는 이러한 이온 결합이 대부분의 결합을 형성하여 구성될 수 있으나, 반드시 모든 결합이 이온 결합이어야 하는 것은 아니다.
이상에서는 SIZO를 기준으로 액티브층(109)의 특성을 설명하였으며, SIZO로 이루어지는 액티브층(109)의 경우 상대적으로 저온에서도 양호한 트랜지스터 특성을 보인다. 그러나, 이는 예시적으로 것으로서, 게르마늄(Ge), 주석(Sn), 납(Pb), 인듐(In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 물질로 액티브층(109)이 형성되는 경우에도 SIZO로 이루어지는 액티브층 (109)과 유사한 이점을 가질 수 있다.
일 실시 예에서, 실리콘을 포함하는 산화물 반도체로 이루어지는 액티브층 (109)의 캐리어 농도는 약 108/cm3 내지 1022/cm3 일 수 있다. 약 1017/cm3 이하의 농도에서 반도체 소자 특성이 나타나므로, 박막트랜지스터의 채널 소자로 이용될 수 있다. 또한, 약 1017/cm3 내지 1022/cm3 의 캐리어 농도에서는 금속에 가까운 특성이 나타나면서, 전극 소재로 쓰일 수 있다. 예를 들어, 상기 액티브층(109)은 투명전극(Transparent Conducting Oxide; 이하 TCO라 함)으로 활용될 수 있다. 특히, 액티브층(109)은 고온에서 증착할수록 전극으로 적용이 용이한 특성이 나타난다.
상기 액티브층(109)이 SIZO로 이루어지는 경우, 액티브층에서 아연(Zn), 인듐(In) 및 실리콘(Si) 원자의 전체 함량 대비 실리콘(Si) 원자 함량의 조성비는 약 0.001 중량%(wt%) 내지 약 30 wt%일 수도 있다. 실리콘(Si) 원자 함량이 높아질수록 전자 생성을 제어하는 역할이 강해져서, 이동도가 낮아질 수 있으나, 그 소자의 안정성은 더 좋아질 수 있다.
한편, 상기 액티브층(109)으로는 전술한 물질 외에 리튬(Li) 또는 칼륨(K)과 같은 I족 원소, 마그네슘(Mg), 칼슘(Ca) 또는 스트론튬(Sr)과 같은 Ⅱ족 원소, 갈륨(Ga), 알루미늄(Al), 인듐(In) 또는 이트륨(Y)과 같은 Ⅲ족 원소, 티타늄(Ti), 지르코늄(Zr), 실리콘(Si), 주석(Sn) 또는 게르마늄(Ge)과 같은 Ⅳ족 원소, 탄탈륨 (Ta), 바나듐(V), 니오븀(Nb) 또는 안티몬(Sb)과 같은 Ⅴ족 원소, 또는 란티늄 (La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리듐(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨 (Tm), 이터븀(Yb) 또는 루테듐(Lu)과 같은 란탄(Ln) 계열 원소 등이 더 포함될 수도 있다.
이어서, 상기 액티브층(109) 상에 감광물질(photoresist)을 도포하여 제2 감광막(photoresist film)(111)을 형성한다.
그 다음, 도 8d를 참조하면, 제2 마스크(미도시)를 이용한 포토리소그라피 공정(photolithography process)을 통해 상기 제2 감광막(111)을 노광하고, 이어 이를 현상하여 패터닝 함으로써 제2 감광막패턴(111a)을 형성한다.
이어서, 도 8e를 참조하면, 상기 제2 감광막패턴(111a)을 식각 마스크로 상기 액티브층(109)을 선택적으로 식각하여, 액티브패턴(109a)을 형성한다. 이때, 상기 액티브패턴(109a)은 다수의 수평전극부(103a) 상측의 상기 게이트 절연막 (107) 위에 형성되고 일정 모양으로 패터닝된다. 상기 액티브패턴(109a)은 상기 게이트전극를 이루는 다수의 수평전극부(103a)와 수직 교차되게 오버랩된다.
그 다음, 도 8f를 참조하면, 상기 제2 감광막패턴(111a)을 제거하고, 상기 액티브패턴(109a)을 포함한 기판 전면에 무기 절연물질을 증착하여, 식각정지막 (113)을 형성한다. 이때, 상기 식각정지막(113)은, 스퍼터링 (sputtering) 공정, 펄스 레이저 증착(Pulsed Laser Deposition; 이하 PLD라 함) 공정, 인쇄 (printing) 공정, 습식 용액(wet solution) 공정 등에 의하여 형성될 수도 있다. 한편, 상기 식각정지막(113)의 증착 두께는 500 내지 1000 Å 으로 한정되는 것이 아니며, 필요에 따라 그 두께 이하 또는 그 두께 이상으로 범위를 정할 수도 있다.
또한, 상기 식각정지막(113)으로는 산화실리콘(SiO2), 질화실리콘(SiNx)을 포함하는 무기 절연물질 중에서 어느 하나를 선택하여 이용할 수 있다.
이어서, 상기 식각정지막(113) 상에 감광물질(photoresist)을 도포하여 제3 감광막(photoresist film)(115)을 형성한다.
그 다음, 도 8g를 참조하면, 제3 마스크(미도시)를 이용한 포토리소그라피 공정(photolithography process)을 통해 상기 제3 감광막(115)을 노광하고, 이어 이를 현상하여 패터닝 함으로써 제3 감광막패턴(115a)을 형성한다.
이어서, 도 8h를 참조하면, 상기 제3 감광막패턴(115a)을 식각 마스크로 상기 식각정지막(113)을 선택적으로 식각하여, 식각정지막패턴(113a)을 형성한다. 이때, 상기 식각정지막패턴(113a)은 상기 액티브패턴(109a) 및 상기 게이트전극 (103) 상측과 오버랩되며, 상기 액티브패턴(109a) 및 게이트 절연막(107) 상부에 형성된다.
그 다음, 도 8h를 참조하면, 상기 제3 감광막패턴(115a)을 제거하고, 상기 식각정지막패턴 (113a)을 포함한 기판 전면에 전도성 물질, 예를 들어 몰리브덴 (Mo)을 약 3000 내지 4000 Å 정도로 증착하여, 제2 도전물질층(117)을 형성한다. 이때, 상기 제2 도전물질층(117)은 제1 도전물질층(102)과 마찬가지로 금속 또는 다른 적절한 도전물질을 포함하여 이루어질 수 있다. 예컨대, 상기 제2 도전물질층 (117)은 산화인듐주석(Indium Tin Oxide; ITO), 산화갈륨아연(Indium Gallium Zinc Oixde; GZO), 산화인듐갈륨아연(Indium Gallium Zinc Oxide; IGZO), 산화인듐갈륨 (Indium Gallium Oixe; IGO), 산화인듐아연 (Indium Zinc Oxide; IZO), 산화인듐아연(Indium Zinc Oxide; IZO) 및 산화인듐 (In2O3)으로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다. 또는, 상기 제2 도전물질층(117)은 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄 (Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다.
이어서, 상기 제2 도전 물질층(117) 상에 감광물질(photoresist)을 도포하여 제3 감광막(photoresist film)(119)을 형성한다.
그 다음, 도 8i를 참조하면, 제4 마스크(미도시)를 이용한 포토리소그라피 공정(photolithography process)을 통해 상기 제4 감광막(119)을 노광하고, 이어 이를 현상하여 패터닝 함으로써 제4 감광막패턴(119a)을 형성한다.
이어서, 도 8j를 참조하면, 상기 제4 감광막패턴(119a)을 식각 마스크로 상기 제2 도전물질층(117)을 선택적으로 식각하여, 소스전극(121)과 드레인전극(123) 및 오프셋패턴(125)을 동시에 형성한다. 이때, 상기 오프셋패턴(125)은 상기 소스전극(121)과 드레인전극(123) 사이에 형성되며, 이 오프셋패턴(125)은 서로 인접한 상기 게이트전극의 수평전극부(103a)들의 타측 상부에 오버랩되며 상기 액티브패턴(109a) 및 상기 게이트 절연막(107) 상에 형성된다.
또한, 상기 오프셋패턴(125)은 상기 소스전극(121) 및 드레인전극(123)과 각각 이격되고 평행하게 배치되는데, 상기 오프셋(125)은 박막트랜지스터 구조의 오프 전류(Ioff)를 감소시켜 주는 역할을 한다. 특히, 상기 액티브패턴(109a)이 저온 다결정실리콘(Low Temperature Poly-Silicon; LTPS) 물질로 구성되는 경우에 박막트랜지스터 구조의 오프 전류(Ioff)가 증가하여, 박막트랜지스터의 전기적 특성이 나빠지기 때문에, 전술한 바와 같이 소스전극(121)과 드레인전극(123) 사이에 오프셋 영역(125)을 형성해 줌으로써 박막트랜지스터의 오프 전류(Ioff)의 증가를 억제시킬 수 있다. 즉, 상기 오프셋 영역(125)이 상기 액티브패턴(109a)을 통해 드레인전극(123)으로의 전하 흐름을 제어해 주기 때문에, 박막트랜지스터의 오프 전류(Ioff)의 증가가 억제된다.
그리고, 상기 소스전극(121)은 상기 게이트전극(103)을 이루는 수직전극부 (103b)와도 수직교차되게 오버랩되어 있으며, 상기 다수의 수평전극부(103a) 중에서 최외곽에 위치하는 수평전극부(103a)들 사이에 배치되어 있다.
더욱이, 상기 드레인전극(123)은 적어도 두 개의 제1 전극부(123a)와 제2 전극부(123b)로 구분되는데, 상기 두 개의 제1 전극부(123a)는 상기 다수의 수평전극부(103a) 중에서 최외곽에 위치하는 상기 수평전극부(103a)들의 타측 상부에 오버랩되어 있으며, 상기 제2 전극부(123b)는 이들 두 개의 제1 전극부(123a)에 연결되어 있다.
그 다음, 상기 제4 감광막패턴(119a)을 제거함으로써 본 발명에 따른 박막트랜지스터 제조 공정을 완료하게 된다.
한편, 도 9는 본 발명에 따른 박막트랜지스터 구조에 따른 게이트 전압에 따른 드레인 전류의 변화를 개략적으로 도시한 그래프이다.
여기서, 그래프(A, B)는 게이트 전압에 따른 드레인 전류의 변화량을 나타낸 그래프로서, 그래프(A)는 소스전극에서 드레인전극으로의 전류 변화량을 나타낸 것이며, 그래프(B)는 드레인전극에서 소스전극으로의 전류 변화량을 나타낸 것이다.
따라서, 도 9에 따르면, 그래프(A)의 소스전극에서 드레인전극으로의 전류 변화량과 그래프(B)의 드레인전극에서 소스전극으로의 전류 변화량은 거의 차이가 없다는 것을 알 수 있다. 특히, 박막트랜지스터 제조시에, 오정렬(mis-alignment)로 인해 게이트전극과 각각 오버랩되는 소스전극과 드레인전극의 오버랩 폭이 서로 차이가 나게 되지만, 본 발명의 경우에는 게이트전극(103)이 다수의 수평전극부 (103a)들로 구성되어 있어, 오정렬(mis-alignment)로 인해 소스전극(121)과 드레인전극(123)이 게이트전극(103)의 수평전극부(103a)과 오버랩 정도가 달라지더라도, 인접한 다른 수평전극부(103a)에 의해 오버랩 정도가 보상되기 때문에, 그래프(A)의 소스전극에서 드레인전극으로의 전류 변화량과 그래프(B)의 드레인전극에서 소스전극으로의 전류 변화량은 거의 차이가 없게 된다.
도 10은 본 발명에 따른 박막트랜지스터 구조에 따른 전압(드레인과 소스간)에 따른 드레인 전류값 변화를 개략적으로 도시한 그래프이다.
따라서, 도 10에 따르면, 박막트랜지스터 제조시에, 오정렬(mis-alignment)로 인해 소스전극(121)과 드레인전극(123)이 게이트전극(103)의 수평전극부(103a)과 오버랩 정도가 달라지더라도, 인접한 다른 수평전극부(103a)에 의해 오버랩 정도가 보상되기 때문에, 그래프(A)의 소스전극에서 드레인전극으로의 전류 변화량과 그래프(B)의 드레인전극에서 소스전극으로의 전류 변화량은 거의 차이가 없게 되므로, 드레인과 소스간 전압에 따른 드레인 전류의 새츄레이션(output satuartion) 특성이 좋게 나타남을 알 수 있다.
이상과 같이 구성된 본 발명에 따른 박막트랜지스터 제조방법은, 액티브패턴(109a)이 실리콘을 포함하는 산화물 반도체로 이루어지므로 높은 전자 이동도를 가지며, 생산 단가가 낮은 이점이 있다. 또한, 상기 액티브패턴(109a)의 제조 공정은 상온에서도 수행 가능하므로 공정을 용이하게 할 수 있다.
따라서, 본 발명에 따른 박막트랜지스터 제조방법은, 액정표시장치(Liquid Crystal Display; 이하 LCD라 함), 유기발광 다이오드(Organic Light Emitting Diode; 이하 OLED라 함) 등 평판 디스플레이의 구동 소자 또는 스위칭 소자나, 메모리 소자의 주변 회로 구성을 위한 소자 등 다양한 전자 소자 제조 공정에 적용될 수 있다.
이상에서와 같이, 본 발명에 따른 박막트랜지스터 및 그 제조방법에 따르면, 다수의 수평전극부를 구비한 게이트전극과 이 게이트전극의 최외곽에 위치하는 적어도 2개의 수평전극부에 오버랩되도록 드레인전극을 형성하여 박막트랜지스터 구조를 변경함으로써, 게이트전극이 다수의 수평전극부들로 구성되어 있어, 오정렬 (mis-alignment)로 인해 소스전극과 드레인전극이 게이트전극의 수평전극부과 오버랩 정도가 달라지더라도, 인접한 다른 수평전극부에 의해 오버랩 정도가 보상되기 때문에, 소스전극에서 드레인전극으로의 전류 변화량과 드레인전극에서 소스전극으로의 전류 변화량은 거의 차이가 없게 된다.
삭제
또한, 본 발명에 따른 박막트랜지스터 및 그 제조방법에 따르면, 박막트랜지스터 제조시에, 오정렬(mis-alignment)로 인해 소스전극과 드레인전극이 게이트전극의 수평전극부과 오버랩 정도가 달라지더라도, 인접한 다른 수평전극부에 의해 오버랩 정도가 보상되기 때문에, 소스전극에서 드레인전극으로의 전류 변화량과 드레인전극에서 소스전극으로의 전류 변화량은 거의 차이가 없게 되므로, 드레인과 소스간 전압에 따른 드레인 전류의 새츄레이션(output satuartion) 특성이 좋게 나타난다.
그리고, 본 발명에 따른 박막트랜지스터 및 그 제조방법은, 액티브패턴이 실리콘을 포함하는 산화물 반도체로 이루어지므로 높은 전자 이동도를 가지며, 제조 시에 생산 단가를 낮출 수 있으며, 상기 액티브패턴의 제조 공정이 상온에서도 수행 가능하므로 공정을 용이하게 할 수 있다.
더욱이, 본 발명에 따른 박막트랜지스터 및 그 제조방법에 따르면, 액티브패턴이 저온 다결정실리콘(LTPS)으로 구성되더라도, 소스전극과 드레인전극 사이에 오프셋패턴이 형성되어 있어 박막트랜지스터의 오프 전류(Ioff) 값을 줄일 수 있다.
따라서, 본 발명에 따른 박막트랜지스터 및 제조방법은, 액정표시장치 (Liquid Crystal Display; 이하 LCD라 함), 유기발광 다이오드(Organic Light Emitting Diode; 이하 OLED라 함) 등 평판 디스플레이의 구동 소자 또는 스위칭 소자나, 메모리 소자의 주변 회로 구성을 위한 소자 등 다양한 전자 소자 제조 공정에 적용될 수 있다.
이상에서 본 발명의 바람직한 실시 예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다.
따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
101: 기판 103: 게이트전극
103a: 수평전극부 103b: 수직전극부
107: 게이트 절연막 109a: 액티브패턴
113a: 식각정지막패턴 121: 소스전극
123: 드레인전극 123a: 제1 전극부
123b: 제2 전극부 125: 오프셋패턴

Claims (18)

  1. 기판상에 수직전극부와 함께 일정 간격으로 이격된 다수의 수평전극부를 구비한 게이트전극;
    상기 게이트전극을 포함한 기판 전면에 형성된 게이트 절연막;
    상기 다수의 수평전극부 상측의 상기 게이트절연막 위에 형성된 액티브패턴;
    상기 액티브패턴 및 상기 게이트전극 상측과 오버랩되며, 상기 액티브패턴 및 게이트 절연막 상부에 형성된 식각정지막패턴;
    상기 다수의 수평전극부 들 중에서 서로 인접한 수평전극부 들의 일측 상부에 오버랩되며, 상기 액티브패턴과 상기 게이트 절연막 및 상기 식각정지막패턴 상에 형성된 소스전극;
    상기 다수의 수평전극부 중에서 최외곽에 위치하는 수평전극부 들의 타측 상부에 오버랩되며 상기 액티브패턴과 상기 게이트 절연막 및 상기 식각정지막패턴 상에 형성된 드레인전극; 및
    상기 소스전극과 드레인전극 사이에 형성된 오프셋패턴(off-set)을 포함하여 구성되는 박막트랜지스터.
  2. 삭제
  3. 제1 항에 있어서, 상기 오프셋패턴은 상기 서로 인접한 상기 수평전극부 들의 타측 상부에 오버랩되며 상기 액티브패턴 및 상기 게이트 절연막 상에 형성된 것을 특징으로 하는 박막트랜지스터.
  4. 제1 항에 있어서, 상기 액티브패턴은 상기 게이트전극를 이루는 다수의 수평전극부와 소스전극 및 드레인전극에 오버랩되어 있는 것을 특징으로 하는 박막트랜지스터.
  5. 삭제
  6. 제1 항에 있어서, 상기 드레인전극은 적어도 2개의 제1 전극부와 이들 제1 전극부들을 연결하는 제2 전극부로 구성되어 있으며, 상기 적어도 2개의 제1 전극부 각각은 상기 게이트전극의 다수의 수평전극들 중에서 최외곽에 위치하는 두 개의 수평전극에 각각 오버랩되어 있는 것을 특징으로 하는 박막트랜지스터.
  7. 제1 항에 있어서, 상기 식각정지막패턴은 상기 게이트전극의 다수의 수평전극부와 오버랩되어 있는 것을 특징으로 하는 박막트랜지스터.
  8. 제1 항에 있어서, 상기 액티브패턴은 산화물 반도체, 저온 다결정실리콘 (LTPS) 또는 비정질실리콘 재질로 형성된 것을 특징으로 하는 박막트랜지스터.
  9. 제8 항에 있어서, 상기 산화물 반도체로는, 게르마늄 (Ge), 주석(Sn), 납(Pb), 인듐 (In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘 (Si)이 첨가된 물질로 이루어지거나, 리튬(Li) 또는 칼륨(K)과 같은 I족 원소, 마그네슘(Mg), 칼슘(Ca) 또는 스트론튬(Sr)과 같은 Ⅱ족 원소, 갈륨(Ga), 알루미늄 (Al), 인듐(In) 또는 이트륨(Y)과 같은 Ⅲ족 원소, 티타늄(Ti), 지르코늄(Zr), 실리콘(Si), 주석(Sn) 또는 게르마늄(Ge)과 같은 Ⅳ족 원소, 탄탈륨 (Ta), 바나듐 (V), 니오븀(Nb) 또는 안티몬(Sb)과 같은 Ⅴ족 원소, 또는 란티늄 (La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리듐(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨 (Tm), 이터븀(Yb) 또는 루테듐(Lu)과 같은 란탄(Ln) 계열 원소로 이루어진 것을 특징으로 하는 박막트랜지스터.
  10. 기판상에 수직전극부와 함께 일정 간격으로 이격된 다수의 수평전극부를 구비한 게이트전극을 형성하는 단계;
    상기 게이트전극을 포함한 기판 전면에 게이트 절연막을 형성하는 단계;
    상기 다수의 수평전극부 상측의 상기 게이트 절연막 위에 액티브패턴을 형성하는 단계;
    상기 액티브패턴 및 상기 게이트전극 상측과 오버랩되며, 상기 액티브패턴 및 게이트 절연막 상부에 식각정지막패턴을 형성하는 단계;
    상기 수평전극부 들 중에서 서로 인접한 수평전극부 들의 상부에 오버랩되게 배치되며 상기 액티브패턴과 상기 게이트 절연막 및 상기 식각정지막패턴 상에 소스전극을 형성하고, 상기 다수의 수평전극부 중에서 최외곽에 위치하는 수평전극부 들의 상부에 오버랩되며 상기 액티브패턴과 상기 게이트 절연막 및 상기 식각정지막패턴 상에 드레인전극;을 형성하는 단계; 및
    상기 소스전극과 드레인전극 사이에 오프셋패턴(off-set) 을 형성하는 단계;를 포함하여 구성되는 박막트랜지스터 제조방법.
  11. 삭제
  12. 제10 항에 있어서, 상기 오프셋패턴을 형성하는 단계는 상기 소스전극 및 드레인전극을 형성하는 단계와 동시에 이루어지는 것을 특징으로 하는 박막트랜지스터 제조방법.
  13. 제10 항에 있어서, 상기 액티브패턴은 상기 게이트전극를 이루는 다수의 수평전극부와 소스전극 및 드레인전극에 오버랩되어 있는 것을 특징으로 하는 박막트랜지스터 제조방법.
  14. 삭제
  15. 제10 항에 있어서, 상기 드레인전극은 적어도 2개의 제1 전극부와 이들 제1 전극부들을 연결하는 제2 전극부로 구성되어 있으며, 상기 적어도 2개의 제1 전극부 각각은 상기 게이트전극의 다수의 수평전극들 중에서 최외곽에 위치하는 두 개의 수평전극에 각각 오버랩되어 있는 것을 특징으로 하는 박막트랜지스터 제조방법.
  16. 제10 항에 있어서, 상기 식각정지막패턴은 상기 게이트전극의 다수의 수평전극부와 오버랩되어 있는 것을 특징으로 하는 박막트랜지스터 제조방법.
  17. 제10 항에 있어서, 상기 액티브패턴은 산화물 반도체, 저온 다결정실리콘 (LTPS) 또는 비정질실리콘 재질로 구성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
  18. 제17 항에 있어서, 상기 산화물 반도체로는, 게르마늄 (Ge), 주석(Sn), 납 (Pb), 인듐 (In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘 (Si)이 첨가된 물질로 이루어지거나, 리튬(Li) 또는 칼륨(K)과 같은 I족 원소, 마그네슘(Mg), 칼슘(Ca) 또는 스트론튬(Sr)과 같은 Ⅱ족 원소, 갈륨(Ga), 알루미늄 (Al), 인듐(In) 또는 이트륨(Y)과 같은 Ⅲ족 원소, 티타늄(Ti), 지르코늄(Zr), 실리콘(Si), 주석(Sn) 또는 게르마늄(Ge)과 같은 Ⅳ족 원소, 탄탈륨 (Ta), 바나듐 (V), 니오븀(Nb) 또는 안티몬(Sb)과 같은 Ⅴ족 원소, 또는 란티늄 (La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리듐(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨 (Tm), 이터븀(Yb) 또는 루테듐(Lu)과 같은 란탄(Ln) 계열 원소로 이루어진 것을 특징으로 하는 박막트랜지스터 제조방법.
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