KR101009680B1 - 액정표시장치 및 그의 제조방법 - Google Patents

Abstract

본 발명은 화소부 외부의 구동 회로부의 유효 면적을 최대한 활용할 수 있고, 마스크 수를 줄여서 생산성을 향상시킬 수 있는 액정표시장치 및 그의 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치는, 제 1, 제 2, 제 3 도전층의 샌드위치 구조로 구성되며, 상기 제 2 도전층이 상기 제 1, 제 3 도전층보다 돌출 형성되어 있는 게이트라인과, 상기 게이트라인과 수직 교차하여 화소영역을 정의하는 데이터라인과, 화소부가 정의된 제 1 기판; 상기 제 1 기판에 대향되는 제 2 기판; 상기 화소부 외부의 상기 제 1 기판상에 실장된 게이트 구동부; 상기 데이터라인에 신호를 인가시키기 위해 제 1 기판 외부 또는 내부에 형성된 데이터 구동부; 상기 데이터 구동부로 화상신호를 출력시키며, 제 1, 제 2, 제 3 도전층이 적층된 샌드위치 구조의 제어신호 라인을 통해 상기 게이트 구동부로 제어신호를 출력하는 타이밍 제어부; 및 상기 제 1, 제 2 기판 사이에 형성되며, 상기 화소부 외부의 상기 제어신호 라인에 오버랩되거나, 상기 제어신호 라인 및 상기 게이트 구동부와 오버랩되도록 상기 화소부 둘레를 따라 형성된 씰 라인을 포함한다.

씰 라인, 게이트 구동부, 샌드위치

Description

액정표시장치 및 그의 제조방법{LIPUID CRYSTAL DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}

도 1은 종래 기술에 따른 액정표시장치의 레이아웃도

도 2a와 도 2b는 도 1의 'A'와 'B' 부분을 확대한 도면

도 3은 도 2a와 도 2b의 Ⅰ-Ⅰ'와 Ⅱ-Ⅱ' 선상을 자른 구조 단면도

도 4a는 도 3에서 화소부 외부의 제어신호 라인 및 입력신호 라인 상부에 씨일재가 오버랩되었을 경우를 나타낸 구조 단면도

도 4b와 도 4c는 도 4a에 따른 문제점을 도시한 사진

도 5는 본 발명의 실시예에 따른 액정표시장치의 레이아웃도

도 6a와 도 6b는 도 5의 'C'와 'D' 부분을 확대한 도면

도 7은 도 6a와 도 6b의 Ⅲ-Ⅲ'와 Ⅳ-Ⅳ' 선상을 자른 본 발명의 제 1 실시예에 따른 액정표시장치의 구조 단면도

도 8a 내지 도 8f는 본 발명의 제 1 실시예에 따른 액정표시장치의 제조방법을 나타낸 공정 단면도

도 9는 도 6a와 도 6b의 Ⅲ-Ⅲ'와 Ⅳ-Ⅳ' 선상을 자른 본 발명의 제 2 실시예에 따른 액정표시장치의 구조 단면도

도 10a 내지 도 10f는 본 발명의 제 2 실시예에 따른 액정표시장치의 제조방 법을 나타낸 공정 단면도

* 도면의 주요 부분에 대한 부호의 설명 *

50 : 상부기판 51 : 하부기판

52 : 게이트 구동부 53 : 데이터 TCP

54 : 소오스 인쇄회로기판 55 : 데이터 구동부

56 : 타이밍 제어부 57, 95, 115 : 씰 라인

58 : 화소부 60 : 액정패널

80, 100 : 하부기판 81, 101 : 제 1 투명 금속층

82, 102 : 게이트 금속층 83, 103 : 제 2 투명 금속층

84, 104 : 제 1 감광막 85, 105 : 제 1 마스크

86, 106 : 게이트 라인 86a, 106a : 게이트 전극

86b, 106b : 제어신호 라인 87, 107 : 게이트 절연막

88, 108 : 비정질 실리콘층 88a, 108a : 활성층

89, 109 : n+ 비정질 실리콘층 89a, 109a : 오믹 콘택층

90, 110 : 제 2 감광막 91a, 111a : 제 1 콘택홀

91b, 111b : 제 2 콘택홀 92, 112 : 화소전극

93, 113 : 데이터 라인 93a, 113a : 소오스전극

93b, 113b : 드레인전극 93c, 113c : 입력신호 라인

94, 114 : 보호막

본 발명은 액정표시장치에 대한 것으로, 특히 하부기판에 게이트 구동부가 실장할 경우 유효 면적을 최대한 활용할 수 있도록 구성된 액정표시장치 및 그의 제조방법에 관한 것이다.

정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Lipuid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display)등 여러 가지 평판 표시 장치가 연구되어 왔고 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.

그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 특징 및 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)을 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이하는 텔레비전, 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.

이하, 첨부 도면을 참조하여 종래 기술에 따른 액정표시장치에 대하여 설명하면 다음과 같다.

도 1은 종래 기술에 따른 액정표시장치의 레이아웃도이고, 도 2a와 도 2b는 도 1의 'A'와 'B' 부분을 확대한 도면이며, 도 3은 도 2a와 도 2b의 Ⅰ-Ⅰ'와 Ⅱ-Ⅱ' 선상을 자른 구조 단면도이다.

그리고 도 4a는 도 3에서 화소부 외부의 제어신호 라인 및 입력신호 라인 상부에 씨일재가 오버랩되었을 경우를 나타낸 구조 단면도이고, 도 4b와 도 4c는 도 4a에 따른 문제점을 도시한 사진이다.

종래 기술에 따른 액정표시장치는 도 1에 도시한 바와 같이, 상,하부기판(10, 11)과 그 사이에 충진된 액정층(미도시)으로 구성된 액정패널(20)과, 상기 하부기판(11)의 일측 상부에 실장된 복수개의 게이트 드라이버(12_1 ~ 12_n)들로 구성된 게이트 구동부(12)와, 데이터 TCP(13)에 의해서 소오스 인쇄회로기판(14)에 각각 연결되어 있는 복수개의 드라이버(15_1 ~ 15_m)들로 구성된 데이터 구동부(15)와, 상기 게이트 구동부(12)와 데이터 구동부(15)에 제어신호 및 화상정보를 출력하는 타이밍 제어부(16)로 구성된다.

그리고 상기 타이밍 제어부(16)로부터 출력된 제어신호를 각 게이트 드라이버 IC(12)로 입력시키기 위한 제어신호 라인들(CS1,CS2,CS3,CS4,CS5)이 복수개 배열되어 있다. 이때 타이밍 제어부(16)에서는 제어신호로써, 소정의 클럭신호, 게이트 스타트 신호 및 타이밍 신호를 공급하여 게이트 구동부(12)와 데이터 구동부(15)의 구동 타이밍을 제어한다.

그리고 상기 각 제어신호 라인들에 접속되어 게이트 구동부(12)의 각 게이트 드라이버(12_1 ~ 12_n)들로 신호를 입력시키는 입력신호 라인들(IN1,IN2,IN3,IN4,IN5)이 복수개 배열되어 있다. 도면에는 도시되지 않았지만, 게이트 구동부(52)의 출력신호 라인들을 통해서 하부기판(11)의 각 게이트 패드부에 순차적으로 주사신호가 출력된다. 상기에서 제어신호 라인과 입력신호 라인 은 임의로 5개씩을 들어 설명하였다.

상기에서 상,하부기판(10, 11) 사이의 외곽에는 씰 라인(seal line)(7)이 형성되어 있는데, 상기 씰 라인(7)은 게이트 구동부와 상기 제어신호 라인과 입력신호 라인과 오버랩되지 않도록 그 외부에 형성되어 있다. 이때, 도 1에 도시된 바와 같이 상,하부기판(10, 11)은 동일 크기로 형성되어 있다.

상기에서 액정패널(20)의 내부에는 도 1, 도 2b 및 도 3에 도시한 바와 같이, 화상이 표시되는 화소부(8)가 정의되어 있고, 상기 하부기판(11,30)에는 수직 교차되어 매트릭스 형태의 화소영역을 정의하는 복수개의 게이트 라인(31) 및 데이터라인(34)과, 상기 각 게이트 라인(31)과 데이터 라인(34)에 의해 정의된 각 화소영역에 형성된 복수개의 화소전극(37a)과, 상기 게이트 라인(31)의 신호에 따라 상기 데이터 라인(34)의 신호를 각 화소전극(37a)에 인가하는 복수개의 박막트랜지스터(TFT)가 상기 각 게이트 라인(31)과 데이터 라인(34)이 교차하는 부분에 형성된다.

상기에서 박막 트랜지스터는 게이트라인(31)의 일측에서 돌출된 게이트전극(31a)과, 게이트전극(31a)을 포함한 전면에 형성된 게이트 절연막(32)과, 게이트전극(31a)을 포함한 상부에 오버랩되어 있는 활성층(33a)과, 상기 데이터 라인(34)의 일측에서 오버랩되며 게이트전극(31a) 일측에 오버랩되어 있는 소오스전극(34a)과, 상기 소오스전극(34a)과 이격되어 있는 드레인전극(34b)으로 구성된다. 미설명 부호 33b는 오믹 콘택층이다.

그리고 상기 데이터라인(34)을 포함한 상부에 드레인전극(34b)에 제 1 콘택 홀(36a)을 갖도록 보호막(35)이 형성되어 있고, 제 1 콘택홀(36a)을 통해서 드레인전극(34b)과 화소전극(37a)이 콘택되어 있다.

그리고 상부기판(10)에는 도면에는 도시되어 있지 않지만, 블랙 매트릭스에 의해 화소영역별로 분리되어 도포된 칼라필터층과, 상기 화소전극(37a)의 상대 전극인 공통전극이 구비되어 있다.

상기 게이트 라인에 순차적으로 턴온(turn on) 신호를 인가하면 그 때마다 해당 라인의 화소전극에 데이터 신호가 인가되므로 영상이 표시된다.

그리고, 하부기판의 화소부 일측에는 도 1, 도 2a와 도 3에 도시한 바와 같이, 상기 게이트전극(31a)과 동일층에 제어신호 라인(31b)(CS1, CS2,CS3, CS4, CS5)들이 일방향으로 형성되어 있고, 제어신호 라인(31b)을 포함한 상부에 게이트절연막(32)이 형성되어 있으며, 제어신호 라인(31b)의 일영역상에 오버랩되도록 입력신호 라인(34c)이 형성되어 있다. 이때 제어신호 라인(31b)은 상기 소오스전극(34a) 및 드레인전극(34b)과 동일층에 형성된다.

그리고 상기 제어신호 라인(31b)과 입력신호 라인(34c)(IN1,IN2,IN3,IN4,IN5)들에 제 2, 제 3 콘택홀(36b,36c)이 형성되어 있으며, 제 2, 제 3 콘택홀(36b,36c)을 통하여 제어신호 라인(31b)과 입력신호 라인(34c)이 연결되도록 투명 금속층으로 구성된 신호연결부(37b)가 형성되어 있다.

그리고 도면에는 도시되어 있지 않지만, 상기 게이트 구동부(12) 및 데이터 구동부(15)는 복수개의 버퍼 TFT들로 구성되어 있다.

상술한 구조에서와 같이 하부기판(11,30)상에 구동 회로(게이트 구동부)를 실장할 때는, 구동 회로의 면적이 중요한 문제로 대두되는데, 특히, a-Si:H TFT를 이용하여 구동 회로의 버퍼 TFT를 구성하는 경우, a-Si:H의 낮은 이동도로 인하여 구동 회로의 버퍼 TFT의 사이즈가 매우 커지게 된다. 설계에 의하면 버퍼 TFT는 수천 ㎛ 이상의 채널폭(channel width)을 가질 수밖에 없고, 이에 따라서 게이트 구동부의 면적이 커질 수 밖에 없다. 그러나 제품의 설계 특성상 유한한 면적 안에 게이트 구동부를 구현시켜야만 한다.

예를 들어 2.2" QVGA인 경우 화소부(8)로부터 하부기판(11)의 스크라이브 라인까지는 2.2mm이므로, 게이트 구동부를 하부기판(11) 위에서 구현하는 경우, 회로가 차지하는 면적을 2.2mm이하로 줄여야 한다.

한편, 상,하부기판 합착을 하는 셀공정에서 화소부 외부에 씰 라인(7)을 형성하므로, 씰 라인(7)의 위치에 따라서 게이트 구동부(12)를 실장할 유효면적이 달라진다. 때문에 씰 라인(7)의 위치는 제품 개발에 중요한 요인으로 대두된다.

즉, 상기 구성을 갖는 종래의 액정표시장치는 도 1, 도 2a, 도 3에 도시한 바와 같이, 씰 라인(7)이 게이트 구동부(12)와 제어신호 라인과 입력신호 라인의 외부에 형성되어 있으므로 그만큼 게이트 구동부(12)로 사용할 수 있는 유효 면적이 줄어들게 되는 문제가 있다.

상기의 문제를 해결하기 위해서, 도 4a와 같이 씰 라인(38)을 제어신호 라인(31b)과 입력신호 라인(34c)을 연결하는 신호연결부(37b) 상부에 오버랩시키는 구조를 적용할 수 있는데, 이 경우에는 도 4b와 도 4c에 도시한 바와 같이, 씰 라 인을 구성하는 글레스 피버(glass fiber)에 의해서 투명 금속층으로 구성된 신호연결부(37b)가 손상될 수 있고 이에 따라서 제어신호 라인까지 단선되는 문제가 발생할 수 있다.

이와 같은 문제가 발생되면 액정패널을 구동하기 위한 신호 전달에 치명적인 문제가 발생할 수 있다.

본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 화소부 외부의 구동 회로부의 유효 면적을 최대한 활용할 수 있고, 마스크 수를 줄여서 생산성을 향상시킬 수 있는 액정표시장치 및 그의 제조방법을 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치는 제 1, 제 2, 제 3 도전층의 샌드위치 구조로 구성된 게이트라인과, 상기 게이트라인과 수직 교차하여 화소영역을 정의하는 데이터라인과, 화소부가 정의된 제 1 기판과; 상기 제 1 기판에 대향되는 제 2 기판과; 상기 화소부 외부의 상기 제 1 기판상에 실장된 게이트 구동부와; 상기 데이터라인에 신호를 인가시키기 위해 제 1 기판 외부 또는 내부에 형성된 데이터 구동부와; 상기 데이터 구동부로 화상신호를 출력시키며, 제 1, 제 2, 제 3 도전층이 적층된 샌드위치 구조의 제어신호 라인을 통해 상기 게이트 구동부로 제어신호를 출력하는 타이밍 제어부와; 상기 제 1, 제 2 기판 사이에 형성되며, 상기 화소부 외부의 상기 제어신호 라인 또는/및 상기 게이트 구 동부와 오버랩되도록 상기 화소부 둘레를 따라 형성된 씰 라인을 포함함을 특징으로 한다.

상기 제 1 기판의 화소부에는 제 1, 제 2, 제 3 도전층이 적층된 샌드위치 구조의 게이트라인과, 상기 게이트라인의 일측에서 돌출된 게이트전극과, 상기 화소영역에 형성된 화소전극과, 상기 화소전극에 제 1 콘택홀을 갖도록 상기 제 1 기판의 전면에 형성된 게이트 절연막과, 상기 게이트전극을 포함한 일영역 상부에 비정질 실리콘층으로 구성된 활성층과, 상기 데이터라인의 일측에서 돌출되어 있으며 상기 게이트 전극의 일측 상부에 오버랩된 소오스전극과, 상기 소오스전극과 이격되어 상기 게이트 전극의 타측 상부에 오버랩되어 상기 제 1 콘택홀을 통하여 상기 화소전극과 콘택된 드레인전극과, 상기 활성층과 상기 소오스전극 및 상기 드레인전극의 사이에 n+ 비정질 실리콘층으로 구성된 오믹 콘택층과, 상기 데이터라인을 포함한 상기 제 1 기판 전면에 형성된 보호막으로 구성됨을 특징으로 한다.

상기 제 1, 제 3 도전층은 ITO, IZO, ITZO와 같은 투명 금속층으로 구성되고, 상기 제 2 도전층은 Mo/AlNd 또는 Mo의 금속층으로 구성됨을 특징으로 한다.

상기 제 2 도전층이 상기 제 1, 제 3 도전층보다 돌출 형성되어 있는 것을 더 포함함을 특징으로 한다.

상기와 같은 구성을 갖는 본 발명의 실시예에 따른 액정표시장치의 제조방법은 화소부가 정의되고, 상기 화소부 외부에 게이트 구동부가 실장된 제 1 기판을 구비한 액정표시장치의 제조방법에 있어서, 제 1 마스크를 이용하여 제 1, 제 2, 제 3 도전층이 적층된 샌드위치 구조를 갖도록, 상기 제 1 기판의 화소부 외부에 의 제어신호 라인을 형성하고, 상기 화소부에 게이트라인 및 게이트전극을 형성하며, 화소영역에 화소 패턴층을 형성하는 제 1 단계; 상기 화소 패턴층의 상기 제 2 도전층의 일영역이 드러나도록 상기 제 3 도전층을 식각하는 제 2 단계; 상기 제 1 기판 전면에 게이트절연막을 형성하는 제 3 단계; 제 2 마스크를 이용하여 상기 게이트전극을 포함한 상부에 반도체패턴을 형성하는 제 4 단계; 제 3 마스크를 이용하여 상기 화소 패턴층의 상기 제 2 도전층과 상기 제어신호 라인에 제 1, 제 2 콘택홀을 형성하는 제 5 단계; 상기 화소 패턴층의 상기 제 2 도전층을 제거하여 상기 화소영역에 화소전극을 형성하는 제 6 단계; 제 4 마스크를 이용하여 상기 게이트 라인과 수직 교차되어 상기 화소영역을 정의하는 데이터라인과, 상기 데이터라인의 일측에서 돌출된 소오스전극과, 상기 소오스전극과 이격되어 상기 화소전극과 상기 제 1 콘택홀을 통해 콘택되는 드레인전극을 형성함과 동시에, 상기 제 2 콘택홀을 통해 상기 제어신호 라인과 콘택되는 입력신호 라인을 형성하는 제 7 단계; 상기 제 1 기판 전면에 보호막을 증착하는 제 8 단계; 상기 제어신호 라인, 입력신호 라인 또는/및 게이트 구동부에 오버랩되도록 상기 화소부 주변을 따라 씰 라인을 형성하는 제 9 단계를 포함함을 특징으로 한다.

상기 제 1, 제 2 단계는, 상기 제 1 기판 전면에 제 1, 제 2, 제 3 도전층을 차례로 증착하는 단계, 상기 제 3 도전층 상부에 제 1 감광막을 도포하는 단계, 상기 화소영역의 일영역 상부에 대응되는 영역이 하프-톤으로 형성되어 있는 상기 제 1 마스크를 이용하여 상기 제 1 감광막을 패터닝하는 단계, 상기 패터닝된 제 1 감광막을 마스크로 샌드위치 구조를 갖는 상기 제어신호 라인과 게이트라인과 게이트 전극 및 화소 패턴층을 형성하는 단계, 상기 화소영역 부분의 상기 제 3 도전층의 일부가 드러나도록 상기 제 1 감광막을 애싱(ashing) 처리하는 단계, 상기 드러난 제 3 도전층 하부의 상기 제 2 도전층이 드러나도록 상기 제 3 도전층을 식각하는 단계, 상기 제 1 감광막을 제거하는 단계를 포함하여 구성됨을 특징으로 한다.

상기와 같은 구성을 갖는 본 발명의 다른 실시예에 따른 액정표시장치의 제조방법은 화소부가 정의되고, 상기 화소부 외부에 게이트 구동부가 실장된 제 1 기판을 구비한 액정표시장치의 제조방법에 있어서, 제 1 마스크를 이용하여 제 1, 제 2, 제 3 도전층 중 상기 제 2 도전층이 돌출 적층된 샌드위치 구조를 갖도록, 상기 화소부 외부에 제어신호 라인과, 상기 화소부에 게이트라인 및 게이트전극과, 화소영역에 화소 패턴층을 형성하는 제 1 단계; 상기 제 1 기판 전면에 게이트절연막을 형성하는 제 2 단계; 제 2 마스크를 이용하여 상기 게이트전극을 포함한 상부에 반도체패턴을 형성하는 제 3 단계; 제 3 마스크를 이용하여 상기 화소 패턴층의 상기 제 2 도전층과 상기 제어신호 라인의 제 3 도전층이 드러나도록 제 1, 제 2 콘택홀을 형성하는 제 4 단계; 상기 화소 패턴층의 상기 제 2 도전층을 제거하여 상기 화소영역에 화소전극을 형성하는 제 5 단계; 제 4 마스크를 이용하여 상기 게이트 라인과 수직 교차되어 상기 화소영역을 정의하는 데이터라인과, 상기 데이터라인의 일측에서 돌출된 소오스전극과, 상기 소오스전극과 이격되어 상기 화소전극과 상기 제 1 콘택홀을 통해 콘택되는 드레인전극을 형성함과 동시에, 상기 제 2 콘택홀을 통해 상기 제어신호 라인과 콘택되는 입력신호 라인을 형성하는 제 6 단계; 상기 제 1 기판 전면에 보호막을 증착하는 제 7 단계; 상기 제어신호 라인, 입력신호 라 인 또는/및 게이트 구동부에 오버랩되도록 상기 화소부 주변을 따라 씰 라인을 형성하는 제 8 단계를 포함함을 특징으로 한다.

상기 제 1 단계는, 상기 제 1 기판 전면에 제 1, 제 2, 제 3 도전층을 차례로 증착하는 단계, 상기 제 3 도전층 상부에 제 1 감광막을 도포하는 단계, 상기 제 1 마스크를 이용하여 상기 제 1 감광막을 패터닝하는 단계, 상기 패터닝된 제 1 감광막을 마스크로 상기 제 3, 제 2, 제 1 도전층을 차례로 식각하며, 상기 제 1, 제 3 도전층을 과도 식각하여 상기 제 2 도전층의 가장자리 부분이 돌출된 샌드위치 구조를 갖도록 상기 제어신호 라인과 게이트라인과 게이트 전극 및 화소 패턴층을 형성하는 단계, 상기 제 1 감광막을 제거하는 단계를 포함하여 구성됨을 특징으로 한다.

상기 제 1, 제 3 도전층은 ITO, IZO, ITZO와 같은 투명 금속층으로 형성하고, 상기 제 2 도전층은 Mo/AlNd 또는 Mo의 금속층으로 형성함을 특징으로 한다.

상기 화소 패턴층의 상기 제 2 도전층은 H3PO4+HNO3+CH3COOH의 에천트를 사용하여 제거함을 특징으로 한다.

이하, 첨부 도면을 참조하여 본 발명에 따른 액정표시장치 및 그의 제조방법을 바람직한 실시예별로 나누어 설명하면 다음과 같다.

도 5는 본 발명의 실시예에 따른 액정표시장치의 레이아웃도이고, 도 6a와 도 6b는 도 5의 'C'와 'D' 부분을 확대한 도면이다.

도 5에 도시한 바와 같이, 본 발명에 따른 액정표시장치는 상,하부기판(50, 51)과 그 사이에 충진된 액정층(미도시)으로 구성된 액정패널(60)과, 상기 하부기 판(51)의 일측 상부에 실장된 복수개의 게이트 드라이버(52_1 ~ 52_n)들로 구성된 게이트 구동부(52)와, 데이터 TCP(53)에 의해서 소오스 인쇄회로기판(54)에 각각 연결되어 있는 복수개의 데이터 드라이버(55_1 ~ 55_m)들로 구성된 데이터 구동부(55)와, 상기 게이트 구동부(52)와 데이터 구동부(55)에 제어신호 및 화상정보를 출력하는 타이밍 제어부(56)로 구성된다.

상기에서 데이터 구동부(55)는 데이터 TCP(53)를 이용하여 소오스 인쇄회로기판(54)과 연결시키지 않고, 게이트 구동부(52)와 같이 하부기판(51) 상부에 실장시켜 구성시킬 수도 있다.

그리고 상기 타이밍 제어부(56)로부터 출력된 제어신호를 각 게이트 구동부(52)로 입력시키기 위한 제어신호 라인들(CS1,CS2,CS3,CS4,CS5)이 일방향으로 복수개 배열되어 있다. 이때 타이밍 제어부(56)에서는 제어신호로써, 소정의 클럭신호, 게이트 스타트 신호 및 타이밍 신호를 공급하여 게이트 구동부(52)와 데이터 구동부(55)의 구동 타이밍을 제어한다.

그리고 상기 각 제어신호 라인들에 접속되어 게이트 구동부(52)의 게이트 드라이버(52_1 ~ 52_n)들로 신호를 입력시키는 입력신호 라인들(IN1,IN2,IN3,IN4,IN5)이 복수개 배열되어 있다. 그리고 도면에는 도시되지 않았지만, 하부기판(51)의 각 게이트 패드부에 순차적으로 주사신호를 출력하기 위해서 게이트 구동부(52)로부터 화소부의 각 게이트 패드부로 출력신호 라인들이 연결되어 있다.

상기에서 제어신호 라인과 입력신호 라인은 임의로 5개씩을 들어 설명하였 다.

상기에서 상,하부기판(50, 51) 사이의 화소부 외곽에는 씰 라인(seal line)(57)이 형성되어 있는데, 상기 씰 라인(57)은 상기 제어신호 라인이나 입력신호 라인 상부에 오버랩되어 있다. 이때, 상,하부기판(50, 51)은 동일 크기로 형성된 예를 도시하였다.

상기에서 액정패널(60)의 내부에는 화상이 표시되는 화소부(58)가 정의되어 있고, 상기 하부기판(51)에는 수직 교차되어 화소영역을 정의하는 복수개의 게이트 라인 및 데이터라인과, 상기 각 게이트 라인과 데이터 라인에 의해 정의된 각 화소영역에 형성된 복수개의 화소전극과, 상기 게이트 라인의 신호에 따라 상기 데이터 라인의 신호를 각 화소전극에 인가하는 복수개의 박막트랜지스터가 상기 각 게이트 라인과 데이터 라인이 교차하는 부분에 형성된다. 그리고 상부기판(50)에는 블랙 매트릭스에 의해 화소영역별로 분리되어 도포된 칼라필터층과, 상기 화소전극의 상대 전극인 공통전극이 구비되어 있다.

상기 게이트 라인에 순차적으로 턴온(turn on) 신호를 인가하면 그 때마다 해당 라인의 화소전극에 데이터 신호가 인가되므로 영상이 표시된다.

그리고 도면에는 도시되어 있지 않지만, 상기 게이트 구동부(52) 및 데이터 구동부(55)는 복수개의 버퍼 TFT들로 구성되어 있다.

상술한 바와 같이 하부기판(51)상에 구동회로(게이트 구동부)를 실장할 때는, 구동 회로의 면적이 중요한 문제로 대두된다. 특히, a-Si:H TFT를 이용하여 구동 회로의 버퍼 TFT를 구성하는 경우, a-Si:H의 낮은 이동도로 인하여 구동 회로의 버퍼 TFT의 사이즈가 매우 커지게 되는데, 설계에 의하면 버퍼 TFT는 수천 ㎛ 이상의 채널폭(channel width)을 가질 수밖에 없다. 따라서 게이트 구동부의 면적이 커질 수밖에 없지만, 제품의 설계 특성상 유한한 면적 안에 구현시켜야만 한다.

예를 들어 2.2" QVGA인 경우 화소부(58)로부터 하부기판의 스크라이브 라인까지는 2.2mm이므로, 게이트 구동부를 하부기판 위에서 구현하는 경우, 회로가 차지하는 면적을 2.2mm이하로 줄여야 한다.

한편, 상,하부기판 합착을 하는 셀공정에서 씰 라인(57)의 위치에 따라 게이트 구동부(52)의 유효면적이 달라지기 때문에 씰 라인(57)의 위치는 제품 개발에 중요한 요인으로 대두되고 있다.

본 발명은 씰 라인(57)의 위치에 상관없이 즉, 화소부(58) 외부의 어느 부분(제어신호 라인, 입력신호 라인 또는/및 게이트 구동부)상부에 씰 라인(57)을 오버랩시켜도 신호 라인의 부식이나 불량이 발생하지 않는 액정표시장치 및 그의 제조방법에 관한 것으로, 이하 실시예별로 나누어 설명하면 다음과 같다.

제 1 실시예

본 발명의 제 1 실시예에 따른 액정표시장치 및 그의 제조방법에 대하여 설명하면 다음과 같다.

먼저, 본 발명의 제 1 실시예에 따른 액정표시장치에 대하여 설명한다.

도 7은 도 6a와 도 6b의 Ⅲ-Ⅲ'와 Ⅳ-Ⅳ' 선상을 자른 본 발명의 제 1 실시예에 따른 액정표시장치의 구조 단면도이다.

도 5와 같이 화소부가 정의된 상,하부기판(50, 51) 및 액정층으로 구성된 액 정패널(60)과, 게이트 구동부(52)와, 소오스 인쇄회로기판(54)과 데이터 구동부(55)와, 타이밍 제어부(56)와, 제어신호 라인들과, 입력신호 라인들 및 씰 라인(57)이 구성되어 있을 경우, 본 발명의 제 1 실시예에 따른 액정표시장치는, 상기 제어신호 라인과 입력신호 라인 상부에 오버랩된 씰 라인 부분과, 화소부의 단위 화소영역의 구조에 특징이 있는 것으로, 이하에서는 그 부분에 중점을 두어 설명하기로 한다.

설명에 앞서 도 7의 Ⅲ-Ⅲ'는 화소부 외부의 제어신호 라인과 입력신호 라인의 콘택 부분을 자른 것이고, Ⅳ-Ⅳ'는 화소부의 화소영역내의 박막트랜지스터와 화소전극 부분을 자른 것이다. 이하, Ⅲ-Ⅲ'과 Ⅳ-Ⅳ' 부분을 제 1, 제 2 영역으로 지칭하여 설명한다.

도 6a, 도 6b 및 도 7에 도시한 바와 같이, 하부기판(80)의 제 1 영역에는 제 1 투명 금속층(81)/게이트 금속층(82)/제 2 투명 금속층(83)이 적층된 샌드위치 구조의 제어신호 라인(86b)들이 일방향으로 배열되어 있다.

그리고 제 2 영역에는 제 1 투명 금속층(81)/게이트 금속층(82)/제 2 투명 금속층(83)이 적층된 샌드위치 구조의 게이트라인(86)이 일방향으로 배열되어 있고, 게이트라인(86)의 일측에 게이트전극(86a)이 돌출 형성되어 있다.

상기 제 1, 제 2 투명 금속층(81, 83)은 ITO, IZO 또는 ITZO로 형성되어 있고, 게이트 금속층(82)은 Mo/AlNd의 이중층이나 Mo의 단일층으로 형성되어 있다.

그리고 하부기판(80)의 화소영역에는 투명 금속층으로 구성된 화소전극(92)이 형성되어 있고, 화소전극(92)과 제어신호 라인(86b)에 제 1, 제 2 콘택홀(91a,91b)을 갖도록 하부기판(80)의 전면에는 게이트 절연막(87)이 형성되어 있다.

그리고 게이트전극(86a)을 포함한 일영역 상부에 비정질 실리콘층으로 구성된 활성층(88a)이 형성되어 있다.

그리고 상기 게이트 라인(86)과 수직 교차하여 화소영역을 정의하도록 데이터 라인(93)이 형성되어 있고, 데이터라인(93)의 일측에서 돌출되어 있으며 게이트 전극(86a)의 일측 상부에 오버랩되도록 소오스전극(93a)이 형성되어 있고, 소오스전극(93a)과 이격되어 게이트 전극(86b) 타측 상부에 오버랩되며 제 1 콘택홀(91a)을 통하여 화소전극(92)과 콘택된 드레인전극(93b)이 있다.

그리고 상기 활성층(88a)과 소오스전극(93a) 및 드레인전극(93b)의 사이에는 n+ 비정질 실리콘층으로 구성된 오믹 콘택층(89a)이 형성되어 있다.

그리고 상기 데이터라인(93)과 동일층상에 제 2 콘택홀(91b)을 통하여 상기 제어신호 라인(86b)과 콘택되도록 입력신호 라인(93c)이 형성되어 있다. 이때 입력신호 라인(93c)은 게이트 구동부(52)(도 5 참조)로 입력되는 신호라인이다.

그리고, 상기 데이터라인(93) 및 입력신호 라인(93c)을 포함한 하부기판(80) 전면에 보호막(94)이 형성되어 있다.

그리고 보호막(94) 상부에 화소부를 둘러싸도록 씰 라인(57, 95)(도 5 참조)이 형성되어 있다.

상기에서 씰 라인(57, 95)은 상기 제어신호 라인(86b)과 입력신호 라인(93c) 상부에 오버랩되어 있다.

상기에서 씰 라인은 화소부 외부에 실장된 게이트 구동부 상부에 오버랩될 수도 있다.

다음에, 상기 구성을 갖는 본 발명의 제 1 실시예에 따른 액정표시장치의 제조방법에 대하여 설명한다.

도 8a 내지 도 8f는 본 발명의 제 1 실시예에 따른 액정표시장치의 제조방법을 나타낸 공정 단면도이다.

도 8a 내지 도 8f에서 Ⅲ-Ⅲ'는 화소부 외부의 제어신호 라인과 입력신호 라인의 콘택 부분을 자른 것이고, Ⅳ-Ⅳ'는 화소부의 화소영역내의 박막트랜지스터와 화소전극 부분을 자른 것이다. 이하, Ⅲ-Ⅲ'과 Ⅳ-Ⅳ' 부분을 제 1, 제 2 영역으로 설명한다.

본 발명의 제 1 실시예에 따른 액정표시장치의 제조방법은 도 8a에 도시한 바와 같이, 하부기판(80)상에 샌드위치 구조를 갖도록 제 1 투명 금속층(81)과 게이트 금속층(82)과 제 2 투명 금속층(83)을 차례로 형성한다. 이때 상기 제 1, 제 2 투명 금속층(81, 83)은 ITO, IZO 또는 ITZO로 형성하고, 게이트 금속층(82)은 Mo/AlNd의 이중층이나 Mo의 단일층으로 형성한다.

이어서, 하부기판(80) 전면에 제 1 감광막(84)을 도포한 후, 제 1 마스크(85)를 이용한 노광 및 현상공정으로 제 1 감광막(84)을 선택적으로 패터닝한다.

이때 제 1 마스크(85)는 차후에 화소영역의 게이트 금속층(82)을 제거하고 투명 금속층만 남기기 위해서 하프-톤으로 형성되어 있고, 이 부분의 제 1 감광막(84)은 회절 노광되어 다른 부분 보다 더 현상되어 단차를 이룬다.

다음에 도 8b에 도시한 바와 같이, 패터닝된 제 1 감광막(84)을 마스크로 샌드 위치 구조의 제 2 투명 금속층(83)과 게이트 금속층(82)과 제 1 투명 금속층(81)을 차례로 식각해서, 제 1 영역에는 제어신호 라인(86b)을 형성하고, 제 2 영역에는 일방향으로 배열된 게이트라인(86)(도 7 참조) 및 이의 일측 부분에서 돌출된 게이트전극(86a)과 화소영역 부분에 제 1 투명 금속층(81)과 게이트 금속층(82)과 제 2 투명 금속층(83)으로 구성된 화소 패턴층을 형성한다.

이어서 화소영역 부분의 제 2 투명 금속층(83)의 일부가 드러나도록 제 1 감광막(84)을 애싱(ashing) 처리한 후 , 드러난 제 2 투명 금속층(83) 하부의 게이트 금속층(82)이 드러나도록 제 2 투명 금속층(83)을 식각한다. 이후에 제 1 감광막(84)을 제거한다.

다음에 도 8c에 도시한 바와 같이, 하부기판(80) 전면에 게이트절연막(87)과, 비정질 실리콘층(88), n+ 비정질 실리콘층(89)을 순차적으로 형성한다. 이때, 게이트 절연막(87)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.

이어서, 제 2 마스크를 이용한 포토리소그래피 공정 및 식각공정으로 n+ 비정질 실리콘층(89)과 비정질 실리콘층(88)을 동시에 패터닝한다.

다음에 도 8d에 도시한 바와 같이, 하부기판(80) 전면에 제 2 감광막(90)을 도포한 후, 제 3 마스크를 이용한 노광 및 현상공정으로 제 2 감광막(90)을 선택적으로 패터닝하여 화소영역의 게이트 금속층(82) 상부와 제어신호 라인(86b) 상부에 제 1, 제 2 콘택홀(91a, 91b)을 형성한다.

이후에 도 8e에 도시한 바와 같이, 제 2 감광막(90)을 마스크로 에천트를 이용하여 화소영역의 게이트 금속층(82)을 제거한다. 이때 게이트 금속층(82)을 제거하기 위한 에천트로는 H3PO4+HNO3+CH3COOH가 사용된다. 이에 의해서 화소영역에는 투명 금속층으로 구성된 화소전극(92)이 형성된다. 다음에 제 2 감광막(90)을 제거한다.

이어서 하부기판(80) 전면에 금속층을 증착한 후, 제 4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 금속층을 식각한다.

이에 의해서 제 1 영역에는 상기 제 2 콘택홀(91b)을 통해 제어신호 라인(86b)과 콘택되는 입력신호 라인(93c)이 형성된다. 이때 입력신호 라인(93c)은 게이트 드라이버로 입력되는 신호라인이다.

그리고 제 2 영역에는 게이트 라인(86)과 수직 교차되어 화소영역을 정의하는 데이터라인(93)과, 데이터라인(93)의 일측에서 돌출된 소오스전극(93a)과, 소오스전극(93a)과 이격되어 상기 화소전극(92)과 제 1 콘택홀(91a)에서 콘택되는 드레인전극(93b)을 형성한다.

상기 금속층을 식각할 때 채널영역의 비정질 실리콘층(88)이 드러나도록 n+ 비정질 실리콘층(89)을 과도식각하여 활성층(88a)과 오믹콘택층(89a)을 형성한다.

다음에 도 8f에 도시한 바와 같이 하부기판(80) 전면에 보호막(94)을 증착한다.

이후에 화소부(58)를 둘러싸도록 씰 라인(57, 95)을 형성한다.(도 5 참조) 이때 씰 라인(57, 95)은 제어신호 라인(86b) 및 입력신호 라인(93c)의 상부에 오버랩되도록 형성한다.

도면에는 도시되어 있지 않지만, 게이트 구동부(52) 내부에는 제어신호 라인으로부터 입력된 신호를 입력신호 라인 및 출력신호 라인을 통해서 화소부로 전달할 수 있도록 복수개의 스위칭 트랜지스터를 형성한다. 이때 스위칭 트랜지스터들은 a-Si:H의 비정질 실리콘층을 이용하여 형성하는데, 이때 비정질 실리콘층의 낮은 이동도로 인하여 버퍼 TFT의 사이즈가 매우 커지게 된다.

상기와 같이 a-Si:H의 비정질 실리콘층을 이용하여 구동부를 하부기판에 실장하는 기술을 적용함에 있어서, 씰 라인을 각 신호선 상부에 오버랩 시킬 수 있게 되면, 게이트 구동부(52)의 유효면적을 최대한 활용할 수 있다.

또한, 상기와 같이 각 신호선 상부에 씰 라인을 오버랩 시키더라도, 종래와 같이 씰 라인이 신호선과 직접 콘택되는 문제가 발생하지 않으므로, 씰 라인을 구성하는 글래스 피버(glass fiber)에 의해서 신호선에 불량이 발생되는 문제가 발생하지 않는다.

제 2 실시예

먼저, 본 발명의 제 2 실시예에 따른 액정표시장치에 대하여 설명한다.

도 9는 도 6a와 도 6b의 Ⅲ-Ⅲ'와 Ⅳ-Ⅳ' 선상을 자른 본 발명의 제 2 실시예에 따른 액정표시장치의 구조 단면도이다.

본 발명의 제 2 실시예에 따른 액정표시장치는 도 6a, 도 6b 및 도 9에 도시한 바와 같이, 제 1 투명 금속층(101)/게이트 금속층(102)/제 2 투명 금속층(103) 이 적층된 샌드위치 구조의 제어신호 라인(106b)과 게이트라인(106) 및 게이트 전극(106a) 중, 중간층인 게이트 금속층(102)이 제 1, 제 2 투명 금속층(101, 103)보다 돌출 형성된 것을 제외하고는, 본 발명의 제 1 실시예에 따른 액정표시장치와 구성이 동일하므로 이하, 생략하기로 한다.

다음에, 상기 구성을 갖는 본 발명의 제 2 실시예에 따른 액정표시장치의 제조방법에 대하여 설명한다.

도 10a 내지 도 10f는 본 발명의 제 2 실시예에 따른 액정표시장치의 제조방법을 나타낸 공정 단면도이다.

본 발명의 제 2 실시예에 따른 액정표시장치의 제조방법은 도 10a에 도시한 바와 같이, 하부기판(100)상에 샌드위치 구조를 갖도록 제 1 투명 금속층(101)과 게이트 금속층(102)과 제 2 투명 금속층(103)을 차례로 형성한다. 이때 상기 제 1, 제 2 투명 금속층(101, 103)은 ITO, IZO 또는 ITZO로 형성하고, 게이트 금속층(102)은 Mo/AlNd의 이중층이나 Mo의 단일층으로 형성한다.

이어서, 하부기판(100) 전면에 제 1 감광막(104)을 도포한 후, 제 1 마스크를 이용한 노광 및 현상공정으로 제 1 감광막(104)을 선택적으로 패터닝한다.

이때 패터닝된 제 1 감광막(104)은 제어신호 라인과, 게이트라인 및 게이트 전극과, 화소영역 상부에 남도록 패터닝된다.

다음에 도 10b에 도시한 바와 같이, 패터닝된 제 1 감광막(104)을 마스크로 샌드 위치 구조의 제 2 투명 금속층(103)과 게이트 금속층(102)과 제 1 투명 금속층(101)을 차례로 식각한다. 이때, 제 1 투명 금속층(101)을 식각할 때 투명 금속 층이 식각되는 에천트를 이용하여 과도식각(over-etch)해서 게이트 금속층(102)의 가장자리 부분이 돌출되도록 한다.

이에 의해서 게이트 금속층(102)이 제 1, 제 2 투명 금속층(101,103)보다 돌출된 샌드위치 구조를 갖도록, 제 1 영역에는 제어신호 라인(106b)이 형성되고, 제 2 영역에는 일방향으로 배열된 게이트라인(106)(도 9 참조) 및 이의 일측 부분에서 돌출된 게이트전극(106a)과 화소영역 부분에 제 1 투명 금속층(101)과 게이트 금속층(102)과 제 2 투명 금속층(103)으로 구성된 화소 패턴층이 형성된다. 이후에 제 1 감광막(104)을 제거한다.

다음에 도 10c에 도시한 바와 같이, 하부기판(100) 전면에 게이트절연막(107)과, 비정질 실리콘층(108), n+ 비정질 실리콘층(109)을 순차적으로 증착한다. 이때, 게이트 절연막(107)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.

이어서, 제 2 마스크를 이용한 포토리소그래피 공정 및 식각공정으로 n+ 비정질 실리콘층(109)과 비정질 실리콘층(108)을 동시에 패터닝한다.

다음에 도 10d에 도시한 바와 같이, 하부기판(100) 전면에 제 2 감광막(110)을 도포한 후, 제 3 마스크를 이용한 노광 및 현상공정으로 제 2 감광막(110)을 선택적으로 패터닝하여 화소영역의 게이트 금속층(102) 상부가 드러나게 제 1 콘택홀(111b)을 형성함과 동시에 제어신호 라인(106b) 상부에 제 2 콘택홀(111b)을 형성한다.

이후에 도 10e에 도시한 바와 같이, 제 2 감광막(110)을 마스크로 에천트를 이용하여 화소영역의 게이트 금속층(102)을 제거한다. 이때 게이트 금속층(102)을 제거하기 위한 에천트로는 H3PO4+HNO3+CH3COOH가 사용된다. 이에 의해서 화소영역에는 투명 금속층으로 구성된 화소전극(112)이 형성된다. 다음에 제 2 감광막(110)을 제거한다.

이어서 하부기판(100) 전면에 금속층을 증착한 후, 제 4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 금속층을 식각한다.

이에 의해서 제 1 영역에는 상기 제 2 콘택홀(111b)을 통해 제어신호 라인(106b)과 콘택되는 입력신호 라인(113c)이 형성된다. 이때 입력신호 라인(113c)은 게이트 드라이버로 입력되는 신호라인이다.

그리고 제 2 영역에는 게이트 라인(106)과 수직 교차되어 화소영역을 정의하는 데이터라인(113)(도 9 참조)과, 데이터라인(113)의 일측에서 돌출된 소오스전극(113a)과, 소오스전극(113a)과 이격되어 상기 화소전극(112)과 제 1 콘택홀(111a)에서 콘택되는 드레인전극(113b)을 형성한다.

상기 금속층을 식각할 때 채널영역의 비정질 실리콘층(108)이 드러나도록 n+ 비정질 실리콘층(109)을 과도식각하여 활성층(108a)과 오믹콘택층(109a)을 형성한다.

다음에 도 10f에 도시한 바와 같이, 하부기판(100) 전면에 보호막(114)을 증착한다.

이후에 화소부(58)를 둘러싸도록 씰 라인(57, 115)을 형성한다.(도 5 참조) 이때 씰 라인(57, 115)은 제어신호 라인(106b) 및 입력신호 라인(113c)의 상부에 오버랩되도록 형성한다.

도면에는 도시되어 있지 않지만, 게이트 구동부(52) 내부에는 제어신호 라인으로부터 입력된 신호를 입력신호 라인 및 출력신호 라인을 통해서 화소부로 전달할 수 있도록 복수개의 스위칭 트랜지스터를 형성한다. 이때 스위칭 트랜지스터들은 a-Si:H의 비정질 실리콘층을 이용하여 형성하는데, 이때 비정질 실리콘층의 낮은 이동도로 인하여 버퍼 TFT의 사이즈가 매우 커지게 된다.

상기와 같이 a-Si:H의 비정질 실리콘층을 이용하여 구동부를 하부기판에 실장하는 기술을 적용함에 있어서, 씰 라인을 각 신호선에 오버랩 시킬 수 있게 되면, 게이트 구동부(52)의 유효면적을 최대한 활용할 수 있다.

또한, 상기와 같이 각 신호선 상부에 씰 라인을 오버랩시키더라도, 종래와 같이 씰 라인이 신호선과 직접 콘택되는 문제가 발생하지 않으므로, 씰 라인을 구성하는 글래스 피버(glass fiber)에 의해서 신호선에 불량이 발생되는 문제가 발생하지 않는다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.

따라서, 본 발명의 기술 범위는 상기 실시예에 기재된 내용으로 한정되는 것이 아니라, 특허 청구의 범위에 의하여 정해져야 한다.

상기와 같은 본 발명의 액정표시장치 및 그의 제조방법은 다음과 같은 효과가 있다.

첫째, 씰 라인을 화소부 외부의 제어신호라인, 입력신호 라인 또는/ 및 게이트 구동부에 오버랩시켜서 구성하여도, 신호라인에 불량이 발생하지 않으므로, 화소부 외부의 구동 회로부의 유효 면적을 최대한 활용할 수 있다.

둘째, 종래의 5마스크 공정에 비해서 마스크 수를 1개 줄일 수 있으므로 생산성을 향상시킬 수 있다.

Claims (10)

1. 제 1, 제 2, 제 3 도전층의 샌드위치 구조로 구성되며, 상기 제 2 도전층이 상기 제 1, 제 3 도전층보다 돌출 형성되어 있는 게이트라인과, 상기 게이트라인과 수직 교차하여 화소영역을 정의하는 데이터라인과, 화소부가 정의된 제 1 기판;

   상기 제 1 기판에 대향되는 제 2 기판;

   상기 화소부 외부의 상기 제 1 기판상에 실장된 게이트 구동부;

   상기 데이터라인에 신호를 인가시키기 위해 제 1 기판 외부 또는 내부에 형성된 데이터 구동부;

   상기 데이터 구동부로 화상신호를 출력시키며, 제 1, 제 2, 제 3 도전층이 적층된 샌드위치 구조의 제어신호 라인을 통해 상기 게이트 구동부로 제어신호를 출력하는 타이밍 제어부; 및

   상기 제 1, 제 2 기판 사이에 형성되며, 상기 화소부 외부의 상기 제어신호 라인에 오버랩되거나, 상기 제어신호 라인 및 상기 게이트 구동부와 오버랩되도록 상기 화소부 둘레를 따라 형성된 씰 라인을 포함함을 특징으로 하는 액정표시장치.
2. 제 1 항에 있어서,

   상기 제 1 기판의 화소부는, 제 1, 제 2, 제 3 도전층이 적층된 샌드위치 구조의 게이트라인;

   상기 게이트라인의 일측에서 돌출된 게이트전극;

   상기 화소영역에 형성된 화소전극;

   상기 화소전극에 제 1 콘택홀을 갖도록 상기 제 1 기판의 전면에 형성된 게이트 절연막;

   상기 게이트전극을 포함한 일영역 상부에 비정질 실리콘층으로 구성된 활성층;

   상기 데이터라인의 일측에서 돌출되어 있으며 상기 게이트 전극의 일측 상부에 오버랩된 소오스전극;

   상기 소오스전극과 이격되어 상기 게이트 전극의 타측 상부에 오버랩되어 상기 제 1 콘택홀을 통하여 상기 화소전극과 콘택된 드레인전극;

   상기 활성층과 상기 소오스전극 및 상기 드레인전극의 사이에 n+ 비정질 실리콘층으로 구성된 오믹 콘택층; 및

   상기 데이터라인을 포함한 상기 제 1 기판 전면에 형성된 보호막으로 구성됨을 특징으로 하는 액정표시장치.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 제 1, 제 3 도전층은, 투명 금속층으로 구성되고, 상기 제 2 도전층은 금속층으로 구성됨을 특징으로 하는 액정표시장치.
4. 삭제
5. 화소부가 정의되고, 상기 화소부 외부에 게이트 구동부가 실장된 제 1 기판을 구비한 액정표시장치의 제조방법에 있어서,

   제 1 마스크를 이용하여 제 1, 제 2, 제 3 도전층이 적층된 샌드위치 구조를 갖도록, 상기 제 1 기판의 화소부 외부에 제어신호 라인을 형성하고, 상기 화소부에 게이트라인 및 게이트전극을 형성하며, 화소영역에 화소 패턴층을 형성하는 제 1 단계;

   상기 화소 패턴층의 상기 제 2 도전층의 일영역이 드러나도록 상기 제 3 도전층을 식각하는 제 2 단계;

   상기 제 1 기판 전면에 게이트절연막을 형성하는 제 3 단계;

   제 2 마스크를 이용하여 상기 게이트전극을 포함한 상부에 반도체패턴을 형성하는 제 4 단계;

   제 3 마스크를 이용하여 상기 화소 패턴층의 상기 제 2 도전층과 상기 제어신호 라인에 제 1, 제 2 콘택홀을 형성하는 제 5 단계;

   상기 화소 패턴층의 상기 제 2 도전층을 제거하여 상기 화소영역에 화소전극을 형성하는 제 6 단계;

   제 4 마스크를 이용하여 상기 게이트 라인과 수직 교차되어 상기 화소영역을 정의하는 데이터라인과, 상기 데이터라인의 일측에서 돌출된 소오스전극과, 상기 소오스전극과 이격되어 상기 화소전극과 상기 제 1 콘택홀을 통해 콘택되는 드레인전극을 형성함과 동시에, 상기 제 2 콘택홀을 통해 상기 제어신호 라인과 콘택되는 입력신호 라인을 형성하는 제 7 단계;

   상기 제 1 기판 전면에 보호막을 증착하는 제 8 단계; 및

   상기 제어신호 라인, 입력신호 라인에 오버랩되거나, 상기 제어신호 라인, 입력신호 라인 및 게이트 구동부에 오버랩되도록 상기 화소부 주변을 따라 씰 라인을 형성하는 제 9 단계를 포함함을 특징으로 하는 액정표시장치의 제조방법.
6. 제 5 항에 있어서,

   상기 제 1, 제 2 단계는, 상기 제 1 기판 전면에 제 1, 제 2, 제 3 도전층을 차례로 증착하는 단계;

   상기 제 3 도전층 상부에 제 1 감광막을 도포하는 단계;

   상기 화소영역의 일영역 상부에 대응되는 영역이 하프-톤으로 형성되어 있는 상기 제 1 마스크를 이용하여 상기 제 1 감광막을 패터닝하는 단계;

   상기 패터닝된 제 1 감광막을 마스크로 샌드위치 구조를 갖는 상기 제어신호 라인과 게이트라인과 게이트 전극 및 화소 패턴층을 형성하는 단계;

   상기 화소영역 부분의 상기 제 3 도전층의 일부가 드러나도록 상기 제 1 감광막을 애싱(ashing) 처리하는 단계;

   드러난 상기 제 3 도전층 하부의 상기 제 2 도전층이 드러나도록 상기 제 3 도전층을 식각하는 단계; 및

   상기 제 1 감광막을 제거하는 단계를 포함하여 구성됨을 특징으로 하는 액정표시장치의 제조방법.
7. 화소부가 정의되고, 상기 화소부 외부에 게이트 구동부가 실장된 제 1 기판을 구비한 액정표시장치의 제조방법에 있어서,

   제 1 마스크를 이용하여 제 1, 제 2, 제 3 도전층 중 상기 제 2 도전층이 돌출 적층된 샌드위치 구조를 갖도록, 상기 화소부 외부에 제어신호 라인과, 상기 화소부에 게이트라인 및 게이트전극과, 화소영역에 화소 패턴층을 형성하는 제 1 단계;

   상기 제 1 기판 전면에 게이트절연막을 형성하는 제 2 단계;

   제 2 마스크를 이용하여 상기 게이트전극을 포함한 상부에 반도체패턴을 형성하는 제 3 단계;

   제 3 마스크를 이용하여 상기 화소 패턴층의 상기 제 2 도전층과 상기 제어신호 라인의 제 3 도전층이 드러나도록 제 1, 제 2 콘택홀을 형성하는 제 4 단계;

   상기 화소 패턴층의 상기 제 2 도전층을 제거하여 상기 화소영역에 화소전극을 형성하는 제 5 단계;

   제 4 마스크를 이용하여 상기 게이트 라인과 수직 교차되어 상기 화소영역을 정의하는 데이터라인과, 상기 데이터라인의 일측에서 돌출된 소오스전극과, 상기 소오스전극과 이격되어 상기 화소전극과 상기 제 1 콘택홀을 통해 콘택되는 드레인전극을 형성함과 동시에, 상기 제 2 콘택홀을 통해 상기 제어신호 라인과 콘택되는 입력신호 라인을 형성하는 제 6 단계;

   상기 제 1 기판 전면에 보호막을 증착하는 제 7 단계; 및

   상기 제어신호 라인, 입력신호 라인에 오버랩되거나, 상기 제어신호 라인, 입력신호 라인 및 게이트 구동부에 오버랩되도록 상기 화소부 주변을 따라 씰 라인을 형성하는 제 8 단계를 포함함을 특징으로 하는 액정표시장치의 제조방법.
8. 제 7 항에 있어서,

   상기 제 1 단계는, 상기 제 1 기판 전면에 제 1, 제 2, 제 3 도전층을 차례로 증착하는 단계;

   상기 제 3 도전층 상부에 제 1 감광막을 도포하는 단계;

   상기 제 1 마스크를 이용하여 상기 제 1 감광막을 패터닝하는 단계;

   상기 패터닝된 제 1 감광막을 마스크로 상기 제 3, 제 2, 제 1 도전층을 차례로 식각하며, 상기 제 1, 제 3 도전층을 과도 식각하여 상기 제 2 도전층의 가장자리 부분이 돌출된 샌드위치 구조를 갖도록 상기 제어신호 라인과 게이트라인과 게이트 전극 및 화소 패턴층을 형성하는 단계; 및

   상기 제 1 감광막을 제거하는 단계를 포함하여 구성됨을 특징으로 하는 액정표시장치의 제조방법.
9. 제 5 항 또는 제 7 항에 있어서,

   상기 제 1, 제 3 도전층은 투명 금속층으로 형성하고, 상기 제 2 도전층은 금속층으로 형성함을 특징으로 하는 액정표시장치의 제조방법.
10. 제 5 항 또는 제 7 항에 있어서,

    상기 화소 패턴층의 상기 제 2 도전층은 H3PO4+HNO3+CH3COOH의 에천트를 사용하여 제거함을 특징으로 하는 액정표시장치의 제조방법.

Images