KR101411680B1 - 액정표시장치 - Google Patents
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Abstract
본 발명은, 기판 상에 위치하는 서브 픽셀; 서브 픽셀의 데이터 배선에 데이터 신호를 공급하는 데이터 구동부; 및 서브 픽셀의 스캔 배선에 스캔 신호를 공급하는 스캔 구동부를 포함하되, 스캔 구동부의 출력단은, 기판 상에 위치하는 게이트와, 게이트 상에 위치하는 제1절연막과, 제1절연막 상에 위치하는 액티브층과, 액티브층 상에 위치하는 드레인 및 소오스와, 드레인 및 소오스 상에 위치하는 제2절연막을 포함하는 풀업(pull-up) 트랜지스터와, 게이트와, 제1절연막과, 제2절연막 상에 위치하며 드레인 또는 소오스에 연결된 상부전극을 포함하는 커패시터를 포함하는 액정표시장치를 제공한다.
액정표시장치, 풀업 트랜지스터, 커패시터
Description
본 발명은 액정표시장치에 관한 것이다.
액정표시장치는 사무기기의 표시소자부터 컴퓨터의 모니터 나아가, 최근의 공정기술과 구동기술의 발전에 힘입어 대화면의 텔레비젼(Television)에 이르기까지 광범위하게 이용되고 있는 평판 표시장치이다.
이러한 액정표시장치의 액정표시패널에는 서브 픽셀들이 매트릭스 타입으로 배치되며 데이터 신호가 공급되는 데이터 배선들과 스캔 신호가 공급되는 스캔 배선들이 교차한다.
액정표시장치의 스캔 구동부에는 서브 픽셀의 구동에 적합한 레벨로 스캔 신호의 스윙폭을 이동시키기 위한 레벨 쉬프터와 스캔 신호를 순차적으로 출력하기 위한 쉬프트 레지스터를 포함한다. 여기서, 쉬프트 레지스터의 출력단에는 스캔 신호를 각 서브 픽셀에 공급하도록 풀업(pull-up) 트랜지스터를 이용한 출력 버퍼가 포함된다.
종래 a-Si 기반으로 형성된 스캔 구동부는 풀업 트랜지스터의 안정적인 구동을 목적으로 게이트와 소오스 또는 드레인 단 사이에 커패시터를 형성하였다. 종래 풀업 트랜지스터의 구조에 연결된 커패시터는 풀업 트랜지스터의 게이트, 게이트 절연막, a-Si의 액티브층, 소오스 및 드레인을 포함하는 구조로 형성되었다.
이와 같은 구조의 문제점은 회로가 오랜 시간 동작을 하게 되면 커패시터의 문턱전압이 증가 함에 따라 커패시터의 용량이 감소하게 된다. 조금 다르게 설명하면, 풀업 트랜지스터의 스캔 신호가 항시 일정하더라도 커패시터에 a-Si의 액티브층이 위치하므로 열화가 지속 되면 커패시터의 용량은 감소하게 된다.
따라서, 이와 같은 문제가 지속적으로 발생하게 되면 종래 a-Si 기반의 액정표시장치는 쉬프트 레지스터의 출력단에 포함된 풀업 트랜지스터의 게이트 절연막과 액티브층에 전하가 트랩(trapped)되거나 디펙트(defect)가 형성되고 커패시터의 특성이 열화 되어 내장회로의 신뢰성이 떨어져 스캔 구동부의 수명을 저하하게 되므로 이의 개선이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명의 목적은, a-Si 기반의 액정표시장치의 스캔 구동부에 포함된 풀업 트랜지스터의 게이트 절연막과 액티브층에 전하가 트랩(trapped)되거나 디펙트(defect)가 형성되고 커패시터의 특성이 열화 되어 내장회로의 신뢰성이 떨어지는 문제를 해결하는 것이다.
상술한 과제 해결 수단으로 본 발명은, 기판 상에 위치하는 서브 픽셀; 서브 픽셀의 데이터 배선에 데이터 신호를 공급하는 데이터 구동부; 및 서브 픽셀의 스캔 배선에 스캔 신호를 공급하는 스캔 구동부를 포함하되, 스캔 구동부의 출력단은, 기판 상에 위치하는 게이트와, 게이트 상에 위치하는 제1절연막과, 제1절연막 상에 위치하는 액티브층과, 액티브층 상에 위치하는 드레인 및 소오스와, 드레인 및 소오스 상에 위치하는 제2절연막을 포함하는 풀업(pull-up) 트랜지스터와, 게이트와, 제1절연막과, 제2절연막 상에 위치하며 드레인 또는 소오스에 연결된 상부전극을 포함하는 커패시터를 포함하는 액정표시장치를 제공한다.
커패시터는 풀업 트랜지스터와 이격하여 위치할 수 있다.
커패시터는, 제1절연막과 상부전극 사이에 위치하는 제2절연막을 더 포함할 수 있다.
상부전극은, 서브 픽셀에 포함된 픽셀 전극과 동일한 공정에 의해 형성될 수 있다.
제2절연막은, 풀업 트랜지스터에 포함된 드레인 또는 소오스를 노출하는 제1콘택홀과, 제1절연막을 노출하는 제2콘택홀을 포함하며, 상부전극은, 제1콘택홀을 통해 드레인 또는 소오스에 접촉하고 제2콘택홀을 통해 게이트와 대응하는 제1절연막 상에 접촉할 수 있다.
제2절연막은, 풀업 트랜지스터에 포함된 드레인 또는 소오스를 노출하는 제1콘택홀을 포함하며, 상부전극은, 제1콘택홀을 통해 드레인 또는 소오스에 접촉하고 게이트와 대응하는 제2절연막 상에 접촉할 수 있다.
풀업 트랜지스터는, 스캔 구동부의 쉬프트 레지스터에 포함될 수 있다.
풀업 트랜지스터는, 액티브층과 드레인 및 소오스 사이에 위치하는 오믹 콘택층을 포함할 수 있다.
액티브층은, a-Si일 수 있다.
본 발명은, a-Si 기반의 액정표시장치의 스캔 구동부의 출력단에 위치하는 풀업 트랜지스터 및 커패시터의 구조를 변경하여 풀업 트랜지스터의 게이트 절연막과 액티브층에 전하가 트랩(trapped)되거나 디펙트(defect)가 형성되고 커패시터의 특성이 열화 되어 내장회로의 신뢰성이 떨어지는 문제를 해결하고 회로의 수명과 신뢰성을 향상시키는 효과가 있다.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
<제1실시예>
도 1은 본 발명에 따른 액정표시장치의 개략적인 평면도이다.
도 1에 도시된 바와 같이, 액정표시장치는 기판(110) 상에 다수의 서브 픽셀(P)이 위치하는 표시부(AA)를 포함할 수 있다. 서브 픽셀(P)은 구동부(DRV1, DRV2)에 의해 구동되어 영상을 표현할 수 있다.
구동부(DRV1 ,DRV2)는 서브 픽셀(P)의 스캔 배선에 연결되어 스캔 신호를 공급하는 스캔 구동부(DRV1)와, 서브 픽셀(P)의 데이터 배선에 연결되어 데이터 신호를 공급하는 데이터 구동부(DRV2)를 포함할 수 있다. 여기서, 데이터 구동부(DRV1) 및 스캔 구동부(DRV2)는 개략적으로 도시한 것일 뿐 도시된 위치에 한정되지 않는다.
스캔 구동부(DRV1)는 서브 픽셀(P)의 구동에 적합한 레벨로 스캔 신호의 스윙폭을 이동시키기 위한 레벨 쉬프터와 스캔 신호를 순차적으로 출력하기 위한 쉬프트 레지스터를 포함할 수 있다.
본 발명에서 스캔 구동부(DRV1)에 포함된 레벨 쉬프터는 기판(110)의 외부에 위치하고 쉬프트 레지스터는 기판(110) 상에 위치하는 GIP(Gate in Panel) 방식을 채택한 것이다.
한편, 데이터 구동부(DRV2)는 TCP(Tape Carrier Package) 또는 FPC(Flexible Printed Circuit) 등을 이용하여 기판(110) 상에 위치하는 서브 픽셀(P)에 연결될 수 있다.
이하, 도 1에 도시된 서브 픽셀(P)의 개략적인 구조에 대해 설명한다.
도 2는 서브 픽셀의 개략적인 평면 예시도 이고, 도 3은 도 2의 A1-A2영역의 단면도이다. 여기서, 도 2의 서브 픽셀의 예시도는 실시예의 일례를 설명하기 위한 것일 뿐 본 발명은 이에 한정되지 않는다. 단, 도면의 특성상 액정셀은 생략한다.
도 2에 도시된 바와 같이, 서브 픽셀(P)은 상호 교차하는 스캔 배선(170), 데이터 배선(180) 및 공통전압 배선(190)의 교차 영역에 위치할 수 있다.
스캔 배선(170) 및 데이터 배선(180)이 교차하는 영역에는 트랜지스터(T)가 위치하고 트랜지스터(T)의 드레인 또는 소오스에 연결된 픽셀 전극(160)이 위치할 수 있다.
픽셀 전극(160)과 대향하는 일면에는 공통전압 배선(190)에 연결된 공통 전극(140)이 위치할 수 있다. 공통전압 배선(190)에 연결된 공통 전극(140)은 비어홀(VH)을 통해 연결될 수 있으나 이에 한정되지 않는다. 여기서, 공통전압 배선(190)과 공통 전극(140)은 절연층을 사이에 둠으로써 커패시터를 형성할 수 있다.
이하, 도 3을 참조하여 도 2에 도시된 트랜지스터(T)에 대해 설명한다.
트랜지스터(T)는 기판(110) 상에 형성된 버퍼층(105) 상에 위치하는 게이트(106)를 포함할 수 있다. 또한, 게이트(106) 상에 위치하는 제1절연막(115)을 포함할 수 있다. 또한, 제1절연막(112) 상에 위치하는 액티브층(120a)을 포함할 수 있다. 또한, 액티브층(120a) 상에 정의된 소오스 영역 및 드레인 영역에 각각 위치하는 오믹콘택층(120b)를 포함할 수 있다. 또한, 액티브층(120a) 및 오믹콘택층(120b)에 접촉하는 드레인(121) 및 소오스(122)를 포함할 수 있다. 또한, 드레인(121) 및 소오스(122) 상에 위치하는 제2절연막(130)을 포함할 수 있다. 또한, 드레인(121) 및 소오스(122) 중 하나를 노출하는 제2절연막(130) 상에 위치하며 드레인(121) 및 소오스(122)에 연결된 픽셀 전극(160)을 포함할 수 있다.
여기서, 게이트(106)는 스캔 배선(170)에 연결될 수 있고, 드레인(121) 또는 소오스(122)는 데이터 배선(180)에 연결될 수 있다.
이하, 앞서 설명한 스캔 구동부에 대해 도 4 및 도 5를 참조하여 더욱 자세히 설명한다.
도 4는 스캔 구동부의 개략적인 구성 예시도 이고, 도 5는 도 4에 도시된 쉬프트 레지스터의 출력단의 회로 구성 예시도 이다.
도 4를 참조하면, 스캔 구동부는 서브 픽셀(P)의 구동에 적합한 레벨로 스캔 신호의 스윙폭을 이동시키기 위한 레벨 쉬프터(LS)를 포함할 수 있다. 또한, 레벨 쉬프터(LS)와 연동하여 스캔 신호를 순차적으로 출력하기 위한 쉬프트 레지스터(SR)를 포함할 수 있다.
쉬프트 레지스터(SR)의 출력단(S1..Sn)은 서브 픽셀의 스캔 배선에 연결되며, 쉬프트 레지스터(SR)의 출력단(S1..Sn)으로부터 출력되는 스캔 신호는 한 라인씩 순차적으로 주사된다.
이러한 쉬프트 레지스터의 출력단에는 스캔 신호를 각 서브 픽셀(P)에 공급하도록 풀업(pull-up) 트랜지스터를 이용한 출력 버퍼가 포함된다.
도 5를 참조하면, 도 4의 Z영역에 도시된 출력단(S1)의 일부의 회로 구성을 도시한다. 출력단(S1)은 풀업 트랜지스터(T1)와 풀업 트랜지스터(T1)의 게이트 및 일단에 연결된 커패시터(C)와, 풀다운(Pull-down) 트랜지스터(T2)가 회로 적으로 연결된다.
여기서, 풀업 트랜지스터(T1)의 타단은 클록 전압(Vc1)에 연결되고, 풀 다운 트랜지스터(T2)의 일단은 기준 전압(Vss)에 연결된다. 이와 같은 회로 구성으로 인해, 쉬프트 레지스터의 출력단(S1)은 클록 신호가 공급될 때마다 풀업 트랜지스터(T1) 또는 풀 다운 트랜지스터(T2)가 턴온 되면서 클록 전압(Vc1)에 걸린 전압 또는 기준 전압(Vss)에 걸린 전압을 출력한다.
이하에서는, 도 5에 도시된 풀업 트랜지스터 및 커패시터의 단면 구조에 대해 더욱 자세히 설명한다.
도 6은 도 5에 도시된 풀업 트랜지스터 및 커패시터의 단면 구조도 이고, 도 7은 도 6의 커패시터의 개략적인 구조도 이다.
도 6에 도시된 풀업 트랜지스터 및 커패시터는 서브 픽셀에 포함된 트랜지스터와 동일한 공정을 통해 형성될 수 있다. 따라서, 설명의 이해를 돕기 위해 도 6에 도시된 풀업 트랜지스터 및 커패시터의 단면 구조는 도 3의 도면과 부호를 일치하여 설명한다.
도 6을 참조하면, 풀업 트랜지스터는 게이트(108)와, 게이트(108) 상에 위치하는 제1절연막(115)과, 제1절연막(115) 상에 위치하는 a-Si의 액티브층(120a)과, 액티브층(120a) 상에 위치하는 드레인(121) 및 소오스(122)와, 드레인(121) 및 소오스(122) 상에 위치하는 제2절연막(130)을 포함할 수 있다.
풀업 트랜지스터를 형성하는 공정은 4개의 마스크를 사용하는 4 Mask 공정을 이용할 수 있으나 이에 한정되지 않는다.
게이트(108)는 기판(110) 상에 위치하는 버퍼층(105) 상에 위치할 수 있다. 게이트(108)는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 게이트(108)는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 또한, 게이트(108)는 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.
제1절연막(115)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다.
드레인(121) 및 소오스(122)는 단일층 또는 다중층으로 이루어질 수 있으며, 드레인(121) 및 소오스(122)가 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 드레 인(121) 및 소오스(122)가 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다.
제2절연막(130)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다. 제2절연막(130)은 패시베이션막일 수 있다.
커패시터는 게이트(108)와, 제1절연막(115)과, 제2절연막(130) 상에 위치하며 드레인(121) 또는 소오스(122)에 연결된 상부전극(160)을 포함할 수 있다.
여기서, 상부전극(160)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 중 어느 하나일 수 있다.
버퍼층(105) 상에 위치하는 게이트(108)는 층을 달리하여 일부가 상이한 높이로 형성된 것을 일례로 하고 있지만, 이는 동일한 높이로 형성될 수 있다. 다만, 게이트(108) 형성시, 게이트(108)의 폭을 넓게 형성하여 풀업 트랜지스터와 커패시터가 이격하여 위치할 수 있을 정도면 이의 형상은 제한되지 않는다.
제1절연막(115) 상에 위치하는 액티브층(120a)은 서브 픽셀에 포함된 트랜지스터의 액티브층과 같이 수소화된 비정질 실리콘인 a-Si:H일 수 있다. 이러한 액티브층(120a) 상에는 액티브층(120a)과 드레인(121) 및 소오스(122) 간의 접촉 저항을 줄이기 위해 오믹 콘택층(120b)이 위치할 수 있다.
한편, 제2절연막(130)은 풀업 트랜지스터에 포함된 드레인(121) 또는 소오스(122)를 노출하는 제1콘택홀(H1)과, 제1절연막(115)의 일부를 노출하는 제2콘택 홀(H2)을 포함할 수 있다.
이에 따라, 상부전극(160)은 제1콘택홀(H1)을 통해 드레인(121) 또는 소오스(122)에 접촉하고 제2콘택홀(H2)을 통해 제1절연막(115)에 접촉하는 형태로 제2절연막(130) 상에 위치할 수 있다.
이 경우, 커패시터는 도 7에 도시된 바와 같이, 게이트(108), 제1절연막(115) 및 상부전극(160)을 포함하는 형태로 위치하게 된다. 즉, 이와 같이 형성된 커패시터는 제1절연막(115)을 유전체로 사용하고 게이트(108)와 상부전극(160)을 전극으로 사용하게 된다.
한편, 상부전극(160)은 서브 픽셀에 포함된 픽셀 전극과 동일한 공정에 의해 형성될 수 있다. 이와 같은 구조로 형성하게 되면, 서브 픽셀에 포함된 트랜지스터를 형성할 때, 추가적인 공정 없이 풀업 트랜지스터 및 커패시터를 동시에 형성할 수 있게 된다.
한편, 풀업 트랜지스터의 위와 같은 구조에 따라 풀업 트랜지스터의 게이트에는 클럭 커플링에 의해 하기의 수학식 1과 같은 전압(VQ)이 걸릴 수 있다
여기서, Cgs는 트랜지스터의 게이트(108)와 소오스(122) 간의 커패시턴스이고, Cgd는 트랜지스터의 게이트(108)와 드레인(121) 간의 커패시턴스 이며, Vclk는 외부로부터 트랜지스터의 게이트(108)에 공급되는 클록 신호의 전압일 수 있다.
여기서, 쉬프트 레지스터에 포함된 풀업 트랜지스터가 장시간 동작하여 열화가 지속 되더라도 커패시터는 일정한 커패시턴스를 유지할 수 있게 된다.
위의 수학식 1에 의하면, Cgd는 줄고, Cgs는 동일한 값을 가지므로 Cgd(Cgd+Cgs)는 감소하게 되어 클럭 커플링에 의한 VQ 전압은 감소하게 된다.
이하에서는, 도 5에 도시된 풀업 트랜지스터 및 커패시터의 제2실시예에 따른 단면 구조에 대해 더욱 자세히 설명한다.
<제2실시예>
도 8은 풀업 트랜지스터 및 커패시터의 다른 단면 구조도 이고, 도 9는 도 8의 커패시터의 개략적인 구조도 이다.
도 8을 참조하면, 풀업 트랜지스터는 게이트(208)와, 게이트(208) 상에 위치하는 제1절연막(215)과, 제1절연막(215) 상에 위치하는 a-Si의 액티브층(220a)과, 액티브층(220a) 상에 위치하는 드레인(221) 및 소오스(222)와, 드레인(221) 및 소오스(222) 상에 위치하는 제2절연막(230)을 포함할 수 있다.
게이트(208)는 기판(210) 상에 위치하는 버퍼층(205) 상에 위치할 수 있다. 게이트(208)는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 게이트(208)는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 또한, 게이트(208)는 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.
제1절연막(215)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다.
드레인(221) 및 소오스(222)는 단일층 또는 다중층으로 이루어질 수 있으며, 드레인(221) 및 소오스(222)가 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 드레인(221) 및 소오스(222)가 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다.
제2절연막(230)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다. 여기서, 제2절연막(230)은 패시베이션막일 수 있다.
커패시터는 게이트(208)와, 제1절연막(215)과, 제2절연막(230) 상에 위치하며 드레인(221) 또는 소오스(222)에 연결된 상부전극(260)을 포함할 수 있다. 상부전극(260)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 중 어느 하나일 수 있다.
버퍼층(105) 상에 위치하는 게이트(208)는 층을 달리하여 일부가 상이한 높이로 형성된 것을 일례로 하고 있지만, 이는 동일한 높이로 형성될 수 있다. 다만, 게이트(208) 형성시, 게이트(208)의 폭을 넓게 형성하여 풀업 트랜지스터와 커패시터가 이격하여 위치할 수 있을 정도면 이의 형상은 제한되지 않는다.
여기서, 제1절연막(215) 상에 위치하는 액티브층(220a)은 서브 픽셀에 포함된 트랜지스터의 액티브층과 같이 산화된 비정질 실리콘인 a-Si:H일 수 있으며, 액티브층(220a) 상에는 액티브층(220a)과 드레인(221) 및 소오스(222) 간의 접촉 저항을 줄이기 위해 오믹 콘택층(220b)이 위치할 수 있다.
한편, 제2절연막(230)은 풀업 트랜지스터에 포함된 드레인(221) 또는 소오스(222)를 노출하는 제1콘택홀(H1)을 포함할 수 있다.
이에 따라, 상부전극(260)은 제1콘택홀(H1)을 통해 드레인(221) 또는 소오스(222)에 접촉하는 형태로 게이트(208)와 대응하는 제2절연막(230) 상에 위치할 수 있다.
이 경우, 커패시터는 도 9에 도시된 바와 같이, 게이트(208), 제1절연막(215), 제2절연막(230) 및 상부전극(260)을 포함하는 형태로 위치하게 된다. 즉, 이와 같이 형성된 커패시터는 제1절연막(215) 및 제2절연막(230)을 유전체로 사용하고 게이트(208)와 상부전극(260)을 전극으로 사용하게 된다.
한편, 상부전극(260)은 서브 픽셀에 포함된 픽셀 전극 동일한 공정에 의해 형성될 수 있다. 이와 같은 구조로 형성하게 되면, 서브 픽셀에 포함된 트랜지스터를 형성할 때, 추가적인 공정 없이 풀업 트랜지스터 및 커패시터를 동시에 형성할 수 있게 된다.
이상, 본 발명의 제1 및 제2실시예는 a-Si 기반의 액정표시장치의 스캔 구동 부의 출력단에 위치하는 커패시터의 구조를 변경하여 풀업 트랜지스터가 열화되더라도 일정한 커패시턴스를 유지할 수 있게 된다.
이에 따라, 스캔 구동부에 포함된 쉬프트 레지스터의 출력단에 위치하는 풀업 트랜지스터는 게이트 절연막과 액티브층에 전하가 트랩(trapped)되거나 디펙트(defect)가 형성되고 커패시터의 특성이 열화 되어 내장회로의 신뢰성이 떨어지는 문제를 해결하고 회로의 수명과 신뢰성을 향상시키는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명에 따른 액정표시장치의 개략적인 평면도.
도 2는 서브 픽셀의 개략적인 평면 예시도.
도 3은 도 2의 A1-A2영역의 단면도.
도 4는 스캔 구동부의 개략적인 구성 예시도.
도 5는 도 4에 도시된 쉬프트 레지스터의 출력단의 회로 구성 예시도.
도 6은 도 5에 도시된 풀업 트랜지스터 및 커패시터의 단면 구조도.
도 7은 도 6의 커패시터의 개략적인 구조도.
도 8은 풀업 트랜지스터 및 커패시터의 다른 단면 구조도.
도 9는 도 8의 커패시터의 개략적인 구조도.
<도면의 주요 부분에 관한 부호의 설명>
110: 기판 106,108: 게이트
115: 제1절연막 121: 드레인
122: 소오스 130: 제2절연막
140: 평탄화막 160: 상부전극
170: 스캔 배선 180: 데이터 배선
190: 공통전압 배선
Claims (9)
- 기판 상에 위치하는 서브 픽셀;상기 서브 픽셀의 데이터 배선에 데이터 신호를 공급하는 데이터 구동부; 및상기 서브 픽셀의 스캔 배선에 스캔 신호를 공급하는 스캔 구동부를 포함하되,상기 스캔 구동부의 출력단은,상기 기판 상에 위치하는 게이트와, 상기 게이트 상에 위치하는 제1절연막과, 상기 제1절연막 상에 위치하는 액티브층과, 상기 액티브층 상에 위치하는 드레인 및 소오스와, 상기 드레인 및 소오스 상에 위치하는 제2절연막을 포함하는 풀업(pull-up) 트랜지스터와,상기 게이트와, 상기 제1절연막과, 상기 제2절연막 상에 위치하며 상기 드레인 또는 상기 소오스에 연결된 상부전극을 포함하는 커패시터를 포함하며,상기 제2절연막은, 상기 풀업 트랜지스터에 포함된 상기 드레인 또는 상기 소오스를 노출하는 제1콘택홀과, 상기 제1절연막을 노출하는 제2콘택홀을 포함하며,상기 상부전극은, 상기 제1콘택홀을 통해 상기 드레인 또는 상기 소오스에 접촉하고 상기 제2콘택홀을 통해 상기 게이트와 대응하는 상기 제1절연막 상에 접촉하는 것을 특징으로 하는 액정표시장치.
- 삭제
- 기판 상에 위치하는 서브 픽셀;상기 서브 픽셀의 데이터 배선에 데이터 신호를 공급하는 데이터 구동부; 및상기 서브 픽셀의 스캔 배선에 스캔 신호를 공급하는 스캔 구동부를 포함하되,상기 스캔 구동부의 출력단은,상기 기판 상에 위치하는 게이트와, 상기 게이트 상에 위치하는 제1절연막과, 상기 제1절연막 상에 위치하는 액티브층과, 상기 액티브층 상에 위치하는 드레인 및 소오스와, 상기 드레인 및 소오스 상에 위치하는 제2절연막을 포함하는 풀업(pull-up) 트랜지스터와,상기 게이트와, 상기 제1절연막과, 상기 제2절연막 상에 위치하며 상기 드레인 또는 상기 소오스에 연결된 상부전극을 포함하는 커패시터를 포함하며,상기 제2절연막은, 상기 풀업 트랜지스터에 포함된 상기 드레인 또는 상기 소오스를 노출하는 제1콘택홀을 포함하며,상기 상부전극은, 상기 제1콘택홀을 통해 상기 드레인 또는 상기 소오스에 접촉하고 상기 게이트와 대응하는 상기 제2절연막 상에 접촉하는 것을 특징으로 하는 액정표시장치.
- 제1항 또는 제3항에 있어서,상기 상부전극은,상기 서브 픽셀에 포함된 픽셀 전극과 동일한 공정에 의해 형성된 것을 특징으로 하는 액정표시장치.
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