KR20180066937A - 표시 장치 - Google Patents

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KR20180066937A
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이창수
최국현
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삼성디스플레이 주식회사
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Abstract

본 발명은 정전기 방지 회로를 포함하는 표시 장치에 관한 것으로, 표시부 및 비표시부를 포함하는 제 1 기판; 제 1 기판 상에 제 1 방향을 따라 연장된 게이트 라인; 제 1 기판 상에 제 1 방향과 교차하는 제 2 방향을 따라 연장된 데이터 라인; 비표시부에 위치하는 정전기 분산 라인; 및 섬형 방전 게이트 전극, 섬형 방전 게이트 전극 상에서 섬형 방전 게이트 전극과 적어도 일부 중첩하는 방전 반도체층, 방전 반도체층 상에서 섬형 방전 게이트 전극과 적어도 일부 중첩하며 서로 이격되어 배치된 방전 소스 전극 및 방전 드레인 전극을 포함하는 정전기 방지 소자를 포함하고, 방전 소스 전극 및 방전 드레인 전극 중 어느 하나는 정전기 분산 라인에 연결되고, 다른 하나는 게이트 라인 및 데이터 라인 중 어느 하나에 연결되며, 정전기 방지 소자 상에 배치되고 섬형 게이트 전극과 중첩하는 전계 보호층을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 특히 정전기에 의한 소자의 손상을 방지할 수 있는 표시 장치에 대한 것이다.
표시 장치는 발광 방식에 따라 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display), 플라즈마 표시 장치(plasma display panel, PDP) 및 전기 영동 표시 장치(electrophoretic display) 등으로 분류된다.
액정 표시 장치(liquid crystal display, LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(flat panel display, FPD) 중 하나로서 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어진다. 액정 표시 장치는 두 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
표시 장치의 기판에 정전기가 유도될 수 있으며, 유도된 정전기가 표시 패널로 유입될 경우 표시 소자가 손상될 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 정전기에 의한 표시 소자의 손상을 방지할 수 있는 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치는, 표시부 및 비표시부를 포함하는 제 1 기판; 제 1 기판 상에 제 1 방향을 따라 연장된 게이트 라인; 제 1 기판 상에 제 1 방향과 교차하는 제 2 방향을 따라 연장된 데이터 라인; 비표시부에 위치하는 정전기 분산 라인; 및 섬형 방전 게이트 전극, 섬형 방전 게이트 전극 상에서 섬형 방전 게이트 전극과 적어도 일부 중첩하는 방전 반도체층, 방전 반도체층 상에서 섬형 방전 게이트 전극과 적어도 일부 중첩하며 서로 이격되어 배치된 방전 소스 전극 및 방전 드레인 전극을 포함하는 정전기 방지 소자를 포함하고, 방전 소스 전극 및 방전 드레인 전극 중 어느 하나는 정전기 분산 라인에 연결되고, 다른 하나는 게이트 라인 및 데이터 라인 중 어느 하나에 연결되며, 정전기 방지 소자 상에 배치되고 섬형 게이트 전극과 중첩하는 전계 보호층을 포함한다.
전계 보호층은 섬형 게이트 전극보다 더 큰 면적을 가지며, 섬형 게이트 전극을 덮을 수 있다.
전계 보호층은 전도성 물질로 이루어질 수 있다.
전계 보호층은 정전기 분산 라인과 전위가 실질적으로 동일할 수 있다.
정전기 분산 라인은 제 1 방향 또는 제 2 방향을 따라 연장될 수 있다.
정전기 분산 라인은 표시부를 둘러싸는 폐곡선 형상으로 이루어질 수 있다.
섬형 방전 게이트 전극은 방전 소스 전극 및 방전 드레인 전극보다 더 작은 폭을 가질 수 있다.
섬형 방전 게이트 전극의 전 영역은 평면상에서 방전 반도체층, 방전 소스 전극 및 방전 드레인 전극 중 적어도 하나와 중첩할 수 있다.
섬형 방전 게이트 전극과 방전 소스 전극이 중첩하는 영역과 섬형 방전 게이트 전극과 방전 드레인 전극이 중첩하는 영역은 다른 면적을 가질 수 있다.
섬형 게이트 전극과 소스 전극이 중첩하는 영역에 의해 형성되는 제 1 커패시터 및 섬형 게이트 전극과 드레인 전극이 중첩하는 영역에 의해 형성되는 제 2 커패시터를 더 포함하고, 제 1 커패시터는 제 2 커패시터와 다른 커패시턴스 값을 가질 수 있다.
방전 소스 전극 및 방전 드레인 전극은 동일한 전도성 물질로 이루어질 수 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치는,표시부 및 비표시부를 포함하는 제 1 기판; 제 1 기판 상에 제 1 방향을 따라 연장된 게이트 라인; 제 1 기판 상에 제 1 방향과 교차하는 제 2 방향을 따라 연장된 데이터 라인; 비표시부에 위치하는 정전기 분산 라인; 및 섬형 방전 게이트 전극, 섬형 방전 게이트 전극 상에서 섬형 방전 게이트 전극과 적어도 일부 중첩하는 방전 반도체층, 방전 반도체층 상에서 섬형 방전 게이트 전극과 적어도 일부 중첩하며 서로 이격되어 배치된 방전 소스 전극 및 방전 드레인 전극을 포함하는 정전기 방지 소자를 포함하고, 방전 소스 전극 및 방전 드레인 전극 중 어느 하나는 정전기 분산 라인에 연결되고, 다른 하나는 게이트 라인 및 데이터 라인 중 어느 하나에 연결되며, 섬형 방전 게이트 전극은 방전 소스 전극 및 방전 드레인 전극보다 더 작은 폭을 가질 수 있다.
섬형 방전 게이트 전극의 전 영역은 평면상에서 방전 반도체층, 방전 소스 전극 및 방전 드레인 전극 중 적어도 하나와 중첩할 수 있다.
방전 소스 전극 및 방전 드레인 전극은 동일한 전도성 물질로 이루어질 수 있다.
섬형 방전 게이트 전극과 방전 소스 전극이 중첩하는 영역과 섬형 방전 게이트 전극과 방전 드레인 전극이 중첩하는 영역은 다른 면적을 가질 수 있다.
섬형 방전 게이트 전극과 방전 소스 전극이 중첩하는 영역에 의해 형성되는 제 1 커패시터 및 섬형 방전 게이트 전극과 방전 드레인 전극이 중첩하는 영역에 의해 형성되는 제 2 커패시터를 더 포함하고, 제 1 커패시터는 제 2 커패시터와 다른 커패시턴스 값을 가질 수 있다.
정전기 분산 라인은 제 1 방향 또는 제 2 방향을 따라 연장될 수 있다.
정전기 분산 라인은 표시부를 둘러싸는 폐곡선 형상으로 이루어질 수 있다.
하나의 정전기 방지 소자의 방전 소스 전극 및 방전 드레인 전극 중 어느 하나는 정전기 분산 라인에 연결되고, 다른 하나는 게이트 라인에 연결되고, 다른 하나의 정전기 방지 소자의 방전 소스 전극 및 방전 드레인 전극 중 어느 하나는 정전기 분산 라인에 연결되고, 다른 하나는 데이터 라인에 연결될 수 있다.
정전기 분산 라인은 접지(ground)와 동일한 전위를 가질 수 있다.
본 발명의 표시 장치에 따르면, 정전기에 의한 소자의 손상을 방지하고, 외부 전계가 정전기 방지 소자에 미치는 전위 유도 작용을 최소화시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 패널 및 이에 접속된 주변 회로를 나타낸 도면이다.
도 2는 도 1의 표시 패널에 포함된 화소들을 도식적으로 나타낸 도면이다.
도 3은 도 1의 표시 패널에 포함된 화소의 평면도이다.
도 4는 도 3의 I-I`를 따라 자른 단면도이다.
도 5는 본 발명의 일 실시예에 따른 게이트 드라이버, 데이터 드라이버, 화소, 정전기 분산 라인 및 정전기 방지 소자의 연결 관계를 나타낸 회로도이다.
도 6a는 본 발명의 다른 일 실시예에 따른 정전기 방지 소자의 평면도이다.
도 6b는 도 6a의 Ⅱ-Ⅱ`선을 따라 자른 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 정전기 방지 소자의 평면도이다.
도 7b는 도 7a의 Ⅲ-Ⅲ`선을 따라 자른 단면도이다.
도 7c는 도 7a의 Ⅳ-Ⅳ`선을 따라 자른 단면도이다.
도 8a는 본 발명의 또 다른 일 실시예에 따른 정전기 방지 소자의 평면도이다.
도 8b는 도 8a의 Ⅴ-Ⅴ`선을 따라 자른 단면도이다.
도 8c는 도 8a의 Ⅵ-Ⅵ`선을 따라 자른 단면도이다.
도 9는 본 발명의 다른 일 실시예에 따른 게이트 드라이버, 데이터 드라이버, 화소, 정전기 분산 라인 및 정전기 방지 소자의 연결 관계를 나타낸 회로도이다.
도 10은 본 발명의 일 실시예에 따른 게이트 드라이버, 데이터 드라이버, 화소, 정전기 분산 라인 및 정전기 방지 소자의 연결 관계를 나타낸 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 그에 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 표시 패널 및 이에 접속된 주변 회로를 나타낸 도면이고, 도 2는 도 1의 표시 패널에 포함된 화소들을 도식적으로 나타낸 도면이다. 도 3은 도 1의 표시 패널에 포함된 화소의 평면도이고, 도 4는 도 3의 I-I`를 따라 자른 단면도이다.
본 발명의 액정 표시 장치는, 표시 패널, 게이트 드라이버(410) 및 데이터 드라이버(420)를 포함한다.
표시 패널은 하부 패널(100), 상부 패널(200) 및 액정층(LC)을 포함한다. 표시 패널은 표시 영역(DA)과 비표시 영역(NDA)으로 구분된다.
표시 패널의 표시 영역(DA)은 하부 패널(100)의 표시 영역(DA) 및 상부 패널(200)의 표시 영역(DA)에 대응된다. 표시 패널의 비표시 영역(NDA)은 하부 패널(100)의 비표시 영역(NDA) 및 상부 패널(200)의 비표시 영역(NDA)에 대응된다.
액정층(LC)은 하부 패널(100) 및 상부 패널(200) 사이에 위치한다. 액정층(LC)은 음의 유전 이방성을 가지며 수직 배향된 액정 분자들을 포함할 수 있다. 이와 달리, 액정층(LC)은 광중합 물질을 포함할 수 있는 바, 이때 광중합 물질은 반응성 모노머(reactive monomer) 또는 반응성 메조겐(reactive mesogen)일 수 있다.
도 1에 도시된 바와 같이, 하부 패널(100)은 상부 패널(200)보다 더 큰 면적을 갖는다. 하부 패널(100)과 상부 패널(200)은 액정층(LC)을 사이에 두고 서로 마주본다.
하부 패널(100)은, 하부 기판(110), 복수의 게이트 라인들(GL1 내지 GLi), 복수의 데이터 라인들(DL1 내지 DLj), 정전기 분산 라인(ESL) 및 정전기 방지 소자(500)를 포함한다. 정전기 분산 라인(ESL) 및 정전기 방지 소자(500)에 대하여는 도 5 내지 도 6c를 참조하여 상세히 후술한다.
게이트 라인들(GL1 내지 GLi)은, 도 1에 도시된 바와 같이, 제 1 방향(D1)을 따라 연장된다. 데이터 라인들(DL1 내지 DLj)은 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 연장되어 게이트 라인들(GL1 내지 GLi)과 교차한다. 게이트 라인들(GL1 내지 GLi)은 비표시 영역(NDA)으로 연장되어 게이트 드라이버(410)에 접속되고, 데이터 라인들(DL1 내지 DLj)은 비표시 영역(NDA)로 연장되어 데이터 드라이버(420)에 접속된다.
게이트 드라이버(410)는 복수의 게이트 구동 집적회로(411)들을 포함한다. 게이트 구동 집적회로(411)들은 게이트 신호들을 생성하여 제 1 내지 제 i 게이트 라인들(GL1 내지 GLi)에 순차적으로 공급한다.
각 게이트 구동 집적회로(411)는 게이트 캐리어(412)에 실장(mount)된다. 게이트 캐리어(412)들은 하부 패널(100)에 전기적으로 연결된다. 예를 들어, 게이트 캐리어(412)들 각각은 회로 기판과 하부 기판(110)의 비표시 영역(NDA) 사이에 전기적으로 연결될 수 있다.
데이터 드라이버(420)는 복수의 데이터 구동 집적회로(421)들을 포함한다. 데이터 구동 집적회로(421)들은 타이밍 컨트롤러로부터 디지털 영상 데이터 신호들 및 데이터 제어신호를 공급받는다. 데이터 구동 집적회로(421)들은 데이터 제어신호에 따라 디지털 영상 데이터 신호들을 샘플링한 후에, 매 수평기간마다 한 수평 라인에 해당하는 샘플링 영상 데이터 신호들을 래치하고 래치된 영상 데이터 신호들을 데이터 라인들(DL1 내지 DLj)에 공급한다. 즉, 데이터 구동 집적회로(421)들은 타이밍 컨트롤러로부터의 디지털 영상 데이터 신호들을 전원 공급부(미도시)로부터 입력되는 감마전압을 이용하여 아날로그 영상 신호들로 변환하여 데이터 라인들(DL1 내지 DLj)로 공급한다.
각 데이터 구동 집적회로(421)는 데이터 캐리어(422)에 실장된다. 데이터 캐리어(422)들은 회로 기판(430)과 하부 패널(100) 사이에 접속된다. 예를 들어, 데이터 캐리어(422)들 각각은 회로 기판(430)과 하부 기판(110)의 비표시 영역(NDA) 사이에 전기적으로 연결될 수 있다.
회로 기판(430)에 전술된 타이밍 컨트롤러 및 전원 공급부가 위치할 수 있는 바, 데이터 캐리어(422)는 타이밍 컨트롤러 및 전원 공급부로부터의 각종 신호들을 데이터 구동 집적회로(421)로 전송하는 입력 배선들과 그 데이터 구동 집적회로(421)로부터 출력된 영상 데이터 신호들을 해당 데이터 라인들로 전송하는 출력 배선들을 포함한다. 한편, 적어도 하나의 데이터 캐리어(422)는 타이밍 컨트롤러 및 전원 공급부로부터의 각종 신호들을 게이트 드라이버(410)로 전송하기 위한 보조 배선들을 더 포함할 수 있는 바, 이 보조 배선들은 하부 패널(100)에 위치한 패널 배선들에 연결된다. 이 패널 배선들은 보조 배선들과 게이트 드라이버(410)를 서로 연결한다. 패널 배선들은 라인-온-글라스(line-on-glass) 방식으로 하부 기판(110)의 비표시 영역(NDA) 상에 형성될 수 있다.
상부 패널(200)은 상부 기판(210)과 이 상부 기판(210) 상에 위치한 공통 전극(CE)을 포함한다.
상부 패널(200)의 공통 전극(CE)은 쇼트부(미도시)를 통해 하부 패널(100)의 공통 라인(미도시)에 연결된다. 공통 전극(CE)은 쇼트부를 통해 공통 라인으로부터 공통 전압을 전달받는다.
표시 패널은, 도 1 및 도 2에 도시된 바와 같이, 복수의 화소들(R, G, B)을 포함하며, 복수의 화소들(R, G, B)은 표시 패널의 표시 영역(DA)에 위치한다.
화소들(R, G, B)은 행렬 형태로 배열된다. 화소들(R, G, B)은 적색 영상을 표시하는 적색 화소(R), 녹색 영상을 표시하는 녹색 화소(G) 및 청색 영상을 표시하는 청색 화소(B)로 구분된다. 이때, 수평 방향으로 인접한 적색 화소(R), 녹색 화소(G) 및 청색 화소(B)는 하나의 단위 영상을 표시하기 위한 단위 화소가 될 수 있다.
제 n 수평라인(n은 1 내지 i 중 어느 하나)을 따라 배열된 j개의 화소들(이하, 제 n 수평라인 화소들)은 제 1 내지 제 j 데이터 라인들(DL1 내지 DLj) 각각에 개별적으로 접속된다. 아울러, 이 제 n 수평라인 화소들은 제 n 게이트 라인에 공통으로 접속된다. 이에 따라, 제 n 수평라인 화소들은 제 n 게이트 신호를 공통으로 공급받는다. 즉, 동일 수평라인 상에 배열된 j개의 화소들은 모두 동일한 게이트 신호를 공급받지만, 서로 다른 수평라인 상에 위치한 화소들은 서로 다른 게이트 신호를 공급받는다. 예를 들어, 제 1 수평라인(HL1)에 위치한 적색 화소(R) 및 녹색 화소(G)는 모두 제 1 게이트 신호를 공급받는 반면, 제 2 수평라인(HL2)에 위치한 적색 화소(R) 및 녹색 화소(G)는 이들과는 다른 타이밍을 갖는 제 2 게이트 신호를 공급받는다.
각 화소(R, G, B)는, 도 2에 도시된 바와 같이, 박막 트랜지스터(TFT), 액정용량 커패시터(Clc) 및 보조용량 커패시터(Cst)를 포함한다.
박막 트랜지스터(TFT)는 게이트 라인(GLi)으로부터의 게이트 신호에 따라 턴-온된다. 턴-온된 박막 트랜지스터(TFT)는 데이터 라인(DLj)으로부터 제공된 아날로그 영상 데이터 신호를 액정용량 커패시터(Clc) 및 보조용량 커패시터(Cst)로 공급한다.
액정용량 커패시터(Clc)는 서로 대향하여 위치한 화소 전극(PE)과 공통 전극(CE)을 포함한다.
보조용량 커패시터(Cst)는 서로 대향하여 위치한 화소 전극(PE)과 대향 전극을 포함한다. 여기서, 대향 전극은 전단 게이트 라인(GLi-1) 또는 공통 전압을 전송하는 전송 라인(미도시)일 수 있다.
하부 패널(100)은, 도 3 및 도 4에 도시된 바와 같이, 하부 기판(110), 게이트 라인(GL), 데이터 라인(DL), 박막 트랜지스터(TFT), 게이트 절연막(120), 보호막(140), 컬러 필터(CF), 층간 절연막(160), 화소 전극(PE) 및 차광부(170)를 포함한다.
박막 트랜지스터(TFT)는 게이트 전극(GE), 반도체층(SM), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
게이트 라인(GL) 및 게이트 전극(GE)은 하부 기판(110) 상에 위치한다. 게이트 라인(GL)은, 다른 층 또는 외부 구동회로와의 접속을 위해, 이의 접속 부분(예를 들어, 끝 부분)이 이의 다른 부분보다 더 큰 면적을 가질 수 있다. 게이트 라인 (GL) 및 게이트 전극(GE) 중 적어도 하나는 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 또는 은(Ag)이나 은 합금과 같은 은 계열의 금속, 또는 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 또는 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속으로 만들어질 수 있다. 이와 달리, 게이트 라인(GL) 및 게이트 전극(GE) 중 적어도 하나는, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 중 어느 하나로 만들어질 수 있다. 이와 달리, 게이트 라인(GL) 및 게이트 전극(GE) 중 적어도 하나는 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다.
게이트 절연막(120)은 게이트 라인(GL) 및 게이트 전극(GE) 상에 위치한다. 이때, 게이트 절연막(120)은 그 게이트 라인(GL) 및 게이트 전극(GE)을 포함한 하부 기판(110)의 전면(全面)에 위치할 수 있다. 게이트 절연막(120)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 만들어질 수 있다. 게이트 절연막(120)은 물리적 성질이 다른 적어도 두 개의 절연층들을 포함하는 다중막 구조를 가질 수 있다.
반도체층(SM)은 게이트 절연막(120) 상에 위치한다. 이때, 반도체층(SM)은 게이트 전극(GE)과 중첩한다. 반도체층(SM)은 비정질 규소 또는 다결정 규소 등으로 만들어질 수 있다.
도시되지 않았지만, 저항성 접촉층은 반도체층(SM) 상에 위치할 수 있다. 저항성 접촉층은 인(phosphorus)과 같은 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 저항성 접촉층은 쌍을 이루어 반도체층(SM) 상에 위치할 수 있다.
소스 전극(SE)은 반도체층(SM) 상에 위치한다. 소스 전극(SE)은 데이터 라인(DL)으로부터 연장된다. 예를 들어, 도 3에 도시된 바와 같이, 이 소스 전극(SE)은 데이터 라인(DL)에서 게이트 전극(GE)을 향해 돌출된 형태를 갖는다. 소스 전극(SE)은 반도체층(SM) 및 게이트 전극(GE)과 중첩된다. 소스 전극(SE)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어지는 것이 바람직하며, 내화성 금속막과 저저항 도전막을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴(또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 상부막의 이중막, 몰리브덴 (또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 중간막과 몰리브덴 (또는 몰리브덴 합금) 상부막의 삼중막을 들 수 있다. 한편, 소스 전극(SE)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
드레인 전극(DE)은 반도체층(SM) 상에 소스 전극(SE)과 이격되어 위치한다. 드레인 전극(DE)은 게이트 전극(GE) 및 반도체층(SM)과 중첩된다. 드레인 전극(DE)은 화소 전극(PE)에 연결된다. 드레인 전극(DE) 역시 전술된 소스 전극(SE)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 드레인 전극(DE)과 소스 전극(SE)은 동일한 공정으로 동시에 만들어질 수 있다.
게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)은 반도체층(SM)과 함께 박막 트랜지스터(TFT)를 이룬다. 이때 이 박막 트랜지스터(TFT)의 채널(channel)은 소스 전극(SE)과 드레인 전극(DE) 사이의 반도체층(SM) 부분에 위치한다. 도시되지 않았지만, 채널 부분에 해당하는 반도체층(SM) 부분은 다른 부분에 비하여 더 낮은 두께를 가질 수 있다.
데이터 라인(DL)은 게이트 절연막(120) 상에 위치한다. 도시되지 않았지만, 데이터 라인(DL)은, 다른 층 또는 외부 구동회로와의 접속을 위해, 이의 접속 부분(예를 들어, 끝 부분)이 이의 다른 부분보다 더 큰 면적을 가질 수 있다. 데이터 라인(DL)은 게이트 라인(GL)과 교차한다. 도시되지 않았지만, 데이터 라인(DL)과 게이트 라인(GL)이 교차하는 곳에서 데이터 라인(DL)은 이의 다른 부분보다 더 작은 선폭을 가질 수 있다. 이에 따라, 데이터 라인(DL)과 게이트 라인(GL) 간의 기생 커패시턴스의 크기가 줄어들 수 있다. 데이터 라인(DL) 역시 전술된 소스 전극(SE)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 데이터 라인(DL)과 소스 전극(SE)은 동일한 공정으로 동시에 만들어질 수 있다.
보호막(140)은 데이터 라인(DL), 소스 전극(SE), 드레인 전극(DE) 및 게이트 절연막(120) 상에 위치한다. 이때, 보호막(140)은 그 데이터 라인(DL), 소스 전극(SE), 드레인 전극(DE) 및 게이트 절연막(120)을 포함한 하부 기판(110)의 전면(全面)에 위치할 수 있다. 보호막(140)은 드레인 전극(DE)을 노출시키는 콘택홀(CNT)을 갖는다. 보호막(140)은 질화 규소(SiNx) 또는 산화 규소(SiOx)와 같은 무기 절연물로 만들어질 수 있는 바, 그 무기 절연물질로서 감광성(photosensitivity)을 가지며 유전 상수(dielectric constant)가 약 4.0인 것이 사용될 수 있다. 이와 달리, 보호막(140)은, 우수한 절연 특성을 가지면서도 노출된 반도체층(SM) 부분에 손상을 주지 않도록, 하부 무기막과 상부 유기막의 이중막 구조를 가질 수도 있다. 보호막(140)의 두께는 약 5000Å 이상일 수 있고, 약 6000 Å 내지 약 8000 Å 일 수 있다.
컬러 필터(CF)는 보호막(140) 상에 구비된다. 컬러 필터(CF)의 가장자리는 게이트 라인(GL), 박막 트랜지스터(TFT) 및 데이터 라인(DL) 상에 위치한다. 컬러 필터(CF)의 가장자리는 이에 인접한 다른 컬러 필터의 가장자리와 중첩할 수 있다. 컬러 필터(CF)는 감광성 유기 물질로 이루어질 수 있다. 컬러 필터(CF)는 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터를 포함할 수 있다.
층간 절연막(160)은 컬러 필터(CF) 및 보호막(140) 상에 위치한다. 이때, 층간 절연막(160)은 그 컬러 필터(CF) 및 보호막(140)을 포함한 하부 기판(110)의 전면(全面)에 위치할 수 있다. 층간 절연막(160)은 유기 물질로 이루어질 수 있다.
화소 전극(PE)은 콘택홀(CNT)을 통해 드레인 전극(DE)에 접속된다. 화소 전극(PE)은 층간 절연막(160) 상에 위치한다. 화소 전극(PE)은 ITO(Indium tin oxide) 또는 IZO(Indium zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다. 이때, ITO는 다결정 또는 단결정의 물질일 수 있으며, 또한 IZO 역시 다결정 또는 단결정의 물질일 수 있다.
차광부(170)는 화소 전극(PE) 및 층간 절연막(160) 상에 배치된다. 예를 들어, 차광부(170)는 박막 트랜지스터(TFT), 게이트 라인들(GL) 및 데이터 라인(DL)과 중첩하여 배치되어, 빛샘을 차단한다.
차광부(170) 상에 컬럼 스페이서(171)가 위치할 수 있다. 컬럼 스페이서(171)는 상부 기판(210)을 향해 차광부(170)로부터 소정 높이로 돌출된 형상을 가질 수 있다. 컬럼 스페이서(171)는 하부 기판(110)과 상부 기판(210) 간의 셀갭(cell gap)을 유지시킨다.
컬럼 스페이서(171)는 차광부(170)와 일체로 구성될 수 있다. 이 경우, 컬럼 스페이서(171)와 차광부(170)는 동일한 물질로 동시에 제조될 수 있다. 이러한 컬럼 스페이서(171)와 차광부(170)를 블랙 컬럼 스페이서(Black Column Spacer;BCS)라고도 한다.
도시되지 않았지만, 화소 전극(PE), 층간 절연막(160), 차광부(170) 및 컬럼 스페이서(171) 상에 하부 배향막이 배치될 수 있다. 하부 배향막은 수직 배향막 또는 광중합 물질을 포함하는 광배향막일 수 있다.
상부 패널(200)은 상부 기판(210)과 이 상부 기판(210) 상에 위치한 공통 전극(CE)을 포함한다.
공통 전극(CE)은 상부 기판(210)의 전면(全面)에 위치할 수 있다. 공통 전극(CE)은 ITO(Indium tin oxide) 또는 IZO(Indium zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다. 이때, ITO는 다결정 또는 단결정의 물질일 수 있으며, 또한 IZO 역시 다결정 또는 단결정의 물질일 수 있다.
도시되지 않았지만, 공통 전극(CE) 상에 상부 배향막이 배치될 수 있다. 상부 배향막은 수직 배향막 또는 광중합 물질을 포함하는 광배향막일 수 있다.
도 5는 본 발명의 일 실시예에 따른 게이트 드라이버, 데이터 드라이버, 화소, 정전기 분산 라인 및 정전기 방지 소자의 연결 관계를 나타낸 회로도이다. 도 6a는 본 발명의 다른 일 실시예에 따른 정전기 방지 소자의 평면도이고, 도 6b는 도 6a의 Ⅱ-Ⅱ`선을 따라 자른 단면도이다.
이하, 도 5 내지 도 6b를 참조하여, 정전기 분산 라인(ESL) 및 정전기 방지 소자(500)에 대해 상세히 설명한다.
정전기 분산 라인(ESL)은 제 1 기판(110)의 비표시부(NDA)에 위치하며, 정전기 방지 소자(500)와 연결된다. 예를 들어, 도 1에 도시된 바와 같이, 정전기 분산 라인(ESL)은 제 1 방향(D1)을 따라 연장되어 게이트 라인(GL1 내지 GLi)과 평행하게 배치될 수 있다. 다만, 이에 한정되는 것은 아니며, 정전기 분산 라인(ESL)은 제 1 방향(D1) 및 제 2 방향(D2)으로 연장되어 표시부(DA)를 둘러싸는 형상으로 이루어질 수도 있으며, 정전기 분산 라인(ESL)은 제 1 방향(D1) 및 제 2 방향(D2)으로 각각 연장된 복수의 라인으로 이루어질 수도 있다.
정전기 분산 라인(ESL)은 도전성 물질로 이루어질 수 있다. 예를 들어, 전술된 게이트 전극(GE)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 정전기 분산 라인(ESL)과 게이트 전극(GE)은 동일한 공정으로 동시에 만들어질 수 있다. 다만, 이에 한정되는 것은 아니며 정전기 분산 라인(ESL)은 전술한 소스 전극(SE) 및 드레인 전극(DE)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다.
도시되지 않았지만, 정전기 분산 라인(ESL)은 접지(ground) 전위와 연결될 수 있다. 또는, 정전기 분산 라인(ESL)은 일정한 전압이 인가되는 별도의 배선과 연결될 수 있다. 이에 따라, 게이트 라인(GL) 또는 데이터 라인(DL)으로 유입된 정전기가 정전기 분산 라인(ESL)을 통해 분산될 수 있다.
도 6a 및 도 6b에 도시된 바와 같이, 정전기 방지 소자(500)는 방전 게이트 전극(ESD_GE), 방전 반도체층(ESD_SM), 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE)을 포함한다.
방전 게이트 전극(ESD_GE)은 하부 기판(110) 상에 위치한다. 방전 게이트 전극(ESD_GE)은 전술된 게이트 전극(GE)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 방전 게이트 전극(ESD_GE)과 게이트 전극(GE)은 동일한 공정으로 동시에 만들어질 수 있다.
본 발명의 일 실시예에 따르면, 방전 게이트 전극(ESD_GE)은 게이트 라인(GL), 데이터 라인(DL) 및 정전기 분산 라인(ESL) 등의 다른 배선과 연결되지 않고 플로팅(floating)된다.
방전 게이트 전극(ESD_GE)은 도 6a에 도시된 바와 같이, 평면상에서 길이 방향으로의 폭인 제 1 폭(W11) 및 길이 방향과 교차하는 방향으로의 폭인 제 2 폭(W12)을 갖는다.
방전 반도체층(ESD_SM)은 게이트 절연막(120) 상에 위치하며, 전술된 반도체층(SM)과 동일한 재료 및 구조를 가질 수 있다. 다시 말하여, 방전 반도체층(ESD_SM)과 반도체층(SM)은 동일한 공정으로 동시에 만들어질 수 있다.
본 발명의 일 실시예에 따르면, 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE) 중 어느 하나는 데이터 라인(DL)과 연결되며, 다른 하나는 정전기 분산 라인(ESL)과 연결될 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 방전 소스 전극(ESD_SE)은 데이터 라인(DL)과 연결되고, 방전 드레인 전극(ESD_DE)은 정전기 분산 라인(ESL)과 연결될 수 있다.
방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE)은 방전 반도체층(ESD_SM) 상에 서로 이격되어 위치한다. 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE)은 게이트 절연막(120) 및 방전 반도체층(ESD_SM)을 사이에 두고 방전 게이트 전극(ESD_GE)과 이격되어 배치된다. 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE)은 전술된 소스 전극(SE) 및 드레인 전극(DE)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 방전 소스 전극(ESD_SE), 방전 드레인 전극(ESD_DE), 소스 전극(SE) 및 드레인 전극(DE)은 동일한 공정으로 동시에 만들어질 수 있다.
본 발명의 일 실시예에 따르면, 방전 게이트 전극(ESD_GE)은 방전 반도체층(ESD_SM), 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE) 중 어느 하나와도 중첩하지 않는 영역을 포함한다. 이에 따라, 방전 게이트 전극(ESD_GE)은 외부 전계에 의해 영향을 받을 수 있다.
이를 방지하기 위해, 본 발명의 다른 일 실시예에 따른 표시 장치는 전계 보호층(EPL)을 포함한다.
전계 보호층(EPL)은 층간 절연막(160) 상에 위치하며, 전술된 화소 전극(PE)과 동일한 재료 및 구조를 가질 수 있다. 다시 말하여, 전계 보호층(EPL)과 화소 전극(PE)은 동일한 공정으로 동시에 만들어질 수 있다. 다만, 이에 한정되지 않으며 전계 보호층(EPL)은 화소 전극과 다른 전도성 물질로 이루어질 수도 있다.
전계 보호층(EPL)은 방전 게이트 전극(ESD_GE)을 덮으며, 방전 게이트 전극(ESD_GE)보다 더 큰 면적을 가질 수 있다. 특히, 전계 보호층(EPL)은 방전 반도체층(ESD_SM), 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE) 중 어느 하나와도 중첩하지 않는 방전 게이트 전극(ESD_GE) 영역을 덮는다. 이때, 도시되지 않았지만, 전계 보호층(EPL)은 접지(ground) 전위 또는 일정한 전위를 인가받는 배선과 연결될 수 있다. 예를 들어, 전계 보호층(EPL)은 정전기 분산 라인(ESL)과 연결되어 전계 보호층(EPL)에 정전기 분산 라인과 실질적으로 동일한 전위가 인가될 수 있다.
전계 보호층(EPL)은 외부 전계에 의해 정전기 방지 소자(500)에 전위가 유도되는 것을 방지할 수 있다. 이에 따라, 전계 보호층(EPL)은 외부 전계에 의해 정전기 방지 소자(500)가 영향을 받는 것을 방지할 수 있다.
도 7a는 본 발명의 일 실시예에 따른 정전기 방지 소자의 평면도이고, 도 7b는 도 7a의 Ⅲ-Ⅲ`선을 따라 자른 단면도이고, 도 7c는 도 7a의 Ⅳ-Ⅳ`선을 따라 자른 단면도이다.
이하, 도 7a 및 도 7c를 참조하여, 본 발명의 다른 일 실시예에 따른 정전기 방지 소자에 대해 상세히 설명한다.
방전 게이트 전극(ESD_GE)은 하부 기판(110) 상에 위치한다. 방전 게이트 전극(ESD_GE)은 전술된 게이트 전극(GE)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 방전 게이트 전극(ESD_GE)과 게이트 전극(GE)은 동일한 공정으로 동시에 만들어질 수 있다.
방전 게이트 전극(ESD_GE)은 게이트 라인(GL), 데이터 라인(DL) 및 정전기 분산 라인(ESL) 등의 다른 배선과 연결되지 않고 플로팅(floating)된다.
방전 반도체층(ESD_SM)은 게이트 절연막(120) 상에 위치하며, 전술된 반도체층(SM)과 동일한 재료 및 구조를 가질 수 있다. 다시 말하여, 방전 반도체층(ESD_SM)과 반도체층(SM)은 동일한 공정으로 동시에 만들어질 수 있다.
방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE)은 방전 반도체층(ESD_SM) 상에 서로 이격되어 위치한다. 즉, 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE)은 게이트 절연막(120) 및 방전 반도체층(ESD_SM)을 사이에 두고 방전 게이트 전극(ESD_GE)과 이격되어 배치된다. 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE)은 전술된 소스 전극(SE) 및 드레인 전극(DE)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 방전 소스 전극(ESD_SE), 방전 드레인 전극(ESD_DE), 소스 전극(SE) 및 드레인 전극(DE)은 동일한 공정으로 동시에 만들어질 수 있다.
방전 소스 전극(ESD_SE)과 방전 게이트 전극(ESD_GE)은 적어도 일부 중첩되며, 중첩되는 영역(S1)에서 제 1 커패시터(C1)가 형성된다. 또한, 방전 드레인 전극(ESD_DE)과 방전 게이트 전극(ESD_GE)은 적어도 일부 중첩되며, 중첩되는 영역(S2)에서 제 2 커패시터(C2)가 형성된다.
본 발명의 다른 일 실시예에 따르면, 방전 소스 전극(ESD_SE)과 방전 게이트 전극(ESD_GE)이 중첩되는 영역(S1)은 방전 드레인 전극(ESD_DE)과 방전 게이트 전극(ESD_GE)이 중첩되는 영역(S2)과 다른 면적을 가질 수 있다. 다시 말해서, 본 발명의 일 실시예에 따르면, 제 1 커패시터(C1)는 제 2 커패시터(C2)와 다른 커패시턴스 값을 가질 수 있다. 다만, 이에 한정되지 않으며 방전 소스 전극(ESD_SE)과 방전 게이트 전극(ESD_GE)이 중첩되는 영역(S1)은 방전 드레인 전극(ESD_DE)과 방전 게이트 전극(ESD_GE)이 중첩되는 영역(S2)과 실질적으로 동일한 면적을 가질 수 있고, 제 1 커패시터(C1)는 제 2 커패시터(C2)와 동일한 커패시턴스 값을 가질 수 있다.
본 발명의 다른 일 실시예에 따르면, 정전기 방지 소자(500)의 방전 게이트 전극(ESD_GE)은 섬형으로 플로팅된 상태이며, 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE)과 중첩된 영역(S1, S2)에 의해 제 1 및 제 2 커패시터(C1, C2)가 형성된다. 이에 따라, 정전기 방지 소자(500)는 게이트 라인(GL), 데이터 라인(DL) 및 정전기 분산 라인(ESL)으로 유입된 정전기를 정전기 방지 소자(500)의 양 방향으로 분산시킬 수 있어, 정전기에 의한 표시 소자의 손상을 방지할 수 있다.
도 7a를 참조하면, 평면상에서 방전 소스 전극(ESD_SE)과 방전 드레인 전극(ESD_DE)이 마주보는 일 단을 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE)의 내측 단이라 하고, 내측 단과 마주보는 다른 일 단을 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE)의 외측 단이라 할 때, 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE)은 방전 소스 전극(ESD_SE)의 외측 단과 방전 드레인 전극(ESD_DE)의 외측 단 사이의 거리를 제 1 폭(W21)이라고 정의한다. 또한, 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE)은 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE)의 내측 단 및 외측 단을 제외한 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE)의 다른 두 단 사이의 거리인 제 2 폭(W22)을 갖는다.
본 발명의 다른 일 실시예에 따르면, 방전 게이트 전극(ESD_GE)은 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE)보다 작은 폭을 갖는다. 구체적으로, 방전 게이트 전극(ESD_GE)의 제 1 폭(W11)은 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE)의 제 1 폭(W21) 보다 작다(W11<W21). 또한, 방전 게이트 전극(ESD_GE)의 제 2 폭(W12)은 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE)의 제 2 폭(W22) 보다 작다(W12<W22).
본 발명의 다른 일 실시예에 따르면, 방전 게이트 전극(ESD_GE)은 방전 게이트 전극(ESD_GE)와 게이트 절연막(120)이 중첩하는 가장자리(Ed)를 갖는다. 도 7a에 도시된 바와 같이, 방전 게이트 전극(ESD_GE)의 가장자리(Ed)는 방전 반도체층(ESD_SM), 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE)과 중첩한다.
이에 따라, 방전 게이트 전극(ESD_GE)은 방전 반도체층(ESD_SM), 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE) 중 어느 하나와도 중첩하지 않는 영역이 존재하지 않는다. 즉, 섬형 방전 게이트 전극의 전 영역은 평면상에서 방전 반도체층, 방전 소스 전극 및 방전 드레인 전극 중 적어도 하나와 중첩한다.
또한, 본 발명의 다른 일 실시예에 따른 방전 게이트 전극(ESD_GE)은 방전 반도체층(ESD_SM), 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE) 중 어느 하나와도 중첩하지 않는 영역을 포함하지 않는다. 즉, 섬형 방전 게이트 전극의 전 영역은 평면상에서 방전 반도체층, 방전 소스 전극 및 방전 드레인 전극 중 적어도 하나와 중첩한다. 이에 따라, 방전 게이트 전극(ESD_GE)은 외부 전계에 의해 정전기 방지 소자(500)가 영향을 받는 것을 방지할 수 있다.
도 8a는 본 발명의 또 다른 일 실시예에 따른 정전기 방지 소자의 평면도이고, 도 8b는 도 8a의 Ⅴ-Ⅴ`선을 따라 자른 단면도이고, 도 8c는 도 8a의 Ⅵ-Ⅵ`선을 따라 자른 단면도이다.
이하, 도 8a 및 도 8c를 참조하여, 본 발명의 또 다른 일 실시예에 따른 정전기 방지 소자에 대해 상세히 설명한다.
도 8a를 참조하면, 방전 소스 전극(ESD_SE)과 방전 드레인 전극(ESD_DE)이 마주보는 일 단을 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE)의 내측 단이라 하고, 내측 단과 마주보는 다른 일 단을 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE) 외측 단이라 할 때, 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE)은 방전 소스 전극(ESD_SE)의 외측 단과 방전 드레인 전극(ESD_DE)의 외측 단 사이의 거리인 제 1 폭(W21)이라고 정의한다. 또한, 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE)은 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE)의 내측 단 및 외측 단을 제외한 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE)의 다른 두 단 사이의 거리인 제 2 폭(W22)을 갖는다.
본 발명의 또 다른 일 실시예에 따르면, 방전 게이트 전극(ESD_GE)은 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE)보다 작은 폭을 갖는다. 구체적으로, 방전 게이트 전극(ESD_GE)의 제 1 폭(W11)은 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE)의 제 1 폭(W21)은 보다 작다. 또한, 방전 게이트 전극(ESD_GE)의 제 2 폭(W12)은 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE)의 제 2 폭(W22) 보다 작다.
본 발명의 또 다른 일 실시예에 따르면, 방전 게이트 전극(ESD_GE)은 방전 게이트 전극(ESD_GE)와 게이트 절연막(120)이 중첩하는 가장자리(Ed)를 갖는다. 도 7a에 도시된 바와 같이, 방전 게이트 전극(ESD_GE)의 가장자리(Ed)는 방전 반도체층(ESD_SM), 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE)과 중첩한다.
이에 따라, 방전 게이트 전극(ESD_GE)은 방전 반도체층(ESD_SM), 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE)과 중첩되지 않는 영역을 포함하지 않는다. 즉, 섬형 방전 게이트 전극의 전 영역은 평면상에서 방전 반도체층, 방전 소스 전극 및 방전 드레인 전극 중 적어도 하나와 중첩한다.
본 발명의 또 다른 일 실시예에 따르면, 표시 장치는 전계 보호층(EPL)을 더 포함한다.
전계 보호층(EPL)은 방전 게이트 전극(ESD_GE)을 덮으며, 방전 게이트 전극(ESD_DE)보다 더 큰 면적을 가질 수 있다. 이때, 도시되지 않았지만, 전계 보호층(EPL)은 접지(ground) 전위 또는 일정한 전위를 인가받는 배선과 연결될 수 있다. 예를 들어, 전계 보호층(EPL)은 정전기 분산 라인(ESL)과 연결되어 전계 보호층(EPL)에 정전기 분산 라인(ESL)과 실질적으로 동일한 전위가 인가될 수 있다.
전계 보호층(EPL)은 외부 전계에 의해 정전기 방지 소자(500)에 전위가 유도되는 것을 방지할 수 있다. 이에 따라, 전계 보호층(EPL)은 정전기 방지 소자(500)의 외부 전계에 의한 영향을 최소화할 수 있어, 표시 장치의 안정성을 향상시킬 수 있다.
도 9는 본 발명의 또 다른 일 실시예에 따른 게이트 드라이버, 데이터 드라이버, 화소, 정전기 분산 라인 및 정전기 방지 소자의 연결 관계를 나타낸 다른 회로도이다.
도 9를 참조하여, 본 발명의 또 다른 일 실시예에 대해 상세히 설명한다.
본 발명의 또 다른 일 실시예에 따르면, 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE) 중 어느 하나는 게이트 라인(GL)과 연결되며, 다른 하나는 정전기 분산 라인(ESL)과 연결될 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 방전 소스 전극(ESD_SE)은 게이트 라인(GL)과 연결되고, 방전 드레인 전극(ESD_DE)은 정전기 분산 라인(ESL)과 연결될 수 있다.
도 10은 본 발명의 또 다른 일 실시예에 따른 게이트 드라이버, 데이터 드라이버, 화소, 정전기 분산 라인 및 정전기 방지 소자의 연결 관계를 나타낸 또 다른 회로도이다.
도 10을 참조하여, 본 발명의 또 다른 일 실시예에 대해 상세히 설명한다.
본 발명의 또 다른 일 실시예에 따르면, 복수의 정전기 방지 소자(500) 중 한 정전기 방지 소자(500)의 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE) 중 어느 하나는 데이터 라인(DL)과 연결되며, 다른 하나는 정전기 분산 라인(ESL)과 연결될 수 있고, 복수의 정전기 방지 소자(500) 중 다른 한 정전기 방지 소자(500)의 방전 소스 전극(ESD_SE) 및 방전 드레인 전극(ESD_DE) 중 어느 하나는 게이트 라인(GL)과 연결되며, 다른 하나는 정전기 분산 라인(ESL)과 연결될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
ESD_GE: 방전 게이트 전극 ESD_SM: 방전 반도체층
ESD_SE: 방전 소스 전극 ESD_DS: 방전 드레인 전극
500: 정전기 방지 소자 EPL: 전계 보호층

Claims (20)

  1. 표시부 및 비표시부를 포함하는 제 1 기판;
    상기 제 1 기판 상에 제 1 방향을 따라 연장된 게이트 라인;
    상기 제 1 기판 상에 상기 제 1 방향과 교차하는 제 2 방향을 따라 연장된 데이터 라인;
    상기 비표시부에 위치하는 정전기 분산 라인; 및
    섬형 방전 게이트 전극, 상기 섬형 방전 게이트 전극 상에서 상기 섬형 방전 게이트 전극과 적어도 일부 중첩하는 방전 반도체층, 상기 방전 반도체층 상에서 상기 섬형 방전 게이트 전극과 적어도 일부 중첩하며 서로 이격되어 배치된 방전 소스 전극 및 방전 드레인 전극을 포함하는 정전기 방지 소자를 포함하고,
    상기 방전 소스 전극 및 상기 방전 드레인 전극 중 어느 하나는 상기 정전기 분산 라인에 연결되고, 다른 하나는 상기 게이트 라인 및 상기 데이터 라인 중 어느 하나에 연결되며,
    상기 정전기 방지 소자 상에 배치되고 상기 섬형 게이트 전극과 중첩하는 전계 보호층을 포함하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 전계 보호층은 상기 섬형 게이트 전극보다 더 큰 면적을 가지며, 상기 섬형 게이트 전극을 덮는 표시 장치.
  3. 제 2 항에 있어서,
    상기 전계 보호층은 전도성 물질로 이루어진 표시 장치.
  4. 제 2 항에 있어서,
    상기 전계 보호층은 상기 정전기 분산 라인과 전위가 실질적으로 동일한 표시 장치.
  5. 제 2 항에 있어서,
    상기 정전기 분산 라인은 상기 제 1 방향 또는 상기 제 2 방향을 따라 연장된 표시 장치.
  6. 제 5 항에 있어서,
    상기 정전기 분산 라인은 상기 표시부를 둘러싸는 폐곡선 형상으로 이루어진 표시 장치.
  7. 제 1 항에 있어서,
    상기 섬형 방전 게이트 전극은 상기 방전 소스 전극 및 상기 방전 드레인 전극보다 더 작은 폭을 갖는 표시 장치.
  8. 제 7 항에 있어서,
    상기 섬형 방전 게이트 전극의 전 영역은 평면상에서 상기 방전 반도체층, 방전 소스 전극 및 상기 방전 드레인 전극 중 적어도 하나와 중첩하는 표시 장치.
  9. 제 7 항에 있어서,
    상기 섬형 방전 게이트 전극과 상기 방전 소스 전극이 중첩하는 영역과 상기 섬형 방전 게이트 전극과 상기 방전 드레인 전극이 중첩하는 영역은 다른 면적을 갖는 표시 장치.
  10. 제 9 항에 있어서,
    상기 섬형 게이트 전극과 상기 소스 전극이 중첩하는 영역에 의해 형성되는 제 1 커패시터 및 상기 섬형 게이트 전극과 상기 드레인 전극이 중첩하는 영역에 의해 형성되는 제 2 커패시터를 더 포함하고, 상기 제 1 커패시터는 상기 제 2 커패시터와 다른 커패시턴스 값을 갖는 표시 장치.
  11. 제 7 항에 있어서,
    상기 방전 소스 전극 및 상기 방전 드레인 전극은 동일한 전도성 물질로 이루어진 표시 장치.
  12. 표시부 및 비표시부를 포함하는 제 1 기판;
    상기 제 1 기판 상에 제 1 방향을 따라 연장된 게이트 라인;
    상기 제 1 기판 상에 상기 제 1 방향과 교차하는 제 2 방향을 따라 연장된 데이터 라인;
    상기 비표시부에 위치하는 정전기 분산 라인; 및
    섬형 방전 게이트 전극, 상기 섬형 방전 게이트 전극 상에서 상기 섬형 방전 게이트 전극과 적어도 일부 중첩하는 방전 반도체층, 상기 방전 반도체층 상에서 상기 섬형 방전 게이트 전극과 적어도 일부 중첩하며 서로 이격되어 배치된 방전 소스 전극 및 방전 드레인 전극을 포함하는 정전기 방지 소자를 포함하고,
    상기 방전 소스 전극 및 상기 방전 드레인 전극 중 어느 하나는 정전기 분산 라인에 연결되고, 다른 하나는 상기 게이트 라인 및 상기 데이터 라인 중 어느 하나에 연결되며,
    상기 섬형 방전 게이트 전극은 상기 방전 소스 전극 및 상기 방전 드레인 전극보다 더 작은 폭을 갖는 표시 장치.
  13. 제 12 항에 있어서,
    상기 섬형 방전 게이트 전극의 전 영역은 평면상에서 상기 방전 반도체층, 상기 방전 소스 전극 및 상기 방전 드레인 전극 중 적어도 하나와 중첩하는 표시 장치.
  14. 제 12 항에 있어서,
    상기 방전 소스 전극 및 상기 방전 드레인 전극은 동일한 전도성 물질로 이루어진 표시 장치.
  15. 제 12 항에 있어서,
    상기 섬형 방전 게이트 전극과 상기 방전 소스 전극이 중첩하는 영역과 상기 섬형 방전 게이트 전극과 상기 방전 드레인 전극이 중첩하는 영역은 다른 면적을 갖는 표시 장치.
  16. 제 15 항에 있어서,
    상기 섬형 방전 게이트 전극과 상기 방전 소스 전극이 중첩하는 영역에 의해 형성되는 제 1 커패시터 및 상기 섬형 방전 게이트 전극과 상기 방전 드레인 전극이 중첩하는 영역에 의해 형성되는 제 2 커패시터를 더 포함하고, 상기 제 1 커패시터는 상기 제 2 커패시터와 다른 커패시턴스 값을 갖는 표시 장치.
  17. 제 12 항에 있어서,
    상기 정전기 분산 라인은 상기 제 1 방향 또는 상기 제 2 방향을 따라 연장된 표시 장치.
  18. 제 17 항에 있어서,
    상기 정전기 분산 라인은 상기 표시부를 둘러싸는 폐곡선 형상으로 이루어진 표시 장치.
  19. 제 17 항에 있어서,
    상기 하나의 정전기 방지 소자의 상기 방전 소스 전극 및 상기 방전 드레인 전극 중 어느 하나는 상기 정전기 분산 라인에 연결되고, 다른 하나는 상기 게이트 라인에 연결되고, 상기 다른 하나의 정전기 방지 소자의 상기 방전 소스 전극 및 상기 방전 드레인 전극 중 어느 하나는 상기 정전기 분산 라인에 연결되고, 다른 하나는 상기 데이터 라인에 연결된 표시 장치.
  20. 제 17 항에 있어서,
    상기 정전기 분산 라인은 접지(ground)와 동일한 전위를 갖는 표시 장치.
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