KR100910835B1 - 표시장치 및 표시장치 구동방법 - Google Patents

표시장치 및 표시장치 구동방법 Download PDF

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Abstract

제1 표시 모드에 비하여 계조의 수가 감소된 제2 표시 모드에서는 표시장치에 구비된 신호 제어 회로의 메모리 콘트롤러에 의해 메모리에의 하위 비트의 디지털 비디오 신호의 기입을 없앤다. 또한, 메모리로부터의 하위 비트의 디지털 비디오 신호의 판독을 없앤다. 소스 신호선 구동회로에 입력되는 디지털 영상 신호의 정보량을 적게 한다. 이 동작에 대응하여, 디스플레이 콘트롤러는 각 구동회로에 입력되는 스타트 펄스 및 클록 펄스의 주파수를 작게 하고, 표시를 행하는 서브프레임 기간의 기입 기간 및 표시 기간을 길게 설정한다.
Figure R1020020021121
표시장치, 발광소자, 소스 신호선 구동회로, 게이트 신호선 구동회로, 프레임 기간, 서브프레임 기간, 기입 기간, 표시 기간

Description

표시장치 및 표시장치 구동방법{Display Device and Method of Driving the Same}
도 1(A) 및 도 1(B)는 본 발명에 따른 표시장치 구동방법을 나타내는 타이밍 차트.
도 2는 본 발명에 따른 표시장치의 메모리 콘트롤러의 구성을 나타내는 도면.
도 3은 본 발명에 따른 표시장치의 디스플레이 콘트롤러의 구성을 나타내는 도면.
도 4는 본 발명에 따른 표시장치의 구성을 나타내는 블록도.
도 5(A) 및 도 5(B)는 시간 계조 구동방법을 나타내는 타이밍 차트.
도 6은 본 발명에 따른 표시장치의 구성을 나타내는 블록도.
도 7은 표시장치의 화소부의 구성을 나타내는 도면.
도 8은 표시장치의 화소의 구성을 나타내는 도면.
도 9는 종래의 표시장치 구동방법을 나타내는 타이밍 차트.
도 10은 종래의 표시장치의 구성을 나타내는 블록도.
도 11은 종래의 표시장치의 메모리 콘트롤러의 구성을 나타내는 도면.
도 12는 종래의 표시장치의 디스플레이 콘트롤러의 구성을 나타내는 도면.
도 13(A)∼도 13(C)는 본 발명에 따른 표시장치의 발광소자를 봉지(封止)하는 방법을 나타내는 도면.
도 14(A)∼도 14(F)는 본 발명에 따른 표시장치를 이용한 전자장치를 나타내는 도면.
도 15는 본 발명에 따른 표시장치의 소스 신호선 구동회로의 구성을 나타내는 도면.
도 16은 본 발명에 따른 표시장치의 게이트 신호선 구동회로의 구성을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
100: 디스플레이 1107: 소스 신호선 구동회로
1110: 시프트 레지스터 1111: LAT A
1112: LAT B 101: 신호 제어 회로
104: CPU 105: 메모리 A
106: 메모리 B 103: 메모리 콘트롤러
102: 디스플레이 콘트롤러 1108: 게이트 신호선 구동회로
1109: 화소부 201: 계조 제한 회로
202: 메모리 R/W 회로 203: 기준 발진 회로
204: 가변 분주 회로 205a: x-카운터
205b: y-카운터 206a: x-디코더
206b: y-디코더 301: 기준 클록 발생회로
302: 가변 분주 회로 303: 수평 클록 발생회로
304: 수직 클록 발생회로 305: 발광소자용 전원 제어회로
본 발명은 디지털 비디오 신호를 입력하여 화상을 표시하는 표시장치에 관한 것이다. 특히, 본 발명은 발광소자를 가지는 표시장치에 관한 것이다. 또한, 본 발명은 상기 표시장치를 사용하는 전자장치에 관한 것이다.
화소마다 발광소자를 배치하고, 이 발광소자로부터 방출된 광을 제어하여 화상의 표시를 행하는 표시장치에 대하여 이하에 설명한다.
본 명세서 전반에 걸친 설명에서는, 전계가 생기면 발광하는 유기 화합물층이 양극과 음극 사이에 끼어진 구조를 가지는 소자(OLED 소자)를 발광소자로 사용하는 것으로 하여 설명하지만, 본 발명이 이러한 구조에 한정되는 것은 아니다.
또한, 본 명세서 내의 설명에서, 1중항 여기로부터 기저 상태로 천이할 때의 발광(형광)을 이용하는 소자와, 삼중항 여기로부터 기저 상태로 천이할 때의 발광(인광)을 이용하는 소자 모두를 사용하는 것으로 설명한다.
유기 화합물층으로서는, 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 및 전자 주입층 등을 들 수 있다. 발광소자는 기본적으로, 양극, 발광층, 및 음극이 이 순서로 겹쳐진 구조를 나타내지만, 그 외에도, 양극, 정공 주입층, 발광층, 전자 주입층, 및 음극이 이 순서로 겹쳐진 구조, 또는 양극, 정공 주입층. 정공 수송층, 발광층, 전자 수송층, 전자 주입층, 및 음극이 이 순서로 겹쳐진 구조 등도 사용될 수 있다.
유기 화합물층은, 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 및 전자 주입층이 서로 명확하게 분리되어 있는 적층 구조에 한정되지 않는다. 즉, 유기 화합물층은, 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 및 전자 주입층을 구성하는데 사용되는 재료들이 혼합된 층을 가지는 구조를 가질 수도 있다.
또한, OLED 소자의 유기 화합물층으로서는, 저분자계 재료, 고분자계 재료, 및 중분자계 재료 중 어떤 종류의 재료라도 사용할 수 있다.
본 명세서에서, 중분자계 재료란, 20 이하의 분자도(molecularity)를 가지는 재료, 또는 쇄상 분자(chained molecule)의 길이가 10 ㎛ 이하이고 승화성을 가지지 않는 것을 가리킨다.
표시장치는 디스플레이와 그 디스플레이에 신호를 입력하는 주변회로로 구성되어 있다.
디스플레이의 구성에 대하여 이하에 설명한다.
디스플레이는 소스 신호선 구동회로, 게이트 신호선 구동회로, 및 화소부로 구성되어 있고, 화소부는 매트릭스 형태로 배치된 화소들을 가지고 있다.
화소부의 각 화소에는 박막트랜지스터(이하, TFT라 함)들이 배치되어 있다. 여기서는, 각 화소에 2개의 TFT를 배치하고 각 화소의 발광소자로부터의 발광을 제어하는 방법에 대하여 설명한다.
도 7은 표시장치의 화소부의 구성을 나타낸다.
화소부(700)에는, 소스 신호선(S1∼Sx), 게이트 신호선(G1∼Gy), 및 전원공급선(V1∼Vx)이 배치되어 있고, 또한, x열 y행(x, y는 자연수)의 화소가 배치되어 있다. 각 화소(800)는 스위칭용 TFT(801), 구동용 TFT(802), 보유 용량(803), 및 발광소자(804)를 가지고 있다.
도 7의 화소부(700)의 하나의 화소의 확대도가 도 8에 도시되어 있다.
화소는, 소스 신호선(S1∼Sx) 중 하나의 소스 신호선(S), 게이트 신호선(G1∼Gy) 중 하나의 게이트 신호선(G), 전원공급선(V1∼Vx) 중 하나의 전원공급선(V), 스위칭용 TFT(801), 구동용 TFT(802), 보유 용량(803), 및 발광소자(804)로 구성되어 있다.
스위칭용 TFT(801)의 게이트 전극은 게이트 신호선(G)에 접속되고, 스위칭용 TFT(801)의 소스 영역 및 드레인 영역 중 어느 한쪽은 소스 신호선(S)에 접속되고, 다른 한쪽은 구동용 TFT(802)의 게이트 전극 또는 보유 용량(803)의 한쪽 전극에 접속되어 있다. 구동용 TFT(802)의 소스 영역 및 게이트 영역 중 어느 한쪽은 전원공급선(V)에 접속되고, 다른 한쪽은 발광소자(804)의 양극 또는 음극에 접속되어 있다. 전원공급선(V)은 보유 용량(803)의 2개의 전극 중 한쪽 전극, 즉, 구동용 TFT(802) 및 스위칭용 TFT(801)가 접속되지 않은 쪽의 전극에 접속되어 있다.
본 명세서에서는 구동용 TFT(802)의 소스 영역 또는 드레인 영역이 발광소자(804)의 양극에 접속되어 있는 경우, 발광소자(804)의 양극을 화소 전극이라 부르고, 음극을 대향 전극이라 부른다. 한편, 구동용 TFT(802)의 소스 영역 또는 드레인 영역이 발광소자(804)의 음극에 접속되어 있는 경우에는, 발광소자(804)의 음극을 화소 전극이라 부르고, 양극을 대향 전극이라 부른다.
또한, 전원공급선(V)에 부여되는 전위을 전원 전위라 부르고, 대향 전극에 부여되는 전위는 대향 전위라 부른다.
스위칭용 TFT(801) 및 구동용 TFT(802)는 p채널형 TFT와 n채널형 TFT 중 어느 하나일 수 있다. 그러나, 발광소자(804)의 화소 전극이 양극인 경우에는, 구동용 TFT(802)는 p채널형 TFT이고, 스위칭용 TFT(801)는 n채널형 TFT인 것이 바람직하다. 역으로, 화소 전극이 음극인 경우에는, 구동용 TFT(802)는 n채널형 TFT이고, 스위칭용 TFT(801)는 p채널형 TFT인 것이 바람직하다.
보유 용량(803)은 반드시 형성될 필요는 없다.
예를 들어, 구동용 TFT(802)로서 사용되는 n채널 TFT가 게이트 절연막을 사이에 두고 게이트 전극과 겹치도록 형성된 LDD 영역을 가지고 있는 경우, 그 중첩 영역에는 일반적으로 게이트 용량이라 불리는 기생 용량이 형성된다. 이 기생 용량을 구동용 TFT(802)의 게이트 전극에 인가되는 전압을 저장하기 위한 보유 용량으로서 적극적으로 이용하는 것도 가능하다.
상기한 화소 구성에서 화상을 표시할 때의 동작을 이하에 설명한다.
게이트 신호선(G)에 신호가 입력되고, 스위칭용 TFT(801)의 게이트 전극의 전위가 변화하여, 게이트 전압이 변화한다. 이렇게 하여 도통 상태로 된 스위칭용 TFT(801)의 소스 및 드레인을 통해 소스 신호선(S)에 의해 구동용 TFT(802)의 게이트 전극에 신호가 입력된다. 또한, 이 신호는 보유 용량(803)에 저장된다. 구동용 TFT(802)의 게이트 전극에 입력되는 신호에 따라 구동용 TFT(802)의 게이트 전압이 변화하여, 소스와 드레인 사이가 도통 상태로 된다. 전원공급선(V)의 전위가 구동용 TFT(802)를 통해 발광소자(804)의 화소 전극에 부여된다. 그리하여, 발광소자(804)가 발광한다.
이러한 구성을 가지는 화소로 계조를 표현하는 방법에 대하여 설명한다.
계조 표현 방법에는, 크게 나누어 아날로그 방식과 디지털 방식이 있다. 아날로그 방식에 비하여 디지털 방식은 다계조화에 적합하다는 등의 이점(利點)이 있다.
여기서는, 디지털 방식의 계조 표현 방법에 주목한다.
디지털 방식의 계조 표현 방법으로서 시간 계조 방식을 들 수 있다.
이하에, 시간 계조 방식의 구동방법에 대하여 상세히 설명한다.
시간 계조 방식의 구동방법은 표시장치의 각 화소가 발광하는 기간을 제어하여 계조를 표현하는 방법이다.
하나의 화상을 표시하는 기간을 1 프레임 기간이라 하면, 1 프레임 기간은 다수의 서브프레임 기간으로 분할된다.
서브프레임 기간마다 점등 또는 비점등을 행하여, 즉, 각 화소의 발광소자를 발광으로 하거나 비발광으로 하여, 1 프레임 기간에 발광소자가 발광하는 기간을 제어하고, 각 화소의 계조가 표현된다.
시간 계조 방식의 구동방법에 대하여 도 5(A) 및 도 5(B)의 타이밍 차트를 사용하여 상세히 설명한다.
4비트 디지털 영상 신호를 사용하여 계조를 표현하는 경우의 예를 도 5(A)에 나타낸다.
또한, 화소부 및 화소의 구조에 관해서는 도 7 및 도 8을 참조할 수 있다.
대향 전위는, 외부 전원(도시되지 않음)에 의해, 전원 공급선(V1∼Vx)의 전위(전원 전위)와 동일한 정도의 전위와, 발광소자(804)를 발광시키기에 충분한 정도의 전원 공급선(V1∼Vx)의 전위와의 사이에서 전환될 수 있다.
1 프레임 기간(F)은 다수의 서브프레임(SF1∼SF4)으로 분할된다.
제1 서브프레임 기간(SF1)에서, 먼저, 게이트 신호선(G1)이 선택되고, 게이트 전극이 게이트 신호선(G1)에 접속되어 있는 스위칭용 TFT(801)를 가지는 각 화소에 소스 신호선(S1∼Sx)으로부터 디지털 영상 신호가 입력된다. 이 입력된 디지털 영상 신호에 의해, 각 화소의 구동용 TFT(802)가 온(On) 상태 또는 오프(Off) 상태로 된다.
본 명세서에서, TFT의 "온 상태"란, 게이트 전압에 따라 소스와 드레인 사이가 도통 상태에 있는 것을 가리킨다. 또한, TFT의 "오프 상태"란, 게이트 전압에 따라 소스와 드레인 사이가 비도통 상태에 있는 것을 가리킨다.
이때, 발광소자(804)의 대향 전위는 전원 공급선(V1∼Vx)의 전위(전원 전위)와 거의 동일하게 설정되어 있으므로, 구동용 TFT(802)가 온 상태에 있는 화소에서도 발광소자(804)는 발광하지 않는다.
도 5(B)는 각 화소의 구동용 TFT(802)에 디지털 영상 신호가 입력될 때의 동작을 나타내는 타이밍 차트이다.
도 5(B)에서, 소스 신호선 구동회로(도시되지 않음)가 각 소스 신호선에 대응하는 신호를 샘플링하는 샘플링 기간이 부호 S1∼Sx로 나타내어져 있다. 샘플링된 신호는 도면에 표시된 귀선(歸線) 기간에 모든 소스 신호선으로 동시에 출력된다. 이렇게 출력된 신호는 게이트 신호선이 선택된 화소의 구동용 TFT(802)의 게이트 전극에 입력된다.
상기한 동작이 모든 게이트 신호선(G1∼Gy)에 대해 반복되고, 기입 기간 Ta1이 종료된다.
제1 서브프레임 기간(SF1) 중의 기입 기간을 Ta1이라 부른다. 일반적으로, j번째(j는 자연수) 서브프레임 기간(SFj)의 기입 기간을 Taj라 부른다.
기입 기간 Ta1이 종료한 때 대향 전위가 전원 전위와의 사이에, 발광소자(804)가 발광하는 정도의 전위차를 가지도록 변화한다. 그리하여, 표시 기간 TS1이 시작된다.
제1 서브프레임 기간(SF1)의 표시 기간을 Ts1이라 부른다. 일반적으로, j번째(j는 자연수) 서브프레임 기간(SFj)의 표시 기간을 Tsj라 부르는 것으로 한다.
표시 기간 Ts1에서, 각 화소의 발광소자(804)는 입력 신호에 대응하여 발광 상태 또는 비발광 상태로 된다.
도 5(A)에 나타내는 바와 같이, 상기한 동작을 모든 서브프레임 기간(SF1∼SF4)에 대해 반복하여, 1 프레임 기간(F1)이 종료된다.
여기서, 서브프레임 기간(SF1∼SF4)의 표시 기간(Ts1∼Ts4)의 길이를 적절히 설정하고, 발광소자(804)가 발광한 서브프레임 기간의 표시 기간의 누계에 의해 계조를 표현한다. 즉, 1 프레임 기간 내의 점등 시간의 총합으로 계조를 표현한다.
일반적으로, n비트 디지털 비디오 신호를 입력하여 2n 계조를 표현하는 방법에 대하여 설명한다.
이때, 예를 들어, 1 프레임 기간을 n개의 서브프레임 기간(SF1∼SFn)으로 분할하고, 각 서브프레임 기간(SF1∼SFn)의 표시 기간(Ts1∼Tsn)의 길이의 비가 Ts1:Ts2:...:Tsn-1:Tsn=20:2-1:...:2-n+2:2-n+1이 되도록 설정한다. 기입 기간(Ta1∼Tan)의 길이는 모두 동일하다.
1 프레임 기간 내에서, 발광소자(804)에서 발광 상태가 선택된 표시 기간(Ts)의 총합을 구함으로써, 그 프레임 기간에서의 화소의 계조가 결정된다. 예를 들어, n = 8일 때 모든 표시 기간에서 화소가 발광한 경우의 휘도를 100%라 하면, 표시 기간 Ts8 및 Ts7에서 화소가 발광한 경우에는 1%의 휘도가 표현되고, 표시 기간 Ts6, Ts4 및 Ts1에서 화소가 발광한 경우에는 60%의 휘도가 표현될 수 있다.
상기한 시간 계조 방식의 구동방법을 행하기 위한 신호를 디스플레이의 소스 신호선 구동회로 및 게이트 신호선 구동회로에 입력하는 회로에 대하여 도 10을 사용하여 설명한다.
본 명세서에서는, 표시장치에 입력되는 신호를 디지털 비디오 신호라 부르는 것으로 한다. 여기서는, n비트 디지털 비디오 신호를 입력하여 화상을 표시하는 표시장치를 예로 들어 설명한다.
이 표시장치는, 소스 신호선 구동회로(1107), 게이트 신호선 구동회로(1108), 및 화소부(1109)로 구성되는 디스플레이(1100)와, 신호 제어 회로(1101), 및 디스플레이 콘트롤러(1102)로 구성되어 있다.
디지털 비디오 신호가 신호 제어 회로(1101)에 의해 판독되고, 신호 제어 회로(1101)는 디지털 영상 신호(VD)를 디스플레이(1100)에 출력한다.
본 명세서에서는, 신호 제어 회로(1101)에서 디스플레이(1100)에 입력하기 위해 변환된 신호, 즉, 편집된 디지털 비디오 신호를 디지털 영상 신호라 부른다.
디스플레이(1100)의 소스 신호선 구동회로(1107) 및 게이트 신호선 구동회로(1108)를 구동하기 위한 신호가 디스플레이 콘트롤러(1102)로부터 입력된다.
신호 제어 회로(1101) 및 디스플레이 콘트롤러(1102)의 구성을 설명한다.
디스플레이(1100)의 소스 신호선 구동회로(1107)는 시프트 레지스터(1110)와, LAT (A)(1111) 및 LAT (B)(1112)로 구성되어 있다. 또한, 도면에는 도시되어 있지 않지만, 레벨 시프터 및 버퍼와 같은 회로들도 형성될 수 있다.
신호 제어 회로(1101)는 CPU(1104), 메모리 A(1105), 메모리 B(1106), 및 메모리 콘트롤러(1103)로 구성되어 있다.
신호 제어 회로(1101)에 입력된 디지털 비디오 신호는 CPU(1104)를 통하여 메모리 A(1105)에 입력된다.
즉, 디지털 비디오 신호 중에서 각 화소에 대응하는 각 비트위 디지털 신호가 메모리 A(1105)에 입력되어 저장된다.
메모리 A(1105)는 디스플레이(1100)의 화소부(1109)의 모든 화소에 대한 n비트 디지털 신호를 저장할 수 있는 용량을 가진다.
메모리 A(1105)에 1 프레임 기간분의 디지털 신호가 저장되면, 메모리 콘트롤러(1103)에 의해 각 비트의 신호가 순서대로 판독되고, 디지털 영상 신호(VD)로서 소스 신호선 구동회로에 입력된다.
메모리 A(1105)에 저장되어 있는 디지털 신호의 판독이 시작되면, 다음 프레임 기간에 대응하는 디지털 비디오 신호가 CPU(1104)를 통해 메모리 B(1106)에 입력되어, 저장되기 시작한다. 메모리 A(1105)와 마찬가지로, 메모리 B(1106)도 표시장치의 화소부(1109)의 모든 화소에 대한 n비트 디지털 신호를 저장할 수 있는 용량을 가진다.
이와 같이, 신호 제어 회로(1101)는 각각 1 프레임 기간분씩의 n비트 디지털 비디오 신호를 저장할 수 있는 메모리 A(1105) 및 메모리 B(1106)를 가지고 있다. 메모리 A(1105)와 메모리 B(1106)를 교대로 사용하여 디지털 비디오 신호가 샘플링된다.
여기서는, 2개의 메모리, 즉, 메모리 A(1105)와 메모리 B(1106)를 교대로 사용하여 신호를 저장하는 신호 제어 회로(1101)를 나타내지만, 일반적으로, 다수의 프레임 기간분에 대응하는 정보를 저장할 수 있는 메모리들을 사용한다. 이들 메모리는 교대로 사용될 수 있다.
신호 제어 회로(1101)의 메모리 A(1105) 및 메모리 B(1106)에의 디지털 비디오 신호의 입력과, 메모리 A(1105) 및 메모리 B(1106)로부터의 디지털 비디오 신호의 출력을 제어하기 위해 사용되는 메모리 콘트롤러(1103)의 구성에 대하여 도 11을 사용하여 설명한다.
도 11에서, 메모리 콘트롤러(1103)는 메모리 판독/기입 제어 회로(이하, 메모리 R/W 회로라 함)(1202), 기준 발진 회로(1203), 가변 분주(分周) 회로(1204), x-카운터(1205a), y-카운터(1205b), x-디코더(1206a), 및 y-디코더(1206b)로 구성되어 있다.
이하, 상기한 신호 제어 회로(1101)의 2개의 메모리, 즉, 메모리 A(1105) 및 메모리 B(1106)를 묶어서 단순히 메모리라 표기한다. 또한, 메모리는 다수의 메모리 소자로 구성되고, 메모리 소자는 (x,y) 어드레스를 사용하여 선택된다.
CPU(1104)로부터의 신호는 기준 발진 회로(1203)에 입력되고, 기준 발진 회로(1203)로부터의 신호는 가변 분주 회로(1204)에 입력되고, 적당한 주파수를 가지는 신호로 변환된다. 가변 분주 회로(1204)로부터의 신호는 x-카운터(1205a)와 x-디코더(1206a)를 통해 메모리의 x 어드레스를 선택한다. 동시에, 가변 분주 회로(1204)로부터의 신호는 y-카운터(1205b)와 y-디코더(1206b)를 통해 y 어드레스를 선택한다. 이렇게 하여, 메모리의 어드레스(x,y)가 선택된다. 또한, CPU(1104)로부터의 신호는 메모리 R/W 회로(1202)에 입력되고, 메모리에 신호를 기입하는 동작 또는 메모리로부터 신호를 판독하는 동작을 선택하는 메모리 R/W 신호가 출력된다.
그리하여, 메모리 x 어드레스 및 메모리 y 어드레스에 의해 디지털 비디오 신호를 기입 또는 판독하기 위한 메모리 어드레스가 선택된다. 이 어드레스에 의해 선택된 메모리 소자에 디지털 비디오 신호를 기입하거나, 메모리 소자로부터 디지털 비디오 신호를 판독하는 동작이 메모리 R/W 신호에 따라 행해진다.
다음에, 도 10에 도시된 디스플레이 콘트롤러(1102)의 구성에 대하여 설명한다.
디스플레이 콘트롤러(1102)는 스타트 펄스(S_SP, G_SP) 및 클록 펄스(S_CLK, G_CLK)와 같은 신호를 소스 신호선 구동회로(1107) 및 게이트 신호선 구동회로(1108)로 출력한다.
디스플레이 콘트롤러(1102)의 구성을 도 12를 사용하여 설명한다.
디스플레이 콘트롤러(1102)는 기준 클록 발생회로(1301), 수평 클록 발생회로(1303)와, 수직 클록 발생회로(1304), 및 발광소자용 전원 제어 회로(1305)로 구성되어 있다.
CPU(1104)로부터 입력되는 클록 신호(31)가 기준 클록 발생회로(1301)에 입력되고, 기준 클록이 발생된다. 이 기준 클록은 수평 클록 발생회로(1303) 및 수직 클록 발생회로(1304)에 입력된다. 또한, 수평 클록 발생회로(1303)에는 수평 주기를 결정하는 수평 주기 신호(32)가 CPU(1104)로부터 입력되고, 소스 신호선 구동회로에 사용되는 클록 펄스(S_CLK) 및 스타트 펄스(S_SP)가 출력된다. 동시에, 수직 클록 발생회로(1304)에는 수직 주기를 결정하는 수직 주기 신호(33)가 CPU(1104)로부터 입력되고, 게이트 신호선 구동회로에 사용되는 클록 펄스(G_CLK) 및 스타트 펄스(G_SP)가 출력된다.
다시, 도 10을 참조한다.
디스플레이 콘트롤러(1102)로부터 출력되어 소스 신호선 구동회로(1107)에 사용되는 스타트 펄스(S_SP) 및 클록 펄스(S_CLK)는 디스플레이(1100)의 소스 신호선 구동회로(1107)의 시프트 레지스터(1110)에 입력된다. 또한, 게이트 신호선 구동회로(1108)에 사용되는 스타트 펄스(G_SP) 및 클록 펄스(G_CLK)는 디스플레이(1100)의 게이트 신호선 구동회로(1108)에 입력된다.
디스플레이 콘트롤러(1102)에서, 발광소자에 사용되는 전원 제어 회로(1305)는 디스플레이(1100)의 각 화소의 발광소자의 대향 전극의 전위를 기입 기간 중에 전원 전위와 동일한 전위로 유지한다. 또한, 전원 제어 회로(1305)는 대향 전극의 전위를 변화시켜 전원 전위와의 사이에 발광소자가 발광하는 정도의 전위차를 가지도록 대향 전극의 전위를 제어한다.
이에 따라, 표시장치가 화상을 표시한다.
여기서, 표시장치는 소비전력이 가능한 한 적은 것이 바람직하다. 표시장치가 휴대형 정보기기 등에 설치되어 이용되는 경우, 저소비전력이 특히 바람직하다.
그래서, 다계조 표시가 필요하지 않는 경우, 화상을 표시하는 동안의 계조수(표현되는 계조의 수)를 적게 함으로써 표시장치의 소비전력을 억제하는 방법이 제안되어 있다.
이 방법에 대하여 도 9의 타이밍 차트를 사용하여 이하에 상세히 설명한다.
4비트 신호가 입력되어 24 계조를 표시하는 표시장치에서, 전환 신호(switching signal)에 따라 상위 1비트 신호(디지털 신호)만을 사용하여 계조를 표현한다. 표시장치의 소비전력을 감소시키는 방법을 예로 설명한다.
4비트 디지털 비디오 신호를 입력하여 24 계조를 표현하는 경우를 제1 표시 모드라 하고, 상위 1비트 신호만을 사용하여 2 계조를 표현하는 경우를 제2 표시 모드라 하기로 한다.
일반적으로, 입력된 디지털 비디오 신호가 n비트 신호인 경우, n비트 신호를 사용하여 계조를 표현하는 경우를 제1 표시 모드라 하고, n비트 중 m비트(m은 n 미만의 자연수)의 신호만을 사용하여 계조를 표현하는 경우를 제2 표시 모드라 하기로 한다.
n비트 디지털 영상 신호의 첫번째 비트를 상위 비트라 하고, n번째 비트를 하위 비트라 한다.
제2 표시 모드에서는, 제1 표시 모드에 있어서의 디지털 영상 신호의 하위 비트에 대응하는 신호를 사용하지 않고 계조를 표현한다.
1 프레임 기간은 4개의 서브프레임 기간(SF1∼SF4)으로 분할된다. 서브프레임 기간(SF1∼SF4)은 상위 비트에 대응하는 서브프레임 기간부터 하위 비트에 대응하는 서브프레임 기간을 순서대로 나타내고, 이 순서로 출현하여 1 프레임 기간을 구성하는 것으로 한다.
제1 표시 모드에서, 입력된 4비트 디지털 비디오 신호를 모두 사용하여 계조를 표현하기 때문에, 신호 제어 회로로부터 소스 신호선 구동회로에 입력되는 신호는 4비트 디지털 비디오 신호를 사용하여 계조를 표현하는 경우와 동일하다. 또한, 디스플레이 콘트롤러로부터 출력된 소스 신호선 구동회로용 클록 펄스(S_CLK) 및 스타트 펄스(S_SP)와, 게이트 신호선 구동회로용 클록 펄스(G_CLK) 및 스타트 펄스(S_SP)도 4비트 디지털 비디오 신호를 사용하여 계조를 표현하는 경우와 동일하다.
제2 표시 모드에서 표시장치를 구동하는 방법을 이하에 설명한다.
제2 표시 모드에서의 표시장치 구동방법을 나타내는 타이밍 차트를 도 9에 나타낸다.
제1 서브프레임 기간(SF1)에서 각 화소에 신호가 입력된다. 모든 화소에 신호가 입력되면, 대향 전위가 전원 전위와의 사이에 발광소자가 발광하는 정도의 전위차를 가지도록 변화한다. 그리하여, 모든 화소의 발광소자가 발광 상태 또는 비발광 상태로 된다.
제1 서브프레임 기간에서의 동작은 제1 표시 모드에서의 동작과 동일하다.
다음에, 제2 서브프레임 기간에서도, 마찬가지로 기입 기간에 모든 화소에 디지털 영상 신호가 기입된다. 그러나, 그 후의 표시 기간에 있어서는, 대향 전극의 전위가 전원 전위와의 사이에, 발광소자가 발광하는 정도의 전위차를 가지도록 변화하지 않는다. 즉, 모든 화소들의 발광소자는 화소에 입력되는 신호에 관계 없이 제2 서브프레임 기간의 표시 기간에서 발광하지 않는다. 이 기간을 비표시라 표기한다.
상기 제2 서브프레임 기간에서의 동작과 마찬가지의 동작을 제3 서브프레임 기간 및 제4 서브프레임 기간에서도 반복하여, 1 프레임 기간이 종료된다.
1 프레임 기간 중에 화소가 표시를 행하는 기간은 제1 서브프레임 기간뿐이다. 따라서, 제2 표시 모드에서 화소의 발광소자가 발광하는 회수가 적게 되고, 표시장치의 소비전력이 저감될 수 있다.
종래의 표시장치에서는, 하위 비트의 정보를 사용하지 않고 계조를 표현하는 제2 표시 모드로 전환한 경우에, 상위 비트에 대응하는 서브프레임 기간 이외의 기간에는 표시장치의 각 화소가 표시를 행하지 않는다. 그러나, 각 구동회로(소스 신호선 구동회로 및 게이트 신호선 구동회로)에서, 디지털 비디오 신호를 각 화소에 기입하는 동작은 행해진다. 이때, 표시장치의 각 구동회로에는 스타트 펄스, 클록 펄스 등이 입력되어, 동작을 계속한다.
따라서, 제2 표시 모드에서, 적은 양의 정보로 계조 표시를 행하는 경우에도, 각 구동회로는 제1 표시 모드에서의 샘플링 동작과 동일하게 디지털 영상 신호의 샘플링 동작을 반복적으로 행한다. 따라서, 샘플링 동작에 전력이 소비되므로, 소비전력을 적게 할 수 없는 문제가 있다.
또한, 실제로 표시를 행하고 있는 서브프레임 기간 이외의, 표시를 행하지 않는 서브프레임 기간에서는, 화소가 일률적으로 발광하지 않는 비표시 상태가 되므로, 1 프레임 기간 내의 유효 표시 기간의 비율이 작다는 문제가 있다.
본 발명의 목적은, 표현되는 계조의 수를 감소시킨 구동을 행하는 경우, 소비전력이 적고 1 프레임 기간 당 유효 표시 기간이 차지하는 비율이 큰 표시장치를 제공하는데 있다. 또한, 본 발명은 표시장치를 구동하는 방법을 제공하는 것을 목적으로 한다.
제1 표시 모드에 비하여 제2 표시 모드에서는, 표시장치에 구비된 신호 제어 회로의 메모리 콘트롤러에 의해, 메모리에의 하위 비트 디지털 비디오 신호의 기입을 하지 않게 한다. 또한, 메모리로부터의 하위 비트 디지털 비디오 신호의 판독도 하지 않게 한다. 그리하여, 각 구동회로는 제1 표시 모드에서의 디지털 영상 신호(제1 디지털 영상 신호)에 비하여 정보량이 적은 디지털 영상 신호(제2 디지털 영상 신호)를 소스 신호선 구동회로에 입력한다. 이러한 동작에 대응하여, 디스플레이 콘트롤러는 각 구동회로(소스 신호선 구동회로 및 게이트 신호 구동회로)에 입력되는 스타트 펄스 및 클록 펄스의 주파수를 작게 변화시킨다. 이에 따라, 표시에 관여하는 서브프레임 기간의 기입 기간 및 표시 기간을 길게 설정할 수 있다.
상기한 구성에 의해, 소비전력이 적고 또한 1 프레임 기간 당 유효 표시 기간이 차지하는 비율이 큰 표시장치 및 그의 구동방법이 제공될 수 있다.
이하에, 본 발명의 구성에 대하여 설명한다.
본 발명에 따르면, 1 프레임 기간이 다수의 서브프레임 기간으로 분할되고,
상기 서브프레임 기간에 점등 또는 비점등이 행해지고, 상기 1 프레임 기간에서의 점등 시간의 총합계에 의해 계조가 표현되고,
상기 1 프레임 기간이 n개(n은 자연수)의 서브프레임 기간으로 분할되는 제1 표시 모드와, 상기 1 프레임 기간이 m개(n 미만의 자연수)의 서브프레임 기간으로 분할되는 제 2 표시 모드를 가지는 표시장치가 제공된다.
본 발명에 따르면, 디스플레이와, 클록 신호를 공급하는 디스플레이 콘트롤러를 가지고,
1 프레임 기간이 다수의 서브프레임 기간으로 분할되고,
상기 서브프레임 기간에 점등 또는 비점등이 행해지고, 상기 1 프레임 기간에서의 점등 시간의 총합계에 의해 계조가 표현되고,
상기 디스플레이 콘트롤러는 표현되는 계조수에 따라, 상기 디스플레이에 상이한 주파수의 클록 신호를 공급하는 표시장치가 제공된다.
본 발명에 따르면, 1 프레임 기간분의 디지털 비디오 신호를 저장하는 메모리를 가지고,
1 프레임 기간이 다수의 서브프레임 기간으로 분할되고,
상기 서브프레임 기간에 점등 또는 비점등이 행해지고, 상기 1 프레임 기간에서의 점등 시간의 총합계에 의해 계조가 표현되고,
상기 메모리에 저장되어 있는 디지털 비디오 신호가 상이한 주파수로 판독되는 표시장치가 제공된다.
본 발명에 따르면, 디스플레이, 클록 신호를 공급하는 디스플레이 콘트롤러, 및 1 프레임 기간분의 디지털 비디오 신호를 저장하는 메모리를 가지고,
1 프레임 기간이 다수의 서브프레임 기간으로 분할되고,
상기 서브프레임 기간에 점등 또는 비점등이 행해지고, 상기 1 프레임 기간에서의 점등 시간의 총합계에 의해 계조가 표현되고,
상기 디스플레이 콘트롤러는 표현되는 계조수에 따라, 상기 디스플레이에 상이한 주파수의 클록 신호를 공급하고, 상기 메모리에 저장되어 있는 디지털 비디오 신호가 상이한 주파수로 판독되는 표시장치가 제공된다.
본 발명에 따르면, 디스플레이와, 클록 신호를 공급하는 디스플레이 콘트롤러를 가지고,
1 프레임 기간이 다수의 서브프레임 기간으로 분할되고,
상기 서브프레임 기간에 점등 또는 비점등이 행해지고, 상기 1 프레임 기간에서의 점등 시간의 총합계에 의해 계조가 표현되고,
상기 1 프레임 기간이 n개(n은 자연수)의 서브프레임 기간으로 분할되는 제1 표시 모드와, 상기 1 프레임 기간이 m개(n 미만의 자연수)의 서브프레임 기간으로 분할되는 제 2 표시 모드를 가지고,
상기 디스플레이 콘트롤러는 상기 제1 표시 모드와 상기 제2 표시 모드에서 서로 다른 주파수를 가지는 클록 신호를 상기 디스플레이에 공급하는 표시장치가 제공된다.
본 발명에 따르면, 1 프레임 기간분의 디지털 비디오 신호를 저장하는 메모리를 가지고,
1 프레임 기간이 다수의 서브프레임 기간으로 분할되고,
상기 서브프레임 기간에 점등 또는 비점등이 행해지고, 상기 1 프레임 기간에서의 점등 시간의 총합계에 의해 계조가 표현되고,
상기 1 프레임 기간이 n개(n은 자연수)의 서브프레임 기간으로 분할되는 제1 표시 모드와, 상기 1 프레임 기간이 m개(n 미만의 자연수)의 서브프레임 기간으로 분할되는 제 2 표시 모드를 가지고,
상기 메모리에 저장되어 있는 디지털 비디오 신호가 상기 제1 표시 모드와 상기 제2 표시 모드에서 서로 다른 주파수로 판독되는 표시장치가 제공된다.
본 발명에 따르면, 디스플레이, 클록 신호를 공급하는 디스플레이 콘트롤러, 및 1 프레임 기간분의 디지털 비디오 신호를 저장하는 메모리를 가지고,
1 프레임 기간이 다수의 서브프레임 기간으로 분할되고,
상기 서브프레임 기간에 점등 또는 비점등이 행해지고, 상기 1 프레임 기간에서의 점등 시간의 총합계에 의해 계조가 표현되고,
상기 1 프레임 기간이 n개(n은 자연수)의 서브프레임 기간으로 분할되는 제1 표시 모드와, 상기 1 프레임 기간이 m개(n 미만의 자연수)의 서브프레임 기간으로 분할되는 제 2 표시 모드를 가지고,
상기 디스플레이 콘트롤러는, 상기 제1 표시 모드와 상기 제2 표시 모드에서 서로 다른 주파수를 가지는 클록 신호를 상기 디스플레이에 공급하고, 상기 메모리에 저장되어 있는 디지털 비디오 신호가 상기 제1 표시 모드와 상기 제2 표시 모드에서 서로 다른 주파수로 판독되는 표시장치가 제공된다.
또한, 상기 표시장치는, 표현되는 계조수에 따라 상기 서브프레임 기간의 점등 시의 휘도가 다른 표시장치일 수도 있다.
또한, 상기 표시장치는, 상기 서브프레임 기간의 점등 시의 휘도가 상기 제1 표시 모드와 상기 제2 표시 모드에서 상이한 표시장치일 수도 있다.
본 발명에 따르면, 디스플레이와, 메모리를 가지고,
상기 디스플레이가 다수의 화소를 가지고,
상기 다수의 화소 각각이 발광소자를 가지고,
상기 메모리에 디지털 비디오 신호기 기입되고,
상기 메모리로부터 상기 디스플레이에 디지털 영상 신호가 출력되고,
1 프레임 기간이 다수의 서브프레임 기간으로 분할되고,
상기 다수의 서브프레임 기간 각각은, 상기 다수의 화소에 상기 디지털 영상 신호를 입력하는 기입 기간과, 그 기입 기간에 상기 다수의 화소에 입력된 상기 디지털 영상 신호에 따라 상기 발광소자가 발광 상태 또는 비발광 상태로 되는 표시 기간을 가지고,
상기 디지털 비디오 신호의 첫번째 비트에서 n번째 비트(n은 자연수)까지의 신호를 사용하여 계조를 표현하는 제1 표시 모드와, 상기 디지털 비디오 신호의 첫번째 비트에서 m번째 비트(m은 n 미만의 자연수)까지의 신호를 사용하여 계조를 표현하는 제2 표시 모드 사이에서 전환하여 화상 표시를 행하고,
상기 제1 표시 모드에서 상기 디지털 비디오 신호의 첫번째 비트에서 n번째 비트까지의 신호가 상기 메모리에 저장되고, 상기 제2 표시 모드에서 상기 디지털 비디오 신호의 첫번째 비트에서 m번째 비트까지의 신호가 상기 메모리에 저장되고,
상기 제2 표시 모드에서 t(t는 m 미만의 자연수)비트에 대응하는 서브프레임 기간의 기입 기간 및 표시 기간 각각이, 상기 제1 표시 모드에서 t비트에 대응하는 서브프레임 기간의 기입 기간 및 표시 기간 각각보다 긴 표시장치가 제공된다.
본 발명에 따르면, 디스플레이와, 메모리를 가지고,
상기 디스플레이가 다수의 화소를 가지고,
상기 다수의 화소 각각이 발광소자를 가지고,
상기 메모리에 디지털 비디오 신호가 기입되고,
상기 메모리로부터 상기 디스플레이에 디지털 영상 신호가 출력되고,
1 프레임 기간이 다수의 서브프레임 기간으로 분할되고,
상기 다수의 서브프레임 기간 각각은, 상기 다수의 화소에 상기 디지털 영상 신호를 입력하는 기입 기간과, 그 기입 기간에 상기 다수의 화소에 입력된 상기 디지털 영상 신호에 따라 상기 발광소자가 발광 상태 또는 비발광 상태로 되는 표시 기간을 가지고,
상기 디지털 비디오 신호의 첫번째 비트에서 n번째 비트(n은 자연수)까지의 신호를 사용하여 계조를 표현하는 제1 표시 모드와, 상기 디지털 비디오 신호의 첫번째 비트에서 m번째 비트(m은 n 미만의 자연수)까지의 신호를 사용하여 계조를 표현하는 제2 표시 모드 사이에서 전환하여 화상 표시를 행하고,
상기 제1 표시 모드에는 n개의 서브프레임 기간이 존재하고,
상기 n개의 서브프레임 기간이 각각 가지는 표시 기간(Ts1∼Tsn)의 길이의 비가 20:2-1:2-(n-2):2-(n-1)이고,
상기 제2 표시 모드에는 m개의 서브프레임 기간이 존재하고,
상기 m개의 서브프레임 기간이 각각 가지는 표시 기간(Ts1∼Tsm)의 길이의 비가 20:2-1:2-(m-2):2-(m-1)이고,
상기 디지털 비디오 신호의 첫번째 비트에서 n번째 비트까지의 신호가 상기 메모리에 저장되는 제1 표시 모드와, 상기 디지털 비디오 신호의 첫번째 비트에서 m번째 비트까지의 신호가 상기 메모리에 저장되는 제2 표시 모드 사이에서 전환이 행해지고,
상기 제2 표시 모드에서 t(t는 m 미만의 자연수)비트에 대응하는 서브프레임 기간의 기입 기간 및 표시 기간 각각이, 상기 제1 표시 모드에서 t비트에 대응하는 서브프레임 기간의 기입 기간 및 표시 기간 각각보다 긴 표시장치가 제공된다.
상기 표시장치는, 발광상태의 발광소자에서 방출된 광의 휘도가 제1 표시 모드에서의 t비트에 대응하는 표시 기간에서보다 제2 표시 모드에서의 t비트에 대응하는 표시 기간에서 더 작게 되도록 발광소자의 대향 전극의 전위가 변경되는 표시장치일 수도 있다.
본 발명에 따르면, 신호 제어 회로, 디스플레이 콘트롤러, 및 디스플레이를 가지고,
상기 디스플레이가 소스 신호선 구동회로, 게이트 신호선 구동회로 및 다수의 화소를 가지고,
상기 다수의 화소 각각이 발광소자를 가지고,
상기 신호 제어 회로가 CPU, 메모리, 및 메모리 콘트롤러를 가지고,
상기 디스플레이 콘트롤러는 상기 소스 신호선 구동회로용의 클록 펄스 및 상기 소스 신호선 구동회로용의 스타트 펄스를 상기 소스 신호선 구동회로에 입력하고, 상기 게이트 신호선 구동회로용의 클록 펄스 및 상기 게이트 신호선 구동회로용 스타트 펄스를 상기 게이트 신호선 구동회로에 입력하고,
상기 메모리에 디지털 비디오 신호가 기입되고,
상기 메모리로부터 상기 디스플레이로 디지털 영상 신호가 출력되고,
1 프레임 기간이 다수의 서브프레임 기간으로 분할되고,
상기 다수의 서브프레임 기간 각각은, 상기 디지털 영상 신호를 상기 다수의 화소에 입력하는 기입 기간과, 그 기입 기간에 상기 다수의 화소에 입력된 디지털 영상 신호에 따라 상기 발광소자가 발광 상태 또는 비발광 상태로 되는 표시 기간을 가지고,
상기 디지털 비디오 신호의 첫번째 비트에서 n번째 비트(n은 자연수)까지의 신호를 사용하여 계조를 표현하는 제1 표시 모드와, 상기 디지털 비디오 신호의 첫번째 비트에서 m번째 비트(m은 n 미만의 자연수)까지의 신호를 사용하여 계조를 표현하는 제2 표시 모드 사이에서 전환하여 화상 표시가 행해지고,
상기 제1 표시 모드에서, 상기 메모리 콘트롤러가 상기 CPU로부터 상기 메모리에 첫번째 비트에서 n번째 비트까지의 디지털 비디오 신호를 기입하고, 또한, 상기 메모리에 기입되어 있는 디지털 비디오 신호를 디지털 영상 신호로서 상기 소스 신호선 구동회로에 출력하고,
상기 제2 표시 모드에서, 상기 메모리 콘트롤러가 상기 CPU로부터 상기 메모리에 첫번째 비트에서 m번째 비트까지의 디지털 비디오 신호를 기입하고, 또한, 상기 메모리에 기입되어 있는 디지털 비디오 신호를 디지털 영상 신호로서 상기 소스 신호선 구동회로에 출력하고,
상기 디스플레이 콘트롤러는 상기 소스 신호선 구동회로용의 클록 펄스, 상기 소스 신호선 구동회로용의 스타트 펄스, 상기 게이트 신호선 구동회로용의 클록 펄스, 및 상기 게이트 신호선 구동회로용의 스타트 펄스 각각의 주파수를 상기 제1 표시 모드에서의 것에 비하여 상기 제2 표시 모드에서 더 낮게 하는 표시장치가 제공된다.
또한, 상기 표시장치는,
상기 디스플레이 콘트롤러가 가변 분주 회로를 가지고,
상기 가변 분주 회로에 계조 제어 신호가 입력되고,
상기 소스 신호선 구동회로용의 클록 펄스, 상기 소스 신호선 구동회로용의 스타트 펄스, 상기 게이트 신호선 구동회로용의 클록 펄스, 및 상기 게이트 신호선 구동회로용의 스타트 펄스 각각의 주파수가 상기 제1 표시 모드에서의 것에 비하여 상기 제2 표시 모드에서 더 낮게 되는 표시장치일 수도 있다.
또한, 상기 표시장치는,
상기 디스플레이 콘트롤러가 발광소자용의 전원 제어 회로를 가지고,
발광상태의 발광소자에서 방출된 광의 휘도가 상기 제1 표시 모드에서의 t비트에 대응하는 표시 기간에서보다 상기 제2 표시 모드에서의 t비트에 대응하는 표시 기간에서 더 작게 되도록 상기 발광소자의 대향 전극의 전위가 변경되는 표시장치일 수도 있다.
본 발명에 따른 표시장치는, 비디오 카메라, DVD 재생장치, 텔레비전 수신기, 헤드 장착형 디스플레이, 휴대형 정보 단말기, 퍼스널 컴퓨터 등에 사용될 수 있다.
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이하, 본 발명의 실시형태를 설명한다.
본 발명에 따른 표시장치 구동방법을 나타내는 타이밍 차트를 도 1(A) 및 도 1(B)에 나타낸다.
도 1(A) 및 도 1(B)에서는, 4비트 디지털 비디오 신호가 입력되는 표시장치에 주목한다. 제1 표시 모드에서는, 4비트 디지털 영상 신호가 디스플레이에 입력되어 화상 표시를 행하고, 제2 표시 모드에서는, 4비트의 디지털 비디오 신호 중 상위 1비트의 디지털 비디오 신호만을 사용하는 1비트 디지털 영상 신호로 계조를 표현한다. 본 실시형태에서는 상기한 경우를 사용하는 예로 설명하지만, 본 발명의 표시장치는 이것에 한정되지 않는다.
일반적으로, n(n은 자연수) 비트 디지털 비디오 신호가 입력되는 표시장치에서, 제1 표시 모드에서는, n개의 서브프레임 기간(SF1∼SFn)과 n비트 디지털 영상 신호를 사용하여 2n 계조를 표현할 수 있고, 전환(switch-over) 동작에 따라, 제2 표시 모드에서, m(m은 n 미만의 자연수)비트 디지털 영상 신호를 사용하여 2m 계조를 표현하는 경우에도 본 발명이 적용될 수 있다.
더 일반적으로는, n(n은 자연수) 비트 디지털 비디오 신호가 입력되는 표시장치에서, 제1 표시 모드에서는, n 비트 디지털 영상 신호가 입력되고 r(r은 자연수)개의 서브프레임 기간을 사용하여 w(w는 자연수) 계조를 표현할 수 있고, 전환 동작에 따라, 제2 표시 모드에서, s(s는 r 미만의 자연수)개의 서브프레임 기간과 m(m은 n 미만의 자연수)비트 디지털 영상 신호를 사용하여 u(u는 w 미만의 자연수) 계조를 표현하는 경우에도 본 발명이 적용될 수 있다.
도 1(A)는 4비트 신호를 입력하여 24 계조를 표현하는 제1 표시 모드의 경우의 타이밍 차트를 나타낸다.
1 프레임 기간을 구성하는 서브프레임 기간(SF1∼SF4) 각각의 표시 기간에서 각 화소의 발광 상태 또는 비발광 상태가 선택된다. 대향 전위는 기입 기간에는 전원 전위와 거의 동일하게 설정되고, 표시 기간에는 전원 전위와의 사이에 발광소자가 발광하는 정도의 전위차를 가지도록 변화된다.
이들 동작은 종래의 예와 유사하므로, 상세한 설명은 생략한다.
도 1(B)는 상위 1비트 신호만을 사용하여 계조를 표현하는 제2 표시 모드의 경우의 타이밍 차트를 나타낸다.
도 1(A)의 제1 표시 모드에 비해, 기입 기간과 표시 기간이 길게 설정되고, 1 프레임 기간은 제1 서브프레임 기간에 거의 대응한다.
이하, 상기한 구동동작을 행하는 표시장치의 구성을 설명한다.
도 4 및 도 6은 상기 동작을 행하는 표시장치의 블록도를 나타낸다.
표시장치는 신호 제어 회로(101)와, 디스플레이 콘트롤러(102), 및 디스플레이(100)로 구성되어 있다.
디스플레이 콘트롤러(102)는 스타트 펄스(SP) 및 클록 펄스(CLK)를 디스플레이(100)에 공급한다.
신호 제어 회로(101)는 CPU(104), 메모리 A(105), 메모리 B(106), 및 메모리 콘트롤러(103)로 구성되어 있다.
도 4는, 4비트 디지털 비디오 신호가 입력되고 제1 표시 모드에서 4비트 디지털 영상 신호를 사용하여 계조를 표현하는 표시장치의 일 예를 나타낸다. 메모리 A(105)는 디지털 비디오 신호의 첫번째 비트 내지 4번째 비트를 각각 저장하는 메모리(105_1∼105_4)로 구성된다. 마찬가지로, 메모리 B(106)는 디지털 비디오 신호의 첫번째 비트 내지 4번째 비트를 각각 저장하는 메모리(106_1∼106_4)로 구성된다. 디지털 신호의 각 비트에 대응하는 메모리들 각각은 1 화면을 구성하는 화소의 수만큼의 1비트 신호를 저장할 수 있는 수의 메모리 소자를 가진다.
일반적으로, n비트의 디지털 영상 신호를 사용하여 계조를 표현할 수 있는 표시장치에서, 메모리 A는 첫번째 비트 내지 n번째 비트의 정보를 각각 저장하는 메모리(105_1∼105_n)로 구성된다. 마찬가지로, 메모리 B(106)는 첫번째 비트 내지 n번째 비트의 정보를 각각 저장하는 메모리(106_1∼106_n)로 구성된다. 각 비트의 정보에 대응하는 메모리들 각각은 1 화면을 구성하는 화소의 수만큼의 1비트 신호를 저장할 수 있는 용량을 가진다.
도 2는 도 4의 메모리 콘트롤러(103)의 구성을 나타낸다.
도 2에서, 메모리 콘트롤러(103)는 계조 제한 회로(201), 메모리 R/W 회로(202), 기준 발진 회로(203), 가변 분주 회로(204), x-카운터(205a), y-카운터(205b), x-디코더(206a), 및 y-디코더(206b)로 구성된다.
상기한 메모리 A(105) 및 메모리 B(106)를 묶어서 메모리라 부른다. 또한, 메모리는 다수의 메모리 소자로 구성되고, 메모리 소자는 (x,y) 어드레스를 사용하여 선택된다.
CPU(104)로부터의 신호는 계조 제한 회로(201)를 통하여 메모리 R/W 회로(202)에 입력된다. 계조 제한 회로(201)는 제1 표시 모드 또는 제2 표시 모드에 따라 메모리 R/W 회로(202)에 신호를 입력한다. 메모리 R/W 회로(202)는 계조 제한 회로(201)로부터의 신호에 따라 각 비트에 대응하는 디지털 비디오 신호를 메모리에 기입할지 여부를 선택한다. 마찬가지로, 메모리에 기입된 디지털 신호는 판독 동작에서 선택된다.
또한, CPU(104)로부터의 신호는 기준 발진 회로(203)에 입력된다. 기준 발진 회로(203)로부터의 신호는 가변 분주 회로(204)에 입력되고, 적당한 주파수의 신호로 변환된다. 계조 제한 회로(201)로부터의 신호는 제1 표시 모드 또는 제2 표시 모드에 따라 가변 분주 회로(204)에 입력된다. 이 입력 신호에 의거하여, 가변 분주 회로(204)로부터의 신호가 x-카운터(205a) 및 x-디코더(206a)를 통해 메모리의 x 어드레스를 선택한다. 마찬가지로, 가변 분주 회로(204)로부터의 신호는 y-카운터(205b) 및 y-디코더(206b)에 입력되고, 메모리의 y 어드레스를 선택한다.
고계조 표시가 필요하지 않은 경우, 상기한 구성을 가지는 메모리 콘트롤러(103)를 사용하여, 신호 제어 회로에 입력된 디지털 비디오 신호 중, 메모리에 기입된 신호 및 메모리로부터 출력된 신호(디지털 영상 신호)의 정보량을 제어할 수 있다. 또한, 메모리로부터 신호를 판독하는 주파수를 변화시킬 수 있다.
이상에서 메모리 콘트롤러(103)를 설명하였다.
또한, 도 4의 디스플레이 콘트롤러(102)의 구성을 설명한다.
도 3은 본 발명에 따른 디스플레이 콘트롤러의 구성을 나타내는 것이다.
디스플레이 콘트롤러(102)는 기준 클록 발생회로(301), 가변 분주 회로(302), 수평 클록 발생회로(303), 수직 클록 발생회로(304), 및 발광소자용 전원 제어 회로(305)로 구성된다.
CPU(104)로부터의 클록 신호(31)가 기준 클록 발생회로(301)에 입력되고, 기준 클록이 생성된다. 기준 클록은 가변 분주 회로(302)를 통해 수평 클록 발생회로(303) 및 수직 클록 발생회로(304)에 입력된다. 계조 제어 신호(34)는 가변 분주 회로(302)에 입력된다. 계조 제어 신호(34)에 따라 기준 클록의 주파수를 변화시킨다.
가변 분주 회로(302)에서 기준 클록의 주파수를 변화시키는 정도는 실시자에 의해 적절히 정해질 수 있다. 이것은, 제2 표시 모드에서의 계조 표현에 관여하는 비트에 대응하는, 제1 표시 모드에서의 서브프레임 기간이 1 프레임 기간에서 차지하는 비율에 따라 다르기 때문이다.
즉, 제2 표시 모드에서, 1 프레임 기간 중의 서브프레임 기간이 제1 표시 모드에 비해 감소된다. 본 발명에서, 1 프레임 기간 중의 유효 표시 기간은 제1 표시 모드 뿐만 아니라 제2 표시 모드에서도 보다 길게 설정되므로, 기준 클록 주파수가 가변 분주 회로(302)에서 변화된다. 주파수의 변화율은 제거된 비트의 비율에 따라서 결정될 수 있다.
또한, 수평 클록 발생회로(303)에는, 수평 주기를 결정하는 수평 주기 신호(32)가 CPU(104)로부터 입력되고, 소스 신호선 구동회로용의 클록 펄스(S_CLK) 및 스타트 펄스(S_SP)가 출력된다. 마찬가지로, 수직 클록 발생회로(304)에는, 수직 주기를 결정하는 수직 주기 신호(33)가 CPU(104)로부터 입력되고, 게이트 신호선 구동회로용의 클록 펄스(G_CLK) 및 스타트 펄스(G_SP)가 출력된다.
이상에서, 디스플레이 콘트롤러(102)를 설명하였다.
이렇게 하여 본 발명의 표시장치는, 제2 표시 모드 중에는 신호 제어 회로의 메모리 콘트롤러에서 메모리로부터의 신호의 하위 비트의 판독을 없앤다. 또한, 메모리로부터의 신호의 판독 주파수를 작게 한다. 이러한 동작에 대응하여, 디스플레이 콘트롤러는 각 구동회로(소스 신호선 구동회로 및 게이트 신호선 구동회로)에 입력되는 샘플링 신호(SP) 및 클록 펄스(CLK)의 주파수를 작게 하고, 화상을 표현하는 서브프레임 기간의 기입 기간 및 표시 기간을 길게 한다.
예를 들어, 제1 표시 모드에서 1 프레임 기간이 4개의 서브프레임 기간으로 분할되고, 각 서브프레임 기간의 표시 기간의 비(Ts1:Ts2:Ts3:Ts4)를 20:2-1:2-2:2-3으로 하여, 4비트 디지털 영상 신호로 24 계조를 표현하는 표시장치를 고찰한다. 설명의 편의상, 각 서브프레임 기간의 표시 기간(Ts1∼Ts4)의 길이를 각각 8, 4, 2, 1로 하고, 각 서브프레임 기간의 기입 기간(Ta1∼Ta4)의 길이를 1로 한다. 또한, 제2 표시 모드에서 신호의 최상위 비트(MSB)를 사용하여 계조를 표현하는 경우를 고찰한다.
제2 표시 모드에서의 계조 표현에 관여하는 비트에 대응하는 제1 표시 모드에서의 서브프레임 기간이 1 프레임 기간에서 차지하는 비율은 9/19가 된다.
즉, 제2 표시 모드에서 계조 표현에 관여하는 서브프레임 기간은 최상위 비트에 대응하는 서브프레임 기간(부호 SF1으로 표시함)이고, 제1 표시 모드에서 SF1이 1 프레임 기간당 차지하는 비율이 9/19이다.
본 발명의 구성을 이용하지 않는 경우, 예를 들어, 도 9에 나타내는 바와 같은 종래의 구동방법을 이용하는 경우, 제2 표시 모드에서 1프레임 기간의 10/19가 표시에 관여하지 않는 기간이 된다.
한편, 본 발명의 구성에 의하면, 제2 표시 모드에서, 디스플레이의 각 구동회로에 입력된 클록 신호 등의 주파수가 변화되고, 제1 표시 모드에서의 기입 기간의 19/9배에 해당하는 길이를 가지도록 기입 기간이 설정된다. 마찬가지로, 표시 기간도 제1 표시 모드에서의 최상위 비트에 대응하는 서브프레임 기간(SF1)의 표시 기간(Ts1)의 19/9배의 길이로 설정된다. 이에 따라, 서브프레임 기간(SF1)이 1프레임 기간을 차지하게 될 수 있고, 그리하여, 제2 표시 모드에서는, 1프레임 기간에 표시에 관여하지 않는 기간이 감소될 수 있다.
일반적으로, 첫번째 비트 내지 n번째 비트(n은 자연수)의 신호를 사용하여 계조를 표현하는 제1 표시 모드와, 첫번째 비트 내지 m번째 비트(m은 n 미만의 자연수)의 신호를 사용하여 계조를 표현하는 제 2 표시 모드를 가지는 표시장치에 주목한다.
제2 표시 모드에서 계조에 관여하는 비트에 대응하는, 제1 표시 모드에서 서브프레임 기간이 1 프레임 기간에서 차지하는 비율이 1/q(q는 1보다 큰 수)이 된다.
즉, 제1 표시 모드에서, 첫번째 비트 내지 m번째 비트에 대응하는 서브프레임 기간이 1 프레임 기간에서 차지하는 비율이 1/q(q는 1보다 큰 수)인 경우를 고찰한다.
제2 표시 모드에서의 t번째 비트(t는 m 이하의 자연수)에 대응하는 서브프레임 기간에서, 디스플레이의 각 구동회로(소스 신호선 구동회로 및 게이트 신호선 구동회로)에 입력된 각 신호(클록 펄스 및 스타트 펄스 등)의 주파수는 본래 값의 1/q배로 변화되고, 제1 표시 모드에서의 t번째 비트에 대응하는 서브프레임 기간의 기입 기간의 길이의 q배의 길이를 가지는 기입 기간이 설정된다. 마찬가지로, 표시 기간의 길이가 제1 표시 모드에서의 t번째 비트(t는 m 이하의 자연수)에 대응하는 서브프레임 기간의 표시 기간의 길이의 q배로 설정됨으로써, 1 프레임 기간을 충분히 사용하여 화상 표시를 행할 수 있다.
이에 따라, 제2 표시 모드에서도 1 프레임 기간당 발광소자의 표시 기간을 증가시킬 수 있다.
따라서, 제2 표시 모드에서, 최상위 비트에 대응하는 서브프레임 기간의 표시 기간에서 발광상태가 선택된 발광소자의 휘도는 제1 표시 모드에서 최상위 비트에 대응하는 서브프레임 기간의 표시 기간에서 발광상태가 선택된 발광소자의 휘도보다 작게 될 수 있다. 따라서, 제2 표시 모드에서는 그의 표시 기간에서 발광소자의 양극과 음극간에 인가되는 전압을 작게 설정할 수 있다.
상기 표시 모드에 따라 발광소자의 양극과 음극 사이에 인가되는 전압을 변화시키는 방법을 설명한다.
기입 기간에서, 도 3의 발광소자용 전원 제어 회로(305)는 발광소자의 대향 전극의 전위(대향 전위)를 전원 전위와 거의 동일한 전위로 유지한다. 표시 기간에서, 발광소자의 대향 전극의 전위는 전원 전위와의 사이에, 발광소자를 발광시키는 정도의 전위차를 가지도록 제어된다. 여기서, 전원 제어 회로(305)에도 계조 제어 신호(34)가 입력된다. 그리하여, 발광소자의 양 전극 사이에 인가되는 전압이 발광소자의 발광 기간이 길어지는 양만큼 작아지도록 발광소자의 대향 전극의 전위가 변화된다.
일반적으로, 제2 표시 모드에서의 t번째 비트(t는 m 이하의 자연수)에 대응하는 서브프레임 기간의 표시 기간을 제1 표시 모드에서의 t번째 비트에 대응하는 서브프레임 기간의 표시 기간의 q(q는 1보다 큰 수)배의 길이로 설정하는 경우를 고찰한다. 제2 표시 모드에서의 t번째 비트에 대응하는 서브프레임 기간에서 발광상태가 선택된 발광소자의 휘도를, 제1 표시 모드에서의 t번째 비트에 대응하는 서브프레임 기간에서 발광상태가 선택된 발광소자의 휘도의 1/q배로 설정할 수 있다.
제2 표시 모드에서 발광소자의 양 전극 사이에 인가되는 전압을 작게 할 수 있기 때문에, 인가 전압에 의한 발광소자의 스트레스를 작게 할 수 있다.
제1 표시 모드와 제 2 표시 모드 사이에서 전환하는 표시장치를 나타내었으나, 본 발명은, 제1 표시 모드 및 제2 표시 모드에 추가하여, 표현되는 계조의 수를 변화시키는 적어도 하나 이상의 모드를 더 설정하고, 다수의 모드 사이에서 전환하여 표시를 행하는 경우에도 적용될 수 있다.
여기서, 종래예의 도 8에 나타낸 구성을 가지는 화소들을 본 발명에 따른 표시장치의 디스플레이의 화소부를 구성하는데 사용할 수 있다. 또한, 그 외의 공지의 구조를 가지는 화소도 자유롭게 사용할 수 있다.
예를 들어, 다음에 설명하는 두 종류의 화소를 적용할 수 있다. 첫번째 종류는 발광소자의 양극과 음극 사이에 인가되는 전압을 설정함으로써 발광소자의 휘도를 결정하는 화소이다. 도 8에 나타내는 구성을 가지는 화소가 이 종류에 해당한다. 두번째 종류는 발광소자를 통해 흐르는 전류를 설정함으로써 발광소자의 휘도를 결정하는 화소이다.
또한, 본 발명에 따른 표시장치의 소스 신호선 구동회로 및 게이트 신호선 구동회로에 공지의 구성을 가지는 회로를 자유롭게 사용할 수 있다.
또한, 발광소자로서 OLED 소자를 사용한 표시장치 뿐만 아니라, 발광소자로서 FDP, PDP 등을 사용하는 자기발광형 표시장치에도 본 발명을 적용할 수 있다.
이하, 본 발명의 실시예를 설명한다.
[실시예 1]
본 실시예에서는, 본 발명에 따른 표시장치의 소스 신호선 구동회로의 구성예를 설명한다.
도 15는 소스 신호선 구동회로의 구성예를 나타낸다.
소스 신호선 구동회로는 시프트 레지스터, 주사방향 전환회로, LAT (A), 및 LAT (B)로 구성된다. 도 15애는 시프트 레지스터로부터의 출력 중 하나에 대응하는 LAT (A) 부분(2612)과 LAT (B) 부분(2618)만을 나타내었으나, LAT (A) 및 LAT (B)는 유사한 구성을 사용한 시프트 레지스트로부터의 모든 출력에 대응한다.
시프트 레지스터(2601)는 클록드 인버터(clocked invert)(2062, 2063), 인버터(2064), 및 NAND(2607)로 구성된다. 소스 신호선 구동회로용 스타트 펄스(S_SP)가 시프트 레지스터(2601)에 입력된다. 소스 신호선 구동회로용 클록 펄스(S_CLK)와, 그 클록 펄스(S_CLK)의 반전된 극성을 가지는 소스 신호선 구동회로용 반전 클록 펄스(S_CLKB)에 따라 클록드 인버터(2062, 2063)의 상태를 도통 상태와 비도통 상태 사이에서 변화시킴으로써, NAND(2607)부터 순서대로 샘플링 펄스를 LAT (A)에 입력한다.
또한, 주사방향 전환회로는 스위치(2605) 및 스위치(2606)로 구성되고, 시프트 레지스터의 동작 방향을 좌우로 전환하도록 작용한다. 도 15에서, 좌우 전환 신호(L/R)가 Lo 신호에 대응하는 경우, 시프트 레지스터는 좌에서 우로 순서대로 샘플링 펄스를 출력한다. 한편, 좌우 전환 신호(L/R)가 Hi 신호이면, 샘플링 신호는 우에서 좌로 순서대로 출력된다.
LAT (A)(2613)의 각 스테이지는 클록드 인버터(2614, 2615) 및 인버터(2616, 2617)로 구성된다.
여기서, "LAT (A)의 각 스테이지"란, 하나의 소스 신호선에 입력되는 화상 신호를 취하는 LAT (A)를 나타내는 것으로 한다.
여기서는, 상기 실시형태에서 설명한 신호 제어 회로로부터 출력된 디지털 영상 신호(VD)는 p(p는 자연수)분할되어 입력된다. 즉, p개의 소스 신호선으로의 출력에 대응하는 신호가 병렬로 입력된다. 샘플링 펄스가 버퍼(2608∼2611)를 통해 LAT (A)(2612)의 p개 스테이지의 클록드 인버터(2614, 2615)에 동시에 입력되면, P분할된 개개의 입력 신호는 LAT (A)(2612)의 p개 스테이지에서 동시에 샘플링된다.
여기서는, x개의 소스 신호선에 신호 전류를 출력하는 소스 신호선 구동회로(2600)를 설명하고 있기 때문에, 1 수평 기간당 x/p개의 샘플링 펄스가 순서대로 시프트 레지스터로부터 출력된다. 각 샘플링 펄스에 따라, LAT (A)(2613)의 p개 스테이지는 p개의 소스 신호선으로의 출력에 대응하는 디지털 영상 신호를 동시에 샘플링한다.
본 명세서에서는, 이와 같이 소스 신호선 구동회로에 입력된 디지털 영상 신호를 p상의 병렬 신호로 분할하고 p개의 디지털 영상 신호를 1개의 샘플링 펄스를 사용하여 동시에 취하는 방법을 "p분할 구동"이라 부르는 것으로 한다.
상기한 분할구동을 행함으로써, 소스 신호선 구동회로에 구비된 시프트 레지스터의 샘플링에 마진(margin)을 줄 수 있다. 이에 따라, 표시장치의 신뢰성을 향상시킬 수 있다.
1 수평 기간의 모든 신호가 LAT (A)(2613)의 각 스테이지에 입력되면, 래치 펄스(LP) 및 그 래치 펄스(LP)의 반전 극성을 가지는 반전된 래치 펄스(LPB)가 입력되고, LAT (A)(2613)의 각 스테이지에 입력된 신호는 LAT (B)(2619)의 각 스테이지에 모두 동시에 출력된다.
여기서, "LAT (B)의 각 스테이지"란, LAT (A)의 각 스테이지로부터의 신호가 입력되는 LAT (B) 회로를 가리킨다.
LAT (B)(2619)는 클록드 인버터(2620, 2621) 및 인버터(2622, 2623)로 구성되어 있다. LAT (A)(2613)로부터 출력된 신호는 LAT (B)에 저장되고, 각각의 소스 신호선(S1∼Sx)으로 동시에 출력된다.
도면에 도시하지는 않았지만, 레벨 시프터 및 버퍼와 같은 회로도 적절히 형성될 수 있다.
시프트 레지스터, LAT (A) 및 LAT (B)에 입력되는 스타트 펄스(S_SP) 및 클록 펄스(S_CLK) 등의 신호는 본 발명의 실시형태에서 설명한 디스플레이 콘트롤러로부터 출력된다.
본 발명에서, 작은 비트 수의 디지털 영상 신호를 소스 신호선 구동회로의 LAT (A)에 입력하는 동작은 신호 제어 회로에 의해 행해진다. 동시에, 소스 신호선 구동회로의 시프트 레지스터에 입력되는 클록 펄스(S_CLK), 스타트 펄스(S_SP) 등의 주파수를 감소시키는 동작은 디스플레이 콘트롤러에 의해 행해진다. 그리하여, 제2 표시 모드에서 소스선 구동회로가 디지털 영상 신호를 샘플링하는 동작을 적게 하여, 표시장치의 소비전력을 억제할 수 있다.
본 발명에 따른 표시장치의 소스 신호선 구동회로는 본 실시예의 구성에 한정되지 않고, 공지된 구성의 소스 신호선 구동회로를 자유롭게 사용할 수도 있다.
[실시예 2]
본 실시예에서는, 본 발명에 따른 표시장치의 게이트 신호선 구동회로의 구성예를 설명한다.
게이트 신호선 구동회로는 시프트 레지스터와, 주사방향 전환회로 등으로 구성된다. 도면에 도시하지는 않았지만, 레벨 시프터 및 버퍼와 같은 회로도 적절히 형성될 수 있다.
시프트 레지스터에는 스타트 펄스(G_SP) 및 클록 펄스(G_CLK)와 같은 신호가 입력되고, 게이트 신호선 선택 신호가 출력된다.
도 16은 게이트 신호선 구동회로의 구성을 나타낸다.
시프트 레지스터(3601)는 클록드 인버터(3602, 3603), 인버터(3604), 및 NAND(3607)로 구성되어 있다. 시프트 레지스터(3601)에는 스타트 펄스(G_SP)가 입력된다. 클록 펄스(G_CLK)와 그 클록 펄스(G_CLK)의 반전된 극성을 가지는 반전된 클록 펄스(G_CLKB)에 따라 클록드 인버터(3602, 3603)의 상태를 도통 상태와 비도통 상태 사이에서 변화시킴으로써, NAND(3607)로부터 샘플링 펄스가 순서대로 출력된다.
또한, 주사방향 전환회로는 스위치(3605) 및 스위치(3606)로 구성되어 있고, 시프트 레지스터의 동작 방향을 좌우로 전환하는 기능을 행한다. 도 16에서, 좌우전환 신호(U/D)가 Lo 신호에 대응하는 경우에는 시프트 레지스터는 좌에서 우로 순서대로 샘플링 펄스를 출력한다. 한편, 좌우전환 신호(U/D)가 Hi 신호이면, 샘플링 신호는 우에서 좌로 순서대로 출력된다.
시프트 레지스터로부터 출력된 샘플링 펄스는 NOR(3608)에 입력되고, 인에이블 신호(ENB)와 연산된다. 이 연산은, 무딘(dull) 샘플링 펄스에 의해 인접 게이트 신호선들이 동시에 선택되는 상황을 방지하기 위해 행해진다. NOR(3608)로부터 출력된 신호는 버퍼(3609, 3610)를 통해 게이트 신호선(G1∼Gy)으로 출력된다.
도면에 도시되지 않았지만, 레벨 시프터 및 버퍼도 적절히 형성될 수 있다.
상기 시프트 레지스터에 입력되는 스타트 펄스(G_SP) 및 클록 펄스(G_CLK) 등의 신호는 실시형태에서 설명한 디스플레이 콘트롤러로부터 출력된다.
본 발명에서는, 제2 표시 모드에서, 게이트 신호선 구동회로의 시프트 레지스터에 입력되는 스타트 펄스(G_SP) 및 클록 펄스(G_CLK) 등의 주파수를 감소시키는 동작이 디스플레이 콘트롤러에 의해 행해진다.
따라서, 제2 표시 모드에서, 게이트 신호선 구동회로의 샘플링 동작이 감소되어, 표시장치의 소비전력이 억제될 수 있다.
본 발명에 따른 표시장치의 게이트 신호선 구동회로는 본 실시예에 나타낸 구성에 한정되지 않고, 공지된 구성의 게이트 신호선 구동회로를 자유롭게 사용할 수도 있다.
본 실시예를 실시예 1과 자유롭게 조합할 수 있다.
[실시예 3]
본 실시예에서는, 본 발명에 따른 표시장치의 봉지(封止)방법을 도 13(A)∼도 13(C)를 참조하여 설명한다.
도 13(A)는 표시장치의 상면도이고, 도 13(B)는 도 13(A)의 선 A-A'를 따라 취한 단면도이고, 도 13(C)는 도 13(A)의 선 B-B'를 따라 취한 단면도이다.
기판(4001)에 형성된 화소부(4002), 소스 신호선 구동회로(4003), 제1 및 제2 게이트 신호선 구동회로(4004a, 4004b)를 둘러싸도록 밀봉재(4009)가 제공되어 있다. 또한, 화소부(4002), 소스 신호선 구동회로(4003), 제1 및 제2 게이트 신호선 구동회로(4004a, 4004b) 위에는 밀봉재(4008)가 제공되어 있다. 따라서, 화소부(4002), 소스 신호선 구동회로(4003), 제1 및 제2 게이트 신호선 구동회로(4004a, 4004b)는 기판(4001), 밀봉재(4009), 및 밀봉재(4008)에 의해 충전재(4210)로 밀봉되어 있다.
또한, 기판(4001) 위에 형성된 화소부(4002), 소스 신호선 구동회로(4003), 제1 및 제2 게이트 신호선 구동회로(4004a, 4004b)는 다수의 TFT를 가지고 있다. 도 13(B)는, 하지막(4010) 위에 형성되어 있는, 소스 신호선 구동회로(4003)에 포함된 구동용 TFT(여기서는 n채널형 TFT 및 p채널형 TFT가 도시됨)(4201)와, 화소부(4002)에 포함된 구동용 TFT(4202)를 대표적으로 나타낸다.
본 실시예에서는, 공지된 방법에 의해 제조된 p채널형 TFT 또는 n채널형 TFT가 구동용 TFT(4201)로서 사용되고, 공지된 방법에 의해 제조된 p채널형 TFT가 구동용 TFT(4202)로서 사용된다. 또한, 화소부(4002)에는 구동용 TFT(4202)의 게이트에 접속된 보유 용량(도시되지 않음)이 제공되어 있다.
구동용 TFT(4201) 및 구동용 TFT(4202)상에는 층간절연막(평탄화막)(4301)이 형성되고, 층간절연막(4301)상에는 구동용 TFT(4202)의 드레인 영역에 전기적으로 접속된 화소 전극(양극)(4203)이 형성되어 있다. 화소 전극(4203)으로서는, 일 함수가 큰 투명 도전막이 사용된다. 이 투명 도전막에는, 산화인듐과 산화주석의 화합물, 산화인듐과 산화아연의 화합물, 산화아연, 산화주석 또는 산화인듐을 사용할 수 있다. 또한, 갈륨이 첨가되어 있는 투명 도전막을 사용하는 것도 가능하다.
화소 전극(4203)상에 절연막(4302)이 형성되고, 화소 전극(4203) 위에서 절연막(4302)에 개구부가 형성된다. 이 개구부에서, 화소 전극(4203)상에 유기 화합물층(4204)이 형성된다. 유기 화합물층(4204)에는, 공지의 유기 재료 또는 무기 재료가 사용될 수 있다. 또한, 유기 재료는 저분자계(모노머계) 재료와 고분자계(폴리머계) 재료를 포함하지만, 이들 어느 것이나 사용될 수 있다.
유기 화합물층(4204)의 형성 방법으로서는, 공지의 증착기술 또는 도포기술을 사용할 수 있다. 또한, 유기 화합물층의 구조는 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 및 전자 주입층을 자유롭게 조합한 적층 구조 또는 단층 구조일 수 있다.
유기 화합물층(4204)상에는, 차광성을 가지는 도전막(대표적으로는, 알루미늄, 구리 또는 은을 주성분으로 하는 도전막 또는 이들 도전막과 다른 도전막의 적층막)으로 된 음극(4205)이 형성된다. 또한, 음극(4205)과 유기 화합물층(4204) 사이의 계면에 존재하는 수분 및 산소를 극력 제거하는 것이 바람직하다. 따라서, 유기 화합물층(4204)을 질소 또는 희가스 분위기에서 형성하고, 유기 화합물층이 산소 또는 수분에 노출되지 않은 채 음극(4205)을 형성하도록 강구할 필요가 있다. 본 실시예에서는, 멀티체임버 방식(클러스터 툴 방식)의 성막장치를 사용하여, 상기한 성막을 행할 수 있다. 그리고, 음극(4205)에 소정의 전압이 인가된다.
그리하여, 화소 전극(양극)(4203), 유기 화합물층(4204) 및 음극(4205)으로 구성되는 발광소자(4303)가 형성된다. 그 다음, 발광소자(4303)를 덮도록 절연막(4302)상에 보호막(4209)이 형성된다. 보호막(4209)은 산소, 수분 등이 발광소자(4303) 내로 침입하는 것을 방지하는데 효과적이다.
부호 4005a는 전원 공급선에 접속된 인출 배선을 나타내고, 이 인출 배선(4005a)은 구동용 TFT(4202)의 소스 영역에 전기적으로 접속되어 있다. 인출 배선(4005a)은 밀봉재(4009)와 기판(4001) 사이를 통과하고, 이방성 도전막(4300)을 통해 FPC(4006)에 포함된 FPC 배선(4301)에 전기적으로 접속된다.
밀봉재(4008)로서는, 유리재, 금속재(대표적으로는 스테인리스 강재), 세라믹재, 및 플라스틱재(플라스틱 필름 포함)가 사용될 수 있다. 플라스틱재로서는, FRP(유리섬유 강화 플라스틱)판, PVF(폴리비닐 플루오라이드) 필름, 마일러(Mylar) 필름, 폴리에스터 필름, 아크릴 수지 필름을 사용할 수 있다. 또한, 알루미늄 포일이 PVF 필름 또는 마일러 필름 사이에 끼어진 구조를 가지는 시트(sheet)도 사용될 수 있다.
그러나, 발광소자로부터의 광의 방사 방향이 커버재 측으로 향하는 경우에는, 커버재가 투광성이어야 한다. 이 경우에는, 유리판, 플라스틱판, 폴리에스터 필름, 아크릴 수지 필름과 같은 투명재를 사용한다.
또한, 충전재(4210)로서는, 질소 또는 아르곤과 같은 불활성 가스 외에, 자외선 경화 수지 또는 열 경화 수지가 사용될 수 있고, PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐 부티릴), 및 EVA(에틸렌 비닐 아세테이트)가 사용될 수 있다. 본 실시예에서는, 충전재로서 질소가 사용된다.
충전재(4210)를 흡습성 물질(바람직하게는 산화바륨) 또는 산소를 흡착할 수 있는 물질에 노출시키기 위해, 기판(4001)측의 밀봉재(4008)의 표면에 오목부(4007)가 형성되고, 흡습성 물질 또는 산소를 흡착할 수 있는 물질(4207)이 오목부(4007) 내에 배치된다. 그 다음, 흡습성 물질 또는 산소를 흡착할 수 있는 물질(4207)이 비산하지 않도록, 흡습성 물질 또는 산소를 흡착할 수 있는 물질(4207)이 오목부 커버재(4208)에 의해 오목부(4007)내에 유지된다. 오목부 커버재(4208)는 미세한 메시(mesh)로 형성되고, 공기와 수분은 통과시키지만 흡습성 물질 또는 산소를 흡착할 수 있는 물질(4207)은 통과하지 않는 구조를 가진다. 흡습성 물질 또는 산소를 흡착할 수 있는 물질(4207)을 제공함으로써, 발광소자(4303)의 열화를 억제할 수 있다.
도 13(C)에 도시된 바와 같이, 화소 전극(4203)의 형성과 동시에, 도전막(4203a)을 인출 배선(4005a)과 접하도록 형성한다.
또한, 이방성 도전막(4300)은 도전성 충전재(4300a)를 가지고 있다. 기판(4001)과 FPC(4006)가 열 압착되어, 기판(4001)상의 도전막(4203a)과 FPC(4006)상의 FPC 배선(4301)이 도전성 충전재(4300a)를 통하여 전기적으로 접속된다.
본 실시예는 실시예 1 및 실시예 2와 자유롭게 조합될 수 있다.
[실시예 4]
본 실시예에서는, 본 발명에 따른 표시장치를 이용한 전자장치에 대하여 도 14(A)∼도 14(F)를 참조하여 설명한다.
도 14(A)는 본 발명에 따른 휴대형 정보 단말기의 개략도이다. 이 휴대형 정보 단말기는 본체(2701a), 조작 스위치(2701b), 전원 스위치(2701c), 안테나(2701d), 표시부(2701e) 및 외부 입력 포트(2701f)로 구성된다. 실시형태 및 실시예 1∼실시예 3에서 나타낸 구성을 가지는 표시장치가 표시부(2701e)에 사용된다.
도 14(B)는 본 발명에 따른 퍼스널 컴퓨터의 개략도이다. 이 퍼스널 컴퓨터는 본체(2702a), 케이스(2702b), 표시부(2702c), 조작 스위치(2702d), 전원 스위치(2702e) 및 외부 입력 포트(2702f)로 구성된다. 실시형태 및 실시예 1∼실시예 3에서 나타낸 구성을 가지는 표시장치가 표시부(2702c)에 사용된다.
도 14(C)는 본 발명에 따른 화상 재생 장치의 개략도이다. 이 화상 재생 장치는 본체(2703a), 케이스(2703b), 기록 매체(2703c), 표시부(2703d), 음성 입력부(2703e) 및 조작 스위치(2703f)로 구성된다. 실시형태 및 실시예 1∼실시예 3에서 나타낸 구성을 가지는 표시장치가 표시부(2703d)에 사용된다.
도 14(D)는 본 발명에 따른 텔레비전의 개략도이다. 이 텔레비전은 본체(2704a), 케이스(2704b), 표시부(2704c), 조작 스위치(2704d)로 구성된다. 실시형태 및 실시예 1∼실시예 3에서 나타낸 구성을 가지는 표시장치가 표시부(2704c)에 사용된다.
도 14(E)는 본 발명에 따른 헤드 장착형 디스플레이의 개략도이다. 이 헤드 장착형 디스플레이는 본체(2705a), 모니터부(2705b), 헤드 밴드(2705c), 표시부(2705d) 및 광학계(2705e)로 구성된다. 실시형태 및 실시예 1∼실시예 3에서 나타낸 구성을 가지는 표시장치가 표시부(2705d)에 사용된다.
도 14(F)는 본 발명에 따른 비디오 카메라의 개략도이다. 이 비디오 카메라는 본체(2706a), 케이스(2706b), 접속부(2706c), 수상(受像)부(2706d), 접안부(2706e), 배터리(2706f), 음성 입력부(2706g) 및 표시부(2706h)로 구성된다. 실시형태 및 실시예 1∼실시예 3에서 나타낸 구성을 가지는 표시장치가 표시부(2706h)에 사용된다.
본 발명은 상기한 전자장치에 한정되지 않고, 다양한 전자장치에 적용될 수 있다.
본 발명의 상기한 구성에 의해 표시장치의 소비전력이 억제될 수 있다. 또한, 제2 표시 모드에서 계조를 표현하는데 사용되는 서브프레임의 수가 감소된 경우에도 1 프레임 기간에서 표시 기간을 길게 할 수 있다. 따라서, 선명한 화상 표시가 가능한 표시장치 및 표시장치를 구동하는 방법을 제공하는 것이 가능하게 된다.
또한, 1 프레임 기간 당 발광소자의 표시 기간을 증가시킬 수 있으므로, 프레임당 동일한 휘도를 표현하는 경우 발광소자의 양극과 음극 사이에 인가되는 전압을 낮게 설정할 수 있다. 그리하여, 신뢰성이 높은 표시장치를 제공하는 것이 가능하게 된다.
본 발명을 OLED 소자를 사용한 표시장치 뿐만 아니라, FDP, PDP 등을 사용한 자기발광형 표시장치에도 적용할 수 있다.

Claims (28)

  1. 화소에 입력되는 첫번째 비트 내지 n번째 비트(n은 자연수)의 디지털 신호에 따라 복수의 서브프레임 기간 각각에서 발광 상태 또는 비발광 상태를 선택하는 수단;
    제1 표시 모드 또는 제2 표시 모드를 선택하는 수단;
    상기 제1 표시 모드에서 1 프레임 기간에 상기 첫번째 비트 내지 n번째 비트의 디지털 신호를 제1 디지털 영상 신호로서 상기 화소에 입력하는 수단;
    상기 제2 표시 모드에서 상기 1 프레임 기간에 상기 첫번째 비트 내지 n번째 비트의 디지털 신호 중의 첫번째 비트 내지 m번째 비트(m은 n 미만의 자연수)의 디지털 신호를 제2 디지털 영상 신호로서 상기 화소에 입력하는 수단; 및
    상기 제2 디지털 영상 신호에 각각 대응하는, 상기 제2 표시 모드에서의 첫번째 내지 m번째 서브프레임 기간 각각의 길이를, 상기 제1 디지털 영상 신호의 첫번째 비트 내지 m번째 비트의 디지털 신호에 각각 대응하는, 상기 제1 표시 모드에서의 첫번째 내지 m번째 서브프레임 기간 각각의 길이의 q배(q는 1보다 큰 수)로 변화시키는 수단을 포함하고,
    상기 발광 상태 또는 상기 비발광 상태를 선택하는 상기 수단에 클록 신호가 입력되고,
    상기 제2 표시 모드에서의 상기 클록 신호의 주파수가 상기 제1 표시 모드에서의 상기 클록 신호의 주파수와 다른, 표시장치.
  2. 제 1 항에 있어서,
    매트릭스 상태로 배치된 화소들 중 하나로서 상기 화소를 포함하는 화소부;
    상기 제1 디지털 영상 신호 및 상기 제2 디지털 영상 신호를 상기 화소에 입력하는 구동회로; 및
    상기 제2 표시 모드에서의 상기 구동회로의 제2 주파수를, 상기 제1 표시 모드에서의 제1 주파수의 1/q배로 변화시키는 수단을 더 포함하는, 표시장치.
  3. 제 1 항에 있어서,
    매트릭스 상태로 배치된 상기 화소를 포함하는 화소부;
    메모리;
    상기 제1 표시 모드에서 상기 메모리에 상기 제1 디지털 영상 신호를 저장하고, 상기 제2 표시 모드에서 상기 메모리에 상기 제2 디지털 영상 신호를 저장하는 수단; 및
    상기 메모리로부터 상기 제2 디지털 영상 신호를 판독하는 상기 제2 표시 모드에서의 제2 주파수를 상기 제1 표시 모드에서의 제1 주파수의 1/q배로 변화시키는 수단을 더 포함하는, 표시장치.
  4. 제 1 항에 있어서, 상기 화소의 휘도를 상기 제1 표시 모드에서보다 상기 제2 표시 모드에서 더 낮게 하는 수단을 더 포함하는, 표시장치.
  5. 제 1 항에 있어서,
    상기 화소 내의 발광소자; 및
    상기 발광소자의 휘도를 상기 제1 표시 모드에서보다 상기 제2 표시 모드에서 더 낮게 하도록, 상기 발광소자의 전극에 인가되는 전위를 변경하는 수단을 더 포함하는, 표시장치.
  6. 삭제
  7. 표시장치를 구동하는 방법으로서,
    1 프레임 기간을 복수의 서브프레임 기간으로 분할하는 단계;
    화소에 입력되는 첫번째 비트 내지 n번째 비트(n은 자연수)의 디지털 신호에 따라 상기 복수의 서브프레임 기간 각각에서 발광 상태 또는 비발광 상태를 선택하는 단계;
    제1 표시 모드 또는 제2 표시 모드를 선택하는 단계;
    상기 제1 표시 모드에서 상기 1 프레임 기간에 상기 첫번째 비트 내지 n번째 비트의 디지털 신호를 제1 디지털 영상 신호로서 상기 화소에 입력하는 단계; 및
    상기 제2 표시 모드에서 상기 1 프레임 기간에 상기 첫번째 비트 내지 n번째 비트의 디지털 신호 중의 첫번째 비트 내지 m번째 비트(m은 n 미만의 자연수)의 디지털 신호를 제2 디지털 영상 신호로서 상기 화소에 입력하는 단계를 포함하고,
    상기 제2 디지털 영상 신호에 각각 대응하는, 상기 제2 표시 모드에서의 첫번째 내지 m번째 서브프레임 기간 각각의 길이가, 상기 제1 디지털 영상 신호의 첫번째 비트 내지 m번째 비트의 디지털 신호에 각각 대응하는, 상기 제1 표시 모드에서의 첫번째 내지 m번째 서브프레임 기간 각각의 길이의 q배(q는 1보다 큰 수)이고,
    상기 화소에 전기적으로 접속된 구동회로에 클록 신호가 입력되고,
    상기 제2 표시 모드에서의 상기 클록 신호의 주파수가 상기 제1 표시 모드에서의 상기 클록 신호의 주파수와 다른, 표시장치 구동방법.
  8. 제 7 항에 있어서,
    화소부가 매트릭스 상태로 배치된 화소들 중 하나로서 상기 화소를 포함하고,
    상기 구동회로가 상기 제1 디지털 영상 신호 및 상기 제2 디지털 영상 신호를 상기 화소에 입력하고,
    상기 제2 표시 모드에서의 상기 구동회로의 제2 주파수가 상기 제1 표시 모드에서의 제1 주파수의 1/q배인, 표시장치 구동방법.
  9. 제 7 항에 있어서,
    화소부가 매트릭스 상태로 배치된 화소들 중 하나로서 상기 화소를 포함하고,
    상기 제1 표시 모드에서 상기 제1 디지털 영상 신호가 메모리에 저장되고, 상기 제2 표시 모드에서 상기 제2 디지털 영상 신호가 상기 메모리에 저장되고,
    상기 메모리로부터 상기 제2 디지털 영상 신호를 판독하는 상기 제2 표시 모드에서의 제2 주파수가 상기 제1 표시 모드에서의 제1 주파수의 1/q배인, 표시장치 구동방법.
  10. 제 7 항에 있어서, 상기 화소의 휘도가 상기 제1 표시 모드에서보다 상기 제2 표시 모드에서 더 낮은, 표시장치 구동방법.
  11. 제 7 항에 있어서,
    상기 화소가 발광소자를 포함하고,
    상기 발광소자의 휘도를 상기 제1 표시 모드에서보다 상기 제2 표시 모드에서 더 낮게 하도록, 상기 발광소자의 전극에 인가되는 전위가 변경되는, 표시장치 구동방법.
  12. 제 7 항의 표시장치 구동방법에 따라 구동되는 표시장치를 포함하는 전자장치로서,
    상기 전자장치가, 휴대형 정보 단말기, 퍼스널 컴퓨터, 화상 재생 장치, 텔레비전, 헤드 장착형 디스플레이, 및 비디오 카메라로 이루어진 군에서 선택되는 적어도 하나의 장치인, 전자장치.
  13. 신호 제어 회로;
    디스플레이 콘트롤러; 및
    디스플레이를 포함하고;
    상기 디스플레이는 소스 신호선 구동회로, 게이트 신호선 구동회로, 및 복수의 화소를 포함하고,
    상기 복수의 화소 각각이 발광소자를 포함하고,
    상기 신호 제어 회로는 CPU, 디지털 비디오 신호를 저장하고 디지털 영상 신호를 상기 디스플레이에 출력하는 메모리, 및 메모리 콘트롤러를 포함하고,
    상기 디스플레이 콘트롤러는, 상기 소스 신호선 구동회로용의 클록 펄스 및 상기 소스 신호선 구동회로용의 스타트 펄스를 입력하기 위해 상기 소스 신호선 구동회로에 전기적으로 접속되고, 또한, 상기 게이트 신호선 구동회로용의 클록 펄스 및 상기 게이트 신호선 구동회로용의 스타트 펄스를 입력하기 위해 상기 게이트 신호선 구동회로에 전기적으로 접속되어 있고,
    첫번째 비트 내지 n번째 비트(n은 자연수)의 디지털 비디오 신호를 사용하여 계조를 표현하는 제1 표시 모드와, 첫번째 비트 내지 m번째 비트(m은 n 미만의 자연수)의 디지털 비디오 신호를 사용하여 계조를 표현하는 제2 표시 모드와의 스위칭에 의해 영상 표시가 행해지고,
    상기 제1 표시 모드에서, 상기 메모리 콘트롤러는 상기 CPU로부터 상기 메모리에 상기 첫번째 비트 내지 n번째 비트의 디지털 비디오 신호를 기입하고, 상기 메모리에 기입되어 있는 상기 첫번째 비트 내지 n번째 비트의 디지털 비디오 신호를 상기 디지털 영상 신호로서 상기 소스 신호선 구동회로에 출력하고,
    상기 제2 표시 모드에서, 상기 메모리 콘트롤러는 상기 CPU로부터 상기 메모리에 첫번째 비트 내지 m번째 비트의 디지털 비디오 신호를 기입하고, 상기 메모리에 기입되어 있는 상기 첫번째 비트 내지 m번째 비트의 디지털 비디오 신호를 상기 디지털 영상 신호로서 상기 소스 신호선 구동회로에 출력하고,
    상기 디스플레이 콘트롤러는 상기 소스 신호선 구동회로용의 클록 펄스와, 상기 소스 신호선 구동회로용의 스타트 펄스와, 상기 게이트 신호선 구동회로용의 클록 펄스와, 상기 게이트 신호선 구동회로용의 스타트 펄스 각각의 주파수를 상기 제1 표시 모드에 비하여 상기 제2 표시 모드에서 더 낮게 하는, 표시장치.
  14. 제 13 항에 있어서,
    상기 디스플레이 콘트롤러가 가변 분주 회로를 포함하고,
    계조 제어 신호가 상기 가변 분주 회로에 입력되고,
    상기 소스 신호선 구동회로용의 클록 펄스, 상기 소스 신호선 구동회로용의 스타트 펄스, 상기 게이트 신호선 구동회로용의 클록 펄스, 및 상기 게이트 신호선 구동회로용의 스타트 펄스 각각의 주파수가 상기 제1 표시 모드에 비하여 상기 제2 표시 모드에서 더 낮게 되는, 표시장치.
  15. 제 13 항에 있어서,
    상기 디스플레이 콘트롤러가 상기 발광소자에 사용되는 전원 제어 회로를 포함하고,
    상기 발광소자는 화소 전극과, 상기 화소 전극에 대향하는 대향 전극을 포함하고,
    상기 발광소자에 사용되는 상기 전원 제어 회로에 입력되는 계조 제어 신호에 따라, 상기 발광소자의 상기 대향 전극의 전위가 변경되어, 발광 상태에서 상기 발광소자로부터 방출되는 광의 휘도가, 상기 제1 표시 모드에서의 t번째(t는 m 미만의 자연수) 비트에 대응하는 표시 기간보다는 상기 제2 표시 모드에서의 t번째 비트에 대응하는 표시 기간에서 더 작게 되도록 하는, 표시장치.
  16. 삭제
  17. 화소에 입력되는 첫번째 비트 내지 n번째 비트(n은 자연수)의 디지털 신호에 따라 복수의 서브프레임 기간 각각에서 발광 상태 또는 비발광 상태를 선택하는 수단;
    제1 표시 모드 또는 제2 표시 모드를 선택하는 수단;
    상기 제1 표시 모드에서 1 프레임 기간에 상기 첫번째 비트 내지 n번째 비트의 디지털 신호를 제1 디지털 영상 신호로서 상기 화소에 입력하는 수단;
    상기 제2 표시 모드에서 상기 1 프레임 기간에 상기 첫번째 비트 내지 n번째 비트의 디지털 신호 중의 첫번째 비트 내지 m번째 비트(m은 n 미만의 자연수)의 디지털 신호를 제2 디지털 영상 신호로서 상기 화소에 입력하는 수단; 및
    상기 제2 디지털 영상 신호에 각각 대응하는, 상기 제2 표시 모드에서의 첫번째 내지 m번째 서브프레임 기간 각각의 길이를, 상기 제1 디지털 영상 신호의 첫번째 비트 내지 m번째 비트의 디지털 신호에 각각 대응하는, 상기 제1 표시 모드에서의 첫번째 내지 m번째 서브프레임 기간 각각의 길이의 q배(q는 1보다 큰 수)로 변화시키는 수단;
    상기 화소의 휘도를 상기 제1 표시 모드에서보다 상기 제2 표시 모드에서 더 낮게 하는 수단을 포함하고,
    상기 제1 표시 모드에서의 첫번째 내지 n번째 서브프레임 기간의 합이 상기 제2 표시 모드에서의 첫번째 내지 m번째 서브프레임 기간의 합과 같은, 표시장치.
  18. 제 17 항에 있어서,
    매트릭스 상태로 배치된 화소들 중 하나로서 상기 화소를 포함하는 화소부;
    상기 제1 디지털 영상 신호 및 상기 제2 디지털 영상 신호를 상기 화소에 입력하는 구동회로; 및
    상기 제2 표시 모드에서의 상기 구동회로의 제2 주파수를, 상기 제1 표시 모드에서의 제1 주파수의 1/q배로 변화시키는 수단을 더 포함하는, 표시장치.
  19. 제 17 항에 있어서,
    매트릭스 상태로 배치된 상기 화소를 포함하는 화소부;
    메모리;
    상기 제1 표시 모드에서 상기 메모리에 상기 제1 디지털 영상 신호를 저장하고, 상기 제2 표시 모드에서 상기 메모리에 상기 제2 디지털 영상 신호를 저장하는 수단; 및
    상기 메모리로부터 상기 제2 디지털 영상 신호를 판독하는 상기 제2 표시 모드에서의 제2 주파수를 상기 제1 표시 모드에서의 제1 주파수의 1/q배로 변화시키는 수단을 더 포함하는, 표시장치.
  20. 삭제
  21. 제 17 항에 있어서,
    상기 화소 내의 발광소자; 및
    상기 발광소자의 휘도를 상기 제1 표시 모드에서보다 상기 제2 표시 모드에서 더 낮게 하도록, 상기 발광소자의 전극에 인가되는 전위를 변경하는 수단을 더 포함하는, 표시장치.
  22. 제 1 항, 제 13 항, 제 17 항 중 어느 한 항에 있어서, 상기 표시장치가 컴퓨터, 텔레비전 및 비디오 카메라로 이루어진 군에서 선택되는, 표시장치.
  23. 표시장치를 구동하는 방법으로서,
    1 프레임 기간을 복수의 서브프레임 기간으로 분할하는 단계;
    화소에 입력되는 첫번째 비트 내지 n번째 비트(n은 자연수)의 디지털 신호에 따라 상기 복수의 서브프레임 기간 각각에서 발광 상태 또는 비발광 상태를 선택하는 단계;
    제1 표시 모드 또는 제2 표시 모드를 선택하는 단계;
    상기 제1 표시 모드에서 상기 1 프레임 기간에 상기 첫번째 비트 내지 n번째 비트의 디지털 신호를 제1 디지털 영상 신호로서 상기 화소에 입력하는 단계; 및
    상기 제2 표시 모드에서 상기 1 프레임 기간에 상기 첫번째 비트 내지 n번째 비트의 디지털 신호 중의 첫번째 비트 내지 m번째 비트(m은 n 미만의 자연수)의 디지털 신호를 제2 디지털 영상 신호로서 상기 화소에 입력하는 단계를 포함하고;
    상기 제2 디지털 영상 신호에 각각 대응하는, 상기 제2 표시 모드에서의 첫번째 내지 m번째 서브프레임 기간 각각의 길이가, 상기 제1 디지털 영상 신호의 첫번째 비트 내지 m번째 비트의 디지털 신호에 각각 대응하는, 상기 제1 표시 모드에서의 첫번째 내지 m번째 서브프레임 기간 각각의 길이의 q배(q는 1보다 큰 수)이고,
    상기 제1 표시 모드에서의 첫번째 내지 n번째 서브프레임 기간의 합이 상기 제2 표시 모드에서의 첫번째 내지 m번째 서브프레임 기간의 합과 같고,
    상기 화소의 휘도가 상기 제1 표시 모드에서보다 상기 제2 표시 모드에서 더 낮은, 표시장치 구동방법.
  24. 제 23 항에 있어서,
    화소부가 매트릭스 상태로 배치된 화소들 중 하나로서 상기 화소를 포함하고,
    구동회로가 상기 제1 디지털 영상 신호 및 상기 제2 디지털 영상 신호를 상기 화소에 입력하고,
    상기 제2 표시 모드에서의 상기 구동회로의 제2 주파수가 상기 제1 표시 모드에서의 제1 주파수의 1/q배인, 표시장치 구동방법.
  25. 제 23 항에 있어서,
    화소부가 매트릭스 상태로 배치된 화소들 중 하나로서 상기 화소를 포함하고,
    상기 제1 표시 모드에서 상기 제1 디지털 영상 신호가 메모리에 저장되고, 상기 제2 표시 모드에서 상기 제2 디지털 영상 신호가 상기 메모리에 저장되고,
    상기 메모리로부터 상기 제2 디지털 영상 신호를 판독하는 상기 제2 표시 모드에서의 제2 주파수가 상기 제1 표시 모드에서의 제1 주파수의 1/q배인, 표시장치 구동방법.
  26. 삭제
  27. 제 23 항에 있어서,
    상기 화소가 발광소자를 포함하고,
    상기 발광소자의 휘도를 상기 제1 표시 모드에서보다 상기 제2 표시 모드에서 더 낮게 하도록, 상기 발광소자의 전극에 인가되는 전위가 변경되는, 표시장치 구동방법.
  28. 제 23 항의 표시장치 구동방법에 따라 구동되는 표시장치를 포함하는 전자장치로서,
    상기 전자장치가, 휴대형 정보 단말기, 퍼스널 컴퓨터, 화상 재생 장치, 텔레비전, 헤드 장착형 디스플레이, 및 비디오 카메라로 이루어진 군에서 선택되는 적어도 하나의 장치인, 전자장치.
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