KR100903839B1 - 불휘발성 반도체 메모리 및 그 동작 방법 - Google Patents

불휘발성 반도체 메모리 및 그 동작 방법 Download PDF

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후지쯔 마이크로일렉트로닉스 가부시키가이샤
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Abstract

본 발명은 전원 노이즈 및 그 밖의 노이즈의 영향에 의해 판정 전류 또는 판정 전압이 변동되더라도 패스/페일의 판정을 정확히 행할 수 있는 불휘발성 반도체 메모리 및 그 동작 방법을 제공하는 것을 목적으로 한다.
메모리 셀로부터 제1 판정 조건으로 데이터를 판독하고 패스/페일을 판정하여, 페일이라고 판정한 경우에는 해당 메모리 셀에 신호를 인가하여 메모리 셀의 축적 전하량을 변화시키는 제1 판정 처리와, 메모리 셀로부터 상기 제1 판정 조건보다도 완화된 제2 판정 조건으로 데이터를 판독하여 패스/페일을 판정하는 제2 판정 처리를 실행하여, 상기 제2 판정 처리로 페일이라고 판정했을 때에는 상기 제1 판정 처리로부터 처리를 반복한다.

Description

불휘발성 반도체 메모리 및 그 동작 방법{NONVOLATILE SEMICONDUCTOR MEMORY AND METHOD OF OPERATING THE SAME}
도 1은 종래의 검증의 개념을 도시하는 도면(그 1).
도 2는 종래의 검증의 개념을 도시하는 도면(그 2).
도 3은 종래의 불휘발성 반도체 메모리에 있어서의 기록 검증의 동작을 도시하는 흐름도.
도 4는 종래의 불휘발성 반도체 메모리에 있어서의 소거 검증의 동작을 도시하는 흐름도.
도 5는 본 발명의 제1 실시예에 따른 SONOS형 불휘발성 반도체 메모리의 메모리 셀 형성부를 도시하는 평면도.
도 6a는 도 5의 I-I선에 의한 단면도, 도 6b는 도 5의 II-II선에 의한 단면도, 도 6c는 도 5의 III -III선에 의한 단면도.
도 7은 SONOS형 불휘발성 반도체 메모리의 회로 구성을 도시하는 블록도.
도 8은 제1 실시예의 불휘발성 반도체 메모리의 센스 앰프부 내에 설치된 패스/페일 판정 회로의 구성을 도시하는 회로도.
도 9는 제1 실시예에 있어서의 검증의 개념을 도시한 도면(그 1).
도 10은 제1 실시예에 있어서의 검증의 개념을 도시한 도면(그 2).
도 11은 제1 실시예의 불휘발성 반도체 메모리에 있어서의 기록 검증의 동작을 도시하는 흐름도.
도 12는 제1 실시예의 불휘발성 반도체 메모리의 소거 검증의 동작을 도시하는 흐름도.
도 13은 본 발명의 제2 실시예의 불휘발성 반도체 메모리의 패스/페일 판정 회로의 구성을 도시하는 회로도.
도 14는 본 발명의 제3 실시예의 불휘발성 반도체 메모리의 패스/페일 판정 회로의 구성을 도시하는 회로도.
도 15는 다치화 메모리에 있어서의 임계치 전압의 분포와 각 값에 대응한 판정 레벨을 도시하는 개념도.
도 16a 및 도 16b는 제4 실시예의 불휘발성 반도체 메모리에 있어서의 기록 검증시의 동작을 도시하는 흐름도.
도 17은 플로우팅 게이트형 메모리의(NOR 게이트형) 일례를 도시하는 단면도.
도 18은 플로우팅 게이트형 메모리(플래시메모리)의 회로 구성을 도시하는 블록도.
도 19는 불휘발성 반도체 메모리의 검사 방법의 개요를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1, 81: 비트선
2, 82: 워드선
3, 83: FET(메모리 셀)
10, 71: 실리콘 기판
11: 국소 절연막
12, 14: 실리콘 산화막
13: 실리콘 질화막
15: 게이트 절연막
20: 제어 회로
26, 86: 센스 앰프부
27, 87: 워드선 드라이버
30: CPU
31: RAM
40: 기준 전류 발생 회로
41, 42, 53, 54, 55, 56, 62, 63: 선택 게이트
43, 44, 57, 58, 64: 저항
45: 센스 앰프
51, 52, 61: 레퍼런스 셀
65: 레벨 제어용 트랜지스터
72: 불순물 확산층
73: 실리콘 산화막
74: 플로우팅 게이트
76: 컨트롤 게이트
본 발명은 EEPROM(Electrically Erasable Programmable Read Only Memory)나 플래시메모리(일괄적으로 전기적 소거 가능한 EEPROM) 등의 불휘발성 반도체 메모리 및 그 동작 방법에 관한 것이며, 전원 노이즈나 그 밖의 원인에 의해 판정 전류 또는 판정 전압이 변동되더라도 안정된 기록 검증 및 소거 검증을 보증할 수 있는 불휘발성 반도체 메모리 및 그 동작 방법에 관한 것이다.
최근, 전자 기기의 다기능화 및 소형화가 촉진되고 있고, 그것에 따라 반도체 집적 회로의 미세화가 가일층 요구되고 있다. EEPROM이나 플래시메모리 등의 불휘발성 반도체 메모리에서는 메모리 셀의 미세화뿐만 아니라, 보다 작은 임계치 전압의 변화를 안정적으로 검출할 필요가 있다.
한편, 메모리 셀의 치수를 축소하지 않더라도 실질적인 셀 면적을 작게 할 수 있는 다치화에 대응한 메모리(이하, 다치화 메모리라고 칭함)도 개발되고 있다. 통상의 반도체 메모리에서는 하나의 메모리 셀에 "0" 또는 "1" 2개의 상태밖에 기억할 수 없는 데 대하여, 다치화 메모리에서는 하나의 메모리 셀에 3 이상의 상태를 기억한다. 단, 다치화 메모리에서는 기억하는 데이터에 따라서 임계치 전압을 엄밀히 컨트롤할 필요가 있다. 이후로는 전자 기기의 고기능화 및 소형화에 대응하기 위해서 다치화 메모리가 적극적으로 사용될 것으로 생각된다.
종래의 불휘발성 반도체 메모리에서는 얇은 절연막을 사이에 두고 플로우팅 게이트 및 컨트롤 게이트 2개의 게이트 전극이 형성된 이중 게이트 구조의 플로우팅 게이트형 메모리가 일반적이었다. 플로우팅 게이트형 메모리에 관해서는, 예컨대 일본 특허 공개 제2000-174235호 공보에 기재되어 있다.
그러나, 최근, 이중 게이트 구조의 복잡한 제조 프로세스가 미세화의 장해로서 현저해졌다. 그 때문에, 게이트 전극이 하나의 단(單)게이트형 불휘발성 반도체 메모리가 주목받고 있다. 단게이트형 불휘발성 반도체 메모리에서는 반도체 기판과 게이트 전극 사이의 게이트 절연막에 전하를 축적 가능한 재료를 사용하여, 게이트 절연막에 축적된 전하에 의해 임계치 전압이 변화하는 것을 이용하여 데이터를 기억한다.
이러한 단게이트형 불휘발성 반도체 메모리의 하나로 SONOS(Silicon Oxide Nitride Oxide Silicon)형 메모리가 있다. SONOS형 메모리에 관해서는, 예컨대 일본 특허 공개 제2001-325793호 공보에 기재되어 있다.
SONOS형 메모리에서는 게이트 절연막으로서, 예컨대 실리콘 질화막(SiN)을 상하로부터 실리콘 산화막(SiO2)으로 개재한 적층 구조의 절연막을 사용한다. 실리콘 질화막에 전하를 출입(出入)시킴으로써 데이터의 기억 및 소거를 행한다.
SONOS형 메모리에서는 플로우팅 게이트형 메모리에 비해 전하의 포획량이 적기 때문에 임계치 전압의 시프트량이 작다. 또한, SONOS형 메모리에서는 기록 효율이 나쁘기 때문에 플로우팅 게이트형 메모리보다도 기록 속도가 늦어진다. 따라서, SONOS형 메모리와 같은 단게이트형 불휘발성 메모리에서는 기록 및 소거시에 미소 한 임계치 전압의 변화를 검출하는 것이 중요하다.
이와 같이, 최근의 불휘발성 반도체 메모리의 동향을 보면, 보다 미소한 임계치 전압의 변화량을 검출하는 것이 중요해지고 있다. 그러나, 임계치 전압의 변화량이 작으면 기록이나 소거가 충분히 이루어졌는지를 보는 검증 동작(베리파이)에 있어서 패스 또는 페일을 정확히 판정할 수 없게 된다고 하는 문제가 발생한다.
즉, 반도체 메모리에서는 전원 노이즈 및 그 밖의 외부로부터의 노이즈의 영향에 의해 판정 기준이 되는 전류 또는 메모리 셀로부터의 전류가 시간 경과적으로 변동하고 있으며, 이들 노이즈의 영향에 의한 전류 변동폭에 대응하는 전압이 임계치 전압의 변화량에 필적하게 되는 경우가 있다. 이에 따라, 한번은 패스라고 판정된 메모리 셀이 다음 검증시에 페일이라고 판정되는 경우가 있어, 기록 또는 소거의 동작(루프)을 다시 실행해야 한다. 2 번째 검증 동작에서 페일이라고 판정된 메모리 셀이 있으면, 한 번 더 기록 또는 소거의 동작(루프)을 실행하게 된다. 이와 같이, 종래의 불휘발성 반도체 메모리에서는 전원 노이즈 및 그 밖의 노이즈의 영향에 의해 패스/페일의 판정이 불확실하게 되어, 검증 동작을 여러 번 실행할 가능성이 있다.
도 1은 검증의 개념을 도시한 도면이다. 노이즈의 영향에 의해 기준 전류(I)가 ±ΔI만큼 변동하는 것으로 한다. 메모리 셀의 전류(Id)가 I+ΔI 이상인 경우에는 노이즈의 영향에 상관없이 페일이라고 판정되어, 재기록이 필요해진다. 메모리 셀의 전류(Id)가 I-ΔI 이하인 경우에는 노이즈의 영향에 상관없이 패스라고 판정 되어, 재기록은 불필요하다. 그러나, 메모리 셀의 전류(Id)가 I-ΔI<Id<I+ΔI인 경우에는 노이즈의 영향에 의해 패스/페일의 판정이 불확실하게 된다. 따라서, 최초의 검증에서 패스라고 판정된 셀이 다음 검증에서 페일이라고 판정되는 경우도 있다.
실제의 메모리에서는 도 2의 개념도에 도시한 바와 같이, 기록 판정 레벨, 통상 동작시의 기억 정보 판정 레벨 및 소거 판정 레벨의 3 종류의 판정 레벨이 있으며, 각각의 판정 레벨에 판정이 불확실하게 되는 불감대[도면 중 점선으로 도시하는 대(帶)]가 존재한다.
도 3은 종래의 불휘발성 반도체 메모리에 있어서의 기록 검증의 동작을 도시하는 흐름도이다.
우선, 단계 S11에 있어서, 페일 카운트를 초기화(페일 카운트=0)한다. 그 후, 단계 S12에 있어서, 어드레스 카운터에 개시 어드레스를 설정하고, 단계 S13에서는 그 개시 어드레스의 메모리 셀로부터 데이터를 판독한다.
다음에, 단계 S14로 이행하고, 데이터의 기록이 필요한 메모리 셀인지의 여부를 판정하여, 데이터의 기록이 필요한 메모리 셀인 경우에는 판독한 데이터를 판정 기준과 비교하여 페일인지의 여부를 판정한다. 데이터의 기록이 필요한 메모리 셀이며 또한 판독한 데이터가 페일인 경우[예(Yes)]는 단계 S15로 이행한다. 한편, 데이터의 기록이 불필요한 메모리 셀인 경우 또는 판독한 데이터가 패스인 경우[아니오(No)]는 단계 S17로 이행한다.
단계 S15에서는 해당 어드레스의 메모리 셀에 기록 펄스를 인가한다. 그 후, 단계 S16으로 이행하여, 페일 카운트수에 1을 더한 후, 단계 S17로 이행한다.
단계 S17에서는 어드레스 카운터에 설정되어 있는 어드레스가 최종 어드레스인지의 여부를 판정한다. 최종 어드레스가 아닐 때에는 단계 S18로 이행하여, 어드레스 카운터에 다음 어드레스를 설정한다. 그 후, 단계 S13으로 복귀하여, 설정된 어드레스의 메모리 셀로부터 데이터를 판독한다.
이와 같이 하여, 개시 어드레스의 메모리 셀로부터 종료 어드레스의 메모리 셀까지 순서대로 데이터를 판독하여, 데이터의 기록이 필요한 메모리 셀인지의 여부, 필요한 메모리 셀인 경우에는 판독한 데이터가 페일인지의 여부를 판정한다. 그리고, 페일이라고 판정한 메모리 셀에는 기록 펄스를 인가하여, 메모리 셀에 축적되어 있는 전하량을 변화시킨다.
그 후, 단계 S17로부터 단계 S19로 이행하여 페일 카운트수가 0인지의 여부를 판정하여, 0이 아닌 경우에는 단계 S11로 복귀하여, 상기 처리를 반복한다. 단계 S19에서 페일 카운트수가 0인 경우에는 검증을 종료한다.
도 4는 종래의 불휘발성 반도체 메모리에 있어서의 소거 검증의 동작을 도시하는 흐름도이다.
우선, 단계 S21에 있어서, 페일 카운트를 초기화(페일 카운트=0)한다. 그 후, 단계 S22에 있어서, 어드레스 카운터에 개시 어드레스를 설정하고, 단계 S23에서는 그 개시 어드레스의 메모리 셀로부터 데이터를 판독한다.
다음에, 단계 S24로 이행하여, 판독한 데이터와 판정 기준을 비교하여, 페일인지의 여부를 판정한다. 페일인 경우(예)에는 단계 S25로 이행하고, 패스인 경우( 아니오)에는 단계 S26으로 이행한다.
단계 S25에서는 페일 카운트수에 1을 더한다. 그 후, 단계 S26으로 이행한다.
단계 S26에서는 어드레스 카운터에 설정되어 있는 어드레스가 종료 어드레스인지의 여부를 판정한다. 종료 어드레스가 아닐 때에는 단계 S27로 이행하여, 어드레스 카운터에 다음 어드레스를 설정한다. 그리고, 단계 S23으로 복귀하여, 설정된 어드레스의 메모리 셀로부터 데이터를 판독한다.
이와 같이 하여, 개시 어드레스의 메모리 셀로부터 종료 어드레스의 메모리 셀까지 순서대로 데이터를 판독하여 페일인지의 여부의 판정을 행하여, 페일을 검출할 때마다 페일 카운트수를 증가시킨다.
그 후, 단계 S26으로부터 단계 S28로 이행하여, 페일 카운트수가 0인지의 여부를 판정한다. 페일 카운트수가 0이 아닌 경우에는 단계 S29로 이행하고, 개시 어드레스로부터 종료 어드레스까지의 메모리 셀에 대하여 일괄하여 소거 펄스를 인가한다. 그 후, 단계 S21로 복귀하고, 상기 처리를 반복한다. 또한, 소거 검증에서는 도 4 중에 점선 화살표로 도시한 바와 같이, 단계 S24에서 페일을 검출한 경우에 단계 S29로 직접 이행하도록 한 것도 있다.
이들 도 3 및 도 4에 도시한 바와 같이, 종래의 불휘발성 반도체 메모리에서는 검증시에 페일이 발생하면, 페일이 없어질 때까지 기록 펄스 또는 소거 펄스의 인가를 반복한다. 전술한 바와 같이 종래의 불휘발성 반도체 메모리에서는 노이즈 등의 영향에 의해 패스라고 판정된 메모리 셀이 다음 검증시에 페일로 판정되는 경우가 있기 때문에, 신뢰성이 충분하다고는 말할 수 없다. 또한, 페일이 없어질 때까지 처리 루프(단계 S11∼단계 S19 또는 단계 S21∼단계 S29까지의 처리)를 여러 번 반복하므로, 검증이 완료할 때까지 긴시간이 걸린다.
이상으로부터, 본 발명의 목적은 전원 노이즈 및 그 밖의 노이즈의 영향에 의해 판정 전류 또는 판정 전압이 변동되더라도 패스/페일의 판정을 정확히 행할 수 있는 불휘발성 반도체 메모리 및 그 동작 방법을 제공하는 것이다.
본 발명의 불휘발성 반도체 메모리는 데이터에 따른 전하를 축적하는 불휘발성 메모리 셀과, 상기 메모리 셀을 구동하는 메모리 셀 구동부를 갖고, 상기 메모리 셀 구동부는 제1 판정 조건으로 상기 메모리 셀로부터 판독한 데이터의 패스/페일을 판정하여, 페일이라고 판정한 메모리 셀에는 신호를 인가하여 상기 메모리 셀의 축적 전하량을 변화시키는 제1 판정 처리와, 상기 제1 판정 조건보다도 완화된 제2 판정 조건으로 상기 메모리 셀로부터 판독한 데이터의 패스/페일을 판정하는 제2 판정 처리를 실행하는 것을 특징으로 한다.
본 발명의 불휘발성 반도체 메모리의 동작 방법은 불휘발성 메모리 셀의 데이터를 검증하면서 상기 메모리 셀에 대한 데이터의 기록 또는 데이터의 소거를 행하는 불휘발성 반도체 메모리의 동작 방법에 있어서, 상기 메모리 셀로부터 제1 판정 조건으로 데이터를 판독하여 패스/페일을 판정하여, 페일이라고 판정한 경우에는 해당 메모리 셀에 신호를 인가하여 메모리 셀의 축적 전하량을 변화시키는 제1 판정 처리와, 상기 메모리 셀로부터 상기 제1 판정 조건보다도 완화된 제2 판정 조 건으로 데이터를 판독하여 패스/페일을 판정하는 제2 판정 처리를 갖고, 상기 제2 판정 처리로 페일이라고 판정했을 때에는 상기 제1 판정 처리로부터 반복하는 것을 특징으로 한다.
종래는, 메모리 셀의 패스/페일의 판정과 기록이 필요한지의 여부의 판정을 동일한 판정 조건으로 행하고 있었다. 그 때문에, 전원 노이즈 등에 의해 전압이 변동되면 패스/페일의 판정이 불확실하게 되어, 전술한 바와 같이 처리 루프를 여러 번 반복한다고 하는 문제점이 발생한다.
그래서, 본 발명에 있어서는 메모리 셀의 패스/페일의 판정과 기록 또는 소거가 필요한지의 여부의 판정을 별도의 판정 조건으로 행한다. 예컨대, 데이터의 기록일 때에는, 우선 비교적 엄격한 제1 판정 조건으로 기록이 필요한지의 여부를 판정하는 제1 판정 처리를 실행하고, 기록이 필요한 메모리 셀에 대해서는 기록 처리를 행하여 메모리 셀에 축적되어 있는 축적 전하량을 변화시킨다. 이에 따라, 패스/페일의 판정이 불확실하게 될 가능성이 있는 메모리 셀에는 보다 많은 전하가 주입되어 데이터가 보강된다.
그 후, 제2 판정 조건으로 메모리 셀의 패스/페일을 판정하는 제2 판정 처리를 실행한다. 제1 판정 처리에 있어서, 패스/페일의 판정이 불확실하게 될 가능성이 있던 메모리 셀에는 전하가 주입되어 데이터가 보강되어 있다. 또한, 제2 판정 처리에서는 제1 판정 조건보다도 완화된 제2 판정 조건으로 패스/페일을 판정한다. 따라서, 제2 판정 처리에서는 메모리 셀의 데이터가 페일이 될 가능성은 매우 적다.
이와 같이, 메모리 셀의 패스/페일의 판정과 기록 또는 소거가 필요한지의 여부의 판정을 별도의 판정 조건으로 행함으로써, 노이즈 등에 상관없이 패스/페일의 판정이 정확하게 되어, 데이터의 검증(베리파이) 처리의 실행 시간을 종래에 비해 대폭 단축할 수 있다.
이하, 본 발명의 실시예에 관해서 첨부의 도면을 참조하여 설명한다.
(제1 실시예)
도 5는 본 발명의 제1 실시예에 따른 SONOS형 불휘발성 반도체 메모리의 메모리 셀 형성부를 도시하는 평면도이며, 도 6a는 도 5의 I-I선에 의한 단면도이고, 도 6b는 도 5의 II-II선에 의한 단면도이며, 도 6c는 도 5의 III -III선에 의한 단면도이다.
p형 실리콘 기판(10)의 표면에는 활성 영역을 확정하는 국소 절연막(11)이 형성되어 있다. 이 국소 절연막(11)은 도 6a의 지면에 수직한 방향으로 연장하고 있다. 실리콘 기판(10)의 활성 영역상에는 적층 게이트 절연막(15)이 형성되어 있다. 이 적층 게이트 절연막(15)은 기판(10)측에서 순서대로 실리콘 산화막(12), 실리콘 질화막(13) 및 실리콘 산화막(14)이 적층된 3층 구조를 갖는다. 실리콘 질화막(13)에는 데이터에 따른 전하가 축적된다.
실리콘 산화막(11) 아래에는 실리콘 기판(10)에 As(비소)를 도입하여 형성된 불순물 영역으로 이루어진 비트선(1)이 배치되어 있다. 국소 절연막(11) 및 적층 게이트 절연막(15) 위에는 도 6a의 가로 방향으로 연장하는 워드선(2)이 형성되어 있다. 이 워드선(2)은, 예컨대 다결정 실리콘층과 텅스텐실리사이드(WSi)층의 적층 구조를 갖는다.
비트선(1)과 워드선(2)은 그 교차하는 곳에 있어서 국소 절연막(11)에 의해 서로 절연되어 있다. 서로 인접하는 한 쌍의 비트선(1)의 사이와 1개의 워드선(2)이 교차하는 곳에 한 쌍의 비트선(1)을 각각 소스 및 드레인으로 하고, 워드선(2)을 게이트 전극으로 하는 FET(메모리 셀)(3)이 형성된다.
비트선(1)의 연장되는 방향으로 인접하는 2개의 FET(3)의 채널 영역의 사이에는 실리콘 기판(10)에 p형 불순물을 도입하여 형성한 채널 스톱퍼 영역(4)이 배치되어 있다.
도 7은 SONOS형 불휘발성 반도체 메모리의 회로 구성을 도시하는 블록도이다. 하나의 메모리 셀을 구성하는 FET(3)의 소스 및 드레인이 각각 인접하는 2개의 비트선(1)에 접속되고, 게이트 전극이 워드선(2)에 접속되어 있다.
복수의 메모리 셀이 행렬형으로 배치되어 메모리 셀 어레이를 구성한다. 메모리 셀에는 각각 고유의 어드레스가 할당되어 있고, 어드레스 정보에 의해 하나의 메모리 셀이 특정된다. 메모리 셀 어레이는 복수의 블록으로 분할되어 있고, 메모리 셀의 각각은 어느 하나의 블록에 속한다.
비트선(1)이 센스 앰프부(26)에 접속되고, 워드선(2)이 워드선 드라이버(27)에 접속되어 있다. 제어 회로(20)가 센스 앰프부(26) 및 워드선 드라이버(27)를 제어한다. 여기서는, 비트선(1)을 도 7의 좌측으로부터 순서대로 BL1, BL2, BL3, BL4…로 나타내고, 워드선(2)을 도 7의 위로부터 순서대로 WL1, WL2, WL3, WL4…로 나타낸다.
제어 회로(20)는 어드레스 카운터(도시하지 않음)를 갖는다. 어드레스 카운터에 설정된 어드레스로 특정되는 메모리 셀에 접속된 비트선 및 워드선을 선택함으로써 원하는 메모리 셀에 액세스할 수 있다.
제어 회로(20)는 외부의 CPU(30)에 의해 제어된다. CPU(30)에 RAM(31)이 접속되어 있다. RAM(31)은 메모리 셀에 기록해야 하는 데이터를 일시적으로 기억한다.
(판정 회로)
도 8은 제1 실시예의 불휘발성 반도체 메모리의 센스 앰프부(26) 내에 설치된 패스/페일 판정 회로의 구성을 도시하는 회로도이다.
기준 전류 발생 회로(40)는 제어 회로(20)로부터의 신호에 따라서 소정의 기준 전류(Iref)를 발생한다. 이 기준 전류 발생 회로(40)와 접지 사이에는 저항값이 R0인 저항(43)이 접속되어 있다. 기준 전류 발생 회로(40)로부터 저항(43)에 기준 전류(Iref)가 공급되면, 저항(43)의 기준 전류 발생 회로(40)측의 접속점(N1)에 기준 전압(R0 ×Iref)이 발생한다.
또한, 메모리 셀의 소스측 및 드레인측의 비트선에는 각각 선택 게이트(MOSFET)(41, 42)가 접속되어 있다. 이들 선택 게이트(41, 42)는 제어 회로(20)로부터의 신호에 따라 온/오프한다. 선택 게이트(42)와 접지 사이에는 저항값이 R0인 저항(44)이 접속되어 있다.
예컨대, 메모리 셀(3)에 대하여 기록된 데이터를 검증(베리파이)할 때에는 센스 앰프부(26) 내의 워드선 제어 회로(도시하지 않음)로부터 메모리 셀(3)의 게 이트(워드선)에 소정의 전압(Vwr)이 공급되고, 센스 앰프부(26)의 비트선 제어 회로(도시하지 않음)로부터 선택 게이트(41)를 통해 메모리 셀(3)의 드레인에 소정의 전압(Vbr)이 공급된다. 이에 따라, 메모리 셀(3)에는 게이트 절연막에 축적된 전하량(데이터)에 따른 전류(셀 전류)(Icore)가 흘러서, 저항(44)의 선택 게이트(42)측의 접속점(N2)에 셀 전압(R0 ×Icore)이 발생한다.
센스 앰프(45)는 기준 전압과 셀 전압을 비교하여 패스/페일을 판정한다. 그리고, 페일이라고 판정한 경우에는 "1"을 출력하고, 패스라고 판정한 경우에는 "0"을 출력한다.
이하, 전술한 SONOS형 불휘발성 반도체 메모리의 동작에 관해서 설명한다. 이하에 설명하는 동작은 CPU(30)로부터의 지시에 의해 제어 회로(20)가 실행한다.
(데이터 기록 동작)
데이터 기록의 동작은 선택한 메모리 셀의 드레인에 접속된 비트선(1)에 기록 전압[Vdp(=약 6 V)]을 인가하고, 소스에 접속된 비트선(1)에 0 V를 인가하고, 워드선(2)에 전압[Vwp(=약 10 V)]을 인가하는 것으로 행한다. 이 때, 비선택셀의 비트선(1)과 워드선(2)은 부유시켜 두고, 데이터의 기록을 회피한다.
상기 데이터 기록 동작이 행해졌을 때, 선택된 메모리 셀에 있어서, 드레인 근방에서 핫전자(hot electron)가 발생한다. 핫전자는 실리콘 산화막(12)의 장벽을 넘어 실리콘 질화막(13)내에 트랩된다. 이에 따라, 선택된 메모리 셀[FET(3)]의 임계치 전압이 정(正)방향으로 시프트된다. 이 상태를 데이터가 기록된 상태, 즉 "0"으로 한다.
(데이터 소거 동작)
데이터 소거 동작은 선택된 블록의 모든 메모리 셀에 대하여 일괄해서 행한다. 데이터 소거 동작은 선택된 블록의 워드선(2)의 전부에 전압[Vwe(=약 -6 V)]을 인가하고, 비트선(1)의 전부에 전압[Vbe(=약 6 V)]을 인가하는 것으로 행한다. 이에 따라, 실리콘 질화막(13)중에 트랩되어 있던 전자가 기판(10)측에 배제되고, 메모리 셀[FET(3)]의 임계치 전압이 부(負)방향으로 시프트된다. 이 상태를 데이터가 소거된 상태, 즉 "1"로 한다.
(데이터 판독 동작)
데이터의 판독 동작은 선택된 메모리 셀에 이어지는 워드선(2)에 전압[Vwr(=약 4 V)]을 인가하고, 드레인에 접속된 비트선(1)에 판독 전압[Vbr(=약 1.4 V)]을 인가하며, 소스에 접속된 비트선(1)에 0 V를 인가함으로써 행한다.
단, 판독 동작에 있어서의 드레인과 소스의 관계는 데이터 기록 동작에 있어서의 드레인과 소스의 관계로 반전시킨다. 이것은 데이터 기록시에 드레인으로 한 확산층의 근방에 전자가 트랩되어 있기 때문에, 판독시에는 드레인과 소스를 반전시키는 편이 메모리 셀[FET(3)]의 임계치의 시프트가 커지기 때문이다. 데이터의 판독 결과, 선택된 메모리 셀에 흐르는 전류와 판정 전류의 대소 관계를 비교하여, 그 결과에 의해 "0" 및 "1"을 판정한다.
(검증)
도 9는 제1 실시예에 있어서의 검증의 개념을 도시한 도면이다.
제1 실시예에 있어서는 기준 전류(1)와 기준 전류(2)의 두 가지의 기준 전류(판정 조건)를 마련하고 있다. 기준 전류(1)는 기록이 필요한지의 여부를 판단할 때에 사용하고, 기준 전류(2)는 패스/페일의 판단에 사용한다. 기준 전류(1)는 기준 전류(2)보다도 엄격한 조건으로 설정한다.
단, 기준 전류(1) 및 기준 전류(2)는 노이즈 등의 영향에 의해 변동된다. 여기서는, 기준 전류(1, 2)의 변동 범위(도 9 중에 점선의 띠로 도시함)를 각각 불감대라고 한다. 기준 전류(1)의 불감대와 기준 전류(2)의 불감대가 중복되지 않도록 할 필요가 있다.
실제의 메모리에서는 도 10의 개념도에 도시한 바와 같이, 기록 검증시 및 소거 검증시에 각각 두 가지의 판정 조건을 사용한다. 즉, 기록 검증시에는 제1 및 제2 기록 판정 조건으로 패스/페일을 판정하고, 소거 검증시에는 제1 및 제2 소거 판정 조건으로 패스/페일의 판정을 행한다.
(기록 검증)
도 11은 제1 실시예의 불휘발성 반도체 메모리에 있어서의 기록 검증의 동작을 도시하는 흐름도이다. 기록 검증에서는 기록 동작을 하기 전에 판독을 행하여, 기록이 충분한지의 여부를 검증(베리파이)한다. 기록이 필요한 메모리 셀이며 또한 판독한 데이터가 페일인 경우에는, 메모리 셀에 대하여 기록 동작을 행한다.
우선, 단계 S31에 있어서 페일 카운트를 초기화(페일 카운트=0)한다. 그 후, 단계 S32에 있어서 어드레스 카운터에 개시 어드레스를 설정하고, 단계 S33에서는 그 개시 어드레스의 메모리 셀로부터 데이터를 판독한다. 이 때, 워드선으로의 인가 전압(Vwr)을 5.2 V로 하고, 드레인측의 비트선으로의 인가 전압(Vbr)을 1.4 V( 제1 기록 판정 조건)로 하여 데이터를 판독한다.
다음에, 단계 S34로 이행하고, 데이터의 기록이 필요한 메모리 셀인지의 여부를 판정하여, 데이터의 기록이 필요한 메모리 셀인 경우에는 판독한 데이터가 페일인지의 여부를 판정한다. 데이터의 기록이 필요한 메모리 셀이며 또한 판독한 데이터가 페일(예)인 경우[센스 앰프(45)의 출력이 "1"인 경우]는 단계 S35로 이행한다. 한편, 데이터의 기록이 불필요한 메모리 셀인 경우 또는 판독한 데이터가 패스(아니오)인 경우[센스 앰프(45)의 출력이 "0"인 경우]는 단계 S36으로 이행한다.
단계 S35에서는 해당 어드레스의 메모리 셀에 기록 펄스를 인가한다. 그 후, 단계 S36으로 이행한다.
단계 S36에서는 어드레스 카운터에 설정되어 있는 어드레스가 최종 어드레스인지의 여부를 판정한다. 최종 어드레스가 아닐 때에는 단계 S37로 이행하여, 어드레스 카운터에 다음 어드레스를 설정한다. 그리고, 단계 S33으로 복귀하여, 설정된 어드레스의 메모리 셀로부터 데이터를 판독한다.
이와 같이 하여, 개시 어드레스의 메모리 셀로부터 최종 어드레스의 메모리 셀까지 순서대로 데이터를 판독하고, 데이터의 기록이 필요하며 또한 판독한 데이터가 페일이라고 판정한 메모리 셀에 대해서는 기록 펄스를 인가하여, 메모리 셀의 축적 전하량을 변화시킨다.
그 후, 단계 S36으로부터 단계 S38로 이행하여, 다시 개시 어드레스를 설정한다. 그리고, 단계 S39로 이행하여, 설정된 어드레스의 메모리 셀로부터 데이터를 판독한다. 이 때, 워드선으로의 인가 전압(Vwr)을 5.0 V로 하고, 드레인측의 비트선으로의 인가 전압(Vbr)을 1.4 V(제2 기록 판정 조건)로 한다.
다음에, 단계 S40으로 이행하고, 데이터의 기록이 필요한 메모리 셀인지의 여부를 판정하여, 데이터의 기록이 필요한 메모리 셀인 경우에는 판독한 데이터가 페일인지의 여부를 판정한다. 데이터의 기록이 필요한 메모리 셀이며 또한 판독한 데이터가 페일(예)인 경우[센스 앰프(45)의 출력이 "1"인 경우]는 단계 S41로 이행한다. 한편, 데이터의 기록이 불필요한 메모리 셀인 경우 또는 판독한 데이터가 패스(아니오)인 경우[센스 앰프(45)의 출력이 "0"인 경우]는 단계 S42로 이행한다.
단계 S41에서는 페일 카운트수에 1을 더한다. 그 후, 단계 S42로 이행한다.
단계 S42에서는 어드레스 카운터에 설정되어 있는 어드레스가 최종 어드레스인지의 여부를 판정한다. 최종 어드레스가 아닐 때에는 단계 S43으로 이행하여, 어드레스 카운터에 다음 어드레스를 설정한다. 그리고, 단계 S39로 복귀하여, 설정된 어드레스의 메모리 셀로부터 데이터를 판독한다.
이와 같이 하여, 개시 어드레스의 메모리 셀로부터 최종 어드레스의 메모리 셀까지 순서대로 데이터를 판독하여, 데이터의 기록이 필요하며 또한 페일인지의 여부를 판정한다. 그리고, 페일이라고 판정한 경우에는 페일 카운트수를 증가시킨다.
그 후, 단계 S42로부터 단계 S44로 이행하고, 페일 카운트수가 0인지의 여부를 판정하여, 0이 아닌 경우에는 단계 S31로 복귀하며, 상기한 처리를 반복한다. 페일 카운트수가 0인 경우에는 기록 검증을 종료한다.
이와 같이, 제1 실시예에 있어서는 제1 기록 판정 조건으로 데이터를 판독 페일인지의 여부를 판정하여 페일인 경우에는 기록 펄스를 인가하는 단계 S31로부터 단계 S37까지의 처리[이하, 루프(1)라고 칭함]와, 제2 기록 판정 조건으로 데이터를 판독 페일인지의 여부를 판정하여 페일인 경우에는 페일 카운트수를 증가시키는 단계 S38로부터 단계 S44까지의 처리[이하, 루프(2)라고 칭함]를 실시한다.
기준 전류나 셀 전류는 노이즈 등의 영향에 의해 시간 경과적으로 변화하는 것으로 생각된다. 그러나, 제1 실시예에서는, 루프(1)에서는 루프(2)의 기록 판정 조건보다도 엄격한 판정 조건을 이용하여 페일인지의 여부를 판정한다. 즉, 루프(1)에서는 워드선에 인가하는 전압을 5.2 V로 하고 있는 데 대하여, 루프(2)에서는 워드선에 인가하는 전압을 5.0 V로 하고 있다. 따라서, 메모리 셀에 축적되어 있는 전하량이 동일하다고 하면, 루프(2)에서는 루프(1)에 비교해서 메모리 셀에 흐르는 전류(셀 전류)가 적어진다. 이에 따라, 루프(1)에서 불감대에 포함되는 메모리 셀이라도 루프(2)에서는 확실하게 패스라고 판정된다.
이와 같이, 제1 실시예에서는 기록 검증시에 있어서의 패스/페일의 판정이 정확하게 되어, 데이터의 신뢰성이 향상하는 동시에, 기록 검증에 필요한 시간이 단축된다.
또한, 제1 실시예에 있어서 도 11 중에 점선 화살표로 도시한 바와 같이, 단계 S40에서 페일이라고 판정한 경우에 단계 S31로 이행하도록 하더라도 좋다.
(소거 검증)
도 12는 제1 실시예의 불휘발성 반도체 메모리의 소거 검증의 동작을 도시하 는 흐름도이다. 소거 검증에서는 블록 내의 모든 메모리 셀에 대하여 순서대로 판독 동작을 행하여, 페일의 메모리 셀이 하나라도 있으면 블록 전체의 메모리 셀에 대하여 일괄 소거 동작을 실행한다.
우선, 단계 S51에 있어서 페일 카운트를 초기화(페일 카운트=0)한다. 그 후, 단계 S52에 있어서 어드레스 카운터에 개시 어드레스를 설정하고, 단계 S53에서는 그 개시 어드레스의 메모리 셀로부터 데이터를 판독한다. 이 때, 워드선에 인가하는 전압(Vwr)을 2.3 V로 하고, 드레인측의 비트선에 인가하는 전압(Vbr)을 1.4 V(제1 소거 판정 조건)로 하여 판독을 행한다.
다음에, 단계 S54로 이행하여, 판독한 데이터가 페일인지의 여부를 판정한다. 페일(예)인 경우[센스 앰프(45)의 출력이 "1"인 경우]는 단계 S55로 이행하고, 패스(아니오)인 경우[센스 앰프(45)의 출력이 "0"인 경우]는 단계 S56으로 이행한다.
단계 S55에서는 페일 카운트수에 1을 더한다. 그 후, 단계 S56으로 이행한다.
단계 S56에서는 어드레스 카운터에 설정되어 있는 어드레스가 종료 어드레스인지의 여부를 판정한다. 종료 어드레스가 아닐 때에는 단계 S57로 이행하여, 어드레스 카운터에 다음 어드레스를 설정한다. 그리고, 단계 S53으로 복귀하여, 설정된 어드레스의 메모리 셀로부터 데이터를 판독한다.
이와 같이 하여, 개시 어드레스의 메모리 셀로부터 종료 어드레스의 메모리 셀까지 순서대로 데이터를 판독하여, 페일인지의 여부의 판정을 행하여, 페일을 검 출할 때마다 페일 카운트수를 증가시킨다.
그 후, 단계 S56으로부터 단계 S58로 이행하여, 페일 카운트수가 0인지의 여부를 판정한다. 페일 카운트수가 0인 경우에는 단계 S58로부터 단계 S60으로 이행한다. 단계 S58에서 페일 카운트수가 0이 아닌 경우에는 단계 S59로 이행하여 개시 어드레스로부터 종료 어드레스까지의 메모리 셀에 대하여 일괄해서 소거 펄스를 인가한다. 그 후, 단계 S60으로 이행한다.
단계 S60에서는 다시 페일 카운트를 초기화(페일 카운트=0)한다. 그 후, 단계 S61에 있어서 개시 어드레스를 설정하고, 단계 S62에서는 그 개시 어드레스의 메모리 셀로부터 데이터를 판독한다. 이 때, 워드선에 인가하는 전압(Vwr)을 2.5 V로 하고, 드레인측의 비트선에 인가하는 전압(Vbr)을 1.4 V(제2 소거 판정 조건)로 한다.
다음에, 단계 S63으로 이행하여, 판독한 데이터가 페일인지의 여부를 판정한다. 페일(예)인 경우[센스 앰프(45)의 출력이 "1"인 경우]는 단계 S64로 이행하고, 패스(아니오)인 경우[센스 앰프(45)의 출력이 "0"인 경우]는 단계 S65로 이행한다.
단계 S64에서는 페일 카운트수에 1을 더한다. 그 후, 단계 S65로 이행한다.
단계 S65에서는 어드레스 카운터에 설정되어 있는 어드레스가 종료 어드레스인지의 여부를 판정한다. 종료 어드레스가 아닐 때에는 단계 S66으로 이행하여, 어드레스 카운터에 다음 어드레스를 설정한다. 그리고, 단계 S62로 복귀하여, 설정된 어드레스의 메모리 셀로부터 데이터를 판독한다.
이와 같이 하여, 개시 어드레스의 메모리 셀로부터 종료 어드레스의 메모리 셀까지 순서대로 데이터를 판독하고, 페일인지의 여부의 판정을 행하여, 페일을 검출할 때마다 페일 카운트수를 증가시킨다.
그 후, 단계 S65로부터 단계 S67로 이행하여, 페일 카운트수가 0인지의 여부를 판정한다. 페일 카운트수가 0이 아닌 경우에는 단계 S51로 복귀하여, 상기 처리를 반복한다. 단계 S65에서 페일 카운트수가 0인 경우에는 소거 검증을 종료한다.
이와 같이, 제1 실시예에 있어서는 제1 소거 판정 조건으로 메모리 셀로부터 데이터를 판독하여 페일인지의 여부를 판정하여 페일인 경우에 소거 펄스를 인가하는 단계 S51로부터 단계 S58까지의 처리[이하, 루프(1)라고 칭함]와, 제2 소거 판정 조건으로 메모리 셀로부터 데이터를 판독하여 페일인지의 여부를 판정하여 페일인 경우에는 페일 카운터를 증가시키는 단계 S60으로부터 단계 S67까지의 처리[이하, 루프(2)라고 칭함]를 실시한다.
기준 전류 및 셀 전류는 노이즈 등의 영향에 의해 시간 경과적으로 변화하는 것이 생각된다. 그러나, 제1 실시예에서는, 루프(1)에서는 루프(2)의 소거 판정 조건보다도 엄격한 판정 조건을 이용하여 페일인지의 여부를 판정한다. 즉, 루프(1)에서는 워드선에 인가하는 전압을 2.3 V로 하고 있는 데 대하여, 루프(2)에서는 워드선에 인가하는 전압을 2.5 V로 하고 있다. 따라서, 메모리 셀에 축적되어 있는 전하량이 동일하다고 하면, 루프(2)에서는 루프(1)에 비교해서 메모리 셀에 흐르는 전류(셀 전류)가 커진다. 이에 따라, 루프(1)에서 불감대에 포함되는 메모리 셀이라도 루프(2)에서는 확실하게 패스라고 판정된다.
이와 같이, 제1 실시예에서는 소거 검증시에 있어서의 패스/페일의 판정이 정확하게 되어, 데이터의 신뢰성이 향상하는 동시에, 소거 검증에 필요한 시간이 단축된다.
또한, 도 12 중에 점선 화살표로 도시한 바와 같이, 단계 S54에서 페일이라고 판정한 경우에 단계 S59로 이행하도록 하더라도 좋다. 또한, 단계 S63에서 페일이라고 판정한 경우에 단계 S51로 이행하도록 하더라도 좋다.
전술한 기록 검증 및 소거 검증에 있어서 기준 전류를 10 μA로 하고, 임계치 전압을 셀 전류가 10 μA에 도달할 때의 워드선의 전압(WL 전압)으로 정의한 경우, 데이터가 기록된 메모리 셀의 임계치 전압은 5 V 이상, 소거된 메모리 셀의 임계치 전압은 2.5 V 이하가 되며, 데이터 "0"일 때와 데이터 "1"일 때의 임계치 전압의 차(윈도우)가 2.5 V가 된다.
따라서, 데이터 판독시에는 예컨대 워드선에 인가하는 전압(Vwr)을 4.0 V로 하고, 드레인측의 비트선에 인가하는 전압(Vbr)을 1.4 V로 하여, 메모리 셀에 흐르는 전류(Icore)와 기준 전류(Iref)를 대소 비교하는 것으로 데이터 "0" 또는 데이터 "1"을 정확히 판독할 수 있다.
(제2 실시예)
도 13은 본 발명의 제2 실시예의 불휘발성 반도체 메모리의 패스/페일 판정 회로의 구성을 도시하는 회로도이다. 또한, 제2 실시예의 불휘발성 반도체 메모리가 제1 실시예와 다른 점은 패스/페일 판정 회로의 구성이 다른 것에 있으며, 그 밖의 구성은 기본적으로 제1 실시예와 동일하기 때문에, 중복하는 부분의 설명은 생략한다. 또한, 도 13에 있어서 도 8과 동일물에는 동일 부호를 붙이고 있다.
제2 실시예에 있어서는 메모리 셀(3) 외에, 1개의 데이터 판독용 레퍼런스 셀, 2개의 기록 검증용 레퍼런스 셀, 2개의 소거 검증용 레퍼런스 셀을 설치해 둔다. 이들 레퍼런스 셀은 기본적으로 메모리 셀(3)과 동일한 구조이다. 단, 데이터 판독용 레퍼런스 셀의 임계치 전압은 4.0 V로, 제1 기록 검증용 레퍼런스 셀의 임계치 전압은 5.2 V로, 제2 기록 검증용 레퍼런스 셀의 임계치 전압은 5.0 V로, 제1 소거 검증용 레퍼런스 셀의 임계치 전압은 2.3 V로, 제2 소거 검증 레퍼런스 셀의 임계치 전압은 2.5 V로 설정한다. 도 13에서는 이들 레퍼런스 셀 중, 제1 기록 검증용 레퍼런스 셀(51) 및 제2 기록 검증용 레퍼런스 셀(52)만을 도시하고 있다.
제1 기록 검증용 레퍼런스 셀(51)의 소스측 및 드레인측의 비트선에는 각각 선택 게이트(MOSFET)(53, 54)가 접속되어 있다. 이들 선택 게이트(53, 54)는 제어 회로로부터의 신호에 따라 온/오프한다. 선택 게이트(54)와 접지 사이에는 저항값이 R0인 저항(57)이 접속되어 있다. 저항(57)과 선택 게이트(54)의 접속점(N3)은 센스 앰프(45)의 한 쪽의 입력단에 접속되어 있다.
또한, 제2 기록 검증용 레퍼런스 셀(52)의 소스측 및 드레인측의 비트선에는 각각 선택 게이트(MOSFET)(55, 56)가 접속되어 있다. 이들 선택 게이트(55, 56)도 제어 회로로부터의 신호에 따라 온/오프한다. 선택 게이트(56)와 접지 사이에는 저항값이 R0인 저항(58)이 접속되어 있다. 저항(58)과 선택 게이트(56)의 접속점(N4)도 센스 앰프(45)의 한 쪽의 입력단에 접속되어 있다.
이와 마찬가지로, 제1 및 제2 소거 검증용 레퍼런스 셀의 소스측 및 드레인측의 비트선에는 각각 선택 게이트가 접속되고, 한 쪽의 선택 게이트와 접지 사이 에는 저항값이 R0인 저항이 접속되어 있다. 그리고, 이들 저항과 선택 게이트의 접속점은 센스 앰프(45)의 한 쪽의 입력단에 접속되어 있다.
(기록 검증)
이하, 기록 검증시의 동작에 관해서 설명한다. 제2 실시예에 있어서도 도 11의 흐름도를 참조하여 기록 검증시의 동작을 설명한다.
우선, 단계 S31에 있어서 페일 카운트를 초기화(페일 카운트=0)한다. 그 후, 단계 S32에 있어서 어드레스 카운터에 개시 어드레스를 설정하고, 단계 S33에서는 그 개시 어드레스의 메모리 셀로부터 데이터를 판독한다.
이 때, 메모리 셀(3) 및 제1 기록 검증용 레퍼런스 셀(51)의 게이트에 접속된 워드선에 동시에 판독 전압(Vwr=4.0 V)을 공급하고, 드레인측의 비트선에 동시에 전압(Vbr=1.4 V)을 공급한다(제1 기록 판정 조건). 또한, 제2 기록 검증용 레퍼런스 셀(52), 데이터 판독용 레퍼런스 셀 및 제1 및 제2 소거 검증용 레퍼런스 셀은 이들에 접속하는 선택 게이트를 오프로 해 둠으로써 전류가 흐르지 않도록 해 둔다.
다음에, 단계 S34로 이행하여 데이터의 기록이 필요한 메모리 셀인지의 여부를 판정하여, 데이터의 기록이 필요한 메모리 셀인 경우에는 판독한 데이터가 페일인지의 여부를 판정한다. 데이터의 기록이 필요한 메모리 셀이며 또한 판독한 데이터가 페일인 경우(예)에는 단계 S35로 이행한다. 한편, 데이터의 기록이 불필요한 메모리 셀인 경우 또는 판독한 데이터가 패스인 경우(아니오)에는 단계 S36으로 이행한다.
데이터의 기록이 필요한 메모리 셀인 경우, 임계치 전압이 레퍼런스 셀(51)의 임계치 전압(5.2 V)보다도 낮은 경우에는 페일이라고 판정된다.
단계 S35에서는 해당 어드레스의 메모리 셀에 기록 펄스를 인가한다. 그 후, 단계 S36으로 이행한다.
단계 S36에서는 어드레스 카운터에 설정되어 있는 어드레스가 최종 어드레스인지의 여부를 판정한다. 최종 어드레스가 아닐 때에는 단계 S37로 이행하여, 어드레스 카운터에 다음 어드레스를 설정한다. 그리고, 단계 S33으로 복귀하여, 설정된 어드레스의 메모리 셀로부터 데이터를 판독한다.
이와 같이 하여, 개시 어드레스의 메모리 셀로부터 최종 어드레스의 메모리 셀까지 순서대로 데이터를 판독하여, 데이터의 기록이 필요하며 또한 판독한 데이터가 페일이라고 판정된 메모리 셀에 대해서는 기록 펄스를 인가하여, 메모리 셀의 축적 전하량을 변화시킨다.
그 후, 단계 S36으로부터 단계 S38로 이행하여, 다시 어드레스 카운터에 개시 어드레스를 설정한다. 그리고, 단계 S39로 이행하여, 설정된 어드레스의 메모리 셀로부터 데이터를 판독한다.
이 때, 메모리 셀(3) 및 제2 기록 검증용 레퍼런스 셀(52)의 게이트에 접속된 워드선에 동시에 판독 전압(Vwr=4.0 V)을 공급하고, 드레인측의 비트선에 동시에 전압(Vbr=1.4 V)을 공급한다(제2 기록 판정 조건). 또한, 제1 기록 검증용 레퍼런스 셀(51), 데이터 판독용 레퍼런스 셀 및 제1 및 제2 소거 검증용 레퍼런스 셀은 이들에 접속하는 선택 게이트를 오프로 해 둠으로써 전류가 흐르지 않도록 해 둔다.
다음에, 단계 S40으로 이행하여, 데이터의 기록이 필요한 메모리 셀인지의 여부를 판정하여, 데이터의 기록이 필요한 메모리 셀인 경우에는 판독한 데이터가 페일인지의 여부를 판정한다. 데이터의 기록이 필요한 메모리 셀이며 또한 판독한 데이터가 페일(예)인 경우[센스 앰프(45)의 출력이 "1"인 경우]에는 단계 S41로 이행한다. 한편, 데이터의 기록이 불필요한 메모리 셀인 경우 또는 판독한 데이터가 패스(아니오)인 경우[센스 앰프(45)의 출력이 "0"인 경우]는 단계 S42로 이행한다.
데이터의 기록이 필요한 메모리 셀인 경우, 임계치 전압이 레퍼런스 셀(52)의 임계치 전압(5.0 V)보다도 높은 경우에는 패스라고 판정된다.
단계 S41에서는 페일 카운트수에 1을 더한다. 그 후, 단계 S42로 이행한다.
단계 S42에서는 어드레스 카운터에 설정되어 있는 어드레스가 최종 어드레스인지의 여부를 판정한다. 최종 어드레스가 아닐 때에는 단계 S43으로 이행하여, 어드레스 카운터에 다음 어드레스를 설정한다. 그리고, 단계 S39로 복귀하여, 설정된 어드레스의 메모리 셀로부터 데이터를 판독한다.
이와 같이 하여, 개시 어드레스의 메모리 셀로부터 최종 어드레스의 메모리 셀까지 순서대로 데이터를 판독하여, 데이터의 기록이 필요하며 또한 페일인지의 여부를 판정한다. 그리고, 페일이라고 판정한 경우에는 페일 카운트수를 증가시킨다.
그 후, 단계 S42로부터 단계 S44로 이행하여, 페일 카운트수가 0인지의 여부를 판정하여, 0이 아닌 경우에는 단계 S31으로 복귀하여, 상기 처리를 반복한다. 페일 카운트수가 0인 경우에는 검증을 종료한다.
이와 같이, 제1 실시예에서는, 루프(1)에 있어서 메모리 셀(3)에 흐르는 전류(Icore)와 임계치 전압이 높은 제1 기록 검증용 레퍼런스 셀(51)에 흐르는 전류(Iref1)를 비교하여 페일인지의 여부를 판정하여, 페일이라고 판정한 경우에 메모리 셀에 대하여 기록 펄스를 인가한다. 한편, 루프(2)에 있어서는 메모리 셀(3)에 흐르는 전류(Icore)와 임계치 전압이 낮은 제2 기록 검증용 레퍼런스 셀(52)에 흐르는 전류(Iref2)를 비교하여 페일인지의 여부를 판정한다. 따라서, 루프(1)에서 불감대에 포함되는 메모리 셀이라도 루프(2)에서는 확실하게 패스라고 판정된다.
(소거 검증)
이하, 소거 검증시의 동작에 관해서 설명한다. 제2 실시예에 있어서도 도 12의 흐름도를 참조하여 소거 검증시의 동작을 설명한다.
우선, 단계 S51에 있어서 페일 카운트를 초기화(페일 카운트=0)한다. 그 후, 단계 S52에 있어서 어드레스 카운터에 개시 어드레스를 설정하고, 단계 S53에서는 그 개시 어드레스로부터 데이터를 판독한다. 이 때, 메모리 셀(3) 및 제1 소거 검증용 레퍼런스 셀의 게이트에 접속된 워드선에 동시에 판독 전압(Vwr=4.0 V)을 공급하고, 드레인측의 비트선에 동시에 전압(Vbr=1.4 V)을 공급한다(제1 소거 판정 조건). 또한, 제2 소거 검증용 레퍼런스 셀 및 제1 및 제2 기록 검증용 레퍼런스 셀은 이들에 접속하는 선택 게이트를 오프로 해 둠으로써 전류가 흐르지 않도록 해 둔다.
다음에, 단계 S54로 이행하여, 판독한 데이터가 페일인지의 여부를 판정한다. 메모리 셀의 임계치 전압이 제1 소거 검증용 레퍼런스 셀의 임계치 전압(2.3 V)보다도 높은 경우에는 페일이라고 판정된다. 페일(예)인 경우에는 단계 S55로 이행하고, 패스(아니오)인 경우에는 단계 S56으로 이행한다.
단계 S55에서는 페일 카운트수에 1을 더하고, 그 후 단계 S56으로 이행한다.
단계 S56에서는 어드레스 카운터에 설정되어 있는 어드레스가 종료 어드레스인지의 여부를 판정한다. 종료 어드레스가 아닐 때에는 단계 S57로 이행하여, 어드레스 카운터에 다음에 어드레스를 설정한다. 그리고, 단계 S53으로 복귀하여, 설정된 어드레스의 메모리 셀로부터 데이터를 판독한다.
단계 S56으로부터 단계 S58로 이행한 경우에는 페일 카운트수가 0인지의 여부를 판정한다. 페일 카운트수가 0인 경우에는 단계 S60으로 이행한다. 단계 S58에서 페일 카운트수가 0이 아닌 경우에는 단계 S59로 이행하여, 개시 어드레스로부터 종료 어드레스까지의 메모리 셀에 대하여 일괄하여 소거 펄스를 인가한다. 그 후, 단계 S60으로 이행한다.
단계 S60에서는 다시 페일 카운트를 초기화(페일 카운트= 0)한다. 그 후, 단계 S61에 있어서 개시 어드레스를 설정하고, 단계 S62에서는 그 개시 어드레스의 메모리 셀로부터 데이터를 판독한다.
이 때, 메모리 셀(3) 및 제2 소거 검증용 레퍼런스 셀의 게이트에 접속된 워드선에 동시에 전압(Vwr=4.0 V)을 공급하고, 드레인측의 비트선에 동시에 전압(Vbr=1.4 V)을 공급한다(제2 소거 판정 조건). 또한, 제1 소거 검증용 레퍼런 스 셀, 데이터 판독용 레퍼런스 셀 및 제1 및 제2 데이터 기록 검증용 레퍼런스 셀은 이들에 접속하는 선택 게이트를 오프로 해 둠으로써 전류가 흐르지 않도록 해 둔다.
다음에, 단계 S63으로 이행하여 판독한 데이터가 페일인지의 여부를 판정한다. 메모리 셀의 임계치 전압이 제2 소거 검증용 레퍼런스 셀의 임계치 전압(2.5 V)보다도 낮은 경우에는 패스라고 판정된다. 페일(예)인 경우에는 단계 S64로 이행하고, 패스(아니오)인 경우에는 단계 S65로 이행한다.
단계 S64에서는 페일 카운트수에 1을 더하고, 그 후 단계 S65로 이행한다.
단계 S65에서는 어드레스 카운터에 설정되어 있는 어드레스가 종료 어드레스인지의 여부를 판정한다. 종료 어드레스가 아닐 때에는 단계 S66으로 이행하여, 어드레스 카운터에 다음 어드레스를 설정한다. 그리고, 단계 S62로 복귀하여, 설정된 어드레스의 메모리 셀로부터 데이터를 판독한다.
단계 S65로부터 단계 S67로 이행한 경우에는 페일 카운트수가 0인지의 여부를 판정한다. 페일 카운트수가 0이 아닌 경우에는 단계 S51로 복귀하여 상기 처리를 반복한다. 단계 S65에서 페일 카운트수가 0인 경우에는 소거 검증을 종료한다.
이와 같이, 제2 실시예에서는, 루프(1)에 있어서 메모리 셀(3)에 흐르는 전류와 임계치 전압이 낮은 제1 소거 검증용 레퍼런스 셀에 흐르는 전류를 비교하여 페일인지의 여부를 판정하여, 페일이라고 판정한 경우에 메모리 셀에 대하여 소거 펄스를 인가한다. 한편, 루프(2)에 있어서는 메모리 셀(3)에 흐르는 전류와 임계치 전압이 높은 제2 소거 검증용 레퍼런스 셀에 흐르는 전류를 비교하여 페일인지의 여부를 판정한다. 따라서, 루프(1)에서 불감대에 포함되는 메모리 셀이라도 루프(2)에서는 확실하게 패스라고 판정된다.
(제3 실시예)
도 14는 본 발명의 제3 실시예의 불휘발성 반도체 메모리의 패스/페일 판정 회로의 구성을 도시하는 회로도이다. 또한, 제3 실시예의 불휘발성 반도체 메모리가 제1 실시예와 다른 점은 패스/페일 판정 회로의 구성이 다른 것에 있으며, 그 밖의 구성은 기본적으로 제1 실시예와 동일하기 때문에, 중복하는 부분의 설명은 생략한다. 또한, 도 14에 있어서 도 8과 동일물에는 동일 부호를 붙이고 있다.
전술한 제2 실시예에서는 기록 검증 및 소거 검증용에 각각 2개의 레퍼런스 셀을 필요로 하고 있었다. 이 때문에, 각 레퍼런스 셀의 임계치 전압을 설정하는 것이 번거롭다고 하는 결점이 있다. 제3 실시예에서는 1개의 기록 검증용 레퍼런스 셀과 1개의 소거 검증용 레퍼런스 셀로 패스/페일 판정 회로를 구성한다. 여기서는, 기록 검증용 레퍼런스 셀에 관해서 설명한다.
레퍼런스 셀(61)의 소스측 및 드레인측의 비트선에는 각각 선택 게이트(MOSFET)(62, 63)가 접속되어 있다. 이들 선택 게이트(62, 63)는 제어 회로로부터의 신호에 따라 온/오프한다. 선택 게이트(63)와 접지 사이에는 저항값이 R0인 저항(64)이 접속되어 있다.
기록 검증용 레퍼런스 셀의 경우에는 임계치 전압을 5.0 V로 설정하고, 소거 검증용 레퍼런스 셀의 경우에는 임계치 전압을 2.3 V로 설정한다.
레벨 전환 회로(66)는 2개의 스위치(67a, 67b)에 의해 구성되어 있다. 한편 의 스위치(67a)는 워드선 제어 회로와 레벨 제어용 트랜지스터(65) 사이에 접속되고, 다른 쪽의 스위치(67b)는 워드선 제어 회로와 레퍼런스 셀(61)의 게이트 사이에 접속된다.
레벨 제어용 트랜지스터(65)의 드레인 및 게이트는 스위치(67a)에 접속되고, 소스는 레퍼런스 셀(61)의 게이트에 접속되어 있다.
이 레벨 제어용 트랜지스터(65)의 임계치 전압(Vth0)은 0.2 V로 조정되어 있다. 또한, 트랜지스터(65)는 메모리 셀(3)과 동일한 도전형의 트랜지스터가 사용된다. 예컨대, 메모리 셀(3)이 p형 트랜지스터이면 레벨 제어용 트랜지스터(65)도 p형 트랜지스터이며, 메모리 셀(3)이 n형 트랜지스터이면 레벨 제어용 트랜지스터(65)도 n형 트랜지스터이다. 이 예에서는 레벨 제어용 트랜지스터(65)는 n형인 것으로 한다.
이 실시예의 불휘발성 반도체 메모리에 있어서도 기록 검증 및 소거 검증의 동작은 도 11 및 도 12에 도시하는 흐름도에 따른다. 단, 기록 검증의 경우 루프(1)에서는 스위치(67a)를 온으로 하고, 스위치(67b)를 오프로 하여 패스/페일의 판정을 행한다. 또한, 루프(2)에서는 스위치(67a)를 오프으로 하고, 스위치(67b)를 온으로 하여 패스/페일의 판정을 행한다.
루프(1)에서는 레퍼런스 셀(61)의 게이트에 인가되는 전압이 3.8 V(4.0 V-0.2 V)가 되며, 루프(2)에서는 레퍼런스 셀(61)의 게이트에 인가되는 전압이 4 V가 된다. 즉, 루프(1)에서는 루프(2)보다도 엄격한 조건으로 패스/페일의 판정을 행한다. 이에 따라, 루프(1)에서 불감대에 포함되는 메모리 셀이라도 루프(2)에서는 확 실하게 패스라고 판정된다.
소거 검증의 경우 루프(1)에서는 스위치(67a)를 오프로 하고, 스위치(67b)를 온으로 하여 패스/페일의 판정을 행한다. 또한, 루프(2)에서는 스위치(67a)를 온으로 하고, 스위치(67b)를 오프로 하여 패스/페일의 판정을 행한다.
루프(1)에서는 레퍼런스 셀(61)의 게이트에 인가되는 전압이 4.0 V가 되고, 루프(2)에서는 레퍼런스 셀(61)의 게이트에 인가되는 전압이 3.8 V(4.0 V-0.2 V)가 된다. 즉, 루프(1)에서는 루프(2)보다도 엄격한 조건으로 패스/페일의 판정을 행한다. 이에 따라, 루프(1)에서 불감대에 포함되는 메모리 셀이라도 루프(2)에서는 확실하게 패스라고 판정된다.
제3 실시예에 있어서는 제2 실시예와 동일한 효과를 얻을 수 있는 것에 덧붙여, 기록 검증용 레퍼런스 셀 및 소거 검증용 레퍼런스 셀이 각각 1개로도 좋고, 임계치 전압의 조정이 용이하게 된다고 하는 효과를 얻을 수 있다.
(제4 실시예)
이하, 본 발명의 제4 실시예의 불휘발성 반도체 메모리에 관해서 설명한다. 제4 실시예는 본 발명을 다치화 메모리에 적용한 예를 나타내고 있다.
다치화 메모리에서는 메모리 셀의 임계치 전압을 데이터에 따라서 설정한다. 1개의 메모리 셀에 2비트의 데이터를 기억하는 경우에는 도 15에 도시한 바와 같이 4개의 데이터 "00", "01", "10", "11"에 대응시킨 전압으로 데이터 기록을 행한다. 제4 실시예에서는 데이터 "00"을 기록할 때에는 6 V로, 데이터 "01"을 기록할 때에는 4 V로, 데이터 "10"을 기록할 때에는 2 V로 한다. 또한, 소거 레벨을 1 V로 하 여, 임계치 전압이 1 V 이하의 메모리 셀의 데이터는 "11"로 한다.
메모리 셀에 기억되어 있는 데이터의 판정에는 3가지의 판정 레벨(판정 레벨 A, B, C)을 사용한다. 여기서는, 판정 레벨 A는 5 V로, 판정 레벨 B는 3 V로, 판정 레벨 C는 1.5 V로 한다.
메모리 셀로부터 판독한 셀 전압과 판정 레벨 A, B, C와의 비교 결과가 전부 "0"인 경우 메모리 셀에 기억되어 있는 데이터는 "00"이라고 판정한다. 메모리 셀로부터 판독한 셀 전압과 판정 레벨 A와의 비교 결과가 "1"이라고, 판정 레벨 B, C와의 비교 결과가 모두 "0"인 경우 메모리 셀에 기억되어 있는 데이터는 "01"이라고 판정한다. 메모리 셀로부터 판독한 셀 전압과 판정 레벨 A, B와의 비교 결과가 모두 "1"이고, 판정 레벨 C와의 비교 결과가 "0"인 경우 메모리 셀에 기억되어 있는 데이터는 "10"이라고 판정한다. 메모리 셀로부터 판독한 셀 전압과 판정 레벨 A, B, C와의 비교 결과가 모두 "1"인 경우 메모리 셀에 기억되어 있는 데이터는 "11"이라고 판정한다.
데이터의 기록 및 데이터의 판독시에는 전술한 바와 같이 전원 노이즈 등의 영향에 의해 불감대가 발생한다. 그래서, 제4 실시예에 있어서는 도 15에 도시한 바와 같이, 데이터 "00"의 기록 판정 레벨(1a)에 대하여 약간 엄격하게 설정된 기록 판정 레벨(1b)을, 데이터 "01"의 기록 판정 레벨(2a)에 대하여 약간 엄격하게 설정된 기록 판정 레벨(2b)을, 데이터 "10"의 기록 판정 레벨(3a)에 대하여 약간 엄격하게 설정된 기록 판정 레벨(3b)을, 소거 판정 레벨(4a)에 대하여 약간 엄격하게 설정된 소거 판정 레벨(4b)을 이용한다. 이들 기록 판정 레벨 또는 소거 판정 레벨과 셀 전압의 비교는 제1 내지 제3 실시예에서 설명한 패스/페일 판정 회로를 이용하여 행한다.
도 16a 및 도 16b는 제4 실시예의 불휘발성 반도체 메모리에 있어서의 기록 검증시의 동작을 도시하는 흐름도이다.
우선, 단계 S71에 있어서 페일 플래그를 초기화(페일플래그=0)한다. 페일 플래그를 대신하여, 제1 내지 제3 실시예와 마찬가지로 페일 카운터를 이용하더라도 좋다.
다음에, 단계 S72에 있어서 어드레스 카운터에 개시 어드레스를 설정하고, 단계 S73에서는 그 개시 어드레스의 메모리 셀로부터 데이터를 판독한다. 그리고, 단계 S74로 이행하고, 데이터 "00"의 기록이 필요한 메모리 셀인지의 여부를 판정하여, 데이터의 기록이 필요한 메모리 셀인 경우에는 판독한 데이터가 페일인지의 여부를 판정한다. 데이터의 판독 및 패스/페일의 판정은 도 15에 도시하는 기록 판정 레벨(1b)에 해당하는 조건으로 행한다.
데이터 "00"의 기록이 필요한 메모리 셀이며 또한 판독한 데이터가 페일인 경우(예)에는 단계 S75로 이행한다. 한편, 데이터 "00"의 기록이 불필요한 메모리 셀인 경우 또는 판독한 데이터가 패스인 경우(아니오)에는 단계 S76으로 이행한다.
단계 S75에서는 해당 어드레스의 메모리 셀에 기록 펄스를 인가한다. 그 후, 단계 S76으로 이행한다.
단계 S76에서는 어드레스 카운터에 설정되어 있는 메모리 셀로부터 데이터를 판독한다. 그리고, 단계 S77로 이행하여, 데이터 "00" 또는 "01"의 기록이 필요한 메모리 셀인지의 여부, 데이터의 기록이 필요한 셀인 경우에는 판독한 데이터가 페일인지의 여부를 판정한다. 데이터의 판독 및 패스/페일의 판정은 도 15에 도시하는 기록 판정 레벨(2b)에 해당하는 조건으로 행한다.
데이터 "00" 또는 "01"의 기록이 필요한 메모리 셀이며 또한 판독한 데이터가 페일인 경우(예)에는 단계 S78로 이행한다. 한편, 데이터 "00" 또는 "01"의 기록이 불필요한 메모리 셀인 경우 또는 판독한 데이터가 패스인 경우(아니오)에는 단계 S79로 이행한다.
단계 S78에서는 해당 어드레스의 메모리 셀에 기록 펄스를 인가한다. 그 후, 단계 S79로 이행한다.
단계 S79에서는 어드레스 카운터에 설정되어 있는 메모리 셀로부터 데이터를 판독한다. 그리고, 단계 S80으로 이행하여, 데이터 "00", "01" 또는 "10"의 기록이 필요한 메모리 셀인지의 여부, 데이터의 기록이 필요한 메모리 셀인 경우에는 판독한 데이터가 페일인지의 여부를 판정한다. 데이터의 판독 및 패스/페일의 판정은 도 15에 도시하는 기록 판정 레벨(3b)에 해당하는 조건으로 행한다.
데이터 "00", "01" 또는 "10"의 기록이 필요한 메모리 셀이며 또한 판독한 데이터가 페일인 경우(예)에는 단계 S81로 이행한다. 한편, 데이터 "00", "01" 또는 "10"의 기록이 불필요한 메모리 셀인 경우 또는 판독한 데이터가 패스인 경우(아니오)에는 단계 S82로 이행한다.
단계 S81에서는 해당 어드레스의 메모리 셀에 기록 펄스를 인가한다. 그 후, 단계 S82로 이행한다.
단계 S82에서는 어드레스 카운터에 설정되어 있는 어드레스가 최종 어드레스인지의 여부를 판정한다. 최종 어드레스가 아닌 경우에는 단계 S83으로 이행하여, 어드레스 카운터에 다음 어드레스를 설정한다. 그리고, 단계 S73으로 복귀하여, 설정된 어드레스의 메모리 셀로부터 데이터를 판독한다.
이와 같이 하여, 단계 S71로부터 단계 S82까지의 처리[이하, 루프(1)라고 칭함]에서는 개시 어드레스의 메모리 셀로부터 최종 어드레스의 메모리 셀까지 순서대로 데이터를 판독하여, 소정의 데이터가 기록되어 있지 않은 메모리 셀에 대해서는 기록 펄스를 인가하여, 메모리 셀의 축적 전하량을 변화시킨다.
그 후, 단계 S82로부터 단계 S84로 이행하여 어드레스 카운터에 개시 어드레스를 설정한다.
다음에, 단계 S85로 이행하여 설정된 어드레스의 메모리 셀로부터 데이터를 판독한다. 그리고, 단계 S86로 이행하여 데이터 "00"의 기록이 필요한 메모리 셀인지의 여부, 데이터의 기록이 필요한 메모리 셀인 경우에는 판독한 데이터가 페일인지의 여부를 판정한다. 데이터의 판독 및 패스/페일의 판정은 도 15에 도시하는 기록 판정 레벨(1a)에 해당하는 조건으로 행한다.
데이터 "00"의 기록이 필요한 메모리 셀이며 또한 판독한 데이터가 페일인 경우(예)에는 단계 S87로 이행한다. 한편, 데이터 "00"의 기록이 불필요한 메모리 셀인 경우 또는 판독한 데이터가 패스인 경우(아니오)에는 단계 S88로 이행한다.
단계 S87에서는 페일 플래그를 "1"로 설정한다. 그 후, 단계 S88로 이행한다.
단계 S88에서는 어드레스 카운터에 설정되어 있는 메모리 셀로부터 데이터를 판독한다. 그리고, 단계 S89로 이행하여 데이터 "00" 또는 "01"의 기록이 필요한 메모리 셀인지의 여부를, 데이터의 기록이 필요한 메모리 셀인 경우에는 판독한 데이터가 페일인지의 여부를 판정한다. 데이터의 판독 및 패스/페일의 판정은 도 15에 도시하는 기록 판정 레벨(2a)에 해당하는 조건으로 행한다.
데이터 "00" 또는 "01"의 기록이 필요한 메모리 셀이며 또한 판독한 데이터가 페일인 경우(예)에는 단계 S90으로 이행한다. 한편, 데이터 "00" 또는 "01"의 기록이 불필요한 메모리 셀인 경우 또는 판독한 데이터가 패스인 경우(아니오)에는 단계 S91로 이행한다.
단계 S90에서는 페일 플래그를 "1"로 설정한다. 그 후, 단계 S91로 이행한다.
단계 S91에서는 어드레스 카운터에 설정되어 있는 메모리 셀로부터 데이터를 판독한다. 그리고, 단계 S92로 이행하여 데이터 "00", "01" 또는 "10"의 기록이 필요한 메모리 셀인지의 여부, 데이터의 기록이 필요한 메모리 셀인 경우에는 판독한 데이터가 페일인지의 여부를 판정한다. 데이터의 판독 및 패스/페일의 판정은 도 15에 도시하는 기록 판정 레벨(3a)에 해당하는 조건으로 행한다.
데이터 "00", "01" 또는 "10"의 기록이 필요한 메모리 셀이며 또한 판독한 데이터가 페일(예)인 경우에는 단계 S93으로 이행한다. 한편, 데이터 "00", "01" 또는 "10"의 기록이 불필요한 메모리 셀인 경우 또는 판독한 데이터가 패스인 경우(아니오)에는 단계 S94로 이행한다.
단계 S93에서는 페일 플래그를 "1"로 설정한다. 그 후, 단계 S94로 이행한다.
단계 S94에서는 어드레스 카운터에 설정되어 있는 어드레스가 최종 어드레스인지의 여부를 판정한다. 최종 어드레스가 아닌 경우에는 단계 S95로 이행하여 어드레스 카운터에 다음 어드레스를 설정한다. 그리고, 단계 S84로 복귀하여, 설정된 어드레스의 메모리 셀로부터 데이터를 판독한다.
이와 같이 하여, 단계 S84로부터 단계 S94까지의 처리[이하, 루프(2)라고 칭함]에서는 개시 어드레스의 메모리 셀로부터 최종 어드레스의 메모리 셀까지 순서대로 데이터를 판독하여, 소정의 데이터가 기록되어 있지 않은 메모리 셀을 검출한 경우에 페일 플래그를 "1"로 설정한다.
그 후, 단계 S94로부터 단계 S96에 이행하면, 페일 플래그가 "0"인지의 여부를 판정한다. 페일 플래그가 "1"인 경우에는 단계 S71로 복귀하여, 전술한 처리를 반복한다. 한편, 페일 플래그가 "0"인 경우에는 기록 검증을 종료한다.
이와 같이, 이 실시예에서는 루프(1)에 있어서 루프(2)의 기록 판정 조건보다도 엄격한 조건을 이용하여 페일인지의 여부를 판정한다. 따라서, 루프(1)에서 불감대에 포함되는 메모리 셀이라도 루프(2)에서는 확실하게 패스라고 판정된다. 따라서, 데이터의 신뢰성이 향상하는 동시에, 기록 검증에 필요한 시간이 단축된다.
또한, 제4 실시예의 불휘발성 반도체 메모리의 소거 검증시의 동작은 기본적으로 제1 실시예와 동일하기 때문에, 여기서는 설명을 생략한다.
또한, 상기 제1 내지 제4 실시예에 있어서는 제1 판정 조건 및 제2 판정 조건에 있어서의 인가 전압의 차를 모두 0.2 V로 하고 있지만, 실제로는 노이즈 등에 의한 전압의 변동에 따라 제1 판정 조건 및 제2 판정 조건에 있어서의 인가 전압을 적절히 설정해야 한다.
(그 밖의 실시예 1)
상기 제1 내지 제4 실시예에 있어서는 모두 본 발명을 SONOS형 불휘발성 반도체 메모리에 적용한 경우에 관해서 설명했지만, 본 발명은 그 밖의 단게이트형 메모리나 플로우팅 게이트형 메모리에 적용할 수도 있다. 또한, 반도체 메모리의 회로 구성이 NOR형이거나 NAND형에 상관없이 적용할 수 있다. 또한, 데이터의 기록 방식을 채널 유니트로 기록하거나, FN(Fowler-Nordheim) 터널링으로 기록하는 것에 상관없이 적용할 수 있다.
도 17은 플로우팅 게이트형 메모리(NOR 게이트형)의 일례를 도시하는 단면도이다.
실리콘 기판(71)에는 메모리 셀의 소스/드레인인 불순물 확산층(72)이 형성되어 있다. 실리콘 기판(71)의 표면상에는 실리콘 산화막(게이트 산화막)(73)이 형성되어 있다.
한 쌍의 불순물 확산층(72) 사이의 실리콘 산화막(73)의 위에는 플로우팅 게이트(74)가 형성되어 있다. 이 플로우팅 게이트(74)의 위에는 절연막(75)이 형성되어 있고, 절연막(75)의 위에는 폴리실리콘층과 텅스텐실리사이드층과의 적층 구조의 컨트롤 게이트(76)가 형성되어 있다.
이들 플로우팅 게이트(74) 및 컨트롤 게이트(76)는 실리콘 산화막(77)과 BPSG(Borophosphosilicate glass)막(78)으로 이루어지는 적층 구조의 층간 절연막으로 피복되어 있다.
도 18은 플로우팅 게이트형 메모리(플래시 메모리)의 회로 구성을 도시하는 블록도이다.
메모리 셀을 구성하는 FET(83)는 매트릭스형으로 배열되어 있다. 행 방향으로 나열된 메모리 셀의 컨트롤 게이트는 공통의 워드선(WL1, WL2,…)(82)에 접속되어 있다. 또한, 열 방향으로 나열된 메모리 셀의 드레인은 공통의 비트선(BL1, BL2,…)(81)에 접속되어 있다. 또한, 동일 블록의 메모리 셀[FET(3)]의 소스는 공통의 소스 라인(SL0)에 접속되어 있다.
비트선(BL1, BL2,…)은 센스 앰프부(86)에 접속되고, 워드선(WL1, WL2,…)은 워드선 드라이버(87)에 접속되어 있다. 이들 센스 앰프부(86) 및 워드선 드라이버(87)는 제어 회로(도시하지 않음)로부터의 신호에 의해 동작한다(도 7 참조). 센스 앰프부(86) 내에는 제1 내지 제3 실시예에서 도시한 바와 같은 패스/페일 판정 회로가 형성되어 있다.
이와 같이 구성된 플로우팅 게이트형 메모리에 있어서도 제1 내지 제4 실시예에 도시하는 방법으로 기록 검증 및 소거 검증을 행하는 것에 의해, 전원 노이즈 및 그 밖의 노이즈의 유무에 상관없이 패스/페일의 판정을 정확히 행할 수 있는 동시에, 기록 검증 및 소거 검증에 필요한 시간을 단축할 수 있다.
(그 밖의 실시예 2)
본 발명의 불휘발성 반도체 메모리의 동작 방법은 불휘발성 반도체 메모리 제조후의 검사 공정에 적용할 수도 있다.
도 19는 불휘발성 반도체 메모리의 검사 방법의 개요를 도시한 도면이다. 검사 장치(91)에는 도 8, 도 13 또는 도 14에 도시한 바와 같은 패스/페일 판정 회로(92)가 설치되어 있다. 이 검사 장치(91)와 제조후의 불휘발성 반도체 메모리(95)를 검사 프로브를 통해 전기적으로 접속하고, 도 11, 도 12 또는 도 16a 및 도 16b에 도시한 흐름도에 따라 데이터의 기록 또는 소거를 행한다. 그리고, 루프(1, 2)의 실행 횟수나, 페일이라고 판정한 수에 의해 불휘발성 반도체 메모리(95)의 양부(良否)를 판정한다.
이 경우에도, 루프(1)에서는 루프(2)보다도 엄격한 조건으로 패스/페일의 판정을 행하기 때문에, 루프를 쓸데없이 반복하는 일이 없고, 단시간에 양부를 판정할 수 있다.
또한, 불휘발성 반도체 메모리에 대하여 데이터의 기록 및 소거를 반복함으로써 불휘발성 반도체 메모리의 수명을 검사하는 사이클링 시험에 있어서도 전술한 동작 방법을 적용할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면 메모리 셀로부터 제1 판정 조건으로 데이터를 판독하고 패스/페일의 판정을 행하여, 페일이라고 판정한 경우에는 신호를 인가하여 메모리 셀의 축적 전하량을 변화시키고, 그 후, 메모리 셀로부터 제1 판정 조건보다도 완화된 제2 판정 조건으로 데이터를 판독하여 패스/페일을 판 정하기 때문에, 노이즈 등에 상관없이 패스/페일의 판정이 정확하게 되어 데이터의 검증 처리의 실행 시간을 종래에 비교해서 대폭 단축할 수 있다.

Claims (18)

  1. 데이터에 따른 전하를 축적하는 불휘발성 메모리 셀과;
    상기 메모리 셀을 구동하는 메모리 셀 구동부를 구비하고,
    상기 메모리 셀 구동부는 제1 판정 조건으로 상기 메모리 셀로부터 판독한 데이터의 패스/페일(fail)을 판정하여, 페일이라고 판정한 메모리 셀에는 신호를 인가하여 상기 메모리 셀의 축적 전하량을 변화시키는 제1 판정 처리와, 상기 제1 판정 처리에 이어서 상기 제1 판정 조건보다도 완화된 제2 판정 조건으로 상기 메모리 셀로부터 판독한 데이터의 패스/페일을 판정하는 제2 판정 처리를 실행하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  2. 제1항에 있어서, 기록 검증시에서의 상기 제1 판정 처리에서는 상기 제2 판정 처리에서 이용하는 기준 전류보다도 작은 전류를 기준 전류로서 패스/페일을 판정하고, 소거 검증시에서의 상기 제1 판정 처리에서는 상기 제2 판정 처리에서 이용하는 기준 전류보다도 큰 전류를 기준 전류로서 패스/페일을 판정하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  3. 제1항에 있어서, 기록 검증시에서의 상기 제1 판정 처리에서는 상기 제2 판정 처리에 이용하는 레퍼런스 셀보다도 임계치가 높은 레퍼런스 셀을 이용하여 패스/페일을 판정하고, 소거 검증시에서의 상기 제1 판정 처리에서는 상기 제2 판정 처리에 이용하는 레퍼런스 셀보다도 임계치가 낮은 레퍼런스 셀을 이용하여 패스/페일을 판정하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  4. 제1항에 있어서, 상기 메모리 셀 구동부는 상기 제1 판정 조건에 대응하는 제1 기준 전류와 상기 제2 판정 조건에 대응하는 제2 기준 전류를 발생하는 기준 전류 발생 회로와, 상기 기준 전류 발생 회로를 구동 제어하는 제어부를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 불휘발성 메모리 셀의 데이터를 검증하면서 상기 메모리 셀로의 데이터의 기록 또는 데이터의 소거를 행하는 불휘발성 반도체 메모리의 동작 방법에 있어서,
    상기 메모리 셀로부터 제1 판정 조건으로 데이터를 판독하여 패스/페일을 판정하여, 페일이라고 판정한 경우에는 해당 메모리 셀에 신호를 인가하여 메모리 셀의 축적 전하량을 변화시키는 제1 판정 처리와;
    상기 제1 판정 처리에 이어서 상기 메모리 셀로부터 상기 제1 판정 조건보다도 완화된 제2 판정 조건으로 데이터를 판독하여 패스/페일을 판정하는 제2 판정 처리를 포함하고,
    상기 제2 판정 처리에서 페일이라고 판정했을 때에는 상기 제1 판정 처리로부터 반복하는 것을 특징으로 하는 불휘발성 반도체 메모리의 동작 방법.
  11. 어드레스 카운터에 개시 어드레스를 설정하는 제1 단계와;
    상기 어드레스 카운터에 설정된 어드레스의 메모리 셀로부터 제1 기록 판정 조건으로 데이터를 판독하여 패스/페일을 판정하는 제2 단계와;
    상기 제2 단계에서 페일이라고 판정했을 때에 상기 메모리 셀에 기록 펄스를 인가하는 제3 단계와;
    상기 제2 단계에서 패스라고 판정했을 때 또는 상기 제3 단계를 종료했을 때에, 상기 어드레스 카운터에 설정된 어드레스가 종료 어드레스인지의 여부를 판정하는 제4 단계와;
    상기 제4 단계에서 아니오(No)라고 판정했을 때에는 상기 어드레스 카운터의 값을 변경하며, 그 후 상기 제2 단계로 이행하는 제5 단계와;
    상기 제4 단계에서 예(Yes)라고 판정했을 때에 상기 어드레스 카운터에 개시 어드레스를 설정하는 제6 단계와;
    상기 어드레스 카운터에 설정된 어드레스의 메모리 셀로부터 상기 제1 기록 판정 조건보다도 완화된 제2 기록 판정 조건으로 데이터를 판독하여 패스/페일을 판정하는 제7 단계와;
    상기 어드레스 카운터에 설정된 어드레스가 최종 어드레스인지의 여부를 판정하는 제8 단계와;
    상기 제8 단계에서 아니오라고 판정했을 때에 상기 어드레스 카운터의 값을 변경하며, 그 후 상기 제7 단계로 이행하는 제9 단계와;
    상기 제8 단계에서 예라고 판정했을 때에 이행하고, 상기 제7 단계에서 페일이라고 판정했을 때에는 상기 제1 단계로 처리를 되돌리는 제10 단계
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리의 동작 방법.
  12. 제11항에 있어서, 상기 제7 단계에서 페일이라고 판정하면, 처리를 상기 제1 단계로 바로 복귀하는 것을 특징으로 하는 불휘발성 반도체 메모리의 동작 방법.
  13. 삭제
  14. 삭제
  15. 어드레스 카운터에 개시 어드레스를 설정하는 제1 단계와;
    상기 어드레스 카운터에 설정된 어드레스의 메모리 셀로부터 제1 소거 판정 조건으로 데이터를 판독하여 패스/페일을 판정하는 제2 단계와;
    상기 어드레스 카운터에 설정된 어드레스가 종료 어드레스인지의 여부를 판정하는 제3 단계와;
    상기 제3 단계에서 아니오라고 판정했을 때에는 상기 어드레스 카운터의 값을 변경하며, 그 후 상기 제2 단계로 이행하는 제4 단계와;
    상기 제3 단계에서 예라고 판정했을 때에 이행하고, 상기 제2 단계에서 페일이라고 판정한 메모리 셀이 있을 때에는 상기 개시 어드레스로부터 상기 종료 어드레스까지의 메모리 셀에 일괄하여 소거 펄스를 인가하는 제5 단계와;
    상기 어드레스 카운터에 개시 어드레스를 설정하는 제6 단계와;
    상기 어드레스 카운터에 설정된 어드레스의 메모리 셀로부터 상기 제1 소거 판정 조건보다도 완화된 제2 소거 판정 조건으로 데이터를 판독하여 패스/페일을 판정하는 제7 단계와;
    상기 어드레스 카운터에 설정된 어드레스가 최종 어드레스인지의 여부를 판정하는 제8 단계와;
    상기 제8 단계에서 아니오라고 판정했을 때에 상기 어드레스 카운터의 값을 변경하며, 그 후 상기 제7 단계로 이행하는 제9 단계와;
    상기 제8 단계에서 예라고 판정했을 때에 이행하고, 상기 제7 단계에서 페일이라고 판정한 메모리 셀이 있을 때에는 상기 제1 단계로 처리를 되돌리는 제10 단계
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리의 동작 방법.
  16. 제15항에 있어서, 상기 제2 단계에서 페일이라고 판정하면 상기 제5 단계로 바로 이행하여, 상기 개시 어드레스로부터 상기 종료 어드레스까지의 메모리 셀에 일괄해서 소거 펄스를 인가하는 것을 특징으로 하는 불휘발성 반도체 메모리의 동작 방법.
  17. 제15항에 있어서, 상기 제7 단계에서 페일이라고 판정하면 처리를 상기 제1 단계로 바로 되돌리는 것을 특징으로 하는 불휘발성 반도체 메모리의 동작 방법.
  18. 삭제
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