JPH1064288A - フラッシュ消去型不揮発性メモリ及びその消去方法 - Google Patents

フラッシュ消去型不揮発性メモリ及びその消去方法

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JPH1064288A
JPH1064288A JP22224296A JP22224296A JPH1064288A JP H1064288 A JPH1064288 A JP H1064288A JP 22224296 A JP22224296 A JP 22224296A JP 22224296 A JP22224296 A JP 22224296A JP H1064288 A JPH1064288 A JP H1064288A
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JP22224296A
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Hiroaki Anami
博昭 穴見
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NEC IC Microcomputer Systems Co Ltd
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NEC IC Microcomputer Systems Co Ltd
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Abstract

(57)【要約】 【課題】消去前書込みとベリファイとの間の切換回数を
少なくし消去動作終了までの時間を短縮する。 【解決手段】内部アドレス発生回路３から出力される最
終アドレス検知信号ＥＡＤに応答して活性レベルの１回
目消去前書込み終了信号ＦＷＥを発生する一回目書込み
認識回路７を設ける。内部シーケンス制御部６を、１回
目消去前書込み終了信号ＦＷＥが非活性レベルの間はメ
モリセルアレイ１のアドレスを順次更新して消去前書込
みを行い、活性レベルになると各アドレスごとにベリフ
ァイを行って、ベリファイ結果が不良となったアドレス
のみに再度消去前書込み及びベリファイを行うように制
御する回路とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はフラッシュ消去型不
揮発性メモリ及びその消去方法に関し、特に消去後のメ
モリセルのしきい値電圧を揃えるための消去前書込みを
行う構成のフラッシュ消去型不揮発性メモリ及びその消
去方法に関する。
【０００２】
【従来の技術】従来、フラッシュ消去型不揮発性メモリ
（以下、フラッシュメモリという）は、開発当初から、
消去後のメモリセルを形成するトランジスタのしきい値
電圧（以下、単にメモリセルのしきい値電圧という）の
ばらつきが大きく、過消去が問題となるために、消去後
のメモリセルのしきい値電圧を揃えるように、１バイト
単位で消去前書込みとそのベリファイとを繰り返えし行
った後、消去を開始する、という方法をとっていた。こ
の消去方法は、このようなフラッシュメモリの製品カタ
ログにも設定されている。
【０００３】次に、従来のこの種のフラッシュメモリの
代表的な一例の消去前書込み制御部分を主体とした構成
について、図６に示されたブロック図を参照して説明す
る。
【０００４】このフラッシュメモリは、しきい値電圧を
所定の値に設定できるトランジスタで形成されこのしき
い値電圧の値によりデータを記憶するメモリセルを複数
個それぞれアドレスを付して配列し、指定されたアドレ
スのメモリセルに対しデータの書込み，読出しを行うメ
モリセルアレイ１と、内部アドレス信号ＩＡＤに従って
メモリセルアレイ１のアドレスを指定するデコード部２
と、消去前書込み・ベリファイ期間信号ＷＶＰの立上り
に応答して内部アドレス信号ＩＡＤのアドレス値を最下
位アドレスに設定し出力し、アドレス更新制御信号ＡＤ
Ｃに応答して内部アドレス信号ＩＡＤのアドレス値を順
次更新（この例では１アドレスずつ上位側へインクリメ
ント）して出力し、最上位アドレスになると最終アドレ
ス検知信号ＥＡＤを出力する内部アドレス発生回路３ｘ
と、消去前書込み制御信号ＰＷに応答してメモリセルア
レイ１に対しデータの書込み制御を行い書込み期間が終
了すると書込み終了信号ＷＥＤを出力する書込み回路４
と、ベリファイ制御信号ＶＦに応答してメモリセルアレ
イ１に書込まれたデータに対するベリファイを行いその
ベリファイ結果信号ＶＲとベリファイ終了信号ＶＥＤと
を出力するベリファイ回路５と、外部からの入出力信号
ＩＯ（ＩＯ０〜ＩＯ８）が消去モードを指定したときこ
れを検出して消去前書込み・ベリファイ期間信号ＷＶＰ
を立上げ、書込み終了信号ＷＥＤに応答して消去前書込
み制御信号ＰＷを非活性レベルにすると共にベリファイ
制御信号ＶＦを出力し、ベリファイ終了信号ＶＥＮに応
答してベリファイ制御信号ＶＦを非活性レベルとし、ベ
リファイ結果信号ＶＲが結果良レベルであればアドレス
更新制御信号ＡＤＣを出力し結果不良レベルであればア
ドレス更新制御信号ＡＤＣを出力しないで消去前書込み
制御信号ＰＷを出力し、最終アドレス検知信号ＥＡＤに
応答しかつベリファイが終了までにベリファイの結果が
不良とならなければ消去前書込み・ベリファイ期間信号
ＷＶＰを立下げる内部シーケンス制御部６ｘとを有する
構成となっている。
【０００５】なお、内部シーケス制御部６ｘの詳細な構
成は、図７に示すように、入力信号ＩＯをデコードして
消去モードを検出するＮＡＮＤゲートＮＡＧ６１及びそ
の出力レベルを反転するインバータＩＶ６１と、ベリフ
ァイ結果信号ＶＲ、インバータＶ６１の出力信号及びア
ドレス更新制御信号ＡＤＣのＯＲ処理を行うＯＲゲート
ＯＧ６１ｘと、このＯＲゲートＯＧ６１ｘの出力信号に
よりセットされ書込み終了信号ＷＥＤによりリセットさ
れて消去前書込み制御信号ＰＷを出力するラッチ回路Ｌ
６１と、その出力信号のレベルを反転するインバータＩ
Ｖ６３と、このインバータＩＶ６３の出力信号によりセ
ットされベリファイ終了信号ＶＥＤによりリセットされ
てベリファイ制御信号ＶＦを出力するラッチ回路Ｌ２
と、ベリファイ結果信号ＶＲのレベルを反転するインバ
ータＩＶ６２と、このインバータＩＶ６２の出力信号、
最終アドレス検知信号ＥＡＤ及びラッチ回路Ｌ２の出力
信号（ＶＦ）のＮＡＮＤ処理を行うＮＡＮＤゲートＮＡ
Ｇ６２と、このＮＡＮＤゲートＮＡＧ６２及びＮＡＮＤ
ゲートＮＡＧ６１から消去前書込み・ベリファイ期間信
号ＷＶＰを出力するＮＡＮＤゲートＮＡＧ６３〜ＮＡＧ
６５と、インバータＩＶ６２の出力信号及びラッチ回路
Ｌ２の出力信号（ＶＦ）からアドレス更新制御信号ＡＤ
Ｃを出力するアドレス更新制御回路６１とを含む。
【０００６】次にこのフラッシュメモリの消去方法のう
ちの消去前書込み動作について、図８に示されたフロー
チャート及び図９に示されたタイミングチャートを併せ
て参照して説明する。
【０００７】まず、内部シーケンス制御部６ｘにおい
て、入出力信号ＩＯが消去モードを指定していることを
検出し（ＩＯ０〜ＩＯ８全て高レベル）消去前書込み・
ベリファイ期間信号ＷＶＰを立上げることにより、消去
前書込みが開始される（ステップ１）。この消去前書込
み・ベリファイ期間信号ＷＶＰの立上りに応答して内部
アドレス信号ＩＡＤのアドレス値が最下位アドレス（Ｉ
ＡＤ＝０）に設定される（ステップＳ２）。
【０００８】次に、消去前書込み制御信号ＰＷが活性レ
ベル（高レベル）となり最下位アドレスに対する消去前
書込みが実行される（Ｓ３）。この最下位アドレスに対
する消去前書込みが終了すると、ベリファイ制御信号Ｖ
Ｆが活性レベルとなり、消去前書込みに対するベリファ
イが実行され（Ｓ７）、ベリファイ結果の良否が判定さ
れる（Ｓ８）。
【０００９】ベリファイの結果が良好であれば、ベリフ
ァイ回路５からベリファイ結果が良好であることを示す
低レベルのベリファイ結果信号ＶＲが出力され、ベルフ
ァイ結果が不良であれば高レベルのベリファイ結果信号
ＶＲが出力される。
【００１０】ベリファイ結果が良好（ＯＫ）の場合、内
部アドレスＩＡＤは最下位アドレスであるので最終アド
レス検知信号ＥＡＤは低レベルとなっており（Ｓ１
０）、内部シーケンス制御信号６ｘからアドレス更新制
御信号ＡＤＣが出力されて内部アドレス（ＩＡＤ）が次
のアドレス（＝１）に更新される（Ｓ１１）。そしてこ
の更新されたアドレスに対する消去前書込み（Ｓ３）及
びベリファイ（Ｓ７，Ｓ８）がくり返えされる。
【００１１】ベリファイ結果が不良（ＮＧ）であればベ
リファイ結果信号ＶＲは高レベルとなり、これに応答し
て消去前書込み制御信号ＰＷが活性レベルとなり、また
アドレス更新制御信号ＡＤＣは低レベルのままとなって
アドレスが更新されることなく、すなわち前のアドレス
に対し消去前書込みが再度実行される（Ｓ９）。そして
再びベリファイが実行され、ベリファイ結果が良好（Ｏ
Ｋ）となるまで、再書込み，ベリファイがくり返えされ
る。
【００１２】ベリファイ結果が良好となった後は、アド
レスが更新され最上位アドレスになると、すなわち全て
のアドレスに対し消去前書込み及びそのベリファイが終
了すると、内部アドレス発生回路３ｘから終了アドレス
検知信号ＥＡＤが出力され、消去前書込み・ベリファイ
期間信号ＷＶＰが低レベルとなって消去前書込み（その
ベリファイ期間も含む）期間が終了し、消去動作が開始
される（Ｓ１２）。
【００１３】この従来のフラッシュメモリでは、消去前
書込みとベリファイとの切換え回数は、メモリ容量を１
Ｍビット、並列入出力データのビット数を８ビットとし
た場合、最低１２８，０００回となり、一回当りの切換
え時間が０．５μｓ程度であるので、最低６４，０００
μｓの時間がかかることになる。
【００１４】
【発明が解決しようとする課題】この従来のフラッシュ
メモリでは、１アドレスごとに消去前書込みを行った後
そのベリファイを行う構成となっているので、消去前書
込みとベリファイとの間の切換え時間がメモリ容量に比
例して多くなり、消去動作終了までの時間が長くなると
いう問題点があった。
【００１５】本発明の目的は、消去動作終了までの時間
を短縮することがフラッシュ消去型不揮発性メモリ及び
その消去方法を提供することにある。
【００１６】
【課題を解決するための手段】本発明のフラッシュ消去
型不揮発性メモリは、しきい値電圧を所定の値に設定で
きるトランジスタで形成されこのしきい値電圧の値によ
りデータを記憶するメモリセルを複数個それぞれアドレ
スを付して配列し指定されたアドレスのメモリセルに対
しデータの書込み，読出しを行うメモリセルアレイと、
このメモリセルアレイの全アドレスを順次指定してこれ
ら全アドレスのメモリセルに一回目の消去前書込みを行
う一回目消去前書込み手段と、前記メモリセルアレイの
指定されたアドレスのメモリセルに対し一回目の消去前
書込みに対するベリファイを行うベリファイ回路部と、
このベリファイ回路部によるベリファイ結果が良であれ
ば前記メモリセルアレイの指定アドレスを更新して前記
ベリファイ回路部によるベリファイを続行するように制
御するベリファイアドレス更新手段と、前記ベリファイ
回路部によるベリファイ結果が不良であればこのベリフ
ァイ結果不良のアドレスのメモリセルに対し再度書込み
を行った後前記ベリファイ回路部によるベリファイを行
うようにする再書込み手段と、前記ベリファイ回路部に
よるベリファイ結果が前記メモリセルアレイの全アドレ
スに対し良好となったとき消去前書込みを終了する消去
前書込み終了手段とを有している。
【００１７】また、一回目消去前書込み手段が、先頭ア
ドレスから順次アドレスを更新するアドレス更新部と、
前記先頭アドレスを含む全アドレスに対応して消去前書
込み制御信号を発生する消去前書込み制御信号発生部
と、前記書込み制御信号を受けてメモリセルアレイの対
応するアドレスのメモリセルに対し消去前書込み制御を
行う書込み回路と、前記メモリセルアレイの全アドレス
のメモリセルに対する一回目の消去前書込みが終了した
ことを検知して一回目消去前書込み終了信号を出力する
一回目書込み認識回路とを含んで構成され、一回目書込
み認識回路から一回目消去前書込み終了信号が出力され
ると共に、アドレス更新部により先頭アドレスが設定さ
れ、ベリファイ回路部を、前記一回目消去前書込み終了
信号の前縁に応答して前記先頭アドレスに対するベリフ
ァイを実行する回路として構成される。
【００１８】本発明のフラッシュ消去型不揮発性メモリ
の消去方法は、メモリセルアレイの最下位アドレスを設
定する第１の手順と、前記最下位アドレスを含む設定，
更新されたアドレスのメモリセルに対し消去前書込みを
実行する第２の手順と、この第２の手順により消去前書
込みが実行されたアドレスが最上位アドレスかどうかを
判別し最上位アドレスであれば一回目の消去前書込みを
終了し最上位アドレスでなければアドレスを１アドレス
分インクリメントして更新し前記第２の手順に戻る第３
の手順と、この第３の手順により一回目の消去前書込み
が終了したことを検知して前記メモリセルアレイの最下
位アドレスを設定する第４の手順と、この第４の手順に
より設定された最下位アドレスを含む設定，更新された
アドレスのメモリセルに対する消去前書込みのベリファ
イを実行する第５の手順と、この第５の手順によるベリ
ファイ結果が不良であるときアドレスを更新せずに消去
前書込みを再度実行し前記第５の手順に戻る第６の手順
と、前記第５の手順によるベリファイ結果が良好であれ
ばそのアドレスが最上位アドレスかどうかを判別し最上
位アドレスであれば消去前書込みを終了して消去動作を
開始し、最上位アドレスでなければアドレスを１アドレ
ス分インクリメントして更新し前記第５の手順に戻る第
７の手順とを含んで構成される。
【００１９】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
【００２０】図１は本発明の一実施の形態のフラッシュ
消去型不揮発性メモリ（以下フラッシュメモリという）
の消去前書込み制御部分を主体としたブロック図であ
る。
【００２１】このフラッシュメモリが図６に示された従
来のフラッシュメモリと相違する点は、従来の内部シー
ケンス制御部６ｘを、一回目消去前書込み終了信号ＦＷ
Ｅが非活性レベルの間（一回目消去前書込み期間）は、
書込み終ＷＥＤに応答して消去前書込み制御信号ＰＷを
非活性レベルにすると共にベリファイ制御信号ＶＦを出
力することなくアドレス更新制御信号ＡＤＣを出力した
後、所定時間後（内部アドレス信号ＩＡＤのアドレス値
が更新後のタイミング）消去前書込み制御信号ＰＷを活
性レベルとするようにし、一回目消去前書込み終了信号
ＦＷが活性レベルになると、その立上りに応答してベリ
ファイ制御信号ＶＦを活性レベルにし、ベリファイ結果
信号ＶＲが良好レベルを示すときはアドレス更新制御信
号ＡＤＣを出力した後、ベリファイ制御信号ＶＦを活性
レベルにし、不良レベルを示すときは一旦消去前書込み
制御信号ＰＷを活性レベルにした後ベリファイ制御信号
ＶＦを活性レベルにし、一回目消去前書込み終了信号Ｆ
Ｗが活性レベルの間に最終アドレス検知信号ＥＡＤが入
力されると消去前書込み・ベリファイ期間信号ＷＶＰを
非活性レベルにする回路として内部シーケンス制御回路
６とし、内部アドレス発生回路３ｘに、消去前書込み・
ベリファイ期間信号ＷＶＰが活性レベルの期間に最初の
最終アドレス検知信号ＥＡＤが出力されると内部アドレ
ス信号ＩＡＤのアドレス値を最下位アドレスとする機能
を付加して内部アドレス発生回路３とし、新たに、消去
前書込み・ベリファイ期間信号ＷＶＰが活性レベルの期
間に最終アドレス検知信号ＥＡＤが入力されると活性レ
ベルの一回目消去前書込み終了信号ＦＷＥを出力する一
回目書込み認識回路７を設けた点にある。
【００２２】なお、一回目書込み認識回路７は、図２に
示すように、消去前書込み・ベリファイ期間信号と最終
アドレス検知信号ＥＡＤとのＮＡＮＤ処理を行うＮＡＮ
ＤゲートＮＡＧ７１と、このＮＡＮＤゲートＮＡＧ７１
の出力信号と最終アドレス検知信号ＥＡＤとによりセッ
ト，リセットされるフリップフロップ回路を形成するＮ
ＡＮＤゲートＮＡＧ７２，ＮＡＧ７３と、ＮＡＮＤゲー
トＮＡＧ７３の出力レベルを反転して一回目消去前書込
み終了信号ＦＷＥを出力するインバータＩＶ７１とを含
む。
【００２３】また、内部シーケンス制御部６は、従来の
内部シーケンス制御部６ｘに対し、インバータＩＶ６３
に代えて、一回目消去前書込み終了信号ＦＷＥによりラ
ッチ回路Ｌ６１の出力、すなわち消去前書込み制御信号
ＰＷの伝達を制御する切換回路２と、この切換回路６２
の出力信号、一回目消去前書込み終了信号ＦＷＥ、及び
遅延素子Ｄ６２（６ｘでは省略）経由のアドレス更新制
御回路６１の出力信号のＯＲ処理をしてラッチ回路Ｌ６
２のセット端子（Ｓ）に供給するＯＲゲートＯＧ６４と
を設け、ＯＲゲートＯＲ６１ｘに代えて、ベリファイ結
果信号ＶＲとインバータＩＶ６１の出力信号とのＯＲ処
理を行うＯＲゲートＯＧ６１を設け、遅延素子Ｄ６１
（６ｘでは省略）経由の書込み終了信号ＷＥＤの伝達を
一回目消去前書込み終了信号ＦＷＥのレベル反転信号で
制御するＡＮＤゲートＡＧ６２を設け、このＡＮＤゲー
トＡＧ６２の出力信号とＯＲゲートＯＧ６１の出力信号
とのＯＲ処理を行いラッチ回路Ｌ１のセット端子（Ｓ）
に供給するＯＲゲートＯＧ６３を設け、アドレス更新制
御回路６１の出力信号と書込み終了信号ＷＥＤとのＯＲ
処理を行いアドレス更新制御信号ＡＤＣとして出力する
ＯＲゲートＯＧ６２を設け、ＮＡＮＤゲートＮＡＧ６２
の最終アドレス検知信号ＥＡＤの入力端に、一回目消去
前書込み終了信号ＦＷＥにより最終アドレス検知信号Ｅ
ＡＤのＮＡＮＤゲートＮＡＧ６２の入力端への伝達を制
御するＡＮＤゲートＡＧ６１を設けた回路となってい
る。
【００２４】この実施の形態のフラッシュメモリでは、
一回目書込み認識回路７、内部シーケンス制御回路６の
ラッチ回路Ｌ６１及びＯＲゲートＯＧ６２，ＯＧ６３、
内部アドレス発生回路３、及び書込み回路４等で一回目
消去前書込み手段を形成し、内部シーケンス制御回路６
のアドレス更新制御回路６１がベリファイアドレス更新
手段と対応し、内部シーケンス制御回路６のＯＲゲート
ＯＧ６１，ＯＧ６３、ラッチ回路Ｌ６１、切換回路６
２、ＯＲゲートＯＧ６４、及びラッチ回路Ｌ６２、並び
に書込み回路４等が再書込み手段を形成する。
【００２５】次に、この実施の形態のフラシュメモリの
消去方法のうちの消去前書込み動作について、図４に示
されたフローチャート及び図５に示されたタイミングチ
ャートを併せて参照し説明する。
【００２６】まず、内部シーケンス制御回路６におい
て、入出力信号ＩＯが消去モードを指定していることを
検出し（ＮＡＧ６１で）消去前書込み・ベリファイ期間
信号ＷＶＰを立上げることにより、消去前書込みが開始
される（ステップＳ１）。この消去前書込み・ベリファ
イ期間信号ＷＶＰの立上りに応答して、内部アドレス発
生回路３からの内部アドレス信号ＩＡＤのアドレス値が
最下位アドレス（ＩＡＤ＝０）設定される（Ｓ２）。ま
た、ラッチ回路Ｌ１により消去前書込み制御信号ＰＷが
活性化レベル（高レベル）となり、最下位アドレスに対
する消去前書込みが実行される（Ｓ３）。
【００２７】書込み回路４からの書込み終了信号ＷＥＮ
によりこの最下位アドレスに対する消去前書込みが終了
し（ＰＷ非活性レベル）、このときは最上位アドレスで
はないので（Ｓ４）、アドレス更新制御信号ＡＤＣが出
力されて内部アドレス信号ＩＡＤのアドレス値が次のア
ドレスに更新される（Ｓ５）。その後、ラッチ回路Ｌ１
から活性レベルの消去前書込み制御信号ＰＷが出力さ
れ、更新されたアドレスに対する消去前書込みが行なわ
れる。
【００２８】以下、同様にして、ステップＳ３，Ｓ４，
Ｓ５の動作が最上位アドレスまでくり返えされ、最上位
アドレスになって最終アドレス検知信号ＥＡＤが内部ア
ドレス発生回路３から出力されると、内部アドレス信号
ＩＡＤのアドレス値も最下位アドレスに設定され（Ｓ
６）、一回目消去前書込み終了信号ＦＷＥが活性レベル
（高レベル）となってラッチ回路Ｌ６１のセット端子
（Ｓ）への書込み終了信号ＷＥＤの供給を停止する。
【００２９】次に、一回目消去前書込み終了信号ＦＷＥ
が活性レベルになることにより、ラッチ回路Ｌ６２がセ
ットされてベリファイ制御信号ＶＦが活性レベルに立上
り、最下位アドレスに対する消去前書込みのベリファイ
が実行される（Ｓ７）。そしてベリファイ結果がベリフ
ァイ結果信号ＶＲにより内部シーケンス制御部６に知ら
され、その結果が不良であればラッチ回路Ｌ６１をセッ
トして消去前書込み制御信号ＰＷが活性レベルとなって
再書込みが実行され（Ｓ８，Ｓ９）、一回目消去前書込
み終了信号ＦＷＥが活性レベルであるので切換回路６２
及びＯＲゲートＯＧ６４を通して消去前書込み制御信号
ＰＷの活性レベル終了タイミングがラッチ回路Ｌ６２に
伝達されてセットされ、ベリファイ制御信号ＶＦを活性
レベルにし、再度ベリファイが実行される（Ｓ７）。
【００３０】ベリファイ結果が良好であれば、このとき
最上位アドレスではないので（Ｓ１０）アドレス更新制
御回路６１からアドレス更新制御信号が出力されて次の
アドレスに更新され（Ｓ１１）。この後、このアドレス
更新制御信号によりラッチ回路Ｌ６２がセットされてベ
リファイ制御信号ＶＦが活性レベルとなって更新された
アドレスに対するベリファイが実行される（Ｓ７）。
【００３１】以上の動作を最上位アドレスまでくり返え
し行い、最上位アドレスになって最終アドレス検知信号
ＥＡＤが出力されると、消去前書込み・ベリファイ期間
信号ＷＶＰが非活性レベルとなり、ベリファイを含む消
去前書込みが終了し、次のステップの消去動作が開始さ
れる（Ｓ１２）。また、一回目消去前書込み終了信号Ｆ
ＷＥも非活性レベルとなる。
【００３２】このように、本発明では、メモリセルアレ
イ１の全アドレスのメモリセルに対し、一回目の消去前
書込みを行った後各アドレスごとに順次ベリファイを行
い、ベリファイ結果が不良となったアドレスのメモリセ
ルに対してのみ、再書込み及びそのベリファイを行う構
成となっているので、従来例のように各アドレスごとに
消去前書込み及びそのベリファイをくり返す方法に比
べ、消去前書込みとベリファイとの切換え回数を大幅に
少なくすることができ、ベリファイを含む消去前書込み
が終了まで時間を短縮することができ、従って、消去動
作終了までの時間を短縮することができる。
【００３３】例えば、メモリ容量を１Ｍビットとする
と、消去前書込みとベリファイとの切換え時間は１回当
り０．５μｓ程度であるので、８ビット並列入出力の場
合、従来例では最短（再書込みによる切換え時間を除い
て）６４０００μｓ要するのに対し、本発明では０．５
μｓで済み、その分、消去動作終了までの時間が短縮さ
れる。
【００３４】
【発明の効果】以上説明したように本発明は、メモリセ
ルアレイの全アドレスのメモリセルに対し一回目の消去
前書込みを行った後、各アドレスごとに消去前書込みに
対するベリファイを行い、ベリファイ結果が不良となっ
たアドレスのメモリセルに対してのみ、再度消去前書込
みを行ってそのベリファイを行う構成としたので、従来
例のように各アドレスごとに消去前書込みとベリファイ
とをくり返えす構成に比べ、消去前書込みとベリファイ
との切換え回数を大幅に少なくすることができてベリフ
ァイを含む消去前書込みが終了するまでの時間を短縮す
ることができ、従って消去動作が終了するまでの時間を
短縮することができる効果がある。
【図面の簡単な説明】
【図１】本発明のフラッシュ消去型不揮発性メモリの一
実施の形態の消去前書込み回路部分を主体としたブロッ
ク図である。
【図２】図１に示された実施の形態の一回目書込み認識
回路の具体例を示す回路図である。
【図３】図１に示された実施の形態の内部シーケンス制
御部の具体例を示す回路図である。
【図４】図１〜図３に示されたフラッシュ消去型不揮発
性メモリの動作及び消去方法を説明するためのフローチ
ャートである。
【図５】図１〜図３に示されたフラッシュ消去型不揮発
性メモリの動作及び消去方法を説明するためのタイミン
グチャートである。
【図６】従来のフラッシュ消去型不揮発性メモリの一例
の消去前書込み回路部分を主体としたブロック図であ
る。
【図７】図６に示されたフラッシュ消去型不揮発性メモ
リの内部シーケンス制御部の具体例を示す回路図であ
る。
【図８】図６，図７に示されたフラッシュ消去型不揮発
性メモリの動作及び消去方法を説明するためのフローチ
ャートである。
【図９】図６，図７に示されたフラッシュ消去型不揮発
性メモリの動作及び消去方法を説明するためのタイミン
グチャートである。
【符号の説明】
１ メモリセルアレイ ２ デコード部 ３，３ｘ 内部アドレス発生回路 ４ 書込み回路 ５ ベリファイ回路 ６，６ｘ 内部シーケンス制御部 ７ 一回目書込み認識回路 ６１ アドレス更新制御回路 ６２ 切換回路 ＡＧ６１，ＡＧ６２ ＡＮＤゲート Ｄ６１，Ｄ６２ 遅延素子 ＩＶ６１〜ＩＶ６４，ＩＶ７１ インバータ Ｌ６１，Ｌ６２ ラッチ回路 ＮＡＧ６１〜６５，ＮＡＧ７１〜ＮＡＧ７３ ＮＡＮ
Ｄゲート ＯＧ６１〜ＯＧ６４ ＯＲゲート Ｓ１〜Ｓ１２ ステップ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 しきい値電圧を所定の値に設定できるト
    ランジスタで形成されこのしきい値電圧の値によりデー
    タを記憶するメモリセルを複数個それぞれアドレスを付
    して配列し指定されたアドレスのメモリセルに対しデー
    タの書込み，読出しを行うメモリセルアレイと、このメ
    モリセルアレイの全アドレスを順次指定してこれら全ア
    ドレスのメモリセルに一回目の消去前書込みを行う一回
    目消去前書込み手段と、前記メモリセルアレイの指定さ
    れたアドレスのメモリセルに対し一回目の消去前書込み
    に対するベリファイを行うベリファイ回路部と、このベ
    リファイ回路部によるベリファイ結果が良であれば前記
    メモリセルアレイの指定アドレスを更新して前記ベリフ
    ァイ回路部によるベリファイを続行するように制御する
    ベリファイアドレス更新手段と、前記ベリファイ回路部
    によるベリファイ結果が不良であればこのベリファイ結
    果不良のアドレスのメモリセルに対し再度書込みを行っ
    た後前記ベリファイ回路部によるベリファイを行うよう
    にする再書込み手段と、前記ベリファイ回路部によるベ
    リファイ結果が前記メモリセルアレイの全アドレスに対
    し良好となったとき消去前書込みを終了する消去前書込
    み終了手段とを有することを特徴とするフラッシュ消去
    型不揮発性メモリ。
  2. 【請求項２】 一回目消去前書込み手段が、先頭アドレ
    スから順次アドレスを更新するアドレス更新部と、前記
    先頭アドレスを含む全アドレスに対応して消去前書込み
    制御信号を発生する消去前書込み制御信号発生部と、前
    記書込み制御信号を受けてメモリセルアレイの対応する
    アドレスのメモリセルに対し消去前書込み制御を行う書
    込み回路と、前記メモリセルアレイの全アドレスのメモ
    リセルに対する一回目の消去前書込みが終了したことを
    検知して一回目消去前書込み終了信号を出力する一回目
    書込み認識回路とを含んで構成された請求項１記載のフ
    ラッシュ消去型不揮発性メモリ。
  3. 【請求項３】 一回目書込み認識回路から一回目消去前
    書込み終了信号が出力されると共に、アドレス更新部に
    より先頭アドレスが設定され、ベリファイ回路部を、前
    記一回目消去前書込み終了信号の前縁に応答して前記先
    頭アドレスに対するベリファイを実行する回路とした請
    求項２記載のフラッシュ消去型不揮発性メモリ。
  4. 【請求項４】 メモリセルアレイの最下位アドレスを設
    定する第１の手順と、前記最下位アドレスを含む設定，
    更新されたアドレスのメモリセルに対し消去前書込みを
    実行する第２の手順と、この第２の手順により消去前書
    込みが実行されたアドレスが最上位アドレスかどうかを
    判別し最上位アドレスであれば一回目の消去前書込みを
    終了し最上位アドレスでなければアドレスを１アドレス
    分インクリメントして更新し前記第２の手順に戻る第３
    の手順と、この第３の手順により一回目の消去前書込み
    が終了したことを検知して前記メモリセルアレイの最下
    位アドレスを設定する第４の手順と、この第４の手順に
    より設定された最下位アドレスを含む設定，更新された
    アドレスのメモリセルに対する消去前書込みのベリファ
    イを実行する第５の手順と、この第５の手順によるベリ
    ファイ結果が不良であるときアドレスを更新せずに消去
    前書込みを再度実行し前記第５の手順に戻る第６の手順
    と、前記第５の手順によるベリファイ結果が良好であれ
    ばそのアドレスが最上位アドレスかどうかを判別し最上
    位アドレスであれば消去前書込みを終了して消去動作を
    開始し、最上位アドレスでなければアドレスを１アドレ
    ス分インクリメントして更新し前記第５の手順に戻る第
    ７の手順とを含むフラッシュ消去型不揮発性メモリの消
    去方法。
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