JPH1064288A - フラッシュ消去型不揮発性メモリ及びその消去方法 - Google Patents
フラッシュ消去型不揮発性メモリ及びその消去方法Info
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- JPH1064288A JPH1064288A JP22224296A JP22224296A JPH1064288A JP H1064288 A JPH1064288 A JP H1064288A JP 22224296 A JP22224296 A JP 22224296A JP 22224296 A JP22224296 A JP 22224296A JP H1064288 A JPH1064288 A JP H1064288A
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Abstract
(57)【要約】
【課題】消去前書込みとベリファイとの間の切換回数を
少なくし消去動作終了までの時間を短縮する。 【解決手段】内部アドレス発生回路3から出力される最
終アドレス検知信号EADに応答して活性レベルの1回
目消去前書込み終了信号FWEを発生する一回目書込み
認識回路7を設ける。内部シーケンス制御部6を、1回
目消去前書込み終了信号FWEが非活性レベルの間はメ
モリセルアレイ1のアドレスを順次更新して消去前書込
みを行い、活性レベルになると各アドレスごとにベリフ
ァイを行って、ベリファイ結果が不良となったアドレス
のみに再度消去前書込み及びベリファイを行うように制
御する回路とする。
少なくし消去動作終了までの時間を短縮する。 【解決手段】内部アドレス発生回路3から出力される最
終アドレス検知信号EADに応答して活性レベルの1回
目消去前書込み終了信号FWEを発生する一回目書込み
認識回路7を設ける。内部シーケンス制御部6を、1回
目消去前書込み終了信号FWEが非活性レベルの間はメ
モリセルアレイ1のアドレスを順次更新して消去前書込
みを行い、活性レベルになると各アドレスごとにベリフ
ァイを行って、ベリファイ結果が不良となったアドレス
のみに再度消去前書込み及びベリファイを行うように制
御する回路とする。
Description
【0001】
【発明の属する技術分野】本発明はフラッシュ消去型不
揮発性メモリ及びその消去方法に関し、特に消去後のメ
モリセルのしきい値電圧を揃えるための消去前書込みを
行う構成のフラッシュ消去型不揮発性メモリ及びその消
去方法に関する。
揮発性メモリ及びその消去方法に関し、特に消去後のメ
モリセルのしきい値電圧を揃えるための消去前書込みを
行う構成のフラッシュ消去型不揮発性メモリ及びその消
去方法に関する。
【0002】
【従来の技術】従来、フラッシュ消去型不揮発性メモリ
(以下、フラッシュメモリという)は、開発当初から、
消去後のメモリセルを形成するトランジスタのしきい値
電圧(以下、単にメモリセルのしきい値電圧という)の
ばらつきが大きく、過消去が問題となるために、消去後
のメモリセルのしきい値電圧を揃えるように、1バイト
単位で消去前書込みとそのベリファイとを繰り返えし行
った後、消去を開始する、という方法をとっていた。こ
の消去方法は、このようなフラッシュメモリの製品カタ
ログにも設定されている。
(以下、フラッシュメモリという)は、開発当初から、
消去後のメモリセルを形成するトランジスタのしきい値
電圧(以下、単にメモリセルのしきい値電圧という)の
ばらつきが大きく、過消去が問題となるために、消去後
のメモリセルのしきい値電圧を揃えるように、1バイト
単位で消去前書込みとそのベリファイとを繰り返えし行
った後、消去を開始する、という方法をとっていた。こ
の消去方法は、このようなフラッシュメモリの製品カタ
ログにも設定されている。
【0003】次に、従来のこの種のフラッシュメモリの
代表的な一例の消去前書込み制御部分を主体とした構成
について、図6に示されたブロック図を参照して説明す
る。
代表的な一例の消去前書込み制御部分を主体とした構成
について、図6に示されたブロック図を参照して説明す
る。
【0004】このフラッシュメモリは、しきい値電圧を
所定の値に設定できるトランジスタで形成されこのしき
い値電圧の値によりデータを記憶するメモリセルを複数
個それぞれアドレスを付して配列し、指定されたアドレ
スのメモリセルに対しデータの書込み,読出しを行うメ
モリセルアレイ1と、内部アドレス信号IADに従って
メモリセルアレイ1のアドレスを指定するデコード部2
と、消去前書込み・ベリファイ期間信号WVPの立上り
に応答して内部アドレス信号IADのアドレス値を最下
位アドレスに設定し出力し、アドレス更新制御信号AD
Cに応答して内部アドレス信号IADのアドレス値を順
次更新(この例では1アドレスずつ上位側へインクリメ
ント)して出力し、最上位アドレスになると最終アドレ
ス検知信号EADを出力する内部アドレス発生回路3x
と、消去前書込み制御信号PWに応答してメモリセルア
レイ1に対しデータの書込み制御を行い書込み期間が終
了すると書込み終了信号WEDを出力する書込み回路4
と、ベリファイ制御信号VFに応答してメモリセルアレ
イ1に書込まれたデータに対するベリファイを行いその
ベリファイ結果信号VRとベリファイ終了信号VEDと
を出力するベリファイ回路5と、外部からの入出力信号
IO(IO0〜IO8)が消去モードを指定したときこ
れを検出して消去前書込み・ベリファイ期間信号WVP
を立上げ、書込み終了信号WEDに応答して消去前書込
み制御信号PWを非活性レベルにすると共にベリファイ
制御信号VFを出力し、ベリファイ終了信号VENに応
答してベリファイ制御信号VFを非活性レベルとし、ベ
リファイ結果信号VRが結果良レベルであればアドレス
更新制御信号ADCを出力し結果不良レベルであればア
ドレス更新制御信号ADCを出力しないで消去前書込み
制御信号PWを出力し、最終アドレス検知信号EADに
応答しかつベリファイが終了までにベリファイの結果が
不良とならなければ消去前書込み・ベリファイ期間信号
WVPを立下げる内部シーケンス制御部6xとを有する
構成となっている。
所定の値に設定できるトランジスタで形成されこのしき
い値電圧の値によりデータを記憶するメモリセルを複数
個それぞれアドレスを付して配列し、指定されたアドレ
スのメモリセルに対しデータの書込み,読出しを行うメ
モリセルアレイ1と、内部アドレス信号IADに従って
メモリセルアレイ1のアドレスを指定するデコード部2
と、消去前書込み・ベリファイ期間信号WVPの立上り
に応答して内部アドレス信号IADのアドレス値を最下
位アドレスに設定し出力し、アドレス更新制御信号AD
Cに応答して内部アドレス信号IADのアドレス値を順
次更新(この例では1アドレスずつ上位側へインクリメ
ント)して出力し、最上位アドレスになると最終アドレ
ス検知信号EADを出力する内部アドレス発生回路3x
と、消去前書込み制御信号PWに応答してメモリセルア
レイ1に対しデータの書込み制御を行い書込み期間が終
了すると書込み終了信号WEDを出力する書込み回路4
と、ベリファイ制御信号VFに応答してメモリセルアレ
イ1に書込まれたデータに対するベリファイを行いその
ベリファイ結果信号VRとベリファイ終了信号VEDと
を出力するベリファイ回路5と、外部からの入出力信号
IO(IO0〜IO8)が消去モードを指定したときこ
れを検出して消去前書込み・ベリファイ期間信号WVP
を立上げ、書込み終了信号WEDに応答して消去前書込
み制御信号PWを非活性レベルにすると共にベリファイ
制御信号VFを出力し、ベリファイ終了信号VENに応
答してベリファイ制御信号VFを非活性レベルとし、ベ
リファイ結果信号VRが結果良レベルであればアドレス
更新制御信号ADCを出力し結果不良レベルであればア
ドレス更新制御信号ADCを出力しないで消去前書込み
制御信号PWを出力し、最終アドレス検知信号EADに
応答しかつベリファイが終了までにベリファイの結果が
不良とならなければ消去前書込み・ベリファイ期間信号
WVPを立下げる内部シーケンス制御部6xとを有する
構成となっている。
【0005】なお、内部シーケス制御部6xの詳細な構
成は、図7に示すように、入力信号IOをデコードして
消去モードを検出するNANDゲートNAG61及びそ
の出力レベルを反転するインバータIV61と、ベリフ
ァイ結果信号VR、インバータV61の出力信号及びア
ドレス更新制御信号ADCのOR処理を行うORゲート
OG61xと、このORゲートOG61xの出力信号に
よりセットされ書込み終了信号WEDによりリセットさ
れて消去前書込み制御信号PWを出力するラッチ回路L
61と、その出力信号のレベルを反転するインバータI
V63と、このインバータIV63の出力信号によりセ
ットされベリファイ終了信号VEDによりリセットされ
てベリファイ制御信号VFを出力するラッチ回路L2
と、ベリファイ結果信号VRのレベルを反転するインバ
ータIV62と、このインバータIV62の出力信号、
最終アドレス検知信号EAD及びラッチ回路L2の出力
信号(VF)のNAND処理を行うNANDゲートNA
G62と、このNANDゲートNAG62及びNAND
ゲートNAG61から消去前書込み・ベリファイ期間信
号WVPを出力するNANDゲートNAG63〜NAG
65と、インバータIV62の出力信号及びラッチ回路
L2の出力信号(VF)からアドレス更新制御信号AD
Cを出力するアドレス更新制御回路61とを含む。
成は、図7に示すように、入力信号IOをデコードして
消去モードを検出するNANDゲートNAG61及びそ
の出力レベルを反転するインバータIV61と、ベリフ
ァイ結果信号VR、インバータV61の出力信号及びア
ドレス更新制御信号ADCのOR処理を行うORゲート
OG61xと、このORゲートOG61xの出力信号に
よりセットされ書込み終了信号WEDによりリセットさ
れて消去前書込み制御信号PWを出力するラッチ回路L
61と、その出力信号のレベルを反転するインバータI
V63と、このインバータIV63の出力信号によりセ
ットされベリファイ終了信号VEDによりリセットされ
てベリファイ制御信号VFを出力するラッチ回路L2
と、ベリファイ結果信号VRのレベルを反転するインバ
ータIV62と、このインバータIV62の出力信号、
最終アドレス検知信号EAD及びラッチ回路L2の出力
信号(VF)のNAND処理を行うNANDゲートNA
G62と、このNANDゲートNAG62及びNAND
ゲートNAG61から消去前書込み・ベリファイ期間信
号WVPを出力するNANDゲートNAG63〜NAG
65と、インバータIV62の出力信号及びラッチ回路
L2の出力信号(VF)からアドレス更新制御信号AD
Cを出力するアドレス更新制御回路61とを含む。
【0006】次にこのフラッシュメモリの消去方法のう
ちの消去前書込み動作について、図8に示されたフロー
チャート及び図9に示されたタイミングチャートを併せ
て参照して説明する。
ちの消去前書込み動作について、図8に示されたフロー
チャート及び図9に示されたタイミングチャートを併せ
て参照して説明する。
【0007】まず、内部シーケンス制御部6xにおい
て、入出力信号IOが消去モードを指定していることを
検出し(IO0〜IO8全て高レベル)消去前書込み・
ベリファイ期間信号WVPを立上げることにより、消去
前書込みが開始される(ステップ1)。この消去前書込
み・ベリファイ期間信号WVPの立上りに応答して内部
アドレス信号IADのアドレス値が最下位アドレス(I
AD=0)に設定される(ステップS2)。
て、入出力信号IOが消去モードを指定していることを
検出し(IO0〜IO8全て高レベル)消去前書込み・
ベリファイ期間信号WVPを立上げることにより、消去
前書込みが開始される(ステップ1)。この消去前書込
み・ベリファイ期間信号WVPの立上りに応答して内部
アドレス信号IADのアドレス値が最下位アドレス(I
AD=0)に設定される(ステップS2)。
【0008】次に、消去前書込み制御信号PWが活性レ
ベル(高レベル)となり最下位アドレスに対する消去前
書込みが実行される(S3)。この最下位アドレスに対
する消去前書込みが終了すると、ベリファイ制御信号V
Fが活性レベルとなり、消去前書込みに対するベリファ
イが実行され(S7)、ベリファイ結果の良否が判定さ
れる(S8)。
ベル(高レベル)となり最下位アドレスに対する消去前
書込みが実行される(S3)。この最下位アドレスに対
する消去前書込みが終了すると、ベリファイ制御信号V
Fが活性レベルとなり、消去前書込みに対するベリファ
イが実行され(S7)、ベリファイ結果の良否が判定さ
れる(S8)。
【0009】ベリファイの結果が良好であれば、ベリフ
ァイ回路5からベリファイ結果が良好であることを示す
低レベルのベリファイ結果信号VRが出力され、ベルフ
ァイ結果が不良であれば高レベルのベリファイ結果信号
VRが出力される。
ァイ回路5からベリファイ結果が良好であることを示す
低レベルのベリファイ結果信号VRが出力され、ベルフ
ァイ結果が不良であれば高レベルのベリファイ結果信号
VRが出力される。
【0010】ベリファイ結果が良好(OK)の場合、内
部アドレスIADは最下位アドレスであるので最終アド
レス検知信号EADは低レベルとなっており(S1
0)、内部シーケンス制御信号6xからアドレス更新制
御信号ADCが出力されて内部アドレス(IAD)が次
のアドレス(=1)に更新される(S11)。そしてこ
の更新されたアドレスに対する消去前書込み(S3)及
びベリファイ(S7,S8)がくり返えされる。
部アドレスIADは最下位アドレスであるので最終アド
レス検知信号EADは低レベルとなっており(S1
0)、内部シーケンス制御信号6xからアドレス更新制
御信号ADCが出力されて内部アドレス(IAD)が次
のアドレス(=1)に更新される(S11)。そしてこ
の更新されたアドレスに対する消去前書込み(S3)及
びベリファイ(S7,S8)がくり返えされる。
【0011】ベリファイ結果が不良(NG)であればベ
リファイ結果信号VRは高レベルとなり、これに応答し
て消去前書込み制御信号PWが活性レベルとなり、また
アドレス更新制御信号ADCは低レベルのままとなって
アドレスが更新されることなく、すなわち前のアドレス
に対し消去前書込みが再度実行される(S9)。そして
再びベリファイが実行され、ベリファイ結果が良好(O
K)となるまで、再書込み,ベリファイがくり返えされ
る。
リファイ結果信号VRは高レベルとなり、これに応答し
て消去前書込み制御信号PWが活性レベルとなり、また
アドレス更新制御信号ADCは低レベルのままとなって
アドレスが更新されることなく、すなわち前のアドレス
に対し消去前書込みが再度実行される(S9)。そして
再びベリファイが実行され、ベリファイ結果が良好(O
K)となるまで、再書込み,ベリファイがくり返えされ
る。
【0012】ベリファイ結果が良好となった後は、アド
レスが更新され最上位アドレスになると、すなわち全て
のアドレスに対し消去前書込み及びそのベリファイが終
了すると、内部アドレス発生回路3xから終了アドレス
検知信号EADが出力され、消去前書込み・ベリファイ
期間信号WVPが低レベルとなって消去前書込み(その
ベリファイ期間も含む)期間が終了し、消去動作が開始
される(S12)。
レスが更新され最上位アドレスになると、すなわち全て
のアドレスに対し消去前書込み及びそのベリファイが終
了すると、内部アドレス発生回路3xから終了アドレス
検知信号EADが出力され、消去前書込み・ベリファイ
期間信号WVPが低レベルとなって消去前書込み(その
ベリファイ期間も含む)期間が終了し、消去動作が開始
される(S12)。
【0013】この従来のフラッシュメモリでは、消去前
書込みとベリファイとの切換え回数は、メモリ容量を1
Mビット、並列入出力データのビット数を8ビットとし
た場合、最低128,000回となり、一回当りの切換
え時間が0.5μs程度であるので、最低64,000
μsの時間がかかることになる。
書込みとベリファイとの切換え回数は、メモリ容量を1
Mビット、並列入出力データのビット数を8ビットとし
た場合、最低128,000回となり、一回当りの切換
え時間が0.5μs程度であるので、最低64,000
μsの時間がかかることになる。
【0014】
【発明が解決しようとする課題】この従来のフラッシュ
メモリでは、1アドレスごとに消去前書込みを行った後
そのベリファイを行う構成となっているので、消去前書
込みとベリファイとの間の切換え時間がメモリ容量に比
例して多くなり、消去動作終了までの時間が長くなると
いう問題点があった。
メモリでは、1アドレスごとに消去前書込みを行った後
そのベリファイを行う構成となっているので、消去前書
込みとベリファイとの間の切換え時間がメモリ容量に比
例して多くなり、消去動作終了までの時間が長くなると
いう問題点があった。
【0015】本発明の目的は、消去動作終了までの時間
を短縮することがフラッシュ消去型不揮発性メモリ及び
その消去方法を提供することにある。
を短縮することがフラッシュ消去型不揮発性メモリ及び
その消去方法を提供することにある。
【0016】
【課題を解決するための手段】本発明のフラッシュ消去
型不揮発性メモリは、しきい値電圧を所定の値に設定で
きるトランジスタで形成されこのしきい値電圧の値によ
りデータを記憶するメモリセルを複数個それぞれアドレ
スを付して配列し指定されたアドレスのメモリセルに対
しデータの書込み,読出しを行うメモリセルアレイと、
このメモリセルアレイの全アドレスを順次指定してこれ
ら全アドレスのメモリセルに一回目の消去前書込みを行
う一回目消去前書込み手段と、前記メモリセルアレイの
指定されたアドレスのメモリセルに対し一回目の消去前
書込みに対するベリファイを行うベリファイ回路部と、
このベリファイ回路部によるベリファイ結果が良であれ
ば前記メモリセルアレイの指定アドレスを更新して前記
ベリファイ回路部によるベリファイを続行するように制
御するベリファイアドレス更新手段と、前記ベリファイ
回路部によるベリファイ結果が不良であればこのベリフ
ァイ結果不良のアドレスのメモリセルに対し再度書込み
を行った後前記ベリファイ回路部によるベリファイを行
うようにする再書込み手段と、前記ベリファイ回路部に
よるベリファイ結果が前記メモリセルアレイの全アドレ
スに対し良好となったとき消去前書込みを終了する消去
前書込み終了手段とを有している。
型不揮発性メモリは、しきい値電圧を所定の値に設定で
きるトランジスタで形成されこのしきい値電圧の値によ
りデータを記憶するメモリセルを複数個それぞれアドレ
スを付して配列し指定されたアドレスのメモリセルに対
しデータの書込み,読出しを行うメモリセルアレイと、
このメモリセルアレイの全アドレスを順次指定してこれ
ら全アドレスのメモリセルに一回目の消去前書込みを行
う一回目消去前書込み手段と、前記メモリセルアレイの
指定されたアドレスのメモリセルに対し一回目の消去前
書込みに対するベリファイを行うベリファイ回路部と、
このベリファイ回路部によるベリファイ結果が良であれ
ば前記メモリセルアレイの指定アドレスを更新して前記
ベリファイ回路部によるベリファイを続行するように制
御するベリファイアドレス更新手段と、前記ベリファイ
回路部によるベリファイ結果が不良であればこのベリフ
ァイ結果不良のアドレスのメモリセルに対し再度書込み
を行った後前記ベリファイ回路部によるベリファイを行
うようにする再書込み手段と、前記ベリファイ回路部に
よるベリファイ結果が前記メモリセルアレイの全アドレ
スに対し良好となったとき消去前書込みを終了する消去
前書込み終了手段とを有している。
【0017】また、一回目消去前書込み手段が、先頭ア
ドレスから順次アドレスを更新するアドレス更新部と、
前記先頭アドレスを含む全アドレスに対応して消去前書
込み制御信号を発生する消去前書込み制御信号発生部
と、前記書込み制御信号を受けてメモリセルアレイの対
応するアドレスのメモリセルに対し消去前書込み制御を
行う書込み回路と、前記メモリセルアレイの全アドレス
のメモリセルに対する一回目の消去前書込みが終了した
ことを検知して一回目消去前書込み終了信号を出力する
一回目書込み認識回路とを含んで構成され、一回目書込
み認識回路から一回目消去前書込み終了信号が出力され
ると共に、アドレス更新部により先頭アドレスが設定さ
れ、ベリファイ回路部を、前記一回目消去前書込み終了
信号の前縁に応答して前記先頭アドレスに対するベリフ
ァイを実行する回路として構成される。
ドレスから順次アドレスを更新するアドレス更新部と、
前記先頭アドレスを含む全アドレスに対応して消去前書
込み制御信号を発生する消去前書込み制御信号発生部
と、前記書込み制御信号を受けてメモリセルアレイの対
応するアドレスのメモリセルに対し消去前書込み制御を
行う書込み回路と、前記メモリセルアレイの全アドレス
のメモリセルに対する一回目の消去前書込みが終了した
ことを検知して一回目消去前書込み終了信号を出力する
一回目書込み認識回路とを含んで構成され、一回目書込
み認識回路から一回目消去前書込み終了信号が出力され
ると共に、アドレス更新部により先頭アドレスが設定さ
れ、ベリファイ回路部を、前記一回目消去前書込み終了
信号の前縁に応答して前記先頭アドレスに対するベリフ
ァイを実行する回路として構成される。
【0018】本発明のフラッシュ消去型不揮発性メモリ
の消去方法は、メモリセルアレイの最下位アドレスを設
定する第1の手順と、前記最下位アドレスを含む設定,
更新されたアドレスのメモリセルに対し消去前書込みを
実行する第2の手順と、この第2の手順により消去前書
込みが実行されたアドレスが最上位アドレスかどうかを
判別し最上位アドレスであれば一回目の消去前書込みを
終了し最上位アドレスでなければアドレスを1アドレス
分インクリメントして更新し前記第2の手順に戻る第3
の手順と、この第3の手順により一回目の消去前書込み
が終了したことを検知して前記メモリセルアレイの最下
位アドレスを設定する第4の手順と、この第4の手順に
より設定された最下位アドレスを含む設定,更新された
アドレスのメモリセルに対する消去前書込みのベリファ
イを実行する第5の手順と、この第5の手順によるベリ
ファイ結果が不良であるときアドレスを更新せずに消去
前書込みを再度実行し前記第5の手順に戻る第6の手順
と、前記第5の手順によるベリファイ結果が良好であれ
ばそのアドレスが最上位アドレスかどうかを判別し最上
位アドレスであれば消去前書込みを終了して消去動作を
開始し、最上位アドレスでなければアドレスを1アドレ
ス分インクリメントして更新し前記第5の手順に戻る第
7の手順とを含んで構成される。
の消去方法は、メモリセルアレイの最下位アドレスを設
定する第1の手順と、前記最下位アドレスを含む設定,
更新されたアドレスのメモリセルに対し消去前書込みを
実行する第2の手順と、この第2の手順により消去前書
込みが実行されたアドレスが最上位アドレスかどうかを
判別し最上位アドレスであれば一回目の消去前書込みを
終了し最上位アドレスでなければアドレスを1アドレス
分インクリメントして更新し前記第2の手順に戻る第3
の手順と、この第3の手順により一回目の消去前書込み
が終了したことを検知して前記メモリセルアレイの最下
位アドレスを設定する第4の手順と、この第4の手順に
より設定された最下位アドレスを含む設定,更新された
アドレスのメモリセルに対する消去前書込みのベリファ
イを実行する第5の手順と、この第5の手順によるベリ
ファイ結果が不良であるときアドレスを更新せずに消去
前書込みを再度実行し前記第5の手順に戻る第6の手順
と、前記第5の手順によるベリファイ結果が良好であれ
ばそのアドレスが最上位アドレスかどうかを判別し最上
位アドレスであれば消去前書込みを終了して消去動作を
開始し、最上位アドレスでなければアドレスを1アドレ
ス分インクリメントして更新し前記第5の手順に戻る第
7の手順とを含んで構成される。
【0019】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【0020】図1は本発明の一実施の形態のフラッシュ
消去型不揮発性メモリ(以下フラッシュメモリという)
の消去前書込み制御部分を主体としたブロック図であ
る。
消去型不揮発性メモリ(以下フラッシュメモリという)
の消去前書込み制御部分を主体としたブロック図であ
る。
【0021】このフラッシュメモリが図6に示された従
来のフラッシュメモリと相違する点は、従来の内部シー
ケンス制御部6xを、一回目消去前書込み終了信号FW
Eが非活性レベルの間(一回目消去前書込み期間)は、
書込み終WEDに応答して消去前書込み制御信号PWを
非活性レベルにすると共にベリファイ制御信号VFを出
力することなくアドレス更新制御信号ADCを出力した
後、所定時間後(内部アドレス信号IADのアドレス値
が更新後のタイミング)消去前書込み制御信号PWを活
性レベルとするようにし、一回目消去前書込み終了信号
FWが活性レベルになると、その立上りに応答してベリ
ファイ制御信号VFを活性レベルにし、ベリファイ結果
信号VRが良好レベルを示すときはアドレス更新制御信
号ADCを出力した後、ベリファイ制御信号VFを活性
レベルにし、不良レベルを示すときは一旦消去前書込み
制御信号PWを活性レベルにした後ベリファイ制御信号
VFを活性レベルにし、一回目消去前書込み終了信号F
Wが活性レベルの間に最終アドレス検知信号EADが入
力されると消去前書込み・ベリファイ期間信号WVPを
非活性レベルにする回路として内部シーケンス制御回路
6とし、内部アドレス発生回路3xに、消去前書込み・
ベリファイ期間信号WVPが活性レベルの期間に最初の
最終アドレス検知信号EADが出力されると内部アドレ
ス信号IADのアドレス値を最下位アドレスとする機能
を付加して内部アドレス発生回路3とし、新たに、消去
前書込み・ベリファイ期間信号WVPが活性レベルの期
間に最終アドレス検知信号EADが入力されると活性レ
ベルの一回目消去前書込み終了信号FWEを出力する一
回目書込み認識回路7を設けた点にある。
来のフラッシュメモリと相違する点は、従来の内部シー
ケンス制御部6xを、一回目消去前書込み終了信号FW
Eが非活性レベルの間(一回目消去前書込み期間)は、
書込み終WEDに応答して消去前書込み制御信号PWを
非活性レベルにすると共にベリファイ制御信号VFを出
力することなくアドレス更新制御信号ADCを出力した
後、所定時間後(内部アドレス信号IADのアドレス値
が更新後のタイミング)消去前書込み制御信号PWを活
性レベルとするようにし、一回目消去前書込み終了信号
FWが活性レベルになると、その立上りに応答してベリ
ファイ制御信号VFを活性レベルにし、ベリファイ結果
信号VRが良好レベルを示すときはアドレス更新制御信
号ADCを出力した後、ベリファイ制御信号VFを活性
レベルにし、不良レベルを示すときは一旦消去前書込み
制御信号PWを活性レベルにした後ベリファイ制御信号
VFを活性レベルにし、一回目消去前書込み終了信号F
Wが活性レベルの間に最終アドレス検知信号EADが入
力されると消去前書込み・ベリファイ期間信号WVPを
非活性レベルにする回路として内部シーケンス制御回路
6とし、内部アドレス発生回路3xに、消去前書込み・
ベリファイ期間信号WVPが活性レベルの期間に最初の
最終アドレス検知信号EADが出力されると内部アドレ
ス信号IADのアドレス値を最下位アドレスとする機能
を付加して内部アドレス発生回路3とし、新たに、消去
前書込み・ベリファイ期間信号WVPが活性レベルの期
間に最終アドレス検知信号EADが入力されると活性レ
ベルの一回目消去前書込み終了信号FWEを出力する一
回目書込み認識回路7を設けた点にある。
【0022】なお、一回目書込み認識回路7は、図2に
示すように、消去前書込み・ベリファイ期間信号と最終
アドレス検知信号EADとのNAND処理を行うNAN
DゲートNAG71と、このNANDゲートNAG71
の出力信号と最終アドレス検知信号EADとによりセッ
ト,リセットされるフリップフロップ回路を形成するN
ANDゲートNAG72,NAG73と、NANDゲー
トNAG73の出力レベルを反転して一回目消去前書込
み終了信号FWEを出力するインバータIV71とを含
む。
示すように、消去前書込み・ベリファイ期間信号と最終
アドレス検知信号EADとのNAND処理を行うNAN
DゲートNAG71と、このNANDゲートNAG71
の出力信号と最終アドレス検知信号EADとによりセッ
ト,リセットされるフリップフロップ回路を形成するN
ANDゲートNAG72,NAG73と、NANDゲー
トNAG73の出力レベルを反転して一回目消去前書込
み終了信号FWEを出力するインバータIV71とを含
む。
【0023】また、内部シーケンス制御部6は、従来の
内部シーケンス制御部6xに対し、インバータIV63
に代えて、一回目消去前書込み終了信号FWEによりラ
ッチ回路L61の出力、すなわち消去前書込み制御信号
PWの伝達を制御する切換回路2と、この切換回路62
の出力信号、一回目消去前書込み終了信号FWE、及び
遅延素子D62(6xでは省略)経由のアドレス更新制
御回路61の出力信号のOR処理をしてラッチ回路L6
2のセット端子(S)に供給するORゲートOG64と
を設け、ORゲートOR61xに代えて、ベリファイ結
果信号VRとインバータIV61の出力信号とのOR処
理を行うORゲートOG61を設け、遅延素子D61
(6xでは省略)経由の書込み終了信号WEDの伝達を
一回目消去前書込み終了信号FWEのレベル反転信号で
制御するANDゲートAG62を設け、このANDゲー
トAG62の出力信号とORゲートOG61の出力信号
とのOR処理を行いラッチ回路L1のセット端子(S)
に供給するORゲートOG63を設け、アドレス更新制
御回路61の出力信号と書込み終了信号WEDとのOR
処理を行いアドレス更新制御信号ADCとして出力する
ORゲートOG62を設け、NANDゲートNAG62
の最終アドレス検知信号EADの入力端に、一回目消去
前書込み終了信号FWEにより最終アドレス検知信号E
ADのNANDゲートNAG62の入力端への伝達を制
御するANDゲートAG61を設けた回路となってい
る。
内部シーケンス制御部6xに対し、インバータIV63
に代えて、一回目消去前書込み終了信号FWEによりラ
ッチ回路L61の出力、すなわち消去前書込み制御信号
PWの伝達を制御する切換回路2と、この切換回路62
の出力信号、一回目消去前書込み終了信号FWE、及び
遅延素子D62(6xでは省略)経由のアドレス更新制
御回路61の出力信号のOR処理をしてラッチ回路L6
2のセット端子(S)に供給するORゲートOG64と
を設け、ORゲートOR61xに代えて、ベリファイ結
果信号VRとインバータIV61の出力信号とのOR処
理を行うORゲートOG61を設け、遅延素子D61
(6xでは省略)経由の書込み終了信号WEDの伝達を
一回目消去前書込み終了信号FWEのレベル反転信号で
制御するANDゲートAG62を設け、このANDゲー
トAG62の出力信号とORゲートOG61の出力信号
とのOR処理を行いラッチ回路L1のセット端子(S)
に供給するORゲートOG63を設け、アドレス更新制
御回路61の出力信号と書込み終了信号WEDとのOR
処理を行いアドレス更新制御信号ADCとして出力する
ORゲートOG62を設け、NANDゲートNAG62
の最終アドレス検知信号EADの入力端に、一回目消去
前書込み終了信号FWEにより最終アドレス検知信号E
ADのNANDゲートNAG62の入力端への伝達を制
御するANDゲートAG61を設けた回路となってい
る。
【0024】この実施の形態のフラッシュメモリでは、
一回目書込み認識回路7、内部シーケンス制御回路6の
ラッチ回路L61及びORゲートOG62,OG63、
内部アドレス発生回路3、及び書込み回路4等で一回目
消去前書込み手段を形成し、内部シーケンス制御回路6
のアドレス更新制御回路61がベリファイアドレス更新
手段と対応し、内部シーケンス制御回路6のORゲート
OG61,OG63、ラッチ回路L61、切換回路6
2、ORゲートOG64、及びラッチ回路L62、並び
に書込み回路4等が再書込み手段を形成する。
一回目書込み認識回路7、内部シーケンス制御回路6の
ラッチ回路L61及びORゲートOG62,OG63、
内部アドレス発生回路3、及び書込み回路4等で一回目
消去前書込み手段を形成し、内部シーケンス制御回路6
のアドレス更新制御回路61がベリファイアドレス更新
手段と対応し、内部シーケンス制御回路6のORゲート
OG61,OG63、ラッチ回路L61、切換回路6
2、ORゲートOG64、及びラッチ回路L62、並び
に書込み回路4等が再書込み手段を形成する。
【0025】次に、この実施の形態のフラシュメモリの
消去方法のうちの消去前書込み動作について、図4に示
されたフローチャート及び図5に示されたタイミングチ
ャートを併せて参照し説明する。
消去方法のうちの消去前書込み動作について、図4に示
されたフローチャート及び図5に示されたタイミングチ
ャートを併せて参照し説明する。
【0026】まず、内部シーケンス制御回路6におい
て、入出力信号IOが消去モードを指定していることを
検出し(NAG61で)消去前書込み・ベリファイ期間
信号WVPを立上げることにより、消去前書込みが開始
される(ステップS1)。この消去前書込み・ベリファ
イ期間信号WVPの立上りに応答して、内部アドレス発
生回路3からの内部アドレス信号IADのアドレス値が
最下位アドレス(IAD=0)設定される(S2)。ま
た、ラッチ回路L1により消去前書込み制御信号PWが
活性化レベル(高レベル)となり、最下位アドレスに対
する消去前書込みが実行される(S3)。
て、入出力信号IOが消去モードを指定していることを
検出し(NAG61で)消去前書込み・ベリファイ期間
信号WVPを立上げることにより、消去前書込みが開始
される(ステップS1)。この消去前書込み・ベリファ
イ期間信号WVPの立上りに応答して、内部アドレス発
生回路3からの内部アドレス信号IADのアドレス値が
最下位アドレス(IAD=0)設定される(S2)。ま
た、ラッチ回路L1により消去前書込み制御信号PWが
活性化レベル(高レベル)となり、最下位アドレスに対
する消去前書込みが実行される(S3)。
【0027】書込み回路4からの書込み終了信号WEN
によりこの最下位アドレスに対する消去前書込みが終了
し(PW非活性レベル)、このときは最上位アドレスで
はないので(S4)、アドレス更新制御信号ADCが出
力されて内部アドレス信号IADのアドレス値が次のア
ドレスに更新される(S5)。その後、ラッチ回路L1
から活性レベルの消去前書込み制御信号PWが出力さ
れ、更新されたアドレスに対する消去前書込みが行なわ
れる。
によりこの最下位アドレスに対する消去前書込みが終了
し(PW非活性レベル)、このときは最上位アドレスで
はないので(S4)、アドレス更新制御信号ADCが出
力されて内部アドレス信号IADのアドレス値が次のア
ドレスに更新される(S5)。その後、ラッチ回路L1
から活性レベルの消去前書込み制御信号PWが出力さ
れ、更新されたアドレスに対する消去前書込みが行なわ
れる。
【0028】以下、同様にして、ステップS3,S4,
S5の動作が最上位アドレスまでくり返えされ、最上位
アドレスになって最終アドレス検知信号EADが内部ア
ドレス発生回路3から出力されると、内部アドレス信号
IADのアドレス値も最下位アドレスに設定され(S
6)、一回目消去前書込み終了信号FWEが活性レベル
(高レベル)となってラッチ回路L61のセット端子
(S)への書込み終了信号WEDの供給を停止する。
S5の動作が最上位アドレスまでくり返えされ、最上位
アドレスになって最終アドレス検知信号EADが内部ア
ドレス発生回路3から出力されると、内部アドレス信号
IADのアドレス値も最下位アドレスに設定され(S
6)、一回目消去前書込み終了信号FWEが活性レベル
(高レベル)となってラッチ回路L61のセット端子
(S)への書込み終了信号WEDの供給を停止する。
【0029】次に、一回目消去前書込み終了信号FWE
が活性レベルになることにより、ラッチ回路L62がセ
ットされてベリファイ制御信号VFが活性レベルに立上
り、最下位アドレスに対する消去前書込みのベリファイ
が実行される(S7)。そしてベリファイ結果がベリフ
ァイ結果信号VRにより内部シーケンス制御部6に知ら
され、その結果が不良であればラッチ回路L61をセッ
トして消去前書込み制御信号PWが活性レベルとなって
再書込みが実行され(S8,S9)、一回目消去前書込
み終了信号FWEが活性レベルであるので切換回路62
及びORゲートOG64を通して消去前書込み制御信号
PWの活性レベル終了タイミングがラッチ回路L62に
伝達されてセットされ、ベリファイ制御信号VFを活性
レベルにし、再度ベリファイが実行される(S7)。
が活性レベルになることにより、ラッチ回路L62がセ
ットされてベリファイ制御信号VFが活性レベルに立上
り、最下位アドレスに対する消去前書込みのベリファイ
が実行される(S7)。そしてベリファイ結果がベリフ
ァイ結果信号VRにより内部シーケンス制御部6に知ら
され、その結果が不良であればラッチ回路L61をセッ
トして消去前書込み制御信号PWが活性レベルとなって
再書込みが実行され(S8,S9)、一回目消去前書込
み終了信号FWEが活性レベルであるので切換回路62
及びORゲートOG64を通して消去前書込み制御信号
PWの活性レベル終了タイミングがラッチ回路L62に
伝達されてセットされ、ベリファイ制御信号VFを活性
レベルにし、再度ベリファイが実行される(S7)。
【0030】ベリファイ結果が良好であれば、このとき
最上位アドレスではないので(S10)アドレス更新制
御回路61からアドレス更新制御信号が出力されて次の
アドレスに更新され(S11)。この後、このアドレス
更新制御信号によりラッチ回路L62がセットされてベ
リファイ制御信号VFが活性レベルとなって更新された
アドレスに対するベリファイが実行される(S7)。
最上位アドレスではないので(S10)アドレス更新制
御回路61からアドレス更新制御信号が出力されて次の
アドレスに更新され(S11)。この後、このアドレス
更新制御信号によりラッチ回路L62がセットされてベ
リファイ制御信号VFが活性レベルとなって更新された
アドレスに対するベリファイが実行される(S7)。
【0031】以上の動作を最上位アドレスまでくり返え
し行い、最上位アドレスになって最終アドレス検知信号
EADが出力されると、消去前書込み・ベリファイ期間
信号WVPが非活性レベルとなり、ベリファイを含む消
去前書込みが終了し、次のステップの消去動作が開始さ
れる(S12)。また、一回目消去前書込み終了信号F
WEも非活性レベルとなる。
し行い、最上位アドレスになって最終アドレス検知信号
EADが出力されると、消去前書込み・ベリファイ期間
信号WVPが非活性レベルとなり、ベリファイを含む消
去前書込みが終了し、次のステップの消去動作が開始さ
れる(S12)。また、一回目消去前書込み終了信号F
WEも非活性レベルとなる。
【0032】このように、本発明では、メモリセルアレ
イ1の全アドレスのメモリセルに対し、一回目の消去前
書込みを行った後各アドレスごとに順次ベリファイを行
い、ベリファイ結果が不良となったアドレスのメモリセ
ルに対してのみ、再書込み及びそのベリファイを行う構
成となっているので、従来例のように各アドレスごとに
消去前書込み及びそのベリファイをくり返す方法に比
べ、消去前書込みとベリファイとの切換え回数を大幅に
少なくすることができ、ベリファイを含む消去前書込み
が終了まで時間を短縮することができ、従って、消去動
作終了までの時間を短縮することができる。
イ1の全アドレスのメモリセルに対し、一回目の消去前
書込みを行った後各アドレスごとに順次ベリファイを行
い、ベリファイ結果が不良となったアドレスのメモリセ
ルに対してのみ、再書込み及びそのベリファイを行う構
成となっているので、従来例のように各アドレスごとに
消去前書込み及びそのベリファイをくり返す方法に比
べ、消去前書込みとベリファイとの切換え回数を大幅に
少なくすることができ、ベリファイを含む消去前書込み
が終了まで時間を短縮することができ、従って、消去動
作終了までの時間を短縮することができる。
【0033】例えば、メモリ容量を1Mビットとする
と、消去前書込みとベリファイとの切換え時間は1回当
り0.5μs程度であるので、8ビット並列入出力の場
合、従来例では最短(再書込みによる切換え時間を除い
て)64000μs要するのに対し、本発明では0.5
μsで済み、その分、消去動作終了までの時間が短縮さ
れる。
と、消去前書込みとベリファイとの切換え時間は1回当
り0.5μs程度であるので、8ビット並列入出力の場
合、従来例では最短(再書込みによる切換え時間を除い
て)64000μs要するのに対し、本発明では0.5
μsで済み、その分、消去動作終了までの時間が短縮さ
れる。
【0034】
【発明の効果】以上説明したように本発明は、メモリセ
ルアレイの全アドレスのメモリセルに対し一回目の消去
前書込みを行った後、各アドレスごとに消去前書込みに
対するベリファイを行い、ベリファイ結果が不良となっ
たアドレスのメモリセルに対してのみ、再度消去前書込
みを行ってそのベリファイを行う構成としたので、従来
例のように各アドレスごとに消去前書込みとベリファイ
とをくり返えす構成に比べ、消去前書込みとベリファイ
との切換え回数を大幅に少なくすることができてベリフ
ァイを含む消去前書込みが終了するまでの時間を短縮す
ることができ、従って消去動作が終了するまでの時間を
短縮することができる効果がある。
ルアレイの全アドレスのメモリセルに対し一回目の消去
前書込みを行った後、各アドレスごとに消去前書込みに
対するベリファイを行い、ベリファイ結果が不良となっ
たアドレスのメモリセルに対してのみ、再度消去前書込
みを行ってそのベリファイを行う構成としたので、従来
例のように各アドレスごとに消去前書込みとベリファイ
とをくり返えす構成に比べ、消去前書込みとベリファイ
との切換え回数を大幅に少なくすることができてベリフ
ァイを含む消去前書込みが終了するまでの時間を短縮す
ることができ、従って消去動作が終了するまでの時間を
短縮することができる効果がある。
【図面の簡単な説明】
【図1】本発明のフラッシュ消去型不揮発性メモリの一
実施の形態の消去前書込み回路部分を主体としたブロッ
ク図である。
実施の形態の消去前書込み回路部分を主体としたブロッ
ク図である。
【図2】図1に示された実施の形態の一回目書込み認識
回路の具体例を示す回路図である。
回路の具体例を示す回路図である。
【図3】図1に示された実施の形態の内部シーケンス制
御部の具体例を示す回路図である。
御部の具体例を示す回路図である。
【図4】図1〜図3に示されたフラッシュ消去型不揮発
性メモリの動作及び消去方法を説明するためのフローチ
ャートである。
性メモリの動作及び消去方法を説明するためのフローチ
ャートである。
【図5】図1〜図3に示されたフラッシュ消去型不揮発
性メモリの動作及び消去方法を説明するためのタイミン
グチャートである。
性メモリの動作及び消去方法を説明するためのタイミン
グチャートである。
【図6】従来のフラッシュ消去型不揮発性メモリの一例
の消去前書込み回路部分を主体としたブロック図であ
る。
の消去前書込み回路部分を主体としたブロック図であ
る。
【図7】図6に示されたフラッシュ消去型不揮発性メモ
リの内部シーケンス制御部の具体例を示す回路図であ
る。
リの内部シーケンス制御部の具体例を示す回路図であ
る。
【図8】図6,図7に示されたフラッシュ消去型不揮発
性メモリの動作及び消去方法を説明するためのフローチ
ャートである。
性メモリの動作及び消去方法を説明するためのフローチ
ャートである。
【図9】図6,図7に示されたフラッシュ消去型不揮発
性メモリの動作及び消去方法を説明するためのタイミン
グチャートである。
性メモリの動作及び消去方法を説明するためのタイミン
グチャートである。
1 メモリセルアレイ 2 デコード部 3,3x 内部アドレス発生回路 4 書込み回路 5 ベリファイ回路 6,6x 内部シーケンス制御部 7 一回目書込み認識回路 61 アドレス更新制御回路 62 切換回路 AG61,AG62 ANDゲート D61,D62 遅延素子 IV61〜IV64,IV71 インバータ L61,L62 ラッチ回路 NAG61〜65,NAG71〜NAG73 NAN
Dゲート OG61〜OG64 ORゲート S1〜S12 ステップ
Dゲート OG61〜OG64 ORゲート S1〜S12 ステップ
Claims (4)
- 【請求項1】 しきい値電圧を所定の値に設定できるト
ランジスタで形成されこのしきい値電圧の値によりデー
タを記憶するメモリセルを複数個それぞれアドレスを付
して配列し指定されたアドレスのメモリセルに対しデー
タの書込み,読出しを行うメモリセルアレイと、このメ
モリセルアレイの全アドレスを順次指定してこれら全ア
ドレスのメモリセルに一回目の消去前書込みを行う一回
目消去前書込み手段と、前記メモリセルアレイの指定さ
れたアドレスのメモリセルに対し一回目の消去前書込み
に対するベリファイを行うベリファイ回路部と、このベ
リファイ回路部によるベリファイ結果が良であれば前記
メモリセルアレイの指定アドレスを更新して前記ベリフ
ァイ回路部によるベリファイを続行するように制御する
ベリファイアドレス更新手段と、前記ベリファイ回路部
によるベリファイ結果が不良であればこのベリファイ結
果不良のアドレスのメモリセルに対し再度書込みを行っ
た後前記ベリファイ回路部によるベリファイを行うよう
にする再書込み手段と、前記ベリファイ回路部によるベ
リファイ結果が前記メモリセルアレイの全アドレスに対
し良好となったとき消去前書込みを終了する消去前書込
み終了手段とを有することを特徴とするフラッシュ消去
型不揮発性メモリ。 - 【請求項2】 一回目消去前書込み手段が、先頭アドレ
スから順次アドレスを更新するアドレス更新部と、前記
先頭アドレスを含む全アドレスに対応して消去前書込み
制御信号を発生する消去前書込み制御信号発生部と、前
記書込み制御信号を受けてメモリセルアレイの対応する
アドレスのメモリセルに対し消去前書込み制御を行う書
込み回路と、前記メモリセルアレイの全アドレスのメモ
リセルに対する一回目の消去前書込みが終了したことを
検知して一回目消去前書込み終了信号を出力する一回目
書込み認識回路とを含んで構成された請求項1記載のフ
ラッシュ消去型不揮発性メモリ。 - 【請求項3】 一回目書込み認識回路から一回目消去前
書込み終了信号が出力されると共に、アドレス更新部に
より先頭アドレスが設定され、ベリファイ回路部を、前
記一回目消去前書込み終了信号の前縁に応答して前記先
頭アドレスに対するベリファイを実行する回路とした請
求項2記載のフラッシュ消去型不揮発性メモリ。 - 【請求項4】 メモリセルアレイの最下位アドレスを設
定する第1の手順と、前記最下位アドレスを含む設定,
更新されたアドレスのメモリセルに対し消去前書込みを
実行する第2の手順と、この第2の手順により消去前書
込みが実行されたアドレスが最上位アドレスかどうかを
判別し最上位アドレスであれば一回目の消去前書込みを
終了し最上位アドレスでなければアドレスを1アドレス
分インクリメントして更新し前記第2の手順に戻る第3
の手順と、この第3の手順により一回目の消去前書込み
が終了したことを検知して前記メモリセルアレイの最下
位アドレスを設定する第4の手順と、この第4の手順に
より設定された最下位アドレスを含む設定,更新された
アドレスのメモリセルに対する消去前書込みのベリファ
イを実行する第5の手順と、この第5の手順によるベリ
ファイ結果が不良であるときアドレスを更新せずに消去
前書込みを再度実行し前記第5の手順に戻る第6の手順
と、前記第5の手順によるベリファイ結果が良好であれ
ばそのアドレスが最上位アドレスかどうかを判別し最上
位アドレスであれば消去前書込みを終了して消去動作を
開始し、最上位アドレスでなければアドレスを1アドレ
ス分インクリメントして更新し前記第5の手順に戻る第
7の手順とを含むフラッシュ消去型不揮発性メモリの消
去方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22224296A JPH1064288A (ja) | 1996-08-23 | 1996-08-23 | フラッシュ消去型不揮発性メモリ及びその消去方法 |
US08/908,058 US5784318A (en) | 1996-08-23 | 1997-08-11 | Method of preprogramming before verifying in non-volatile memory device and apparatus for the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22224296A JPH1064288A (ja) | 1996-08-23 | 1996-08-23 | フラッシュ消去型不揮発性メモリ及びその消去方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1064288A true JPH1064288A (ja) | 1998-03-06 |
Family
ID=16779334
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22224296A Pending JPH1064288A (ja) | 1996-08-23 | 1996-08-23 | フラッシュ消去型不揮発性メモリ及びその消去方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5784318A (ja) |
JP (1) | JPH1064288A (ja) |
Cited By (4)
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KR100685643B1 (ko) * | 2002-07-06 | 2007-02-22 | 주식회사 하이닉스반도체 | 플래시 메모리의 소거 방법 |
WO2015022743A1 (ja) | 2013-08-15 | 2015-02-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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KR100290283B1 (ko) * | 1998-10-30 | 2001-05-15 | 윤종용 | 불휘발성 반도체 메모리 장치 및 그의 워드 라인 구동 방법 |
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-
1996
- 1996-08-23 JP JP22224296A patent/JPH1064288A/ja active Pending
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1997
- 1997-08-11 US US08/908,058 patent/US5784318A/en not_active Expired - Lifetime
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