KR101248942B1 - 비휘발성 메모리 장치 - Google Patents

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Abstract

본 발명에 따른 비휘발성 메모리 장치는, 적어도 하나의 스트링, 적어도 하나의 비트 라인, 및 센싱 트랜지스터를 구비한다. 적어도 하나의 스트링은 직렬로 연결되는 복수개의 메모리 셀 트랜지스터들을 각각 포함한다. 적어도 하나의 비트 라인은 상기 적어도 하나의 스트링에 각각 대응된다. 센싱 트랜지스터는 상기 비트 라인의 전압을 센싱하는 게이트를 가지며 높은 임계 전압을 가진다. 센싱 트랜지스터의 임계 전압은, 독출 대상 메모리 셀 트랜지스터에 연결되는 독출 비트 라인에 인가되는 전압보다 낮고, 상기 독출 비트 라인에 인가되는 전압에서 소정의 전압을 감산한 전압보다 높을 수 있다.

Description

비휘발성 메모리 장치{Non-volatile memory device}
본 발명은 비휘발성 메모리 장치에 관한 것으로써, 특히 높은 임계 전압을 가지는 센싱 트랜지스터를 구비하는 비휘발성 메모리 장치에 관한 것이다.
전기적으로 소거 및 프로그램이 가능한 비휘발성 메모리 장치는 전원이 공급되지 않는 상태에서도 데이터를 보존할 수 있는 특징을 가지고 있으며, 대표적인 것으로 플래시 메모리가 있다.
플래시 메모리는 전하 저장을 이용하여 데이터를 저장하는 소자이다. 플래시 메모리를 구성하는 각각의 메모리 셀들은 제어 게이트, 전하 저장층, 소스, 및 드레인을 구비하는 셀 트랜지스터로 구성된다. 플래시 메모리는 전하 저장층의 전하량을 조절함으로써, 메모리 셀에 기입된 데이터 값을 변경한다.
셀 트랜지스터의 전하 저장층에 전하가 주입되면 셀 트랜지스터의 임계 전압은 높아지고, 셀 트랜지스터의 전하 저장층에서 전하가 소거되면 셀 트랜지스터의 임계 전압은 낮아진다.
전하 저장층에 음전하가 있어서 셀 트랜지스터의 임계 전압이 음(마이너스)인 상태를 소거(erase) 상태라고 하고, 전하 저장층에 전하들이 주입되어 셀 트랜 지스터의 임계 전압이 0보다 커진 상태를 프로그램(program) 상태라고 한다.
본 발명이 이루고자 하는 기술적 과제는, 높은 임계 전압을 가지는 센싱 트랜지스터를 구비하는 비휘발성 메모리 장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 장치는, 적어도 하나의 스트링, 적어도 하나의 비트 라인, 및 센싱 트랜지스터를 구비한다. 적어도 하나의 스트링은 직렬로 연결되는 복수개의 메모리 셀 트랜지스터들을 각각 포함한다. 적어도 하나의 비트 라인은 상기 적어도 하나의 스트링에 각각 대응된다. 센싱 트랜지스터는 상기 비트 라인의 전압을 센싱하는 게이트를 가지며 높은 임계 전압을 가진다.
센싱 트랜지스터의 임계 전압은, 독출 대상 메모리 셀 트랜지스터에 연결되는 독출 비트 라인에 인가되는 전압보다 낮고, 상기 독출 비트 라인에 인가되는 전압에서 소정의 전압을 감산한 전압보다 높을 수 있다.
상기 센싱 트랜지스터는, 독출 대상 메모리 셀 트랜지스터가 소거 상태에 있으면 턴-오프 되고, 독출 대상 메모리 셀 트랜지스터가 프로그래밍 상태에 있으면 턴-온 될 수 있다.
상기 각각의 스트링은 대응되는 비트 라인에 연결되는 게이트를 가지는 접지 선택 트랜지스터를 더 구비할 수 있다. 상기 각각의 스트링은 상기 접지 선택 트랜지스터의 게이트에 연결되는 접지 선택 라인을 더 구비할 수 있다. 상기 접지 선택 라인은 대응되는 비트 라인에 연결될 수 있다.
본 발명에 따른 비휘발성 메모리 장치는, 상기 비트 라인을 프리차지 하는 프리차지 부를 더 구비할 수 있다. 상기 프리차지 부는 PMOS 트랜지스터를 구비할 수 있고, 상기 비트 라인을 프리차지 하기 위하여 상기 PMOS 트랜지스터의 게이트에 접지 전압을 인가할 수 있다.
상기 센싱 트랜지스터는, 페이지 버퍼에 포함될 수 있다.
본 발명에 따른 비휘발성 메모리 장치는 높은 임계 전압을 가지는 센싱 트랜지스터를 이용하여 비트 라인의 전압을 센싱한다. 그에 따라, 접지 선택 라인과 비트 라인이 연결되는 스트링 구조에서, 메모리 셀 트랜지스터의 프로그래밍 상태를 정확하게 확인할 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
이하에서는 2개의 스트링들(S1, S2)이 도시되어 있으나, 스트링의 개수가 2개인 것은 설명의 편의를 위한 예시일 뿐이고, 스트링의 개수는 2개에 한정되지 않 는다.
도 1은 복수개의 메모리 셀 트랜지스터들을 포함하는 적어도 하나의 스트링에서의 프로그래밍 과정을 설명하기 위한 회로도이다.
이하에서는, 메모리 셀 트랜지스터(TM2_1)를 프로그래밍 대상 메모리 셀 트랜지스터라고 가정한다.
프로그래밍 대상 메모리 셀 트랜지스터(TM2_1)를 프로그래밍 하기 위하여, 프로그래밍 대상 메모리 셀 트랜지스터(TM2_1)가 속하는 스트링(S1)에 연결되는 비트 라인(BL1)에는 제1전압(Vcc)을 인가한다. 스트링(S1)에 속하는 메모리 셀 트랜지스터들(TM1_1~TMn_1) 중에서, 프로그래밍 대상 메모리 셀 트랜지스터(TM2_1)의 제어 게이트에는 프로그래밍 전압(Vpgm)이 인가되고, 나머지 메모리 셀 트랜지스터들(TM1_1, TM3_1~TMn_1)의 제어 게이트들에는 패스 전압(Vpass)이 인가된다. 패스 전압(Vpass)은 메모리 셀 트랜지스터를 턴-온 시키는 전압이고, 프로그래밍 전압(Vpgm)은 메모리 셀 트랜지스터의 전하 저장층에 전자를 주입시킬 수 있는 전압이며 패스 전압(Vpass)보다 높은 전압이다. 프로그래밍 전압(Vpgm)과 패스 전압(Vpass)은 메모리 셀 트랜지스터들(TM1_1~TMn_1)의 제어 게이트에 연결되는 워드 라인들(WL1~WLn)을 통하여 인가될 수 있다.
한편, 프로그래밍 대상 메모리 셀 트랜지스터(TM2_1)가 속하는 스트링(S1) 이외의 나머지 스트링(S2)에 대한 프로그래밍을 금지하기 위하여, 나머지 스트링(S2)에 연결되는 비트 라인(BL2)에는 접지 전압을 인가한다.
도 2는 복수개의 메모리 셀 트랜지스터들을 포함하는 적어도 하나의 스트링 에서의 독출 과정을 설명하기 위한 회로도이다.
이하에서는, 메모리 셀 트랜지스터(TM2_1)를 독출 대상 메모리 셀 트랜지스터라고 가정한다.
독출 대상 메모리 셀 트랜지스터(TM2_1)에 독출 동작을 수행하기 위하여, 비트 라인(BL1)에 제1전압(Vcc)을 인가하고, 독출 대상 메모리 셀 트랜지스터(TM2_1)의 제어 게이트에 독출 전압(Vread)을 인가하고, 나머지 메모리 셀 트랜지스터들(TM1_1, TM3_1~TMn_1)의 제어 게이트에는 패스 전압(Vpass)을 인가한다.
독출 대상 메모리 셀 트랜지스터(TM2_1)의 제어 게이트에 인가되는 독출 전압(Vread)은 소거 상태의 메모리 셀 트랜지스터의 임계 전압보다 높으며 프로그래밍 상태의 메모리 셀 트랜지스터의 임계 전압보다 낮을 수 있다. 즉, 독출 대상 메모리 셀 트랜지스터(TM2_1)가 소거 상태에 있는 경우, 독출 전압(Vread)은 독출 대상 메모리 셀 트랜지스터(TM2_1)의 임계 전압보다 높다. 그러므로, 소거 상태의 독출 대상 메모리 셀 트랜지스터(TM2_1)에 독출 전압(Vread)이 인가되면, 독출 대상 메모리 셀 트랜지스터(TM2_1)은 턴-온 되고, 독출 대상 메모리 셀 트랜지스터(TM2_1)를 통하여 전류가 흐를 수 있다. 반면에, 독출 대상 메모리 셀 트랜지스터(TM2_1)가 프로그래밍 상태에 있는 경우, 독출 전압(Vread)은 독출 대상 메모리 셀 트랜지스터(TM2_1)의 임계 전압보다 낮다. 그러므로, 프로그래밍 상태의 독출 대상 메모리 셀 트랜지스터(TM2_1)에 독출 전압(Vread)이 인가되면, 독출 대상 메모리 셀 트랜지스터(TM2_1)는 턴-오프 되거나 또는 조금 턴-온 되고, 그에 따라, 독출 대상 메모리 셀 트랜지스터(TM2_1)를 통하여 전류가 흐를 수 없거나 또는 조 금의 전류가 흐른다. 여기에서, 독출 대상 메모리 셀 트랜지스터(TM2_1)가 조금 턴-온 된다는 의미는, 소거 상태의 독출 대상 메모리 셀 트랜지스터(TM2_1)가 턴-온 되는 것보다 조금 턴-온 되는 것이다. 또한, 독출 대상 메모리 셀 트랜지스터(TM2_1)에 조금의 전류가 흐른다는 의미는, 소거 상태의 독출 대상 메모리 셀 트랜지스터(TM2_1)에 흐르는 전류보다 작은 전류가 흐르는 것이다.
나머지 메모리 셀 트랜지스터들(TM1_1, TM3_1~TMn_1)의 제어 게이트에 인가되는 패스 전압(Vpass)은 메모리 셀 트랜지스터들(TM1_1, TM3_1~TMn_1)의 상태와 관계없이 메모리 셀 트랜지스터들(TM1_1, TM3_1~TMn_1)에 전류가 흐르도록 하는 최소 전압이다. 즉, 메모리 셀 트랜지스터들(TM1_1, TM3_1~TMn_1)이 소거 상태에 있든지 프로그래밍 상태에 있는지에 관계없이, 패스 전압(Vpass)은 메모리 셀 트랜지스터들(TM1_1, TM3_1~TMn_1)의 임계 전압보다 높다. 그러므로, 메모리 셀 트랜지스터들(TM1_1, TM3_1~TMn_1)의 제어 게이트에 패스 전압(Vpass)이 인가되면, 메모리 셀 트랜지스터들(TM1_1, TM3_1~TMn_1)은 턴-온 되고 메모리 셀 트랜지스터들(TM1_1, TM3_1~TMn_1)을 통하여 전류가 흐를 수 있다.
비트 라인(BL1)에 제1전압(Vcc)이 인가되고, 패스 전압(Vpass)이 나머지 메모리 셀 트랜지스터들(TM1_1, TM3_1~TMn_1)에 인가되어 나머지 메모리 셀 트랜지스터들(TM1_1, TM3_1~TMn_1)이 턴-온 되고, 독출 전압(Vread)이 독출 대상 메모리 셀 트랜지스터(TM2_1)에 인가되는 경우, 독출 대상 메모리 셀 트랜지스터(TM2_1)가 소거 상태에 있으면 메모리 셀 트랜지스터들(TM1_1~TMn_1)에 전류가 흐른다. 그에 따라, 비트 라인(BL1)은 디스차지(discharge) 되면서, 비트 라인(BL1)의 전압은 제1 전압(Vcc)으로 유지되지 못하고 0V 부근까지 낮아진다. 반면에, 독출 대상 메모리 셀 트랜지스터(TM2_1)가 프로그래밍 상태에 있으면, 메모리 셀 트랜지스터들(TM1_1~TMn_1)에 전류가 흐르지 않거나 또는 조금 흐른다. 그에 따라, 비트 라인(BL1)은 디스차지(discharge) 되지 않거나 또는 조금 디스차지 되고, 그에 따라, 비트 라인(BL1)의 전압은 제1전압(Vcc)으로 유지되거나 또는 제1전압(Vcc)으로부터 조금 낮아진다.
그러므로, 비트 라인(BL1)에 제1전압(Vcc)을 인가하고 메모리 셀 트랜지스터들(TM1_1~TMn_1)에 독출 전압(Vread)과 패스 전압(Vpass)을 인가한 이후에, 비트 라인(BL1)의 전압을 측정함으로써, 독출 대상 메모리 셀 트랜지스터(TM2_1)가 소거 상태에 있는지 프로그래밍 상태에 있는지 확인할 수 있다.
그런데, 도 2의 스트링에서는, 접지 선택 트랜지스터(TGS1)의 제어 게이트에 비트 라인(BL1)이 연결된다. 이 경우, 독출 대상 메모리 셀 트랜지스터(TM2_1)가 소거 상태에 있어서 메모리 셀 트랜지스터들(TM1_1~TMn_1)에 전류가 흐름에 따라 비트 라인(BL1)의 전압이 낮아지기 시작하면, 접지 선택 트랜지스터(TGS1)의 제어 게이트에 인가되는 전압도 낮아지기 시작한다. 그에 따라, 접지 선택 트랜지스터(TGS1)가 턴-온 되는 정도가 낮아지고, 그에 따라 메모리 셀 트랜지스터들(TM1_1~TMn_1)에 흐르는 전류량도 작아진다. 따라서, 비트 라인(BL1)의 전압은 더 이상 낮아지지 않고, 일정한 전압 레벨에서 포화(saturation)된다. 포화되는 일정한 전압 레벨은 0V보다 높은 전압 레벨일 수 있다.
이처럼, 독출 대상 메모리 셀 트랜지스터(TM2_1)가 소거 상태에 있으면, 접 지 선택 트랜지스터(TGS1)의 제어 게이트에 비트 라인(BL1)이 연결되지 않은 구조에서의 비트 라인(BL1)의 전압은 0V 부근까지 낮아지는 반면에, 접지 선택 트랜지스터(TGS1)의 제어 게이트에 비트 라인(BL1)이 연결된 구조에서의 비트 라인(BL1)의 전압은 0V 부근까지 낮아지지 않는다.
한편, 독출 대상 메모리 셀 트랜지스터(TM2_1)가 프로그래밍 상태에 있으면, 접지 선택 트랜지스터(TGS1)의 제어 게이트에 비트 라인(BL1)이 연결되었는지에 관계없이, 비트 라인(BL1)의 전압은 초기에 비트 라인(BL1)에 인가되었던 제1전압(Vcc)으로 유지된다.
도 4(a)는 본 발명의 실시예에 따른 비휘발성 메모리 장치에서 비트 라인 전압의 변화를 나타내는 도면이다.
도 4(a)에는, 접지 선택 트랜지스터(TGS1)의 제어 게이트에 비트 라인(BL1)이 연결되는 구조에서 독출 대상 메모리 셀 트랜지스터(TM2_1)가 소거 상태에 있는 경우, 비트 라인(BL1)의 전압이 200mV 만큼 낮아지는 모습(A1)이 도시된다. 또한, 접지 선택 트랜지스터(TGS1)의 제어 게이트에 비트 라인(BL1)이 연결되는 구조에서 독출 대상 메모리 셀 트랜지스터(TM2_1)가 프로그래밍 상태에 있는 경우, 비트 라인(BL1)의 전압이 300mV 만큼 낮아지는 모습(A2)이 도시된다. 도 4(a)에는 도시되지 않았지만, 접지 선택 트랜지스터(TGS1)의 제어 게이트에 비트 라인(BL1)이 연결되지 않는 구조에서 독출 대상 메모리 셀 트랜지스터(TM2_1)가 소거 상태에 있는 경우, 200mV 보다 더 큰 비트 라인(BL1) 전압 강하가 일어난다.
도 4(b)는 본 발명의 실시예에 따른 비휘발성 메모리 장치에서 비트 라인 전류의 변화를 나타내는 도면이다.
도 4(b)에는, 접지 선택 트랜지스터(TGS1)의 제어 게이트에 비트 라인(BL1)이 연결되는 구조에서 독출 대상 메모리 셀 트랜지스터(TM2_1)가 소거 상태에 있는 경우, 비트 라인(BL1)에 1.4uA의 전류가 흐르는 모습(B1)이 도시된다. 또한, 접지 선택 트랜지스터(TGS1)의 제어 게이트에 비트 라인(BL1)이 연결되는 구조에서 독출 대상 메모리 셀 트랜지스터(TM2_1)가 프로그래밍 상태에 있는 경우, 비트 라인(BL1)에 4.5uA의 전류가 흐르는 모습(B2)이 도시된다.
도 3은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 센싱 회로를 나타내는 회로도이다.
도 3을 참조하면, 센싱 회로(300)는 독출 대상 메모리 셀 트랜지스터(TM2_1)가 소거 상태에 있는지 프로그래밍 상태에 있는지를 판정한다. 센싱 회로(300)는 센싱 트랜지스터(360)를 구비하며, 센싱 트랜지스터(360)는 비트 라인(BL1, BL2)의 전압을 수신하는 게이트를 가진다.
도 3의 센싱 트랜지스터(360)는 높은 임계 전압을 가진다. 도 3의 센싱 트랜지스터(360)를 이용하면, 접지 선택 트랜지스터(TGS1)의 제어 게이트에 비트 라인(BL1)이 연결된 구조에서 독출 대상 메모리 셀 트랜지스터(TM2_1)의 상태에 따른 비트 라인(BL1)의 전압을 구분할 수 있다.
좀 더 설명하면, 접지 선택 트랜지스터(TGS1)의 제어 게이트에 비트 라인(BL1)이 연결된 구조에서는, 독출 대상 메모리 셀 트랜지스터(TM2_1)가 소거 상태에 있으면 비트 라인(BL1)의 전압은 0V 부근까지 낮아지지 않고, 독출 대상 메모 리 셀 트랜지스터(TM2_1)가 프로그래밍 상태에 있으면 제1전압(Vcc)으로 유지된다. 비트 라인(BL1)의 전압을 게이트로 수신하는 센싱 트랜지스터(360)의 임계 전압이 높은 경우에, 비트 라인(BL1)의 전압이 0V 부근까지 낮아지지 않으면 센싱 트랜지스터(360)가 턴-오프 되는 반면에 비트 라인(BL1)의 전압이 제1전압(Vcc)으로 유지되면 센싱 트랜지스터(360)가 턴-온 된다. 즉, 독출 대상 메모리 셀 트랜지스터(TM2_1)가 소거 상태에 있으면 센싱 트랜지스터(360)는 턴-오프 되고, 독출 대상 메모리 셀 트랜지스터(TM2_1)가 프로그래밍 상태에 있으면 센싱 트랜지스터(360)는 턴-온 된다.
반면에, 센싱 트랜지스터(360)의 임계 전압이 낮다고 가정하면, 접지 선택 트랜지스터(TGS1)의 제어 게이트에 비트 라인(BL1)이 연결된 구조에서는 독출 대상 메모리 셀 트랜지스터(TM2_1)의 상태에 관계없이 센싱 트랜지스터(360)는 턴-온 된다. 그러므로, 센싱 트랜지스터(360)의 임계 전압이 낮다고 가정하면, 센싱 트랜지스터(360)를 이용하여, 접지 선택 트랜지스터(TGS1)의 제어 게이트에 비트 라인(BL1)이 연결된 구조에서 독출 대상 메모리 셀 트랜지스터(TM2_1)의 상태에 따른 비트 라인(BL1)의 전압을 구분할 수 없다.
센싱 트랜지스터(360)의 임계 전압은, 독출 대상 메모리 셀 트랜지스터에 연결되는 독출 비트 라인에 인가되는 전압보다 낮고, 독출 비트 라인에 인가되는 전압에서 소정의 전압을 감산한 전압보다 높을 수 있다. 여기에서, 소정의 전압은, 접지 선택 트랜지스터의 제어 게이트에 비트 라인이 연결된 구조에서, 소거 상태의 독출 대상 메모리 셀 트랜지스터에 연결되는 독출 비트 라인의 전압이 포화될 때까 지 강하되는 전압 레벨을 가질 수 있다. 즉, 독출 비트 라인에 인가되는 전압에서 소정의 전압을 감산한 전압은, 독출 비트 라인의 포화 전압 레벨을 가질 수 있다. 독출 비트 라인의 포화 전압 레벨에 대해서는 도 2를 참조하여 설명된 바 있다.
도 3을 참조하면, 본 발명에 따른 비휘발성 메모리 장치는, 비트 라인 선택 회로(310), 프리차지 트랜지스터(370), 래치 회로(330), 메인 검증 회로(352) 및 메인 데이터 입력 회로(342, 344)를 더 구비할 수 있다.
비트 라인 선택 회로(310)는 비트 라인들 중에서 하나를 선택하고, 선택된 비트 라인을 센싱 회로(300)의 다른 구성요소들에 연결한다. 비트 라인 선택 회로(310)는 4개의 트랜지스터들(312, 314, 316, 318)을 포함할 수 있다. 프리차지 트랜지스터(370)는 선택된 비트 라인을 소정의 전압(예를 들어, 제1전압(Vcc))으로 프리차지한다. 프리차지 트랜지스터(370)는 도 5를 참조하여 추후에 설명된다. 래치 회로(330)는 2개의 인버터들을 포함할 수 있다. 래치 회로(330)는 선택된 비트 라인을 통하여 전달되는 전압을 래치할 수 있다. 메인 검증 회로(352)는 래치 회로(330)로부터 수신되는 전압 레벨에 따라, 검증 신호를 발생할 수 있다. 검증 신호는 제2검증 회로(354)로 전달될 수 있다. 메인 데이터 입력 회로(342, 344)는 2개의 트랜지스터들(342, 344)을 포함할 수 있다.
도 1과 도 2를 참조하면, 본 발명에 따른 비휘발성 메모리 장치는, 제1소스 및 드레인 영역(D1~D4)을 구비할 수 있다. 제1소스 및 드레인 영역(D1~D4)은 반도체 기판에 불순물들을 도핑하여 형성될 수 있다. 예를 들어, 반도체 기판이 제1도전형을 갖는다면, 제1소스 및 드레인 영역(D1~D4)은 제1도전형과 반대인 제2도전형 의 불순물들로 도핑될 수 있다. 따라서, 제1소스 및 드레인 영역(D1~D4)은 반도체 기판과 다이오드 접합(diode junction)을 형성할 수 있다.
제1소스 및 드레인 영역(D1~D4)은 트랜지스터들의 외측에 배치된 반도체 기판 상에만 형성될 수 있다. 따라서, 메모리 셀 트랜지스터들(TM1_1~TMn_1) 사이, 메모리 셀 트랜지스터(TMn_1)와 스트링 선택 트랜지스터(TSS1) 사이, 및 메모리 셀 트랜지스터(TM1_1)와 접지 선택 트랜지스터(TGS1) 사이에 배치된 반도체 기판(SUB)에는 제1소스 및 드레인 영역이 형성되지 않을 수 있다.
제1소스 및 드레인 영역이 형성되지 않는 영역에는, 제2소스 및 드레인 영역이 형성될 수 있다. 예를 들어, 제2소스 및 드레인 영역은, 메모리 셀 트랜지스터들(TM1_1~TMn_1) 사이의 반도체 기판에 형성될 수 있다. 제2소스 및 드레인 영역은 메모리 셀 트랜지스터들(TM1_1~TMn_1)의 제어 게이트 전극들에 인가된 전압에 의한 프린지 필드(fringe field)에 의해서 형성될 수 있다. 이러한 점에서, 전계 효과에 의해 형성된 제2소스 및 드레인 영역은 불순물 도핑에 의해 형성된 제1소스 및 드레인 영역과 구분될 수 있다.
제2소스 및 드레인 영역은 비휘발성 메모리 장치의 동작 모드에 따라 선택적으로 형성될 수 있다. 예를 들어, 비휘발성 메모리 장치의 프로그램 및 독출 모드에서 제2소스 및 드레인 영역이 형성되고, 나머지 모드에서 제2소스 및 드레인 영역이 형성되지 않을 수 있다. 제2소스 및 드레인 영역은 전계 효과에 의해서 형성된 반전층(inversion layer)으로서, 채널과 유사할 수 있다.
전계 효과에 의해 형성된 제2소스 및 드레인 영역은 한국등록특허 제0673020 호를 더 참조할 수 있고, 그 내용은 본 출원에 포함될 수 있다.
도 5(a)는 도 3의 프리차지 트랜지스터의 제어 게이트에 접지 전압을 인가하는 모습을 나타내는 도면이다.
도 5(a)를 참조하면, 프리차지 트랜지스터(370)의 제어 게이트에는 접지 전압이 인가되고, 제1단에는 제1전압(Vcc)이 인가된다. 프리차지 트랜지스터(370)의 제어 게이트에는 접지 전압이 인가되기 때문에, 프리차지 트랜지스터(370)는 완전히 턴-온 되어, 프리차지 트랜지스터(370)의 제1단에 인가되는 제1전압(Vcc)은 프리차지 트랜지스터(370)의 제2단으로 그대로 전달된다. 그에 따라, 비트 라인을 제1전압(Vcc)으로 프리차지 시킬 수 있다.
도 5(b)는 도 3의 프리차지 트랜지스터의 제어 게이트에 접지 전압보다 높은 바이어스 전압을 인가하는 모습을 나타내는 도면이다.
도 5(b)를 참조하면, 프리차지 트랜지스터(370)의 제어 게이트에 접지 전압보다 높은 바이어스 전압이 인가되면, 프리차지 트랜지스터(370)는 완전히 턴-온 되지 못하고, 프리차지 트랜지스터(370)의 제1단에 인가되는 제1전압(Vcc)은 프리차지 트랜지스터(370)의 제2단으로 그대로 전달되지 못한다. 그에 따라, 비트 라인을 제1전압(Vcc)으로 프리차지 시킬 수 없다. 도 5(b)에는 제1전압(Vcc)이 0.7V까지 낮아지는 예가 도시된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사 용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 복수개의 메모리 셀 트랜지스터들을 포함하는 적어도 하나의 스트링에서의 프로그래밍 과정을 설명하기 위한 회로도이다.
도 2는 복수개의 메모리 셀 트랜지스터들을 포함하는 적어도 하나의 스트링에서의 독출 과정을 설명하기 위한 회로도이다.
도 3은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 센싱 회로를 나타내는 회로도이다.
도 4는 본 발명의 실시예에 따른 비휘발성 메모리 장치에서 비트 라인 전압과 비트 라인 전류를 나타내는 도면이다.
도 5는 도 3의 프리차지 트랜지스터의 동작을 설명하기 위한 도면이다.

Claims (16)

  1. 직렬로 연결되는 복수개의 메모리 셀 트랜지스터들을 각각 포함하는 적어도 하나의 스트링;
    상기 적어도 하나의 스트링에 각각 대응되는 적어도 하나의 비트 라인; 및
    상기 비트 라인의 전압을 센싱하는 게이트를 가지며 데이터 독출 시 상기 비트 라인이 포화되는 전압보다 높은 임계 전압을 가지는 센싱 트랜지스터를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 센싱 트랜지스터의 임계 전압은,
    독출 대상 메모리 셀 트랜지스터에 연결되는 독출 비트 라인에 인가되는 전압보다 낮고,
    상기 독출 비트 라인의 포화 전압 레벨보다 높은 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제1항에 있어서, 상기 센싱 트랜지스터는,
    독출 대상 메모리 셀 트랜지스터가 소거 상태에 있으면, 턴-오프 되고,
    독출 대상 메모리 셀 트랜지스터가 프로그래밍 상태에 있으면, 턴-온 되는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제1항에 있어서, 상기 각각의 스트링은,
    대응되는 비트 라인에 연결되는 게이트를 가지는 접지 선택 트랜지스터를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제4항에 있어서, 상기 각각의 스트링은,
    상기 접지 선택 트랜지스터의 게이트에 연결되는 접지 선택 라인을 더 구비하고,
    상기 접지 선택 라인은, 상기 대응되는 비트 라인에 연결되는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 메모리 셀 트랜지스터들의 게이트들에 전압을 인가함으로써 형성되는 프린지 필드(fringe field)에 의하여, 상기 메모리 셀 트랜지스터들 사이의 반도체 기판에, 소스 및 드레인 영역을 형성시키는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제6항에 있어서,
    상기 메모리 셀 트랜지스터와 접지 선택 트랜지스터 사이의 반도체 기판과 상기 메모리 셀 트랜지스터와 스트링 선택 트랜지스터 사이의 반도체 기판에는, 불순물들이 도핑되어 형성되는 소스 및 드레인 영역이 포함되는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제1항에 있어서,
    상기 비트 라인을 프리차지 하는 프리차지 부를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제8항에 있어서, 상기 프리차지 부는,
    PMOS 트랜지스터를 구비하고,
    상기 비트 라인을 프리차지 하기 위하여, 상기 PMOS 트랜지스터의 게이트에 접지 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제1항에 있어서, 상기 센싱 트랜지스터는,
    페이지 버퍼에 포함되는 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 적어도 하나의 비트 라인;
    스트링 선택 라인에 연결되는 게이트를 가지는 스트링 선택 트랜지스터; 직렬로 연결되며, 대응되는 워드 라인에 연결되는 게이트를 각각 가지는 복수개의 메모리 셀 트랜지스터들; 및 상기 비트 라인에 연결되는 게이트를 가지는 접지 선택 트랜지스터를 각각 포함하는 적어도 하나의 스트링; 및
    상기 비트 라인의 전압을 센싱하는 게이트를 가지며 데이터 독출 시 상기 비트 라인이 포화되는 전압보다 높은 임계 전압을 가지는 센싱 트랜지스터를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 제11항에 있어서, 상기 센싱 트랜지스터의 임계 전압은,
    독출 대상 메모리 셀 트랜지스터에 연결되는 독출 비트 라인에 인가되는 전압보다 낮고,
    상기 독출 비트 라인에 인가되는 전압에서 소정의 전압을 감산한 전압보다 높은 것을 특징으로 하는 비휘발성 메모리 장치.
  13. 제11항에 있어서, 상기 센싱 트랜지스터는,
    독출 대상 메모리 셀 트랜지스터가 소거 상태에 있으면, 턴-오프 되고,
    독출 대상 메모리 셀 트랜지스터가 프로그래밍 상태에 있으면, 턴-온 되는 것을 특징으로 하는 비휘발성 메모리 장치.
  14. 제11항에 있어서, 상기 각각의 스트링은,
    상기 접지 선택 트랜지스터의 게이트에 연결되는 접지 선택 라인을 더 구비하고,
    상기 접지 선택 라인은, 상기 대응되는 비트 라인에 연결되는 것을 특징으로 하는 비휘발성 메모리 장치.
  15. 제11항에 있어서,
    상기 비트 라인을 프리차지 하는 프리차지 부를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
  16. 제15항에 있어서, 상기 프리차지 부는,
    PMOS 트랜지스터를 구비하고,
    상기 비트 라인을 프리차지 하기 위하여, 상기 PMOS 트랜지스터의 게이트에 접지 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 장치.
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