JP2006294144A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】読み出し時の電流マージンを確保し、メモリセルの閾値電圧を高精度に制御することが困難であった。
【解決手段】電圧生成回路は、閾値電圧のベリファイ時に、データの読み出し時に選択されたメモリセルMCの行線に供給される電圧と同一の電圧を生成する。センスアンプSA10は、閾値電圧のベリファイ時に、電圧生成回路により生成された電圧に応じて選択されたメモリセルMCに流れる電流と、基準電流生成回路21から出力される電流とを比較する。
【選択図】 図1
【解決手段】電圧生成回路は、閾値電圧のベリファイ時に、データの読み出し時に選択されたメモリセルMCの行線に供給される電圧と同一の電圧を生成する。センスアンプSA10は、閾値電圧のベリファイ時に、電圧生成回路により生成された電圧に応じて選択されたメモリセルMCに流れる電流と、基準電流生成回路21から出力される電流とを比較する。
【選択図】 図1
Description
本発明は、例えば多値データを記憶する不揮発性半導体記憶装置に係わり、特に、電流比較型センスアンプを用いた不揮発性半導体記憶装置に関する。
例えばEEPROMセルにより構成され、電気的に一括消去可能な不揮発性半導体記憶装置(以下、フラッシュメモリと称す)が種々開発されている。例えばNOR型のフラッシュメモリの読み出し及びベリファイ動作は、選択されたメモリセルと基準メモリセルに流れる電流をセンスアンプにより比較することにより実行される(例えば特許文献1、非特許文献1)。この方式は、電流比較型センス方式と呼ばれている。
電流比較型センス方式の場合、メモリセルにデータを書き込まれた閾値電圧を検証するベリファイ時と、メモリセルからデータを読み出す読み出し時とにおいて、メモリセルの制御ゲートに供給される電圧が変化される。このように、読み出し時の電圧と異なる電圧を用いてベリファイする方式を、以下、電圧ベリファイ方式と呼ぶ。
メモリセルに“0”又は“1”の2値データを記憶させる場合、上記電圧ベリファイ方式によりベリファイする際、メモリセルの電流電圧特性(以下、Gmと称す)がばらついていても、データを読み出す際の基準電流との電流マージン(以下、センス電流マージンと称す)は十分確保できていた。
しかし、メモリセルに例えば“00”“01”“10”“11”等の多値データを記憶させる場合、電圧ベリファイ方式によると、ベリファイ時にメモリセルのGmのばらつきに起因してセンス電流マージンが確保できなくなる。このため、メモリセルの閾値電圧を確実にベリファイすることが困難となり、メモリセルの閾値電圧を高精度に制御することができなくなる可能性を有している。
特開2001−325795公報
B. Pathank et al., A 1.8V 64Mb 100MHz Flexible Read While Write Flash Memory, 2001, IEEE international Solid-State Circuits Conference
本発明は、読み出し時の電流マージンを確保でき、メモリセルの閾値電圧を高精度に制御することが可能な不揮発性半導体記憶装置を提供しようとするものである。
本発明の不揮発性半導体記憶装置の第1の態様は、複数のメモリセルが行線及び列線の交差部に配置されるメモリセルアレイと、閾値電圧のベリファイ時に、データの読み出し時に選択されたメモリセルの行線に供給される電圧と同一の電圧を生成する電圧生成回路と、少なくとも1つの基準電流を生成する基準電流生成回路と、閾値電圧のベリファイ時に、前記電圧生成回路により生成された電圧に応じて前記選択されたメモリセルに流れる電流と、基準電流生成回路から出力される基準電流とを比較するセンスアンプとを具備している。
本発明の不揮発性半導体記憶装置の第2の態様は、複数のメモリセルが行線及び列線の交差部に配置されるメモリセルアレイと、少なくとも1つの基準電流を生成する基準電流生成回路と、データの読み出し電圧及び前記読み出し電圧と異なるベリファイ電圧の一方を生成し、前記行線に供給する電圧生成回路と、前記メモリセルに流れる電流と、前記基準電流生成回路から出力されるベリファイ用の基準電流とを比較するセンスアンプと、前記メモリセルに第1の閾値電圧を設定するベリファイ時に、前記電圧生成回路から出力される前記読み出し電圧に応じて、前記メモリセルに流れる電流と前記基準電流生成回路から供給される基準電流とを前記センスアンプにより比較させ、前記メモリセルに第2の閾値電圧を設定するベリファイ時に、前記電圧生成回路から出力される前記読み出し電圧と異なるベリファイ電圧と前記基準電流生成回路から供給される基準電流とを前記センスアンプにより比較させる制御部とを具備している。
本発明の不揮発性半導体記憶装置の第3の態様は、複数のメモリセルが行線及び列線の交差部に配置されるメモリセルアレイと、少なくとも1つの基準電流を生成する基準電流生成回路と、データの読み出し電圧及び前記読み出し電圧と異なるベリファイ電圧の一方を生成し、前記行線に供給する電圧生成回路と、前記メモリセルに流れる電流と、前記基準電流生成回路から出力されるベリファイ用の基準電流とを比較するセンスアンプと、前記電圧生成回路により前記行線に読み出し電圧を供給し、前記メモリセルに流れる電流と前記基準電流生成回路により生成された基準電流とを前記センスアンプによって比較することにより、前記メモリセルに閾値電圧を設定し、前記基準電流生成回路により生成された基準電流と前記電圧生成回路により生成された前記ベリファイ電圧に応じて前記メモリセルに流れる電流とを前記センスアンプによって比較することにより、前記メモリセルに設定された閾値電圧を検出し、この検出した閾値電圧が規定値とを比較し、異常メモリセルを検出する制御部とを具備している。
本発明によれば、読み出し時の電流マージンを確保でき、メモリセルの閾値電圧を高精度に制御することが可能な不揮発性半導体記憶装置を提供できる。
以下、本発明の実施の形態について、図面を参照して説明する。
先ず、図2、図3、図4を参照して、第1の実施形態に適用される多値データを記憶するフラッシュメモリの概略構成について説明する。図2に示すように、メモリセルアレイ(MCA)1は、n個のブロックB0〜Bn−1を有している。各ブロックB0〜Bn−1は、データ消去の最小単位である。メモリセルアレイ1は、メモリセルを選択するデコード回路2、ベリファイ用センスアンプ(S/A)3A、読み出し用センスアンプ(S/A)3B、データデコーダ4を有している。また、メモリセルアレイ1の各ブロックB0〜Bn−1に対して共通にデータ線5が配置されている。
デコード回路2はアドレスバス線6に接続され、コントローラ10から供給されるアドレス信号に応じてワード線(行線)、ビット線(列線)を選択してメモリセルを選択する。
ベリファイ用センスアンプ3A、及び読み出し用センスアンプ3Bの入力端は、データ線5に接続される。ベリファイ用センスアンプ3A、及び読み出し用センスアンプ3Bは、メモリセルに例えば4値、2ビットのデータを記憶する場合、後述するように、例えば3つの基準電流を生成するため、少なくとも1つのリファレンスセルを用いた基準電流生成回路を有している。これらセンスアンプ3A、3Bは、基準電流生成回路から供給される基準電流と選択されたメモリセルに流れる電流を比較する。
ベリファイ用センスアンプ3Aの出力端はデータバス線7に接続され、データの書き込み時、又は消去時にメモリセルから読み出された信号を検出し、コントローラ10に供給する。読み出し用センスアンプ3Bの出力端は、データデコーダ4に接続されている。データデコーダ4は、読み出し用センスアンプ3Bから供給された信号をデコードし、出力信号を生成する。データデコーダ4の出力端は、入出力部(I/O)11に接続され、データの読み出し時にデータデコーダ4から出力された信号は、入出力部11を介して外部に出力される。
アドレスバス線6、データバス線7は、コントローラ10に接続されている。コントローラ10には、入出力部11、CUI(Command User Interface)12、ROM13、前記第1、第2の電圧生成回路8、9が接続されている。入出力部11は、外部から供給されるコマンドCMDをCUI12に供給し、メモリセルの書き込みデータをコントローラ10に供給する。さらに、入出力部11は、読み出し用センスアンプ3Bから供給される読み出しデータを外部に出力する。
また、CUI12は、外部から入力されるチップイネーブル信号CE、ライトイネーブル信号WEなどの信号、及びアドレス信号Addを受け取り、これらを処理してコントローラ10に供給する。ROM13には、コントローラ10の動作を制御するための各種プログラムが格納されている。コントローラ10は、前記コマンドCMD及びプログラムに応じてフラッシュメモリ全体の動作を制御する。すなわち、アドレス信号をアドレスバス線6に供給し、書き込みデータをデータバス線7に供給する。さらに、コントローラ10は、データの書き込み時、ベリファイ時、読み出し時、及び消去時に第1、第2の電圧生成回路8、9を制御し、所定の電圧を生成させる。第1の電圧生成回路8は、データの書き込み時、ベリファイ時、及び読み出し時に、メモリセルの制御ゲートに供給される電圧、すなわち、ワード線電圧を生成する。このワード線電圧はデコード回路2内の後述する行メインデコーダ、行プリデコーダを介してワード線に供給される。また、第2の電圧生成回路9は、データの書き込み時にメモリセルのドレインに供給されるドレイン電圧を生成する。このドレイン電圧はデコード回路2の列プリデコーダ、カラムゲートを介してメモリセルのドレインに供給される。
図3は、メモリセルアレイ1の構成を示している。ブロックB0〜Bn−1の配列の端部にワード線WLを選択する行メインデコーダ701が配置され、各ブロックの間にブロックを選択する行サブデコーダ702が配置される。列デコーダは、各ブロックB0〜Bn−1のビット線BLの端部に配置され、ビット線BLを選択するカラムゲート704と列プリデコーダ703とから構成されている。カラムゲート704は、データ線5に接続されている。行メインデコーダ701及び列プリデコーダ703は、図2に示すデコード回路2に配置されている。
図4は、各ブロックB0〜Bn−1の構成を示している。図4に示すように、このフラッシュメモリは、例えばNOR型のフラッシュメモリであり、複数本ずつのビット線BLとワード線WLが交差して配設され、ビット線BLとワード線WLの交差部にメモリセルMCが配置される。メモリセルMCは、例えばEEPROMセルにより構成されている。各列に配置されたメモリセルMCのドレインは対応するビット線BLに接続され、各行に配置されたメモリセルMCの制御ゲートはワード線WLに接続され、ソースはそれぞれ共通ソース線に接続されている。
(第1の実施形態)
図1(a)は、第1の実施形態に係る電流比較型センス方式に適用されるセンスアンプの一例を示している。このセンスアンプは、ベリファイ用センスアンプ3Aと読み出し用センスアンプ3Bに共通であるが、後述する基準メモリセルに設定される閾値電圧が異なっている。
図1(a)は、第1の実施形態に係る電流比較型センス方式に適用されるセンスアンプの一例を示している。このセンスアンプは、ベリファイ用センスアンプ3Aと読み出し用センスアンプ3Bに共通であるが、後述する基準メモリセルに設定される閾値電圧が異なっている。
図1(a)において、センスアンプSA10の一方入力端は、NチャネルMOSトランジスタ(以下、NMOSと称す)N10を介して選択されたメモリセルMCに接続され、さらに、負荷としてのPチャネルMOSトランジスタ(以下、PMOSと称す)P10を介して電源電圧Vddが供給されるノードに接続されている。また、センスアンプSA10の他方入力端はNMOSN11の一端が接続され、さらに、負荷としてのPチャネルMOSトランジスタ(以下、PMOSと称す)P10を介して電源電圧Vddが供給されるノードに接続されている。このNMOSN11の他端は、基準電流生成回路21が接続されている。NMOSN10、N11は、例えば閾値電圧が0Vに設定されたトランジスタである。
図1(b)は、基準電流生成回路21の一例を示している。この基準電流生成回路21は、例えばNMOSN12、N13、N14、基準メモリセルRMC1、RMC2、RMC3により構成されている。NMOSN12、N13、N14の一端はNMOSN11の他端に接続されている。これらNMOSN12、N13、N14の他端は基準メモリセルRMC1、RMC2、RMC3にそれぞれ接続されている。これら基準メモリセルRMC1、RMC2、RMC3は、メモリセルと同一構成のEEPROMセルであり、それぞれ例えば異なる閾値電圧Vth1、Vth2、Vth3が設定されている。
基準電流生成回路21の構成は、図1(b)に限定されるものではなく、後述する電流ベリファイにこの回路を適用する場合は、NMOSN12、N13、N14、基準メモリセルRMC1、RMC2、RMC3を必要なベリファイ電流の数に応じて増加すればよい。
上記構成のセンスアンプをベリファイ用センスアンプ3Aに適用する場合、選択されたメモリセルMCと基準メモリセルRMC1−RMC3の制御ゲートにワード線WLを介して同一の電圧が供給される。この状態において、ベリファイする閾値電圧に応じて、信号φ1、φ2、φ3が選択的にハイレベルとされ、NMOSN12、N13、N14により選択される基準メモリセルRMC1、RMC2、RMC3のいずれか1つより、基準電流としてのベリファイ電流が出力される。このベリファイ電流と、選択されたメモリセルMCに流れる電流とがセンスアンプSA10により比較される。センスアンプSA10の出力信号は、コントローラ10に供給される。コントローラ10は、センスアンプSA10から供給される信号に応じて、メモリセルに対する書き込みを制御する。
一方、上記構成のセンスアンプSA10を読み出し用センスアンプ3Bに適用する場合、データ読み出し時、選択されたメモリセルMCと基準メモリセルRMC1−RMC3の制御ゲートにワード線WLを介して同一の電圧が供給される。この状態において、先ず、例えばNMOSN13が信号φ2に応じて導通される。この状態において、基準メモリセルRMC2に流れる電流とメモリセルMCに流れる電流がセンスアンプSA10により検出される。この後、センスアンプSA10から出力される信号が“0”である場合、信号φ1に応じてNMOSN12が導通され、“1”である場合、信号φ3に応じてNMOSN14が導通される。このようにして、基準メモリセルRMC1又はRMC3に流れる電流とメモリセルMCに流れる電流がセンスアンプSA10により検出される。信号φ2に応じてセンスアンプSA10から出力される信号と、信号φ1又はφ3に応じてセンスアンプSA10から出力される信号とにより2ビットのデータが生成される。
また、データ書き込み時におけるベリファイ動作において、選択されたメモリセルMC及び基準メモリセルのワード線には、読み出し時と同一の電位が供給される。また、書き込みデータに応じて信号φ1、φ2、φ3が選択される。この状態において、メモリセルMCに流れる電流と、選択された基準メモリセルに流れる電流とがセンスアンプSA10により検出され、ベリファイされる。このようにして、各書き込みデータに対応してメモリセルに流れる電流と、基準メモリセルRMCに流れる基準電流とを比較してマージンが確保される。
電流比較型センス方式は、図1(a)に示すように、データ読み出し時にメモリセルに流れる電流と、基準メモリセルに流れる基準電流をセンスアンプSA10に接続された負荷としてのPMOSP10,P11を用いて増幅し、比較している。
図5は、2値における電圧ベリファイ方式を示し、図6は、4値における電圧ベリファイ方式を示している。電圧ベリファイ方式は、ベリファイ時のワード線電位を読み出し時のワード線電位と異なる電位に設定している。図5に示す2値の場合、ベリファイ時のワード線電位は、ベリファイ電圧1〜ベリファイ電圧4に変化される。また、図6に示す4値の場合、ベリファイ時のワード線電位は、ベリファイ電圧1〜ベリファイ電圧8に変化される。
このように、ベリファイ時と読み出し時のワード線電位を変えた場合、図5、図6に示すように、ベリファイ時のワード線電位に対応したメモリセルの電流は保証できる。しかし、メモリセルのGmばらつき(中央値を実線で示し、上限値、下限値を破線で示す)に起因して、読み出し時のワード線電位に対応したメモリセルの電流は保証できない。図5に示すように、2値の場合、メモリセルのGmがばらついたとしても、基準電流に対して“1”であるか“0”であるかを判断するための電流マージンがともに十分ある。
しかし、図6に示すように、4値の場合、基準電流2に対して、下位ビットが“0”であるか“1”であるかを判別するための電流マージン、及び基準電流3に対して上位ビットが“0”であるか“1”であるかを判別するための電流マージンが、基準電流1に対する電流マージンに比べて小さくなっている。したがって、4値に限らず、多値の場合、上記電圧ベリファイ方式を用いることが困難である。
そこで、第1の実施形態は、ベリファイ時のワード線電位を読み出し時のワード線電位を同一とし、メモリセルに流れる電流と基準メモリセルに流れる電流をセンスアンプにより検出する。
図7は、第1の実施形態に係る2値のベリファイ方式を示し、図8は、第1の実施形態に係る4値のベリファイ方式を示している。
ベリファイ時におけるメモリセルのワード線電位は、読み出し時と同一とし、基準電流を所望の電流値に変える。すると、各基準電流に対してメモリセルの閾値電圧(データ)に応じたベリファイ電流が、従来に比べて大きくなる。このため、メモリセルの各閾値電圧に応じてセンス電流のマージンを十分に確保できる。
上記第1の実施形態によれば、ベリファイ時のワード線電位を読み出し時のワード線電位と同一とし、メモリセルに流れる電流を基準メモリセルに流れる基準電流と比較することにより、メモリセルの閾値電圧をベリファイしている。この電流ベリファイの場合、メモリセルに設定される閾値電圧のばらつきは大きくなるが、読み出し時において、各データに対応した電流マージンを大きくすることができる。したがって、確実な読み出しを行うことができる。
(第2の実施形態)
上述したように、第1の実施形態の場合、閾値電圧のばらつきが大きくなるため、閾値のマージンを十分に確保することができない。例えば書き込みデータに応じてメモリセルを“0”又は“00”状態に設定した場合においても、経時変化によりメモリセルに書き込んだ電子が僅かでも減少した場合、データを正しく読み出すことが困難となる可能性を有している。
上述したように、第1の実施形態の場合、閾値電圧のばらつきが大きくなるため、閾値のマージンを十分に確保することができない。例えば書き込みデータに応じてメモリセルを“0”又は“00”状態に設定した場合においても、経時変化によりメモリセルに書き込んだ電子が僅かでも減少した場合、データを正しく読み出すことが困難となる可能性を有している。
また、NOR型フラッシュメモリの場合、同一ビット線に複数のメモリセルが並列に接続されている。このため、メモリセルに“1”又は“11”のデータが設定されている場合、このメモリセルが非選択の場合オフ状態である必要がある。しかし、オフ状態のメモリセルに流れる電流量が大きくなると、データを正しく読むことができなくなる可能性もある。
そこで、第2の実施形態は、電圧ベリファイと電流ベリファイを用途別に組み合わせて使用することにより、センス電流マージンと閾値電圧マージンをそれぞれ確保する。
図9は、第2の実施形態の動作を示している。正確なセンス電流マージンが必要なベリファイには電流ベリファイを使用し、正確な閾値電圧マージンが必要なベリファイには電圧ベリファイを使用する。
すなわち、データ“00”の最も高い閾値電圧のベリファイに、図8に示すような電流ベリファイを用いた場合、読み出し時のワード線電位と閾値電圧との電位差が僅かとなってしまう。このため、経年変化により閾値電圧が変化した場合、読み出しデータが変化してしまうおそれがある。このため、データ“00”に対応する閾値電圧の下限及び上限は読み出し時のワード線電位より十分高くする必要がある。したがって、データ“00”のベリファイについて、電流ベリファイは適切でないため、電圧ベリファイを用いて閾値電圧を正確に制御する。
また、データ“11”に対応する閾値電圧の下限についても、電圧ベリファイを用いる。すなわち、データ“11”のベリファイに対して電流ベリファイを適用した場合、閾値の低いメモリセルが発生する可能性があり、そのため、非選択時に十分オフしないことがある。したがって、データ“11”の下限側のベリファイに対して電流ベリファイを適用することは適当ではなく、電圧ベリファイを使用する。
電流ベリファイと電圧ベリファイは、コントローラ10が書き込みデータに応じて切り換える。コントローラ10はデータ消去後、データ“11”の下限側のベリファイには電圧ベリファイを行い、上限側のベリファイには電流ベリファイを行う。
図10は、データ書込み時のコントローラ10の動作を示している。コントローラ10は、書き込みデータを判別し(S1)、書き込みデータが“00”の場合、データ書き込み後、電圧ベリファイを行なう(S2、S3)。また、書き込みデータが“01”及び“10”の場合、データ書き込み後、電流ベリファイを実行する(S5、S6)。電圧ベリファイ(S3)の場合、コントローラ10は基準電流生成回路21を制御し、書き込みデータに応じた基準電流を生成させる。さらに、コントローラ10は、第1の電圧生成回路8を制御してワード線の電圧を変更する。この状態において、電圧ベリファイを行い、ベリファイが終了したかどうか判別される(S4)。この結果、書き込みが十分でない場合、再度データの書き込み、及び電圧ベリファイが実行される。
一方、電流ベリファイの場合(S6)、コントローラ10は、第1の電圧発生回路8を制御し、ワード線の電圧を読み出し電圧と同一電圧に設定する。さらに、コントローラ10は、基準電流生成回路21を制御し、書き込みデータに対応した基準電流を発生させる。この状態において、電流ベリファイを行い、ベリファイが終了したかどうか判別される(S7)。この結果、書き込みが十分でない場合、再度データの書き込み、及び電流ベリファイが実行される。このような動作を繰り返すことにより、メモリセルの閾値電圧が設定される。
上記第2の実施形態によれば、読み出し時において、センス電流マージンが必要なデータの書き込みベリファイについは電流ベリファイを用い、正確な閾値電圧の制御が必要なデータの書き込みベリファイについては電圧ベリファイを用いている。このため、データの読み出し時に、データの読み出しエラーの発生を防止でき、しかも、読み出しに必要且つ十分な電流マージンを得ることができる。
(第3の実施形態)
上記のように、メモリセルのGmのばらつきは、センス電流マージン、及び閾値電圧マージンに大きな影響を与える。このため、第3の実施形態では、メモリセルのGmが規定値を超えた異常メモリセルを容易に検知する方法について説明する。
上記のように、メモリセルのGmのばらつきは、センス電流マージン、及び閾値電圧マージンに大きな影響を与える。このため、第3の実施形態では、メモリセルのGmが規定値を超えた異常メモリセルを容易に検知する方法について説明する。
図11に示すように、先ず、メモリセルの閾値電圧を、電流ベリファイを用いて例えば4値のデータ“10”に調整する。次に、このメモリセルの閾値電圧分布を電圧ベリファイにより測定する。データ“10”に対応するGmの閾値分布は予め予測できる。このため、予め予測された規定値以外の閾値電圧を示すメモリセルは、異常メモリセルとして容易に検知できる。
図12は、コントローラ10の動作を示している。コントローラ10は、異常メモリセルを検出する場合、先ず、電流ベリファイにより選択されたメモリセルに例えばデータ“10”を設定する(S11)。すなわち、データを選択されたメモリセルに書き込んだ後、第1の電圧生成回路8によりワード線の電位を読み出し時の電位に設定させる。さらに、コントローラ10は、基準電位生成回路21により、データ“10”に対応したベリファイ用の基準電流を生成させる。
このようにして、メモリセルにデータ“10”に対応する閾値電圧を設定した後、メモリセルに設定された閾値電圧が電圧ベリファイにより測定される(S12)。すなわち、コントローラ10は、基準電流生成回路21により、読み出し時のデータ“10”に対応する基準電流を生成させる。これとともに、コントローラ10は、第1の電圧生成回路8により、データ“10”に対応したベリファイ電圧を生成させる。すなわち、例えば、先ず、データ“10”の閾値電圧の下限に対応した電圧が生成される。この状態において、センスアンプSA10によりメモリセルに流れる電流と基準電流とが比較される。次に、データ“10”の閾値電圧の上限に対応した電圧が生成される。この状態において、センスアンプSA10によりメモリセルに流れる電流と基準電流とが比較される。このようにして、メモリセルに設定された閾値電圧が電圧ベリファイにより測定される。
次いで、測定された閾値電圧と予め測定されたデータ“10”の閾値電圧分布の規定値とが比較される(S13)。この結果、規定値以内である場合は、正常なメモリセルと判別され(S14)、規定値以外である場合は、異常なメモリセルと判別される(S15)。
上記第3の実施形態によれば、電流ベリファイと電圧ベリファイを用いて、Gmが異常なメモリセルを検出することができる。このため、異常なメモリセルを予めスクリーニングすることができる。さらに、この異常なメモリセルを図示せぬ冗長メモリセルに切り換えることにより、メモリセルの歩留まりを向上することが可能である。
尚、上記各実施形態は、多値データを記憶するフラッシュメモリについて説明したが、2値データを記憶するフラッシュメモリに適用可能なことは言うまでもない。
また、基準電流生成回路21の構成は図1(a)(b)に限定されるものではなく、例えば1つの基準メモリセルと、この基準メモリセルに流れる電流をミラー比の異なる複数のカレントミラー回路に供給し、これらカレントミラー回路から複数の基準電流を出力するように構成してもよい。
その他、本発明は、上記各実施形態に限定されるものではなく、発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
1…メモリセルアレイ、8…第1の電圧生成回路、10…コントローラ、21…基準電流生成回路、SA10…センスアンプ、MC…メモリセル、RMC1、RMC2、RMC3…基準メモリセル。
Claims (5)
- 複数のメモリセルが行線及び列線の交差部に配置されるメモリセルアレイと、
閾値電圧のベリファイ時に、データの読み出し時に選択されたメモリセルの行線に供給される電圧と同一の電圧を生成する電圧生成回路と、
少なくとも1つの基準電流を生成する基準電流生成回路と、
閾値電圧のベリファイ時に、前記電圧生成回路により生成された電圧に応じて前記選択されたメモリセルに流れる電流と、基準電流生成回路から出力される基準電流とを比較するセンスアンプと
を具備することを特徴とする不揮発性半導体記憶装置。 - 複数のメモリセルが行線及び列線の交差部に配置されるメモリセルアレイと、
少なくとも1つの基準電流を生成する基準電流生成回路と、
データの読み出し電圧及び前記読み出し電圧と異なるベリファイ電圧の一方を生成し、前記行線に供給する電圧生成回路と、
前記メモリセルに流れる電流と、前記基準電流生成回路から出力されるベリファイ用の基準電流とを比較するセンスアンプと、
前記メモリセルに第1の閾値電圧を設定するベリファイ時に、前記電圧生成回路から出力される前記読み出し電圧に応じて、前記メモリセルに流れる電流と前記基準電流生成回路から供給される基準電流とを前記センスアンプにより比較させ、前記メモリセルに第2の閾値電圧を設定するベリファイ時に、前記電圧生成回路から出力される前記読み出し電圧と異なるベリファイ電圧と前記基準電流生成回路から供給される基準電流とを前記センスアンプにより比較させる制御部と
を具備することを特徴とする不揮発性半導体記憶装置。 - 複数のメモリセルが行線及び列線の交差部に配置されるメモリセルアレイと、
少なくとも1つの基準電流を生成する基準電流生成回路と、
データの読み出し電圧及び前記読み出し電圧と異なるベリファイ電圧の一方を生成し、前記行線に供給する電圧生成回路と、
前記メモリセルに流れる電流と、前記基準電流生成回路から出力されるベリファイ用の基準電流とを比較するセンスアンプと、
前記電圧生成回路により前記行線に読み出し電圧を供給し、前記メモリセルに流れる電流と前記基準電流生成回路により生成された基準電流とを前記センスアンプによって比較することにより、前記メモリセルに閾値電圧を設定し、前記基準電流生成回路により生成された基準電流と前記電圧生成回路により生成された前記ベリファイ電圧に応じて前記メモリセルに流れる電流とを前記センスアンプによって比較することにより、前記メモリセルに設定された閾値電圧を検出し、この検出した閾値電圧が規定値とを比較し、異常メモリセルを検出する制御部と
を具備することを特徴とする不揮発性半導体記憶装置。 - 前記基準電流生成回路は、
異なる閾値電圧が設定された複数の基準メモリセルと、
前記複数の基準メモリセルから1つを選択する選択回路と
を具備することを特徴とする請求項1乃至3のいずれかに記載の不揮発性半導体記憶装置。 - 前記メモリセルアレイはNOR型のメモリセルアレイであることを特徴とする請求項1乃至3のいずれかに記載の不揮発性半導体記憶装置。
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