CN108257644B - 一种测试电路、闪存和测试*** - Google Patents
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Abstract
本发明提供一种测试电路、闪存和测试***，测试电路包括：第一加压模块，与闪存中至少一个叠栅NMOS管的栅端相连，接收第一耐压控制信号和擦除控制信号，当第一耐压控制信号有效且擦除控制信号无效时，向至少一个叠栅NMOS管的栅端施加正电压；第二加压模块，与闪存中至少一个叠栅NMOS管的PWELL端相连，接收第二耐压控制信号和擦除控制信号，当第二耐压控制信号有效且擦除控制信号无效时，向至少一个叠栅NMOS管的PWELL端施加负电压。本发明在进行耐压测试过程中，存储单元没有Over‑erase效应产生，无需进行Over‑erase Correction的过程，因此，有效减小了耐压测试时间和耐压测试成本。
Description
技术领域
本发明涉及存储器技术领域，特别是涉及一种测试电路、一种闪存和一种测试***。
背景技术
NOR Flash(闪存)芯片采用叠栅NMOS管，如图1所示，叠栅NMOS管包括栅端-控制栅Gc和浮置栅Gf，栅端-控制栅Gc和浮置栅Gf重叠。对NOR Flash Cell(单元)进行Program(编程)的方式是采用热电子注入使浮置栅Gf充电的方式，而对NOR Flash Cell进行Erase(擦除)的过程是利用隧道效应，使得浮置栅Gf上的电子通过隧道区A释放掉的过程。当对NORFlash Cell进行Erase操作时，施加在控制栅Gc和源端S上的电压，通过浮置栅Gf-源端S间的电容和浮置栅Gf-控制栅Gc间的电容分压到隧道区A上。为了使施加到隧道区A上的电压尽量大，需要尽可能减小浮置栅Gf-源端S间的电容，这要求隧道区A的面积制作的非常小。因此，在制作NOR Flash Cell时，对NOR Flash Cell的氧化层厚度和耐压特性都有比较高的要求。在对NOR Flash进行CP(Circuit Probin，晶圆测试)测试中，一个很重要的测试环节就是对NOR Flash cell进行耐压测试。这是因为在对NOR Flash Cell进行Erase操作时，通常会在栅端施加负压(-9V)，在PWELL端施加较高的正压(9V)，以满足Erase操作在强度和速度上的要求。但因为浮置栅Gf-沟道间的氧化层极薄，浮置栅Gf-沟道间产生巨大场强时易导致氧化层击穿，因此，需要通过耐压测试找到NOR Flash cell所能承受的最大压差。
现有技术中，耐压测试会参照Erase操作的加压方式，直接在栅端-控制栅Gc施加负压(-9V)，在PWELL端施加正压(9V)，持续一定时间，这个过程相当于几十次的Erase。如果NOR Flash cell的耐压能力有限，浮置栅Gf-沟道间的氧化层会被击穿，从而产生较大的穿通电流，由此，耐压能力弱的NOR Flash cell即被挑选出来。
现有技术中的耐压测试方式存在以下缺陷：耐压测试类似于进行Erase操作的过程，这样某些Erase速度强度较快的NOR Flash cell就会有Over-erase(过擦除)效应产生(即NOR Flash cell的VT电压降到0V以下)，Over-erase的NOR Flash cell所产生的漏电流会影响对其它耐压能力弱的NOR Flash cell的耐压性判断。因此，现有技术中的耐压测试中还包含一个Over-erase Correction(校正)过程，以消除Over-erase效应的影响。而增加的Over-erase Correction过程，大大增加了耐压测试的时间。
发明内容
鉴于上述问题，本发明实施例的目的在于提供一种测试电路、一种闪存和一种测试***，以解决现有技术中的耐压测试方式耐压测试时间长的问题。
为了解决上述问题，本发明实施例公开了一种测试电路，应用于闪存，所述闪存包括多个存储单元，每个所述存储单元由叠栅NMOS管构成，所述测试电路包括：
第一加压模块，所述第一加压模块与至少一个所述叠栅NMOS管的栅端相连，所述第一加压模块用于接收第一耐压控制信号和擦除控制信号，当所述第一耐压控制信号有效且所述擦除控制信号无效时，所述第一加压模块向所述至少一个叠栅NMOS管的栅端施加正电压；
第二加压模块，所述第二加压模块与所述至少一个叠栅NMOS管的PWELL端相连，所述第二加压模块用于接收第二耐压控制信号和所述擦除控制信号，当所述第二耐压控制信号有效且所述擦除控制信号无效时，所述第二加压模块向所述至少一个叠栅NMOS管的PWELL端施加负电压。
可选地，所述第一耐压控制信号在高电平时有效，或所述第一耐压控制信号在低电平时有效。
可选地，所述第二耐压控制信号在高电平时有效，或所述第二耐压控制信号在低电平时有效。
可选地，所述擦除控制信号在高电平时无效，或所述擦除控制信号在低电平时无效。
可选地，所述第一加压模块包括：
第一反相器，所述第一反相器的输入端接收所述第一耐压控制信号，所述第一反相器的电源端与所述正电压的提供端相连；
第一PMOS管，所述第一PMOS管的栅端与所述第一反相器的输出端相连，所述第一PMOS管的源端与所述正电压的提供端相连，所述第一PMOS管的漏端与所述至少一个叠栅NMOS管的栅端相连；
第一与非门，所述第一与非门的第一输入端接收所述擦除控制信号，所述第一与非门的第二输入端接收地址译码信号，所述第一与非门的电源端与所述闪存的电源端相连；
第二反相器，所述第二反相器的输入端与所述第一与非门的输出端相连，所述第二反相器的电源端与所述闪存的电源端相连；
第一双阱NMOS管，所述第一双阱NMOS管的栅端与所述第二反相器的输出端相连，所述第一双阱NMOS管的漏端分别与所述第一PMOS管的漏端和所述至少一个叠栅NMOS管的栅端相连，所述第一双阱NMOS管的P阱端与所述负电压的提供端相连，所述第一双阱NMOS管的N阱端与所述闪存的电源端相连。
可选地，所述第二加压模块包括：
第三反相器，所述第三反相器的输入端接收所述第二耐压控制信号；
第二与非门，所述第二与非门的第一输入端接收所述擦除控制信号，所述第二与非门的第二输入端与所述第三反相器的输出端相连，所述第二与非门的电源端与所述闪存的电源端相连；
第四反相器，所述第四反相器的输入端与所述第二与非门的输出端相连，所述第四反相器的电源端与所述闪存的电源端相连；
第五反相器，所述第五反相器的输入端与所述第四反相器的输出端相连，所述第五反相器的电源端与所述正电压的提供端相连；
第二PMOS管，所述第二PMOS管的栅端与所述第五反相器的输出端相连，所述第二PMOS管的源端与所述正电压的提供端相连，所述第二PMOS管的漏端与所述至少一个叠栅NMOS管的PWELL端相连；
第二双阱NMOS管，所述第二双阱NMOS管的栅端接收所述第二耐压控制信号，所述第二双阱NMOS管的漏端分别与所述第二PMOS管的漏端和所述至少一个叠栅NMOS管的PWELL端相连，所述第二双阱NMOS管的P阱端与所述负电压的提供端相连，所述第二双阱NMOS管的N阱端与所述闪存的电源端相连。
为了解决上述问题，本发明实施例还公开了一种闪存，包括至少一个所述的测试电路和多个存储单元，每个所述存储单元由叠栅NMOS管构成，每个所述叠栅NMOS管与一所述测试电路相连。
为了解决上述问题，本发明实施例还公开了一种测试***，包括所述的闪存和控制器，所述控制器分别与所述闪存中的各测试电路相连，所述控制器用于产生第一耐压控制信号、第二耐压控制信号和擦除控制信号，并分别输出至所述各测试电路。
本发明实施例包括以下优点：在对闪存进行耐压测试时，若第一加压模块接收的第一耐压控制信号有效且擦除控制信号无效时，则第一加压模块分别向至少一个叠栅NMOS管的栅端施加正电压，若第二加压模块接收的第二耐压控制信号有效且擦除控制信号无效，则第二加压模块分别向至少一个叠栅NMOS管的PWELL端施加负电压，直至所有叠栅NMOS管均被施加电压。在测试电路对叠栅NMOS管进行耐压测试的过程中，由于叠栅NMOS管的栅端承受正电压，叠栅NMOS管的PWELL端承受负电压，叠栅NMOS管对应的存储单元不会产生Over-erase效应，无需进行Over-erase Correction的过程，因此，本发明实施例可以有效减小存储单元的耐压测试时间和耐压测试成本。
附图说明
图1是叠栅NMOS管的结构示意图；
图2是本发明的一种测试电路实施例的结构框图；
图3是本发明的一种测试电路具体实施例的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
参照图2，其示出了本发明的一种测试电路1实施例的结构框图，其中，闪存包括多个存储单元，每个存储单元由叠栅NMOS管2构成，该测试电路1具体可以包括如下模块：第一加压模块10，第一加压模块10与至少一个叠栅NMOS管2的栅端相连，第一加压模块10用于接收第一耐压控制信号TBALLWL和擦除控制信号ERS_EN，当第一耐压控制信号TBALLWL有效且擦除控制信号ERS_EN无效时，第一加压模块10向至少一个叠栅NMOS管2的栅端施加正电压V+；第二加压模块20，第二加压模块20与至少一个叠栅NMOS管2的PWELL端相连，第二加压模块20用于接收第二耐压控制信号TBPWNV和擦除控制信号ERS_EN，当第二耐压控制信号TBPWNV有效且擦除控制信号ERS_EN无效时，第二加压模块20向至少一个叠栅NMOS管2的PWELL端施加负电压V-。
其中，当第一耐压控制信号TBALLWL有效且擦除控制信号ERS_EN无效时，第一加压模块10向至少一个叠栅NMOS管2的栅端施加正电压V+，当第二耐压控制信号TBPWNV有效且擦除控制信号ERS_EN无效时，第二加压模块20向至少一个叠栅NMOS管2的PWELL端施加负电压V-，此时，测试电路1对至少一个叠栅NMOS管2进行耐压测试。由于在耐压测试过程中，叠栅NMOS管2的栅端承受正电压V+，叠栅NMOS管2的PWELL端承受负电压V-，因此，叠栅NMOS管2对应的存储单元不会产生Over-erase效应，无需对叠栅NMOS管2对应的存储单元进行Over-erase Correction的过程，因此，本发明实施例可以有效减小存储单元的耐压测试时间和耐压测试成本。
可选地，第一耐压控制信号TBALLWL可以在高电平时有效，或第一耐压控制信号TBALLWL可以在低电平时有效。可选地，第二耐压控制信号TBPWNV可以在高电平时有效，或第二耐压控制信号TBPWNV可以在低电平时有效。可选地，擦除控制信号ERS_EN可以在高电平时无效，或擦除控制信号ERS_EN可以在低电平时无效。
可选地，参照图3，在本发明的一个具体实施例中，第一加压模块10可以包括：第一反相器F1，第一反相器F1的输入端接收第一耐压控制信号TBALLWL，第一反相器F1的电源端与正电压V+的提供端相连；第一PMOS管P1，第一PMOS管P1的栅端与第一反相器F1的输出端相连，第一PMOS管P1的源端与正电压V+的提供端相连，第一PMOS管P1的漏端与至少一个叠栅NMOS管2的栅端相连；第一与非门AN1，第一与非门AN1的第一输入端接收擦除控制信号ERS_EN，第一与非门AN1的第二输入端接收地址译码信号，第一与非门AN1的电源端与闪存的电源端相连，闪存的电源端提供电压VCC；第二反相器F2，第二反相器F2的输入端与第一与非门AN1的输出端相连，第二反相器F2的电源端与闪存的电源端相连；第一双阱NMOS管N1，第一双阱NMOS管N1的栅端与第二反相器F2的输出端相连，第一双阱NMOS管N1的漏端分别与第一PMOS管P1的漏端和至少一个叠栅NMOS管2的栅端相连，第一双阱NMOS管N1的P阱端与负电压V-的提供端相连，第一双阱NMOS管N1的N阱端与闪存的电源端相连。
可选地，参照图3，在本发明的一个具体实施例中，第二加压模块20可以包括：第三反相器F3，第三反相器F3的输入端接收第二耐压控制信号TBPWNV；第二与非门AN2，第二与非门AN2的第一输入端接收擦除控制信号ERS_EN，第二与非门AN2的第二输入端与第三反相器F3的输出端相连，第二与非门AN2的电源端与闪存的电源端相连；第四反相器F4，第四反相器F4的输入端与第二与非门AN2的输出端相连，第四反相器F4的电源端与闪存的电源端相连；第五反相器F5，第五反相器F5的输入端与第四反相器F4的输出端相连，第五反相器F5的电源端与正电压V+的提供端相连；第二PMOS管P2，第二PMOS管P2的栅端与第五反相器F5的输出端相连，第二PMOS管P2的源端与正电压V+的提供端相连，第二PMOS管P2的漏端与至少一个叠栅NMOS管2的PWELL端相连；第二双阱NMOS管N2，第二双阱NMOS管N2的栅端接收第二耐压控制信号TBPWNV，第二双阱NMOS管N2的漏端分别与第二PMOS管P2的漏端和至少一个叠栅NMOS管2的PWELL端相连，第二双阱NMOS管N2的P阱端与负电压V-的提供端相连，第二双阱NMOS管N2的N阱端与闪存的电源端相连。图3中，至少一个叠栅NMOS管2为一个叠栅NMOS管2。
图3中，第一耐压控制信号TBALLWL、第二耐压控制信号TBPWNV为高电平时有效，擦除控制信号ERS_EN为低电平时无效。当第一耐压控制信号TBALLWL有效且擦除控制信号ERS_EN无效时，第一加压模块10中第一PMOS管P1导通，第一双阱NMOS管N1关闭，此时，第一加压模块10向叠栅NMOS管2的栅端施加正电压V+；当第二耐压控制信号TBPWNV有效且擦除控制信号ERS_EN无效时，第二加压模块20中第二PMOS管P2关闭，第二双阱NMOS管N2导通，此时，第二加压模块20向叠栅NMOS管2的PWELL端施加负电压V-。
需要说明的是，图3中，当第一耐压控制信号TBALLWL无效且擦除控制信号ERS_EN有效时，第一加压模块10中第一PMOS管P1关闭，第一双阱NMOS管N1导通，此时，第一加压模块10向叠栅NMOS管2的栅端施加负电压V-，当第二耐压控制信号TBPWNV无效且擦除控制信号ERS_EN有效时，第二加压模块20中第二PMOS管P2导通，第二双阱NMOS管N2关闭，此时，第二加压模块20向叠栅NMOS管2的PWELL端施加正电压V+。由此可见，图3所示的测试电路1还可以实现对叠栅NMOS管2进行擦除操作的加压方式。
本发明实施例的测试电路包括以下优点：在对闪存进行耐压测试时，若第一加压模块接收的第一耐压控制信号有效且擦除控制信号无效时，则第一加压模块分别向至少一个叠栅NMOS管的栅端施加正电压，若第二加压模块接收的第二耐压控制信号有效且擦除控制信号无效，则第二加压模块分别向至少一个叠栅NMOS管的PWELL端施加负电压，直至所有叠栅NMOS管均被施加电压。在测试电路对叠栅NMOS管进行耐压测试的过程中，叠栅NMOS管对应的存储单元不会产生Over-erase效应，无需进行Over-erase Correction的过程，因此，本发明实施例的测试电路可以有效减小存储单元的耐压测试时间和耐压测试成本。另外，本发明实施例的测试电路还可以实现对叠栅NMOS管进行擦除操作的加压方式。
本发明实施例还公开了一种闪存，包括至少一个上述的测试电路1和多个存储单元，每个存储单元由叠栅NMOS管2构成，每个叠栅NMOS管2与一测试电路1相连。
具体地，当测试电路1与闪存中全部的叠栅NMOS管2相连时，则通过一个测试电路1即可完成对闪存中各存储单元的耐压测试。当测试电路1与闪存中部分叠栅NMOS管2相连时，则可以通过多个测试电路1完成对闪存中各存储单元的耐压测试，其中，每个测试电路1分别与不同的叠栅NMOS管2相连。
本发明实施例的闪存包括以下优点：通过至少一个上述的测试电路对多个存储单元进行耐压测试，由于在耐压测试过程中，叠栅NMOS管的栅端承受正电压，叠栅NMOS管的PWELL端承受负电压，因此，叠栅NMOS管对应的存储单元不会产生Over-erase效应，无需对叠栅NMOS管对应的存储单元进行Over-erase Correction的过程，因此，本发明实施例可以有效减小存储单元的耐压测试时间和耐压测试成本。另外，闪存中的测试电路还可以实现对叠栅NMOS管进行擦除操作的加压方式。
本发明实施例还公开了一种测试***，包括上述的闪存和控制器，控制器分别与闪存中的各测试电路1相连，控制器用于产生第一耐压控制信号TBALLWL、第二耐压控制信号TBPWNV和擦除控制信号ERS_EN，并分别输出至各测试电路1。
本发明实施例的测试***包括以下优点：采用上述的闪存，并通过控制器产生第一耐压控制信号、第二耐压控制信号和擦除控制信号，并分别输出至各测试电路，以控制各测试电路对上述的闪存进行耐压测试、擦除操作。由于在耐压测试过程中，闪存中叠栅NMOS管的栅端承受正电压，叠栅NMOS管的PWELL端承受负电压，因此，叠栅NMOS管对应的存储单元不会产生Over-erase效应，无需对叠栅NMOS管对应的存储单元进行Over-eraseCorrection的过程，因此，本发明实施例可以有效减小存储单元的耐压测试时间和耐压测试成本。
对于闪存实施例和测试***实施例而言，由于其包括测试电路，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
本领域内的技术人员应明白，本发明实施例的实施例可提供为方法、装置、或计算机程序产品。因此，本发明实施例可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明实施例可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本发明实施例是参照根据本发明实施例的方法、终端设备(***)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理终端设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理终端设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理终端设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理终端设备上，使得在计算机或其他可编程终端设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程终端设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
尽管已描述了本发明实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明实施例范围的所有变更和修改。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。
以上对本发明所提供的一种测试电路、一种闪存和一种测试***，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (8)
1.一种测试电路，其特征在于，应用于闪存，所述闪存包括多个存储单元，每个所述存储单元由叠栅NMOS管构成，所述测试电路包括：
第一加压模块，所述第一加压模块与至少一个所述叠栅NMOS管的栅端相连，所述第一加压模块用于接收第一耐压控制信号和擦除控制信号，当所述第一耐压控制信号有效且所述擦除控制信号无效时，所述第一加压模块向所述至少一个叠栅NMOS管的栅端施加正电压；
第二加压模块，所述第二加压模块与所述至少一个叠栅NMOS管的PWELL端相连，所述第二加压模块用于接收第二耐压控制信号和所述擦除控制信号，当所述第二耐压控制信号有效且所述擦除控制信号无效时，所述第二加压模块向所述至少一个叠栅NMOS管的PWELL端施加负电压。
2.根据权利要求1所述的测试电路，其特征在于，所述第一耐压控制信号在高电平时有效，或所述第一耐压控制信号在低电平时有效。
3.根据权利要求1所述的测试电路，其特征在于，所述第二耐压控制信号在高电平时有效，或所述第二耐压控制信号在低电平时有效。
4.根据权利要求1所述的测试电路，其特征在于，所述擦除控制信号在高电平时无效，或所述擦除控制信号在低电平时无效。
5.根据权利要求1所述的测试电路，其特征在于，所述第一加压模块包括：
第一反相器，所述第一反相器的输入端接收所述第一耐压控制信号，所述第一反相器的电源端与所述正电压的提供端相连；
第一PMOS管，所述第一PMOS管的栅端与所述第一反相器的输出端相连，所述第一PMOS管的源端与所述正电压的提供端相连，所述第一PMOS管的漏端与所述至少一个叠栅NMOS管的栅端相连；
第一与非门，所述第一与非门的第一输入端接收所述擦除控制信号，所述第一与非门的第二输入端接收地址译码信号，所述第一与非门的电源端与所述闪存的电源端相连；
第二反相器，所述第二反相器的输入端与所述第一与非门的输出端相连，所述第二反相器的电源端与所述闪存的电源端相连；
第一双阱NMOS管，所述第一双阱NMOS管的栅端与所述第二反相器的输出端相连，所述第一双阱NMOS管的漏端分别与所述第一PMOS管的漏端和所述至少一个叠栅NMOS管的栅端相连，所述第一双阱NMOS管的P阱端与所述负电压的提供端相连，所述第一双阱NMOS管的N阱端与所述闪存的电源端相连。
6.根据权利要求1所述的测试电路，其特征在于，所述第二加压模块包括：
第三反相器，所述第三反相器的输入端接收所述第二耐压控制信号；
第二与非门，所述第二与非门的第一输入端接收所述擦除控制信号，所述第二与非门的第二输入端与所述第三反相器的输出端相连，所述第二与非门的电源端与所述闪存的电源端相连；
第四反相器，所述第四反相器的输入端与所述第二与非门的输出端相连，所述第四反相器的电源端与所述闪存的电源端相连；
第五反相器，所述第五反相器的输入端与所述第四反相器的输出端相连，所述第五反相器的电源端与所述正电压的提供端相连；
第二PMOS管，所述第二PMOS管的栅端与所述第五反相器的输出端相连，所述第二PMOS管的源端与所述正电压的提供端相连，所述第二PMOS管的漏端与所述至少一个叠栅NMOS管的PWELL端相连；
第二双阱NMOS管，所述第二双阱NMOS管的栅端接收所述第二耐压控制信号，所述第二双阱NMOS管的漏端分别与所述第二PMOS管的漏端和所述至少一个叠栅NMOS管的PWELL端相连，所述第二双阱NMOS管的P阱端与所述负电压的提供端相连，所述第二双阱NMOS管的N阱端与所述闪存的电源端相连。
7.一种闪存，其特征在于，包括至少一个权利要求1-6中任一项所述的测试电路和多个存储单元，每个所述存储单元由叠栅NMOS管构成，每个所述叠栅NMOS管与一所述测试电路相连。
8.一种测试***，其特征在于，包括权利要求7所述的闪存和控制器，所述控制器分别与所述闪存中的各测试电路相连，所述控制器用于产生第一耐压控制信号、第二耐压控制信号和擦除控制信号，并分别输出至所述各测试电路。
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Citations (8)
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2016
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