KR100900240B1 - 스택 패키지 및 그의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 스택 패키지는, 적어도 둘 이상의 제1반도체 칩; 상기 두개의 제1반도체 칩 상에 상기 두개의 제1반도체 칩과 전기적으로 연결되도록 배치된 적어도 하나 이상의 제2반도체 칩; 상기 적어도 둘 이상의 제1반도체 칩에 부착된 다수개의 제1외부접속단자; 상기 제1외부접속단자의 일부분이 노출되도록 상기 제1반도체 칩의 상면 및 상기 제2반도체 칩의 측면에 형성된 제1봉지부; 및 상기 노출된 제1외부접속단자 부분에 부착된 제2외부접속단자를 포함한다.

Description

스택 패키지 및 그의 제조 방법{Stack package and method for fabricating of the same}
본 발명은 스택 패키지 및 그의 제조 방법에 관한 것으로서, 보다 상세하게는, 두께가 얇고 용량이 큰 스택 패키지 및 그의 제조 방법에 관한 것이다.
반도체 집적 소자에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전하고 있으며, 최근에는 소형화 및 고용량화와 실장 효율성을 만족시킬 수 있는 스택 패키지(Stack package)에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우, 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다.
스택 패키지는 제조 기술에 따라 개별 반도체 칩 또는 반도체 패키지를 스택한 후, 한번에 스택된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩 또는 반도체 패키지들을 스택하여 형성하는 방법으로 형성하며, 상기 스택 패키 지들은 스택된 다수의 반도체 칩들 또는 패키지들 간에 금속 와이어, 범프 또는 관통 전극 등을 통하여 전기적으로 연결된다.
상기 스택 패키지 중 다수의 반도체 패키지로 형성하는 스택 패키지는 완성된 다수의 반도체 패키지를 스택하여 형성하기 때문에 스택 패키지의 크기 및 두께가 크다는 단점이 있다.
또한, 다수의 반도체 칩으로 형성하는 스택 패키지는 상대적으로 얇은 두께로 스택 패키지를 형성할 수 있으나 금속와이어를 이용한 스택되는 반도체 칩 간의 전기적인 연결 공정이 어렵고 금속와이어 형성을 위한 반도체 칩간 공간이 필요하다는 단점이 있다.
한편, 반도체 패키지와 반도체 칩을 함께 스택하여 패키지 온 패키지(Package on package)의 형태로 스택 패키지를 형성할 수 있으며, 이는 상부 패키지와 하부 패키지로 구성되고 상부 패키지에는 다수 2개 이상의 반도체 칩이 스택되어 이루어진다.
그러나, 상기 패키지 온 패키지의 경우에서도 상부 패키지에 스택되는 반도체 칩의 수가 증가할수록 스택 패키지의 두께가 증가한다.
본 발명은 두께가 얇고 용량이 큰 스택 패키지 및 그의 제조 방법을 제공한다.
본 발명에 따른 스택 패키지는, 적어도 둘 이상의 제1반도체 칩; 상기 두개의 제1반도체 칩 상에 상기 두개의 제1반도체 칩과 전기적으로 연결되도록 배치된 적어도 하나 이상의 제2반도체 칩; 상기 적어도 둘 이상의 제1반도체 칩에 부착된 다수개의 제1외부접속단자; 상기 제1외부접속단자의 일부분이 노출되도록 상기 제1반도체 칩의 상면 및 상기 제2반도체 칩의 측면에 형성된 제1봉지부; 및 상기 노출된 제1외부접속단자 부분에 부착된 제2외부접속단자를 포함한다.
상기 적어도 둘 이상의 제1반도체 칩은 상호 이격되도록 배열된다.
상기 적어도 둘 이상의 제1반도체 칩 사이 부분에 형성된 제2봉지부를 더 포함한다.
상기 제2반도체 칩은 상기 두개의 제1반도체 칩 상에 플립 칩 본딩된다.
상기 제1반도체 칩은 상면에 재배선이 이루어진다.
상기 제1반도체과 상기 제2반도체 칩 사이에 개재된 충진재를 더 포함한다.
상기 제2반도체 칩은 상기 두개의 제1반도체 칩을 합한 크기보다 작은 크기를 갖는다.
상기 제1반도체 칩은 직선의 형태로 배열되거나 또는 매트릭스 형태로 배열된다.
상기 제1반도체 칩 반대 방향의 상기 제2반도체 칩 일면이 외부로 노출된다.
또한, 본 발명에 따른 스택 패키지의 제조 방법은, 제1캐리어 상에 적어도 둘 이상의 제1반도체 칩들로 이루어진 제1반도체 칩 그룹들을 상호 이격되도록 페이스 다운 타입으로 다수 배치시키는 단계; 상기 제1캐리어의 상면에 상기 제1반도 체 칩 그룹들을 감싸도록 제2봉지부를 형성하는 단계; 상기 제1반도체 칩 그룹들과 상기 제2봉지부가 일부 두께로 잔류하도록 상기 제1반도체 칩 그룹들과 상기 제2봉지부를 제거하는 단계; 상기 제1반도체 칩 그룹들의 하면과 상기 제2봉지부 상에 제2캐리어를 부착함과 아울러 상기 제1캐리어를 제거하는 단계; 상기 각 제1반도체 칩 그룹의 두개의 제1반도체 칩 상에 상기 두개의 제1반도체 칩과 전기적으로 연결되도록 적어도 하나 이상의 제2반도체 칩으로 이루어진 제2반도체 칩 그룹을 배치시키는 단계; 상기 제1반도체 칩 그룹의 적어도 둘 이상의 제1반도체 칩에 다수개의 제1외부접속단자를 부착하는 단계; 상기 제1외부접속단자와 상기 제1 및 제2반도체 칩 그룹을 덮도록 제1봉지부를 형성하는 단계; 상기 제1외부접속단자의 일부분이 노출되도록 상기 제2반도체 칩 그룹, 제1외부접속단자 및 상기 제2봉지부를 제거하는 단계; 상기 일부 두께로 잔류된 제1외부접속단자 상에 제2외부접속단자를 부착하는 단계; 상기 제2반도체 칩 그룹을 포함한 상기 제1반도체 칩 그룹별로 분리되도록 쏘잉 공정을 수행하는 단계; 및 상기 제2캐리어를 제거하는 단계를 포함한다.
상기 제1반도체 칩 그룹의 적어도 둘 이상의 제1반도체 칩은 상호 이격되도록 배열한다.
상기 제2봉지부는 상기 제1반도체 칩 그룹의 적어도 둘 이상의 제1반도체 칩 사이 부분에 형성한다.
상기 제2반도체 칩 그룹의 제2반도체 칩은 상기 두개의 제1반도체 칩 상에 플립 칩 본딩되도록 실장한다.
상기 제1캐리어를 제거하는 단계 후, 그리고, 상기 제2반도체 칩 그룹을 배치시키는 단계 전, 상기 각 제1반도체 칩의 상면에 재배선을 형성하는 단계를 더 포함한다.
상기 제1외부접속단자를 형성하는 단계 후, 그리고, 상기 제1봉지부를 형성하는 단계 전, 상기 두개의 제1반도체 칩과 제2반도체 칩 사이에 충진재를 형성하는 단계를 더 포함한다.
상기 제2반도체 칩은 상기 두개의 제1반도체 칩을 합한 크기보다 작은 크기를 갖는다.
상기 제1반도체 칩 그룹의 제1반도체 칩들은 상기 제1캐리어 상에 직선의 형태로 배열하거나 또는 매트릭스 형태로 배열한다.
상기 제1외부접속단자의 일부분이 노출되도록 상기 제2봉지부를 제거하는 단계는 상기 제1반도체 칩 그룹 반대 방향의 상기 제2반도체 칩 그룹의 일면이 외부로 노출되도록 수행한다.
본 발명은 일부 두께가 제거된 두개 이상의 반도체 칩 상에 일부 두께가 제거된 반도체 칩을 하나 이상 스택하여 스택 패키지를 형성함으로써 두께가 얇고 용량이 큰 스택 패키지를 형성할 수 있다.
본 발명은 일부 두께 제거되어 얇은 두께를 갖는 적어도 둘 이상의 제1반도체 칩 상에 상기 두개의 반도체 칩과 전기적으로 연결되도록 일부 두께가 제거된 제2반도체 칩을 스택하고, 상기 제1반도체 칩의 양측 가장자리 부분으로 외부회로와 전기적으로 연결되는 외부접속단자를 형성함으로써 두께가 얇고 용량이 큰 스택 패키지를 형성할 수 있다.
이하에서는, 본 발명의 실시예에 스택 패키지 및 그의 제조 방법을 상세히 설명하도록 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 스택 패키지를 도시한 도면이다.
도 1a를 참조하면, 상면에 본딩 패드(112)를 구비한 두개의 제1반도체 칩(110) 상에 상기 두개의 제1반도체 칩(110)과 전기적으로 연결되도록 범프(122)를 매개로 제2반도체 칩(120)이 플립 칩 본딩된다. 상기 두개의 제1반도체 칩(110)의 상면 양측 가장자리에는 다수개의 제1외부접속단자(130)가 부착된다. 상기 제1반도체 칩(110)의 상면 및 상기 제2반도체 칩(120)의 측면에는 상기 제1외부접속단자(130)의 일부분이 노출되도록 제1봉지부(140)가 형성되며, 상기 노출된 제1외부접속단자(130) 부분에는 제2외부접속단자(150)가 부착된다.
상기 두개의 제1반도체 칩(110)은 동일한 크기를 갖거나 또는 다른 크기를 가질 수 있고, 상기 제2반도체 칩(120)은 상기 두개의 제1반도체 칩(110)을 합한 크기보다 작은 크기를 가지며, 상기 제2반도체 칩(120)의 크기에 따라 상기 제1외부접속단자(130)의 형성을 위하여 상호 이격되도록 배치된다. 이때, 상기 제1반도체 칩(110) 사이에는 제2봉지부(160)가 형성된다.
상기 제2반도체 칩(120)은 상기 두개의 제1반도체 칩(110)에 모두 전기적으 로 연결되며, 상기 각 제1반도체 칩(110)의 상면에는 상기 상부에 부착되는 제2반도체 칩(120)과의 전기적인 연결을 위하여 재배선(114)이 형성된다.
상기 두개의 제1반도체 칩(110)과 상부에 부착되는 상기 제2반도체 칩(120)의 사이에는 상기 범프(122)를 통한 전기적인 연결 조인트 부의 신뢰성을 향상시키기 위하여 충진재(170)가 개재된다.
상기 제1반도체 칩(110)은, 도 1b 및 도 1c에 도시된 바와 같이, 상술한 두개의 반도체 칩이 배열되는 구조 외에 상기 제1반도체 칩(110)의 크기가 작은 경우, 원형의 캐리어(180b) 상에 적어도 둘 이상이 매트릭스의 형태로 배열되거나 직선의 형태로 배열된다.
한편, 본 발명의 실시예에 따른 스택 패키지는 도 2a 내지 도 2j에 도시된 바와 같은 방법으로 제조된다.
도 2a를 참조하면, 제1캐리어(180a) 상에 상면에 본딩 패드(112)를 구비한 두개의 제1반도체 칩(110)들로 이루어진 제1반도체 칩 그룹(110a)들을 상호 이격되도록 페이스 다운 타입으로 다수 배치시킨다.
상기 제1반도체 칩 그룹(110a)은 크기가 동일하거나 또는 다른 두개의 반도체 칩으로 구성된 경우 외에 상기 제1반도체 칩(110)의 크기에 따라 적어도 둘 이상으로 이루어질 수 있으며, 상기 제1반도체 칩 그룹(110a)의 제1반도체 칩(110)들은 상기 제1캐리어(180a) 상에 직선의 형태로 배열하거나 또는 매트릭스 형태로 배열할 수 있다.
상기 제1반도체 칩 그룹(110a)의 제1반도체 칩(110)들은 후속 공정에서 상기 제1반도체 칩(110)의 양측 가장자리에 형성되는 외부접속단자의 형성 공간을 확보하기 위하여 상호 이격되어 배치될 수 있다.
상기 제1반도체 칩 그룹(110a)들 사이의 이격된 부분은 후속 스택 패키지의 형성 완료 후, 각 스택 패키지로 분리시키기 위한 스크라이브 라인이다.
도 2b를 참조하면, 상기 다수의 제1반도체 칩 그룹(110a)들이 배치된 상기 제1캐리어(180a) 상에 상기 제1반도체 칩 그룹(110a)를 덮도록 제2봉지부(160)를 형성한다. 이때, 상기 제1반도체 칩 그룹(110a)의 제1반도체 칩(110)들이 이격되어 있는 경우 상기 이격된 공간에도 제2봉지부(160)가 형성된다.
도 2c를 참조하면, 상기 제1캐리어(180a) 상에 제1반도체 칩 그룹(110a)들과 상기 제1반도체 칩 그룹(110a)들의 사이 부분에 제2봉지부(160)가 일부 두께로 잔류하도록 상기 제1반도체 칩 그룹(110a)들의 제1반도체 칩(110)들과 상기 제2봉지부(160)를 제거하여 두께를 줄인다.
도 2d를 참조하면, 상기 두께가 줄어든 제1반도체 칩 그룹(110a)들의 하면과 상기 제2봉지부(160) 상에 제2캐리어(180b)를 부착함과 아울러 상기 제1캐리어를 제거하여 상기 제1반도체 칩 그룹(110a)을 구성하는 각 제1반도체 칩(110) 상면의 본딩 패드(112)를 노출시킨다.
도 2e를 참조하면, 상기 제1반도체 칩 그룹(110a)들의 각 제1반도체 칩(110)의 상면에 상기 제1반도체 칩(110)의 본딩 패드(112)와 전기적으로 연결되고 후속 공정에서 실장되는 제2반도체 칩들과의 전기적인 연결을 위한 재배선(114)을 형성한다.
도 2f를 참조하면, 상기 각 제1반도체 칩 그룹(110a)의 두개의 제1반도체 칩(110) 상에 상기 두개의 제1반도체 칩(110)과 상기 재배선(114)을 통하여 전기적으로 연결되도록 범프(122)를 매개로 제2반도체 칩(120)을 배치시킨다.
상기 제2반도체 칩(120)은 후속 공정에서 수행되는 제1외부접속단자(130)의 형성을 위하여 상기 두개의 제1반도체 칩(110)을 합한 크기보다 작은 크기를 갖는 반도체 칩을 이용한다.
상기 제1반도체 칩 그룹(110a)의 제1반도체 칩(110)이 적어도 둘 이상으로 이루어진 경우, 상기 제2반도체 칩(120)은 적어도 하나 이상이 배치되어 제2반도체 칩 그룹을 이룬다. 즉, 상기 제1반도체 칩 그룹(110a)의 제1반도체 칩(110)이 세개의 제1반도체 칩(110)으로 이루어진 경우, 상기 제2반도체 칩(120)은 상기 제1반도체 칩(110)들 상에 두개가 배치된다.
그런 다음, 상기 각 제1반도체 칩 그룹(110a)의 두개의 제1반도체 칩(110)의 양측 가장자리에, 즉, 상기 제2반도체 칩(120)의 측면으로 상기 재배선(114)과 전기적으로 연결되는 솔더볼과 같은 다수의 제1외부접속단자(130)를 부착한다.
도 2g를 참조하면, 상기 각 제1반도체 칩 그룹(110a)의 두개의 제1반도체 칩(110)과 제2반도체 칩(120) 사이에 상기 범프(122)의 신뢰성을 향상시키기 위하여 충진재(170)를 형성한다.
이어서, 상기 제2캐리어(180b) 상에 상기 제1외부접속단자(130)와 상기 제1반도체 칩 그룹(110a)의 제1반도체 칩(110) 및 제2반도체 칩(120)을 덮도록 제1봉지부(140)를 형성한다.
도 2h를 참조하면, 상기 제2캐리어(180b) 상에 상기 제2반도체 칩(120)들과 상기 제1외부접속단자(130)의 일부분이 노출되도록 함과 아울러 상기 제2반도체 칩(120)들과 상기 제1외부접속단자(130) 및 상기 제1봉지부(140)가 일부 두께로 잔류하도록 상기 제1외부접속단자(130), 상기 제2반도체 칩(120) 및 상기 제2봉지부(140)를 제거하여 두께를 줄인다.
도 2i를 참조하면, 상기 일부 두께로 잔류된 제1외부접속단자(130) 상에 솔더볼과 같은 제2외부접속단자(150)를 부착한다.
그런 다음, 상기 제1반도체 칩 그룹(110a)들 사이의 부분으로 쏘잉 공정을 수행하여 상기 제2반도체 칩(120)을 포함한 상기 제1반도체 칩 그룹(110a) 별로 분리한다.
도 2j를 참조하면, 상기 제1반도체 칩 그룹의 제1반도체 칩(110) 및 제2봉지부(160)에 부착된 상기 제2캐리어를 제거하여 스택 패키지의 제조를 완료한다.
상기 도 2i 및 도 2j에서의 상기 쏘잉 공정 및 상기 제2캐리어의 제거 공정은 순서를 달리하여, 즉, 상기 제2캐리어를 우선적으로 제거한 후 상기 쏘잉 공정을 수행하는 방법으로 진행할 수 있다.
이상에서와 같이, 본 발명은 일부 두께가 제거된 두개 이상의 반도체 칩 상에 일부 두께가 제거된 반도체 칩을 하나 이상 스택하여 스택 패키지를 형성함으로써 두께가 얇고 용량이 큰 스택 패키지를 형성할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 스택 패키지를 도시한 도면.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 스택 패키지의 제조 방법을 설명하기 위한 공정별 도면.

Claims (17)

  1. 적어도 둘 이상의 제1반도체 칩;
    상기 두개의 제1반도체 칩 상에 상기 두개의 제1반도체 칩과 전기적으로 연결되도록 배치된 적어도 하나 이상의 제2반도체 칩;
    상기 적어도 둘 이상의 제1반도체 칩에 부착된 다수개의 제1외부접속단자;
    상기 제1외부접속단자의 일부분이 노출되도록 상기 제1반도체 칩의 상면 및 상기 제2반도체 칩의 측면에 형성된 제1봉지부; 및
    상기 노출된 제1외부접속단자 부분에 부착된 제2외부접속단자;
    를 포함하는 것을 특징으로 하는 스택 패키지.
  2. 제 1 항에 있어서,
    상기 적어도 둘 이상의 제1반도체 칩은 상호 이격되도록 배열된 것을 특징으로 하는 스택 패키지.
  3. 제 2 항에 있어서,
    상기 적어도 둘 이상의 제1반도체 칩 사이 부분에 형성된 제2봉지부를 더 포함하는 것을 특징으로 하는 스택 패키지.
  4. 제 1 항에 있어서,
    상기 제2반도체 칩은 상기 두개의 제1반도체 칩 상에 플립 칩 본딩된 것을 특징으로 하는 스택 패키지.
  5. 제 1 항에 있어서,
    상기 제1반도체 칩은 상면에 재배선이 이루어진 것을 특징으로 하는 스택 패키지.
  6. 제 1 항에 있어서,
    상기 제1반도체과 상기 제2반도체 칩 사이에 개재된 충진재를 더 포함하는 것을 특징으로 하는 스택 패키지.
  7. 제 1 항에 있어서,
    상기 제2반도체 칩은 상기 두개의 제1반도체 칩을 합한 크기보다 작은 크기를 갖는 것을 특징으로 하는 스택 패키지.
  8. 제 1 항에 있어서,
    상기 제1반도체 칩은 직선의 형태로 배열되거나 또는 매트릭스 형태로 배열된 것을 특징으로 하는 스택 패키지.
  9. 제 1 항에 있어서,
    상기 제1반도체 칩 반대 방향의 상기 제2반도체 칩 일면이 외부로 노출된 것을 특징으로 하는 스택 패키지.
  10. 제1캐리어 상에 적어도 둘 이상의 제1반도체 칩들로 이루어진 제1반도체 칩 그룹들을 상호 이격되도록 페이스 다운 타입으로 다수 배치시키는 단계;
    상기 제1캐리어의 상면에 상기 제1반도체 칩 그룹들을 감싸도록 제2봉지부를 형성하는 단계;
    상기 제1반도체 칩 그룹들과 상기 제2봉지부가 일부 두께로 잔류하도록 상기 제1반도체 칩 그룹들과 상기 제2봉지부를 제거하는 단계;
    상기 제1반도체 칩 그룹들의 하면과 상기 제2봉지부 상에 제2캐리어를 부착함과 아울러 상기 제1캐리어를 제거하는 단계;
    상기 각 제1반도체 칩 그룹의 두개의 제1반도체 칩 상에 상기 두개의 제1반도체 칩과 전기적으로 연결되도록 적어도 하나 이상의 제2반도체 칩으로 이루어진 제2반도체 칩 그룹을 배치시키는 단계;
    상기 제1반도체 칩 그룹의 적어도 둘 이상의 제1반도체 칩에 다수개의 제1외부접속단자를 부착하는 단계;
    상기 제1외부접속단자와 상기 제1 및 제2반도체 칩 그룹을 덮도록 제1봉지부를 형성하는 단계;
    상기 제1외부접속단자의 일부분이 노출되도록 상기 제2반도체 칩 그룹, 제1외부접속단자 및 상기 제2봉지부를 제거하는 단계;
    상기 일부 두께로 잔류된 제1외부접속단자 상에 제2외부접속단자를 부착하는 단계;
    상기 제2반도체 칩 그룹을 포함한 상기 제1반도체 칩 그룹별로 분리되도록 쏘잉 공정을 수행하는 단계; 및
    상기 제2캐리어를 제거하는 단계;
    를 포함하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제1반도체 칩 그룹의 적어도 둘 이상의 제1반도체 칩은 상호 이격되도록 배열하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  12. 제 10 항에 있어서,
    상기 제2봉지부는 상기 제1반도체 칩 그룹의 적어도 둘 이상의 제1반도체 칩 사이 부분에 형성하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  13. 제 10 항에 있어서,
    상기 제2반도체 칩 그룹의 제2반도체 칩은 상기 두개의 제1반도체 칩 상에 플립 칩 본딩되도록 실장하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  14. 제 10 항에 있어서,
    상기 제1캐리어를 제거하는 단계 후, 그리고, 상기 제2반도체 칩 그룹을 배치시키는 단계 전, 상기 각 제1반도체 칩의 상면에 재배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  15. 제 10 항에 있어서,
    상기 제1외부접속단자를 형성하는 단계 후, 그리고, 상기 제1봉지부를 형성하는 단계 전, 상기 두개의 제1반도체 칩과 제2반도체 칩 사이에 충진재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  16. 제 10 항에 있어서,
    상기 제1반도체 칩 그룹의 제1반도체 칩들은 상기 제1캐리어 상에 직선의 형태로 배열하거나 또는 매트릭스 형태로 배열하는 것을 특징으로 하는 스택 패키지의 제조 방법.
  17. 제 10 항에 있어서,
    상기 제1외부접속단자의 일부분이 노출되도록 상기 제2봉지부를 제거하는 단계는 상기 제1반도체 칩 그룹 반대 방향의 상기 제2반도체 칩 그룹의 일면이 외부로 노출되도록 수행하는 것을 특징으로 하는 스택 패키지.
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